JP5347061B2 - フラッシュメモリデータストレージデバイスにデータを格納するための方法及び装置 - Google Patents

Description

(関連出願の相互参照)
本出願は、引用により全体として本明細書中に組み込まれている、2009年4月8日に出願された「データストレージデバイス(DATA STORAGE DEVICE)」と題する米国仮出願第61/167,709号、及び2009年6月17日に出願された「フラッシュメモリデータストレージデバイスにおけるパーティショニング及びストライピング(PARTITIONING AND STRIPING IN A FLASH MEMORY DATA STORAGE DEVICE)」と題する米国仮出願第61/187,835号の利益を主張するものである。

(技術分野)
この説明は、データストレージデバイスに関する。

(背景)
データストレージデバイスは、データを格納するために使用することができる。データストレージデバイスは、コンピューティングデバイスのデータストレージの必要性に備えるためにコンピューティングデバイスと共に使用することができる。場合によっては、膨大量のデータをデータストレージデバイスに格納することが望ましいこともある。また、データストレージデバイスとの間でデータの迅速な読み取り及び書き込みを行うためのコマンドを実行することが望ましい場合もある。

(要旨)
第1の一般的な態様において、複数のメモリチップを含むフラッシュメモリデータストレージデバイスにデータを格納する方法が開示される。方法は、データストレージデバイス内のメモリチップの数を決定することと、データストレージデバイスに結合されたホストを介して、データストレージデバイスの第1のパーティションを定義することであって、第1のパーティションは複数のメモリチップの第1のサブセットを含むことと、データストレージデバイスに結合されたホストを介して、データストレージデバイスの第2のパーティションを定義することであって、第2のパーティションは複数のメモリチップの第2のサブセットを含むこととを含む。第1のデータは、第2のパーティションからのデータの読み取り中に、第1のパーティションに書き込まれ、第1のデータは、第1のパーティションからのデータの読み取り中に、第2のパーティションに書き込まれる。

実施態様は、1つ以上の以下の特徴を含むことができる。たとえば、第2のデータは、データの読み取り中に、第1のパーティションに書き込まれてもよく、第2のデータは、第1のパーティションからのデータの読み取り中に、第2のパーティションに書き込まれてもよく、N=第3から少なくとも第10まで、又は少なくとも第100まで、又は少なくとも第1000までに対して、N個のデータが、第2のパーティションからのデータの読み取り中に、第1のパーティションに書き込まれてもよく、N個のデータが、第1のパーティションからのデータの読み取り中に、第2のパーティションに書き込まれてもよい。

データストレージデバイス内のメモリチップの数を決定することは、データストレージデバイスからホストにデータストレージデバイス内のメモリチップの数を指示する情報を送信することを含むことができ、送信される情報は、特定のメモリチップとデータストレージデバイスの特定のチャネルとの間の接続に関する情報を含む、データストレージデバイスの物理アーキテクチャに関する情報を含むことができる。ホストからデータを書き込むデータストレージデバイス内のアドレス位置は、ホストにおいて定義されてもよく、アドレス位置は、データが複数のメモリチップのうちの特定の1つに書き込まれることを指定する。

データストレージデバイスは、ホストと複数のメモリチップ間のデータの通信のための複数の物理チャネルを含むことができ、各チャネルは異なる複数のメモリチップに機能的に接続される。方法はさらに、物理チャネルの数を決定することと、複数のチャネルの第1のサブセットを決定することであって、チャネルの第1のサブセットのチャネルは、メモリチップの第1のサブセットのメモリチップにのみ機能的に接続されることと、複数のチャネルの第2のサブセットを決定することであって、チャネルの第2のサブセットのチャネルは、メモリチップの第2のサブセットのメモリチップにのみ機能的に接続されることとを含む。ホストからデータを書き込むデータストレージデバイス内のアドレス位置は、ホストにおいて定義されてもよく、アドレス位置は、特定のチャネルを通じてデータが複数のメモリチップのうちの特定の1つに書き込まれることを指定する。加えて、データストレージデバイスは、ホストと複数のメモリチップ間のデータの通信のための複数の物理チャネルを含むことができ、方法はさらに、物理チャネルの数を決定することを含むことができ、決定されたチャネルは、メモリチップの第1のサブセットのメモリチップに機能的に接続され、メモリチップの第2のサブセットのメモリチップに機能的に接続される。

第1のサブセットは、第2のサブセットのメモリチップを含むことはなく、第2のサブセットは、第1のサブセットのメモリチップを含むことはない。方法はさらに、第1のパーティションのメモリチップに障害が生じたか又は障害が生じる可能性が高いことを示す指示を受信することと、データストレージデバイスに結合されたホストを介して、データストレージデバイスの第1のパーティションが複数のメモリチップの第3のサブセットを含むように再定義することとを含むことができ、第3のサブセットは第1のサブセットとは異なり、第3のサブセットは、第2のサブセットのメモリチップを含むことはなく、第2のサブセットは、第3のサブセットのメモリチップを含むことはない。第1のパーティションを再定義することは、障害が生じたか又は障害発生に近づきつつあるメモリチップを除いた第3のサブセットをメモリチップの第1のサブセットとして定義することを含むことができる。

もう1つの一般的な態様において、装置は、複数のメモリチップを含むフラッシュメモリデータストレージデバイスと、インターフェイスを介してデータストレージデバイスに機能的に結合されたホストとを含む。ホストは、データストレージデバイス内のメモリチップの数、パーティションエンジン、及びドライバを検出するように構成された構成検出エンジンを含む。パーティションエンジンは、データストレージデバイスの第1のパーティション及びデータストレージデバイスの第2のパーティションを定義するように構成され、第1のパーティションは複数のメモリチップの第1のサブセットを含み、第2のパーティションは複数のメモリチップの第2のサブセットを含む。ドライバは、第1のデータが第1のパーティションに書き込まれている間、第1のパーティションに第1のデータを書き込んで、第2のパーティションからデータを読み取るように構成され、第1のパーティションからのデータの読み取り中に、第1のデータを第2のパーティションに書き込むように構成される。

実施態様は、1つ以上の以下の特徴を含むことができる。たとえば、ドライバはさらに、第2のパーティションからのデータの読み取り中に、第2のデータを第1のパーティションに書き込み、第1のパーティションからのデータの読み取り中に、第2のデータを第2のパーティションに書き込むように構成されてもよく;N=第3から少なくとも第10までに対して、ドライバはさらに、第2のパーティションからのデータの読み取り中に、第Nのデータを第1のパーティションに書き込み、第1のパーティションからのデータの読み取り中に、第Nのデータを第2のパーティションに書き込むように構成されてもよい。

データストレージデバイスは、ホストからコマンドを受信すると、データストレージデバイス内のメモリチップの数を指示する情報をデータストレージデバイスからホストに送信するように構成されてもよく、送信される情報は、特定のメモリチップとデータストレージデバイスの特定のチャネルとの間の接続に関する情報を含む、データストレージデバイスの物理アーキテクチャに関する情報を含むことができる。ホストはさらに、データストレージデバイスに書き込まれるデータにメモリアドレスを割り当てるように構成されたアドレス割り当てエンジンを含むことができ、割り当てられるメモリアドレスは、データが複数のメモリチップのうちの特定の1つに書き込まれることを指定する。

データストレージデバイスが、ホストと複数のメモリチップ間のデータの通信のための複数の物理チャネルを含み、各チャネルは異なる複数のメモリチップに機能的に接続される場合、構成検出エンジンはさらに、物理チャネルの数を検出するように構成されてもよく、パーティションエンジンはさらに、複数のチャネルの第1のサブセットを決定するように構成され、チャネルの第1のサブセットのチャネルはメモリチップの第1のサブセットのメモリチップにのみ機能的に接続されており、パーティションエンジンはさらに、複数のチャネルの第2のサブセットを決定するように構成され、チャネルの第2のサブセットのチャネルはメモリチップの第2のサブセットのメモリチップのみに機能的に接続される。アドレス割り当てエンジンは、データストレージデバイスに書き込まれるデータにメモリアドレスを割り当てるように構成されてもよく、割り当てられるメモリアドレスは、データが特定のチャネルを通じて複数のメモリチップのうちの特定の1つに書き込まれることを指定する。もう1つの実施態様において、データストレージデバイスがホストと複数のメモリチップ間のデータの通信のための複数の物理チャネルを含む場合、複数の物理チャネルは、メモリチップの第1のサブセットのメモリチップに機能的に接続されてもよく、メモリチップの第2のサブセットのメモリチップに機能的に接続されてもよい。

パーティションエンジンはさらに、第1のパーティションのメモリチップに障害が生じたか又は障害が生じる可能性が高いことを示す指示を受信して、複数のメモリチップの第3のサブセットを含むようにデータストレージデバイスの第1のパーティションを再定義するように構成され、第3のサブセットは第1のサブセットとは異なり、第3のサブセットは第2のサブセットのメモリチップを含むことはなく、第2のサブセットは第3のサブセットのメモリチップを含むことはない。

1つ以上の実施態様の詳細は、添付の図面及び以下の説明において示される。その他の特徴は、説明及び図面、並びに特許請求の範囲から明らかとなろう。

データストレージデバイスを示す例示的なブロック図である。

データストレージデバイスのプリント基板を示す例示的な透視ブロック図である。

図1のデータストレージデバイスと共に使用する例示的なコンピューティングデバイスを示す例示的なブロック図である。

図1のデータストレージデバイスと共に使用する例示的なコンピューティングデバイスを示す例示的なブロック図である。

図1のデータストレージデバイスにデータを格納する例示のプロセスを示す例示的な流れ図である。

図1のデータストレージデバイスの例示の実施態様を示す例示的なブロック図である。

図1のデータストレージデバイスの例示の動作を示す例示的な流れ図である。

(詳細な説明)
本文書は、データストレージのための装置、(1つ以上の)システム、及び技法を説明する。そのようなデータストレージ装置は、1つ以上の異なるメモリボードと共に使用されうるコントローラを有するコントローラボードを含むことができ、メモリボードは各々複数のフラッシュメモリチップを有する。データストレージ装置は、コントローラボード上のインターフェイスを使用してホストと通信することができる。このように、コントローラボード上のコントローラは、インターフェイスを使用してホストからコマンドを受信し、メモリボード上のフラッシュメモリチップを使用してそれらのコマンドを実行するように構成されてもよい。

図1は、データストレージデバイス100を示すブロック図である。データストレージデバイス100は、コントローラボード102及び1つ以上のメモリボード104a及び104bを含むことができる。データストレージデバイス100は、インターフェイス108を介してホスト106と通信することができる。インターフェイス108は、ホスト106とコントローラボード102の間にあってもよい。コントローラボード102は、コントローラ110、DRAM111、複数の物理チャネル112、電源モジュール114、及びメモリモジュール116を含むことができる。メモリボード104a及び104bは、各メモリボード上に複数のフラッシュメモリチップ118a及び118bを含むことができる。メモリボード104a及び104bはまた、メモリデバイス120a及び120bを含むことができる。

一般に、データストレージデバイス100は、フラッシュメモリチップ118a及び118b上にデータを格納するように構成されてもよい。ホスト106は、フラッシュメモリチップ118a及び118bとの間でデータの書き込み及び読み取りを行うことができ、さらにフラッシュメモリチップ118a及び118bに関してその他の操作を実行させるようにすることができる。ホスト106とフラッシュメモリチップ118a及び118bとの間のデータの読み取り及び書き込み、並びにその他の操作は、コントローラボード102上のコントローラ110を通じて処理され、制御されてもよい。コントローラ110は、ホスト106からコマンドを受信して、メモリボード104a及び104b上のフラッシュメモリチップ118a及び118bを使用してそれらのコマンドを実行させてもよい。ホスト106とコントローラ110との間の通信は、インターフェイス108を通じて行われてもよい。コントローラ110は、チャネル112を使用して、フラッシュメモリチップ118a及び118bと通信することができる。

コントローラボード102は、DRAM 111を含むことができる。DRAM 111は、コントローラ110に機能的に結合されてもよく、情報を格納するために使用されてもよい。たとえば、DRAM 111は、論理アドレスから物理アドレスへのマップ及び不良ブロックの情報を格納するために使用されてもよい。DRAM 111はまた、ホスト106とフラッシュメモリチップ118a及び118bとの間のバッファとして機能するように構成されてもよい。1つの例示的な実施態様において、コントローラボード102及び各々のメモリボード104a及び104bは、物理的に別個のプリント基板(PCB)である。メモリボード104aは、コントローラボード102のPCBに機能的に接続されている1つのPCB上にあってもよい。たとえば、メモリボード104aは、コントローラボード102に物理的及び/又は電気的に接続されてもよい。同様に、メモリボード104bは、メモリボード104aから分離されたPCBでもよく、コントローラボード102のPCBに機能的に接続されてもよい。たとえば、メモリボード104bは、コントローラボード102に物理的及び/又は電気的に接続されてもよい。

メモリボード104a及び104bは各々、コントローラボード102から別個に切断されて取り外し可能であってもよい。たとえば、メモリボード104aは、コントローラボード102から切断されて、別のメモリボード(図示せず)に置き換えられてもよく、その別のメモリボードはコントローラボード102に機能的に接続される。この例において、メモリボード104a及び104bのいずれか又は両方は、他のメモリボードが同じコントローラボード102及びコントローラ110で動作できるように、他のメモリボードでスワップアウトされてもよい。たとえば、メモリボード104bは、コントローラボード102に物理的及び/又は電気的に接続されてもよい。

1つの例示的な実施態様において、コントローラボード102及び各々のメモリボード104a及び104bは、ディスクドライブフォームファクタで物理的に接続されてもよい。ディスクドライブフォームファクタは、たとえば3.5”ディスクドライブフォームファクタ及び2.5”ディスクドライブフォームファクタのような、さまざまなサイズを含むことができる。

1つの例示的な実施態様において、コントローラボード102及び各々のメモリボード104a及び104bは、高密度ボールグリッドアレイ(ball grid array)(BGA)コネクタを使用して電気的に接続されてもよい。たとえば、ファインボールグリッドアレイ(fine ball grid array)(FBGA)コネクタ、ウルトラファインボールグリッドアレイ(ultra fine ball grid array)(UBGA)コネクタ、及びマイクロボールグリッドアレイ(micro ball grid array)(MBGA) コネクタを含むその他のBGAコネクタの変種が使用されてもよい。その他のタイプの電気接続手段が使用されてもよい。

インターフェイス108は、コントローラ110とホスト106との間の高速インターフェイスを含むことができる。高速インターフェイスは、ホスト106とフラッシュメモリチップ118a及び118bとの間のデータの高速転送を可能にすることができる。1つの例示的な実施態様において、高速インターフェイスは、Peripheral Component Interconnect Express(PCIe)インターフェイスを含むことができる。たとえば、PCIeインターフェイスは、PCIe x4インターフェイス又はPCIe x8インターフェイスであってもよい。インターフェイス108は、たとえば外部PCIeコネクタケーブルアセンブリのような、ホスト106へのコネクタを含むことができる。その他の高速インターフェイス、コネクタ及びコネクタアセンブリが使用されてもよい。

1つの例示的な実施態様において、コントローラボード102とメモリボード104a及び104b上のフラッシュメモリチップ118a及び118bとの間の通信は、複数の物理チャネル112に配置されて構成されてもよい。各々のチャネル112は、1つ以上のフラッシュメモリチップ118a及び118bと通信することができる。コントローラ110は、ホスト106から受信されたコマンドが、各々のチャネル112を使用して、同時に、又は少なくとも実質的に同時にコントローラ110によって実行されうるように構成されてもよい。このように、複数のコマンドは、異なる物理チャネル112で同時に実行することができ、データストレージデバイス100のスループットを向上させることができる。

図1の例において、20個の物理チャネル112が示される。完全な実線は、コントローラ110とメモリボード104a上のフラッシュメモリチップ118aとの間の10個の物理チャネルを示す。実線及び破線の混合線は、コントローラ110とメモリボード104b上のフラッシュメモリチップ118bとの間の10個のチャネルを示す。図1に示すように、各々のチャネル112は、複数のフラッシュメモリチップをサポートすることができる。たとえば、各々のチャネル112は、最大32個のフラッシュメモリチップをサポートすることができる。1つの例示的な実施態様において、20個のチャネルは各々、6個のフラッシュメモリチップをサポートして通信するように構成されてもよい。この例において、各々のメモリボード104a及び104bは、それぞれ60個のフラッシュメモリチップを含むことができる。フラッシュメモリチップ118a及び118bのタイプ及び数に応じて、データストレージ100デバイスは、最大多数テラバイトのデータまで格納するように構成されてもよい。

コントローラ110は、マイクロコントローラ、FPGAコントローラ、その他のタイプのコントローラ、又はそれらのコントローラの組み合わせを含むことができる。1つの例示的な実施態様において、コントローラ110はマイクロコントローラである。マイクロコントローラは、ハードウェア、ソフトウェア、又はハードウェア及びソフトウェアの組み合わせで実施されてもよい。たとえば、マイクロコントローラは、実行されると、特定の方法でマイクロコントローラに実行させることができる命令を含むコンピュータプログラム製品がメモリ(たとえば、メモリモジュール116)からロードされてもよい。マイクロコントローラは、インターフェイス108を使用してホスト106からコマンドを受信し、コマンドを実行するように構成されてもよい。たとえば、コマンドは、フラッシュメモリチップ118a及び118bを使用してデータのブロックの読み取り、書き込み、コピー、及び削除を行うコマンド、並びにその他のコマンドを含むことができる。

もう1つの例示的な実施態様において、コントローラ110はFPGAコントローラである。FPGAコントローラは、ハードウェア、ソフトウェア、又はハードウェア及びソフトウェアの組み合わせで実施されてもよい。たとえば、FPGAコントローラは、実行されると、特定の方法でFPGAコントローラに実行させることができる命令を含むファームウェアがメモリ(たとえば、メモリモジュール116)からロードされてもよい。FPGAコントローラは、インターフェイス108を使用してホスト106からコマンドを受信し、コマンドを実行するように構成されてもよい。たとえば、コマンドは、フラッシュメモリチップ118a及び118bを使用してデータのブロックの読み取り、書き込み、コピー、及び削除を行うコマンド、並びにその他のコマンドを含むことができる。

メモリモジュール116は、コントローラ110にロードされうるデータを格納するように構成されてもよい。たとえば、メモリモジュール116は、FPGAコントローラの1つ以上のイメージを格納するように構成されてもよく、イメージはFPGAコントローラによって使用されるファームウェアを含む。メモリモジュール116は、ホスト106と通信するために、ホスト106とのインターフェイスをとることができる。メモリモジュール116は、ホスト106と直接インターフェイスをとることができる、及び/又はコントローラ110を通じてホスト106と間接的にインターフェイスをとることができる。たとえば、ホスト106は、ファームウェアの1つ以上のイメージを、格納のためにメモリモジュール116に伝達することができる。1つの例示的な実施態様において、メモリモジュール116は、電気的消去可能プログラマブルROM(electrically erasable programmable read-only memory)(EEPROM)を含む。メモリモジュール116はまた、その他のタイプのメモリモジュールを含むことができる。

メモリボード104a及び104bは、さまざまなタイプのフラッシュメモリチップ118a及び118bで動作するように構成されてもよい。1つの例示的な実施態様において、フラッシュメモリチップ118a及びフラッシュメモリチップ118bは、電源モジュール114から同じ電圧を必要とすること、及び同じフラッシュメモリチップベンダーのものであることを含む同じタイプのフラッシュメモリチップであってもよい。ベンダー及び製造元という用語は、本文書全体を通じて同義的に使用される。

1つの例示的な実施態様において、メモリボード104a上のフラッシュメモリチップ118aは、メモリボード104b上のフラッシュメモリチップ118bとは異なるタイプであってもよい。たとえば、メモリボード104aはSLC NANDフラッシュメモリチップを含むことができ、メモリボード104bはMLC NANDフラッシュメモリチップを含むことができる。もう1つの例において、メモリボード104aはあるフラッシュメモリチップ製造元によるラッシュメモリチップを含むこともあり、メモリボード104bは別のフラッシュメモリチップ製造元によるフラッシュメモリチップを含むこともある。すべて同じタイプのフラッシュメモリチップを備えるか、又は異なるタイプのフラッシュメモリチップを備えるという柔軟性があるため、データストレージデバイス100は、ホスト106に使用されているさまざまなアプリケーションに合わせて調整することができる。

もう1つの例示的な実施態様において、メモリボード104a及び104bは、同じメモリボード上に異なるタイプのフラッシュメモリチップを含むことができる。たとえば、メモリボード104aは、同じPCB上にSLC NANDチップとMLC NANDチップの両方を含むことができる。同様に、メモリボード104bは、SLC NANDチップとMLC NANDチップの両方を含むことができる。このように、データストレージデバイス100は、ホスト106の仕様に適合するように有利に調整されてもよい。

もう1つの例示的な実施態様において、メモリボード104a及び104bは、フラッシュメモリ以外のチップを含む、その他のタイプのメモリデバイスを含むことができる。たとえば、メモリボード104a及び104bは、たとえばダイナミックRAM(DRAM)及びスタティックRAM(SRAM)のようなランダムアクセスメモリ(RAM)、並びにその他のタイプのRAM及びその他のタイプのメモリデバイスを含むこともできる。1つの例示的な実施態様において、メモリボード104a及び104はいずれも、RAMを含むことができる。もう1つの例示的な実施態様において、メモリボードの一方はRAMを含み、もう一方のメモリボードはフラッシュメモリチップを含むことができる。また、メモリボードの一方は、RAM及びフラッシュメモリチップの両方を含むことができる。

メモリボード104a及び104b上のメモリモジュール120a及び120bは、それぞれフラッシュメモリチップ118a及び118bに関連する情報を格納するために使用されてもよい。1つの例示的な実施態様において、メモリモジュール120a及び120bは、フラッシュメモリチップのデバイス特性を格納することができる。デバイス特性は、チップがSLCチップ又はMLCのいずれであるか、チップがNAND又はNORチップのいずれであるか、チップセレクトの数、ブロックの数、ブロックあたりのページの数、ページあたりのバイトの数、及びチップの速度を含むことができる。

1つの例示的な実施態様において、メモリモジュール120a及び120bは、シリアルEEPROMを含むことができる。EEPROMは、デバイス特性を格納することができる。デバイス特性は、任意の所定のタイプのフラッシュメモリチップに対して1回コンパイルされてもよく、適切なEEPROMイメージがデバイス特性と共に生成されてもよい。メモリボード104a及び104bがコントローラボード102に機能的に接続される場合、デバイス特性は、コントローラ110が制御しているフラッシュメモリチップ118a及び118bのタイプをコントローラ110が自動的に認識できるように、EEPROMから読み取られてもよい。加えて、デバイス特性は、特定の1つ以上のタイプのフラッシュメモリチップ118a及び118bの適切なパラメータにコントローラ110を構成するために使用されてもよい。

上記で説明されるように、コントローラ110は、FPGAコントローラを含むことができる。図2を参照すると、FPGAコントローラ210を示す例示的なブロック図が示される。FPGAコントローラは、図1のコントローラ110に関して上記で説明されたように動作するよう構成されてもよい。FGPAコントローラ210は、複数の物理チャネル112をフラッシュメモリチップ218に接続するために複数のチャネルコントローラ250を含むことができる。フラッシュメモリチップ218は、各々のチャネルコントローラ250に接続する複数のフラッシュメモリチップとして示される。フラッシュメモリチップ218は、図1の別個のメモリボード104a及び104b上にある、図1のフラッシュメモリチップ118a及び118bの代表である。別個のメモリボードは、図2の例には示されていない。FPGAコントローラ210は、PCIeインターフェイスモジュール208、双方向ダイレクトメモリアクセス(DMA)コントローラ252、ダイナミックランダムアクセスメモリ(DRAM)コントローラ254、コマンドプロセッサ/キュー256、及び情報及び構成インターフェイスモジュール258を含むことができる。

情報は、インターフェイスを使用してホスト(たとえば、図1のホスト106)との間で伝達されてもよい。図2のこの例において、FPGAコントローラ210は、ホスト及びPCIeインターフェイスモジュール208と通信するためにPCIeインターフェイスを含む。PCIeインターフェイスモジュール208は、ホストからコマンドを受信して、ホストにコマンドを送信するように、配置され構成されてもよい。PCIeインターフェイスモジュール208は、ホストとデータストレージデバイスとの間のデータフロー制御をもたらすことができる。PCIeインターフェイスモジュール208は、ホストとコントローラ210、及び最終的にはフラッシュメモリチップ218との間のデータの高速転送を可能にすることができる。1つの例示的な実施態様において、PCIeインターフェイス及びPCIeインターフェイスモジュール208は、64ビットバスを含むことができる。双方向ダイレクトメモリアクセスDMAコントローラ252は、PCIeインターフェイスモジュール208とコマンドプロセッサ/キュー256間のバスの動作を制御するように配置され構成されてもよい。双方向DMAコントローラ252は、PCIeインターフェイス208、及び各々のチャネルコントローラ250とのインターフェイスをとるように構成されてもよい。双方向DMAコントローラ252は、ホスト106とフラッシュメモリチップ218との間の双方向ダイレクトメモリアクセスを可能にする。

DRAMコントローラ254は、論理アドレスから物理アドレスへの変換を制御するように配置され構成されてもよい。たとえば、ホストが論理アドレスを使用してメモリスペースをアドレス指定する実施態様において、DRAMコントローラ254は、コマンドプロセッサ/キュー256が、ホストに使用されている論理アドレスを、フラッシュメモリチップ218との間で書き込み中又は読み取り中のデータに関連するフラッシュメモリチップ218内の実際の物理アドレスに変換する操作を補助することができる。ホストから受信された論理アドレスは、フラッシュメモリチップ218の1つの位置の物理アドレスに変換されてもよい。同様に、フラッシュメモリチップ218の1つの位置の物理アドレスは、論理アドレスに変換されて、ホストに伝達されてもよい。

コマンドプロセッサ/キュー256は、PCIeインターフェイスモジュール208を通じてホストからコマンドを受信し、チャネルコントローラ250を通じてコマンドの実行を制御するように、配置され構成されてもよい。コマンドプロセッサ/キュー256は、実行されるべき複数のコマンドのキューを保持し、最も古いコマンドが確実に最初に処理されるように番号付きリストを使用してコマンドを順序付けることができる。コマンドプロセッサ100は、同じフラッシュメモリチップに指定されているコマンドの順序を保持することができ、異なるフラッシュメモリチップに指定されているコマンドを再配列することができる。このように、複数のコマンドは同時に実行されてもよく、各々のチャネル112は、同時に、又は少なくとも実質的に同時に使用されてもよい。

コマンドプロセッサ/キュー256は、異なるチャネル112のコマンドを順不同に処理して、チャネルごとのコマンド順序付けを保持するように構成されてもよい。たとえば、ホストから受信されて、異なるチャネルに指定されているコマンドは、コマンドプロセッサ/キュー256によって順不同に処理されてもよい。このように、チャネルはビジー状態の場合もある。同じチャネルで処理されるようにホストから受信されるコマンドは、コマンドがホストからコマンドプロセッサ/キュー256によって受信された順序で処理されてもよい。1つの例示的な実施態様において、コマンドプロセッサ/キュー256は、コマンドが確実に適時に実行されるようにするため、古いもの順でホストから受信されたコマンドのリストを保持するように構成されてもよい。

チャネルコントローラ250は、コマンドプロセッサ/キュー256からのコマンドを処理するように配置されて構成されてもよい。各々のチャネルコントローラ250は、複数のフラッシュメモリチップ218のコマンドを処理するように構成されてもよい。1つの例示的な実施態様において、各々のチャネルコントローラ250は、最大32個のフラッシュメモリチップ218のコマンドを処理するように構成されてもよい。

チャネルコントローラ250は、コマンドプロセッサ/キュー256によって指定された順序で、コマンドプロセッサ/キュー256からのコマンドを処理するように構成されてもよい。処理されうるコマンドの例は、フラッシュページの読み取り、フラッシュページのプログラミング、フラッシュページのコピー、フラッシュブロックの消去、フラッシュブロックのメタデータの読み取り、フラッシュメモリチップの不良ブロックのマッピング、フラッシュメモリチップのリセットを含むが、これらに限定されることはない。

情報及び構成インターフェイスモジュール258は、FPGAコントローラ210の構成情報を受信するために、メモリモジュール(たとえば、図1のメモリモジュール116)とのインターフェイスをとるように配置され構成されてもよい。たとえば、情報及び構成インターフェイスモジュール258は、ファームウェアをFPGAコントローラ210に提供するために、メモリモジュールから1つ以上のイメージを受信することができる。イメージ及びファームウェアへの変更は、ホストにより情報及び構成インターフェイスモジュール258を通じてコントローラ210に提供されてもよい。情報及び構成インターフェイスモジュール258を通じて受信された変更は、たとえば、PCIeインターフェイスモジュール208、双方向ダイレクトメモリアクセスDMAコントローラ252、DRAMコントローラ254、コマンドプロセッサ/キュー256、チャネルコントローラ250を含むコントローラ210のコンポーネントのいずれかに適用されてもよい。情報及び構成インターフェイスモジュール258は、1つ以上のレジスタを含むことができ、レジスタはホストからの命令により必要に応じて変更されてもよい。

FPGAコントローラ210は、ホストと共に協働してコマンドを処理するように配置されて構成されてもよい。FGPAコントローラ210は、エラー訂正、不良ブロック管理、論理から物理へのマッピング、ガーベッジコレクション、消耗平準化、パーティショニング、及びフラッシュメモリチップ218に関連する低レベルフォーマッティングを実行することができるか、又は少なくともその操作を補助することができる。

図3Aは、第1のパーティション321及び第2のパーティション322に編成される複数のフラッシュメモリチップ318a、318b、318c、318d、318e、318f、318g、318h、318i、318j、318k、318lを有するデータストレージデバイス302を含む装置300を示す概略ブロック図である。第1及び第2のパーティション321及び322は、異なるカテゴリのディレクトリ及びファイルが異なるパーティションに格納されうるように、又は1つのパーティションが他のパーティションとは異なる目的で使用されうるように、データストレージデバイス302内のストレージスペースの異なる物理領域を定義する。第1のパーティションは、フラッシュメモリチップ318a〜fの第1のサブセットを含むことができ、第2のパーティションは、フラッシュメモリチップ318g〜lの第2のサブセットを含むことができるが、ここで両方のパーティションに属するフラッシュメモリチップはない。すなわち、パーティション321と322の境界は、個々のフラッシュメモリチップが2つ以上のパーティションに属することがないように、個々のフラッシュメモリチップの間に引かれる。

データストレージデバイスを2つ以上のパーティションに編成することで、いくつかの目的にかなうことができる。たとえば、1つのパーティションに格納されたオペレーティングシステムファイルは、もう1つのパーティションに格納されたユーザファイルとは別個に保持することができる。動的かつ急速にサイズが変化することもあり、ファイルシステムを満杯にしてしまう可能性のあるキャッシュ及びログファイルは、1つのパーティションに格納して、異なるパーティションに格納されたその他のファイルとは別個に保持することもできる。パーティションは、マルチブートセットアップに使用されてもよく、それによりユーザは単一のコンピュータに複数のオペレーティングシステムを有することができる。たとえば、ユーザはLinux、Mac OS X、及びMicrosoft Windows、又はその他のオペレーティングシステムを、同じデータストレージデバイスの異なるパーティションにインストールして、電源投入時に(ハードウェアによってサポートされる)任意のオペレーティングシステムへのブートを選択することができる。パーティションは、ファイルを保護又は隔離して、破損したファイルシステム又はオペレーティングシステムのインストールをより回復しやすくするために使用されてもよい。たとえば、1つのパーティションが破損しても、その他のファイルシステムは全く影響を受けていない場合、ストレージデバイス上のデータは引き続き救出可能である。読み取り専用データに別個のパーティションを使用することもまた、そのパーティション上のファイルシステムが破損してしまう可能性を低減する。パーティションはまた、より小さいファイルシステムがより効率的であるようなシステムにおいて全体的なコンピュータパフォーマンスを高めることができる。たとえば、1つのNTFSファイルシステムしか備えていない大規模なハードドライブは通常、非常に大型の順次アクセスのマスターファイルテーブル(MFT)を有し、このMFTを読み取るために要する時間は、より小さいパーティションの小さいMFTの場合よりも概して長くなる。

もう1つの例示的な実施態様において、データストレージデバイス302は、データストレージデバイスから迅速に読み取られて、ホストに供給される必要のある膨大量のデータ(たとえば、多数ギガバイト又はテラバイトのデータ)を格納するために使用されてもよい。たとえば、データストレージデバイスは、クエリに応答してホストが取り出すことのできる大量の公的にアクセス可能な情報(たとえば、ワールドワイドウェブからの大量のウェブページのコーパス、電子版書籍の大規模なライブラリ、又は大量の通信を表すデジタル情報など)をキャッシュに入れるために使用されてもよい。つまり、関連データは、ホストによって発行される読み取りコマンドに応答して極めて迅速にアクセスされ、返されることが重要となりうる。しかし、データストレージデバイスに格納されている情報はまた、関連情報の変化に応じて情報を最新の状態に維持するために、常時更新される必要もある。たとえば、ストレージデバイス上の情報がウェブページのコーパスに関連する場合、ストレージデバイス上に格納されている情報は、ウェブページが変更されるごと、及び新しいウェブページが作成されるごとに更新される必要もある。

そのようなシステムにおいて、パーティション化されたフラッシュメモリデータストレージデバイス302は、並外れたパフォーマンスを提供することができる。フラッシュメモリストレージデバイスにおいて、フラッシュメモリチップへの書き込み操作は、フラッシュメモリチップからの読み取り操作よりも、はるかに長い時間を要する(たとえば、10倍〜100倍長い)。さまざまな実施態様において、各フラッシュメモリチップ318a〜318lは、所定のフラッシュメモリチップ上の単一の読み取り又は書き込み(ただし両方ではない)が所定の時間フレーム内であるように、個々のストレージ媒体ごとに単一の通信チャネル312a〜321fを介してホスト350と通信することができる。そのような実施態様において、ストレージ媒体への書き込みコマンドは、同一デバイスからの潜在的な読み取り操作をブロックすることもある。

たとえば、フラッシュメモリチップ318a〜318lを使用する場合、書き込みコマンドを完了するために必要な時間又は待ち時間は、読み取りコマンドを完了するために必要な時間又は待ち時間よりもはるかに大きくなることもある。加えて、フラッシュメモリチップ318a〜318lは、単一の書き込み操作を完了するために複数のトランザクションをまねく場合がある。その1つの例は、「ガーベッジコレクション」といえる。

したがって、データストレージデバイスのチップ318a〜lを2つ以上のパーティションに編成し、パーティションは異なるチップ間の境界で定義されるようにすることで、迅速な読み取り操作を確保し、しかもデータストレージデバイスに格納されている情報はリアルタイムで更新される方法をもたらす。たとえば、両パーティション321及び322は、クエリに応答して供給されるべきデータの概ね同じコーパス(たとえば、ウェブページのコーパス)を格納するために使用されてもよく、個々のパーティションは、要求への対応と新しい情報による更新とを繰り返すことができる。たとえば、第1の時限において、第1のパーティション321は、ホストに情報(たとえば、ユーザクエリに応答して要求されうる情報)を提供するために使用されてもよく、その間、第2のパーティション322上のデータは(たとえば、ウェブページのコーパスへの変更又は追加に応答して)更新される。次いで、第2の時限において、最近更新された第2のパーティション322は、ホストに情報を提供するために使用されてもよく、その間、第1のパーティション321上のデータは更新される。このようにして、第2のパーティションが第1のパーティション上のデータと実質的に同一のデータを保持することができるように、第1のパーティション上のデータは第2のパーティションにミラーリングされてもよい。2つのパーティションが実質的に同じデータのコーパスを確実に保持し、第2のパーティションが第1のパーティションと実質的に同一のデータを格納することにより第1のパーティションを確実にミラーリングするようにするため、ホストはデータを第1の部分に書き込むことができ、次いでホストは第1のパーティションに書き込まれた同一のデータを第2のパーティションに書き込むことができる。ホストは、第2のパーティションが第1のパーティションをミラーリングするように、追加の操作を実行することができる。たとえば、ホストが、いずれかのパーティション上のフラッシュメモリチップに障害が生じたか又は障害が生じる可能性が高いことを示す指示をデバイス302から受信する場合、ホストは、障害が生じたか又はまもなく障害が生じるチップ上のデータに対応するデータを、パーティションの別のチップにコピーすることができる。1つの実施態様において、ホストは、障害が生じたか又はまもなく障害が生じるものを含まないパーティションからデータをコピーすることができる。

デバイス302にミラーリングされたパーティション321及び322を準備することにより、データは常に、読み取り専用デバイスとして機能するパーティションから供給することができ、したがって書き込みコマンドによって速度が低下することなくホストからの読み取りコマンドに極めて迅速に応答することができ、しかもその間に他のパーティションは新しい情報で更新される。個々のフラッシュメモリチップが1つのパーティションのみに含まれるようにパーティションを定義することで、データの書き込みと読み取りが実質的に同時に行われるフラッシュチップ(ホスト350からの読み取り要求への応答に遅延を生じる原因となる)がないようにする。しかし、もう1つの実施態様において、2つのミラーリングされたパーティションの間の境界は、物理チップ境界に沿って引かれる必要はないが、その場合、チップの一部の物理メモリアドレスが1つのパーティションに属してもよく、チップの他の物理メモリアドレスがもう一方のミラーリングされたパーティションに属してもよい。

上記で説明されるように、メモリチップ318a〜lは、FPGAコントローラ310を含むことができるコントローラに接続されてもよい。FPGAコントローラは、図1のコントローラ110、又は図2のFPGA210に関して上記で説明されているように動作するよう構成されてもよい。FGPAコントローラ310は、複数のチャネル112をフラッシュメモリチップ318a〜lに接続するために複数のチャネルコントローラ312a、312b、312c、312d、312e、312fを含むことができる。言うまでもなく、上記で説明されているように、ストレージデバイスは、12個よりもはるかに多くのフラッシュメモリチップ、6個よりもはるかに多くのチャネルコントローラを含むことができ、2個よりもはるかに多くのフラッシュメモリチップは、物理チャネルにわたりチャネルコントローラに機能的に接続されてもよい。したがって、図3A及び図3Bに示される実施態様は、説明を明確にするため単に概略を示したものにすぎない。

1つの実施態様において、チャネルコントローラ312a、312b、312c、312d、312e、312fは、各パーティション321及び322の一部であるフラッシュメモリチップに機能的に接続されるチャネルを制御することができる。たとえば、チャネルコントローラ312aは、第1のパーティション321の一部であるメモリチップ318a、及びまた第2のパーティション322の一部であるメモリチップ318gに、機能的に接続されてもよい。そのような構成において、第1のパーティション321の少なくとも1つのメモリチップは、データストレージデバイス302とホストとの間の各通信チャネルに接続され、第2のパーティション322の少なくとも1つのメモリチップは、データストレージデバイス302とホスト350との間の各通信チャネルに接続される。そのような構成は、パーティション321又は322とホストとの間の通信の最大並列処理につながり、その結果データストレージデバイス302との間の高速読み取りアクセス及び高速書き込み時間をもたらすことができる。

もう1つの実施態様において、ほぼ半数のチャネルコントローラが第1のパーティションのフラッシュメモリチップに機能的に接続されてもよく、ほぼ半数のチャネルコントローラが第2のパーティションのフラッシュメモリチップに機能的に接続されてもよい。

図3Bに示されるもう1つの実施態様において、フラッシュメモリチップ318a、318b、318c、318d、318e、318f、318g、318h、318i、318j、318k、318lは、第1のパーティション331、第2のパーティション322、第3のパーティション333、第4のパーティション334に編成されてもよく、ここで異なるカテゴリのディレクトリ及びファイルが異なるパーティションに格納されうるように、又は1つのパーティションが他のパーティションとは異なる目的で使用されうるように、異なるパーティションはデータストレージデバイス302内のストレージスペースの異なる物理領域を定義する。第1のパーティション331は、フラッシュメモリチップ318a〜cの第1のサブセットを含むことができる。第2のパーティション332は、フラッシュメモリチップ318d〜fの第2のサブセットを含むことができる。第3のパーティション333は、フラッシュメモリチップ318g〜iの第3のサブセットを含むことができる。第4のパーティション334は、フラッシュメモリチップ318j〜lの第4のサブセットを含むことができる。1つの実施態様において、さまざまなパーティション331、332、333、及び334の中で、物理メモリアドレススペースが2つ以上のパーティションの一部であるフラッシュメモリチップはない。すなわち、パーティション331、332、333、及び334の間の境界は、個々のフラッシュメモリチップが2つ以上のパーティションに属することがないように、個々のフラッシュメモリチップの間に引かれる。

図3Bのシステムにおいて、パーティション化されたフラッシュメモリデータストレージデバイス302は、たとえば、クエリに応答して供給されるべきデータのコーパス(たとえば、ウェブページのコーパス)を格納するために使用される場合、及び個々のパーティションが要求への対応と新しい情報による更新とを繰り返すことができる場合に、並外れたパフォーマンスを提供することができる。たとえば、第1の時限において、第1、第2、及び第3のパーティション331、332、及び333は、ホストに情報(たとえば、ユーザクエリに応答して要求されうる情報)を提供するために使用されてもよく、その間、第4のパーティション334上のデータは(たとえば、ウェブページのコーパスへの変更又は追加に応答して)更新される。次いで、第2の時限において、最近更新された第4のパーティション334は、第2及び第3のパーティション332及び332と共にホストに情報を提供するために使用されてもよく、その間、第1のパーティション331上のデータは更新される。したがって、各パーティション上のデータは、ラウンドロビンの方式で更新されてもよく、その間、クエリ要求は他のパーティションによって対応される。このプロセスは、データが常に、読み取り専用デバイスとして機能するパーティションから供給されるように繰り返されてもよく、したがって書き込みコマンドによって速度が低下することなくホストからの読み取りコマンドに極めて迅速に応答することができ、しかもその間他のパーティションは新しい情報で更新される。4つのパーティションを定義することで、1つのパーティションがもはや使用可能ではなくなるような、パーティション、チャネル、又は個々のメモリチップの障害が生じる場合、残りの3つのパーティションが引き続き使用されて、各々の残りのパーティションが交代で更新され、その間他の残りのパーティションがデータ要求に対応するデータストレージデバイスを提供することができるように、データストレージデバイス上に格納されている情報の冗長性がもたらされる。

上記で説明されるように、データストレージデバイス302は、たとえばPCIeインターフェイスのような高速インターフェイスであってもよい、インターフェイス308を通じてホスト350に接続されてもよい。ホストは、たとえば、プロセッサ352、第1のメモリ354、第2のメモリ356、メモリデバイス検出エンジン358、及びパーティションエンジン360を含むことができる。第1のメモリ354は、たとえば、プロセッサ352によって実行されうる機械可読の実行可能コード命令を格納するように適合される不揮発性メモリデバイス(たとえば、ハードディスク)を含むことができる。第1のメモリ354に格納されるコード命令は、第2のメモリ(たとえば、ランダムアクセスメモリのような揮発性メモリ)356にロードすることができ、ここでコード命令はプロセッサ352によって実行されて、メモリデバイス検出エンジン358及びパーティションエンジン360を作成することができる。第2のメモリは、ユーザモードアプリケーションに専用の「ユーザスペース」363の論理ブロック、及びユーザレベルアプリケーションがそれらの機能を実行するために制御する必要のある低レベルリソースの実行に専用の「カーネルスペース」364の論理ブロックを含むことができる。メモリデバイス検出エンジン358及びパーティションエンジン360は、第2のメモリ356のカーネルスペース364に常駐することができる。

メモリデバイス検出エンジン358は、データストレージデバイス302上のフラッシュメモリチップ318の数を検出するように構成されてもよく、パーティションエンジン360は、データストレージデバイスの第1のパーティション321及び第2のパーティション322を定義するように構成されてもよい。したがって、ホスト350で稼働するメモリデバイス検出エンジン358及びパーティションエンジン360は、ホストが、データストレージデバイス302のハードウェアデバイスプロパティを発見し、次いでパーティション321及び322をホストを介して定義するために使用することができる。1つの実施態様において、メモリデバイス検出エンジン358は、データストレージデバイスにクエリコマンドを発行することができ、データストレージデバイスは、クエリコマンドに応答して、たとえばフラッシュメモリチップ318の数、各チップの(たとえば、バイトで測定された)サイズ、データストレージデバイスのチャネルの数、各チャネルコントローラ312a〜eが機能的に接続されているフラッシュメモリチップに関する情報をホストに返すことができる。そのような情報は、コントローラボード310上のEEPROM 116及び/又はデータストレージデバイス302のフラッシュボードのEEPROM 120aに格納されてもよい。メモリデバイス検出エンジンは、EEPROM 116又はEEPROM 120aをポーリングして(たとえば、ホスト350のブートアップ作業の間)、データストレージデバイスにそのような情報をホスト350に返させるようにすることができる。もう1つの実施態様において、ホストは、フラッシュメモリチップ318をポーリングして、たとえばフラッシュメモリチップ318の数、各チップの(たとえば、バイトで測定された)サイズ、データストレージデバイスのチャネルの数、各チャネルコントローラ312a〜eが機能的に接続されているフラッシュメモリチップに関する情報を提供することができる。

パーティションエンジン360は、フラッシュメモリチップ318の数、各フラッシュチップのサイズ、チャネルの数、及び各チャネルが機能的に接続されているメモリチップに関する情報を、メモリデバイス検出エンジン358から受信することができ、この情報に基づいて、パーティションエンジンは、データストレージデバイス302の第1のパーティション321及び第2のパーティション322を定義することができる。たとえば、各パーティションサイズは、メモリブロック単位で割り振られてもよく、これはフラッシュメモリにおける消去操作の標準単位である。ホスト350で稼働しているパーティションエンジンは、メモリチップ318の第1のサブセットから取り出されたメモリブロックを含むように第1のパーティションを定義し、メモリチップ318の第2のサブセットから取り出されたメモリブロックを含むように第2のパーティションを定義することができ、第1のサブセットは第2のサブセットのフラッシュチップを含むことはなく、第2のサブセットは第1のサブセットのフラッシュチップを含むことはない。次いで、パーティションエンジン360は、物理メモリブロックアドレス(たとえば、一意のチャネル番号、一意のフラッシュメモリチップ番号、及びフラッシュメモリチップ内のブロックアドレスを含むこともある)を、ホスト350で稼働しているユーザスペースアプリケーションが、論理スペースアドレスを参照して、データストレージデバイス302からデータを読み取り、データストレージデバイス302にデータを書き込むことができるように、ユーザスペースで稼働しているアプリケーションプログラムによって使用されうる論理アドレスにマップすることができる。

複数のパーティションのパーティション方式が定義されて、データがデータストレージデバイス100のフラッシュメモリチップに格納された後、デバイスは、デバイスが後にブートされるときに、ホストが使用するようパーティション方式をホスト106に伝達することができるように、たとえばメモリ116に、パーティション方式に関する情報を格納することができる。たとえば、デバイスは、デバイスのフラッシュメモリチップの数を含むデータストレージデバイスの物理構成に関する情報、及びどのフラッシュメモリチップ及びチャネルがメモリ116のどのパーティションに関連付けられているかを含むパーティション方式に関する情報を保持することができる。次いで、ホスト106及びデータストレージデバイス100を含むシステムがブートされるとき、ストレージデバイス100は、たとえばホスト106の構成検出エンジン358によって実行された読み取り操作に応答して、この情報をホスト106に伝達することができる。次いで、ホスト106のパーティションエンジン360は、ホストで稼働しているオペレーティングシステム及びアプリケーションのパーティションを定義することができる。たとえば、パーティションエンジン360は、ストレージデバイス100から読み取られた情報に基づいて第1及び第2のパーティションを定義することができ、ここで第1及び第2のパーティションは同じメモリチップを含むことはない。パーティションエンジン360はまた、ホストで稼働しているユーザレベルアプリケーションプログラムが次いでストレージデバイス100のフラッシュメモリチップの物理メモリアドレスにマップされる論理アドレスを使用することができるように(たとえば、ホストのカーネルスペース364で稼働しているアドレス割り当てエンジン366)、第1及び第2のパーティションの論理メモリから物理メモリへのマップを割り振ることもできる。

パーティションエンジン360はまた、複数のフラッシュメモリチップの第3のサブセットを含むようにデータストレージデバイスの第1のパーティションを再定義するために使用されてもよく、第3のサブセットは第1のサブセットとは異なり、第3のサブセットは第2のサブセットのフラッシュメモリチップを含むことはなく、第2のサブセットは第3のサブセットのフラッシュメモリチップを含むことはない。たとえば、図3A及び図3Bを参照すると、ユーザは、図3Aに示される元のパーティション方式が自身の必要性を満たしてはいないと判断することができ、したがって、パーティション321及び322を再定義するため(たとえば、特定のパーティションにより多く又は少ないフラッシュメモリチップを含むように)、又は追加のパーティションを方式に追加するためにホストを使用することができる。1つの実施態様において、第1のパーティション321は、パーティション331及び333として再定義されてもよい。コントローラ310によって事前定義されるか、又はプリロード済みのパーティション方式をユーザに強制的に受け入れさせるのではなく、ユーザがホストを通じてパーティションを定義できるようにすることで、ユーザには所望のとおりパーティションを定義して、必要なときにパーティション方式を変更する柔軟性がもたらされる。もう1つの実施態様において、フラッシュメモリチップの1つ、たとえば318aの差し迫った障害が、ホストによって検出されることもあり、この情報に応答して、パーティションエンジンは、パーティションからフラッシュメモリチップ318aを除外するように、すなわちメモリチップ318aを除く当初定義された第1のパーティションのように、第1のパーティション321を再定義することができる。したがって、任意のパーティションの数が(ストレージデバイス100のフラッシュメモリチップ118a及び118bの数まで)定義されてもよく、パーティション方式内の異なるパーティションは、異なる数のフラッシュメモリチップを含むことができ、異なる量のメモリスペースを含むことができる。

ホストはまた、カーネル364に存在し、データストレージデバイス302に書き込まれるべきデータに物理メモリアドレスを割り当てることができるアドレス割り当てエンジン366を含むこともできる。たとえば、ユーザスペース363で稼働しているアプリケーションは、データがホスト350からデータストレージデバイス302に書き込まれるよう要求することができ、ユーザスペースアプリケーションは、データが特定の論理メモリアドレスに書き込まれるよう指定することができる。アドレス割り当てエンジン366は、論理アドレスを、たとえばデータが書き込まれるべき特定のチャネル、データが書き込まれるべき指定されたチャネルに機能的に接続された特定のフラッシュメモリチップ、及びデータが書き込まれるべき指定されたメモリチップの特定の物理ブロックアドレスを含むことができる物理アドレスに変換することができる。そのような実施態様において、論理アドレスの物理メモリスペースアドレスへの変換は、FPGA 210のDRAMコントローラ254の役割が軽減されるか又は重要ではないように、アドレス割り当てエンジン366によって実行されてもよい。

パーティションが定義されると、データは、1つのパーティションのデータを別のパーティションにミラーリングする方法でデータストレージデバイス310に書き込まれてもよい。たとえば、ホスト350は、メモリ356のカーネルスペース364で動作し、データストレージデバイス310との間でデータを伝達するために使用することができるデバイスドライバ362を含むことができる。2つのパーティションの間でデータをミラーリングするため、デバイスドライバ362は、ホスト350からの第1のデータを第1のパーティション321に書き込むことができ、第1のデータが第1のパーティションに書き込まれている間、第2のパーティション322からデータを読み取ることができる。次いでドライバ362は、第1のパーティション321からのデータの読み取り中に、第1のデータを第2のパーティション322に書き込むことができる。ドライバは、第1のパーティション321と第2のパーティション322の交互にデータを書き込むことによって、2つのパーティションの間でデータのミラーリングを継続することができる。たとえば、ドライバ362は、N個のデータに対してループを実行することができ、そこでドライバは、第Nのデータを第1のパーティションに書き込み、第Nのデータが第1のパーティションに書き込まれている間に第2のパーティションからデータを読み取り、第1のパーティションからデータを読み取っている間に第2のパーティションに第Nのデータを書き込む。

図4は、図1のデータストレージデバイスのパーティション化の例示のプロセス400を示す例示的な流れ図であり、ここでデバイスは複数のフラッシュメモリチップを含む。プロセス400は、データストレージデバイス内のフラッシュメモリチップの数を決定することを含むことができる(402)。たとえば、構成検出エンジンは、データストレージデバイス内のフラッシュメモリチップの数に関する情報を収集するために、データストレージデバイスにクエリを行うことができる。データストレージデバイスの第1のパーティションは、データストレージデバイスに結合されたホストを介して、定義されてもよく、第1のパーティションは複数のフラッシュメモリチップの第1のサブセットを含む(404)。データストレージデバイスの第2のパーティションは、ホストを介して定義されてもよく、第2のパーティションは複数のフラッシュメモリチップの第2のサブセットを含む(406)。第1のデータは、第2のパーティションからのデータの読み取り中に、第1のパーティションに書き込まれ(407)、第1のデータは、第2のパーティションからのデータの読み取り中に、第2のパーティションに書き込まれる(409)。

特定の実施態様は、特定のオプションの特徴を含むことができる。たとえば、データストレージデバイス内のフラッシュメモリチップの数を決定することは、データストレージデバイス内のフラッシュメモリチップの数を指示するデータストレージデバイスからの情報をホストに送信することを含むことができる(409)。ホストからデータを書き込むデータストレージデバイス内のアドレス位置は、ホストにおいて定義されてもよく、アドレス位置は、データが複数のメモリチップのうちの特定の1つに書き込まれることを指定する(412)。

データストレージデバイスが、ホストと複数のフラッシュメモリチップ間のデータの通信のための複数の物理チャネルを含み、各チャネルは異なる複数のメモリチップに機能的に接続される場合、プロセス400はさらに、物理チャネルの数を決定すること(414)と、チャネルの第1のサブセットを決定することであって、チャネルの第1のサブセットのチャネルは、メモリチップの第1のサブセットのメモリチップにのみ機能的に接続されること(416)と、チャネルの第2のサブセットを決定することであって、チャネルの第2のサブセットのチャネルは、メモリチップの第2のサブセットのメモリチップにのみ機能的に接続されること(418)と、ホストにおいて、ホストからデータを書き込むデータストレージデバイス内のアドレス位置を定義することであって、アドレス位置は、特定のチャネルを通じてデータが複数のメモリチップのうちの特定の1つに書き込まれることを指定すること(420)とを含むことができる。加えて、プロセス400は、データストレージデバイスに結合されたホストを介して、データストレージデバイスの第1のパーティションが複数のフラッシュメモリチップの第3のサブセットを含むように再定義すること(422)を含むことができる。そのような実施態様において、チャネルの第1のサブセットが第1のパーティションのメモリチップにのみ接続される場合、及びチャネルの第2のサブセットが第2のパーティションのメモリチップにのみ接続される場合、ホストは常に、各パーティションにアクセスするためのチャネルを有する。もう1つの実施態様において、すべてのチャネルは、第1のパーティション及び第2のパーティションのメモリチップに接続されてもよく(424)、そのような実施態様において、すべてのチャネルが各パーティションと通信するために使用される場合、各パーティションは、他のパーティションがホストと通信するためのいかなるチャネルも有しないという犠牲を払って、ホストと通信するためにすべてのチャネルを有利に使用することができる。

図5は、ホスト551が、データストレージデバイス501のフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547への、さまざまなチャネル513、523、533、543にわたる、及び/又はさまざまなフラッシュメモリチップにわたるデータのストライピングを制御することができる、装置500の例示の実施態様を示す例示的なブロック図である。たとえば、論理的に順次のデータ(たとえば、ファイルのデータ)は、セグメントに分割されてもよく、セグメントは、さまざまなチャネル513、523、533、543、又はさまざまなフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547に割り当てられてもよい。データをセグメント化して、それを、たとえばラウンドロビン方式で、さまざまなチャネル及び/又はフラッシュメモリチップにわたりストライピングすることにより、論理的に順次のデータの異なるセグメントが、異なる物理デバイス(たとえば、チャネル又はフラッシュメモリチップ)に同時に書き込まれてもよい。フラッシュメモリチップにデータを書き込むために要する時間は、ホスト551のプロセッサ552がストレージデバイス501に向けられたデータパケットを処理する時間と比較して短くはないので、さまざまなチャネル513、523、533、543にわたるか、又はさまざまなフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547へのデータのストライピングは、ホスト551からストレージデバイス501への論理的に順次のデータの書き込みを加速することができる。同様に、ストライピングされた論理的に順次のデータをストレージデバイス501から読み戻すことは、データがさまざまなチャネル又はチップにわたりストライピングされている場合、単一チャネルにわたるか、又は単一チップからのデータの読み取りよりも高速になりうる。したがって、ストライピングされたデータを読み戻す場合、論理的に順次のデータの第1のセグメントは第1のチャネル513にわたりホスト551(たとえば、チップ514から)に読み戻されてもよく、その間、論理的に順次のデータの次のセグメントは第2のチャネル514にわたる送信のために別のチップ(たとえば、チップ524)から取り出されている。

論理的に順次のデータを、「チップストライピング」を使用して、特定のフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547にストライピングする場合、ホストは特定のセグメントの宛先メモリアドレスを指定することができ、指定されるアドレスはセグメントが書き込まれる特定のフラッシュメモリチップを含むことができる。したがって、特定のチップへのデータのストライピングは、ホスト551の制御の下に置かれてもよい。そうすることで、ストレージデバイス501との間でデータの書き込み及び読み取りを行う場合に、高度の並列処理をもたらすことができる。たとえば、12個のチャネル、及びチャネルあたり20個のフラッシュメモリチップを含むストレージデバイスの実施態様において、ファイルは240個すべてのフラッシュメモリチップにわたりストライピングすることができ、これはつまりチップに2度目のアクセスが必要になるまでに、ラウンドロビン方式でチップにアクセスする場合、240回の書き込み又は読み取り操作が実行されうるということである。この高度な並列処理は、結果として、データがストレージデバイスとの間で極めて迅速に読み取り及び書き込みできるように、ホスト551とストレージデバイス501との間の高いデータスループット率をもたらすことができる。

論理的に順次のデータを、「チップストライピング」を使用して、特定のチャネル513、523、533、543にわたりストライピングする場合、ホストは特定のセグメントの宛先メモリアドレスを指定することができ、指定されるアドレスはセグメントが書き込まれる特定のチャネルを含むことができる。次いで、セグメントが指定されたチャネルに書き込まれる時点において、セグメントが書き込まれる指定されたチャネルに機能的に接続された特定のフラッシュメモリチップは、たとえばさまざまなチップのチップスペース可用性に基づいてなど、チップの現在の実行時状態に基づいてホスト551によって動的に選択されてもよい。チャネルストライピングを使用中に単一のチップに障害が生じた場合、ストレージデバイスは操作を続行することができるので、チャネルストライピングは、チップストライピングよりもチップの障害に影響を受けにくい。加えて、指定されたチャネルに機能的に接続されたすべてのチップの最適なチップがデータの書き込みに動的に選択されるので、チャネルストライピングは、読み取りパフォーマンスとは対照的に、書き込みパフォーマンスに関して、チップストライピングにまさる利点を提供する。チャネルストライピングの書き込みパフォーマンスの利点により、複数の書き込み操作を伴うガーベッジコレクションは、チャネルストライピングの使用時に効率的に実行することができる。

したがって、特定のチップへのデータのストライピングは、ホスト551の制御の下に置かれてもよい。そうすることで、ストレージデバイス501との間でデータの書き込み及び読み取りを行う場合に、高度の並列処理をもたらすことができる。たとえば、40個のチャネル、及びチャネルあたり16個のフラッシュメモリチップを含むストレージデバイスの実施態様において、ファイルは640個すべてのフラッシュメモリチップにわたりストライピングすることができ、これはつまりチップに2度目のアクセスが必要になるまでに、ラウンドロビン方式でチップにアクセスする場合、640回の書き込み又は読み取り操作が実行されうるということである。この高度な並列処理は、結果として、データがストレージデバイスとの間で極めて迅速に読み取り及び書き込みできるように、ホスト551とストレージデバイス501との間の高いデータスループット率をもたらすことができる。

図3に関連して上記で説明される実施態様と同様に、フラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547は、FPGAコントローラ510を含むことができるコントローラに接続されてもよい。FPGAコントローラ510は、図1のコントローラ110、図2のFPGA 210、又は図3のFPGA 310に関して上記で説明されているように動作するよう構成されてもよい。FPGAコントローラ510は、それぞれの物理チャネル513、523、533、543を介して、フラッシュメモリチップのそれぞれのグループ514、515、516、及び517;524、525、526、及び527;534、535、536、及び537;並びに544、545、546及び547に、機能的に接続される複数のチャネルコントローラ512、522、532、542を含むことができる。言うまでもなく、上記で説明されているように、ストレージデバイスは、16個よりもはるかに多くのフラッシュメモリチップ、4個よりもはるかに多くのチャネルコントローラを含むことができ、4個よりもはるかに多くのフラッシュメモリチップは、物理チャネルにわたりチャネルコントローラに機能的に接続されてもよい。したがって、図5に示される実施態様は、説明を明確にするため単に概略を示したものにすぎない。

上記で説明されるように、データストレージデバイス501は、たとえばPCIeインターフェイスのような高速インターフェイスであってもよい、インターフェイス508を通じてホスト551に接続されてもよい。ホストは、たとえば、プロセッサ552、第1のメモリ554、及び第2のメモリ560を含むことができる。第2のメモリ560は、たとえば、実行可能命令が高速実行のためにプロセッサ552によってロードされる揮発性メモリ(たとえば、ランダムアクセスメモリ)を含むことができる。第1のメモリ454は、たとえば、プロセッサ552によって実行されうる機械可読の実行可能コード命令を格納するように適合される不揮発性メモリデバイス(たとえば、ハードディスク)を含むことができる。第1のメモリ554に格納されるコード命令は、第2のメモリ(たとえば、ランダムアクセスメモリのような揮発性メモリ)560にロードすることができ、ここでコード命令はプロセッサ552によって実行されて、「チップストライピング」、「チャネルストライピング」、又はそれらの組み合わせを使用してデータをストライピングすることができる。第2のメモリは、ユーザモードアプリケーションに専用の「ユーザスペース」562の論理ブロック、及びユーザレベルアプリケーションがそれらの機能を実行するために制御する必要のある低レベルリソースの実行に専用の「カーネルスペース」564の論理ブロックを含むことができる。第2のメモリ560のカーネルスペース564内には、ストライピング方式をセットアップするための初期化エンジン566、論理的に順次のデータをセグメントに分割するためのセグメンテーションエンジン568、ストレージデバイス501の異なる物理要素(たとえば、チャネル又はチップ)にわたりデータをストライピングするためのストライピングエンジン570、及びアドレスをデータセグメントに割り当てるためのアドレス割り当てエンジン572が常駐することができる。

初期化エンジン566は、別個のチャネルに接続されたフラッシュメモリチップにデータを書き込むための第1のチャネルのチャンクサイズを決定するように構成されてもよい。1つの実施態様において、初期化エンジンは、ストレージデバイス501のフラッシュメモリチップに書き込まれるデータのページサイズに関する情報に基づいて、及びストレージデバイス501のチャネルに接続されるフラッシュメモリチップの数に関する情報に基づいて、第1のチャネルのチャンクサイズを決定することができる。たとえば、ストレージデバイスが40個のチャネルを含み、16個のフラッシュメモリチップが各チャネルに接続され、ページサイズが4Kである場合、初期化エンジンは、適切なチャネルのチャンクサイズを、ほぼ4Kの倍数(たとえば、8K、32K、40K、又は80K)であると決定することができる。初期化エンジン566は、たとえば、デバイス501内の物理チャネル513、523、533、543の数、デバイス内のフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547の数、ストレージデバイス内のフラッシュメモリチップのタイプ(たとえば、シングルレベルセル(「SLC」)フラッシュ又はマルチレベルセル(「MLC」)フラッシュ)、及びチップに書き込まれるデータのページサイズに関する情報を格納するストレージ媒体(たとえば、EEPROM)520からストレージデバイス501の物理構成に関するこの情報を受信することができる。ホスト550は、ストレージデバイスの物理パラメータ(たとえば、チャネルの数、チップの数、チップのタイプ及びページサイズ)に関するそのような情報の転送を要求するためにコマンドをストレージデバイス501に送信することができ、ストレージデバイス501は、コマンドに応答して、情報をホスト550に送信することができる。

論理的に順次のデータが、チャネルストライピング技法を使用してストレージデバイス501に書き込まれるとき、論理的に順次のデータはチャネルのチャンクサイズ単位でセグメント化されてもよい。たとえば、セグメンテーションエンジン568は、論理的に順次のデータ(たとえば、データファイル)を、たとえばサイズが初期化エンジン566によって決定されたチャネルチャンクサイズと等しくてもよい複数のセグメントに分割することができる。1つの実施態様において、セグメンテーションエンジン568は、論理的に順次のデータを受信することができ、指定されたチャネルチャンクサイズに従って大きさを調整されるセグメントを出力することができる。次いで、ストライピングエンジン570は、第1のチャネルチャンクサイズ単位の、データストレージデバイス501の異なるチャネルへの論理的に順次のデータのストライピングを制御することができる。たとえば、アドレス割り当てエンジン572は、メモリアドレスをデータセグメントに割り当てることができ、割り当てられたメモリアドレスは、セグメントがストレージデバイス501の物理チャネルの特定の1つに書き込まれることを指定する。

ストライピングエンジン570は、特定のセグメントが、アドレスによって指示される特定のチャネル513、523、533、543に書き込まれるようにさせるアドレス(アドレス割り当てエンジン572によって割り当てられてもよい)を示すタグを各セグメントに付けることができる。たとえば、データの第1のチャネルチャンクはチャネル513に書き込まれてもよく、データの第2のチャネルチャンクはチャネル523に書き込まれてもよく、データの第3のチャネルチャンクはチャネル533に書き込まれてもよく、データの第4のチャネルチャンクはチャネル543に書き込まれてもよい。特定のチャネル(たとえば、チャネル513)にアドレス指定されたデータのチャネルチャンクサイズ単位が、特定のチャネルに関連付けられているチャネルコントローラ(たとえば、チャネルコントローラ512)に到着するとき、チャネルストライピングが使用され、データのチャネルチャンクサイズ単位がチャネルに接続された特定のフラッシュメモリチップにアドレス指定されていない場合、チャネルコントローラは、チャネルチャンクサイズ単位の一部を異なるフラッシュメモリチップに書き込むことができる。各部分に対して選択された個々のフラッシュメモリチップは、たとえばチャネルに接続されたチップのチップスペース可用性に基づいてなど、チャネルに接続された各チップの現在の実行時状態に基づいて、動的に(たとえば、ホスト550によって、又はコントローラによって)決定されてもよい。たとえば、データのチャネルチャンクサイズ単位がコントローラ512に到着するときに、フラッシュメモリチップ514への書き込み操作が引き続き実行されている場合、データのチャネルチャンクサイズ単位の一部は、チップ514への書き込み操作が完了するまで、フラッシュメモリチップ515、516、及び517に書き込まれてもよい。

したがって、論理的に順次のデータをホストからストレージデバイスに書き込むときにチャネルストライピングを使用することにより、データは1つのチャネルに書き込むことができ、しかもその間データはまた別のチャネルから読み取られる。加えて、チャネルストライピングを使用し、特定のチャネル内で論理的に順次のデータのセグメントを書き込む個々のフラッシュメモリチップを動的に決定することにより、システム500の書き込みパフォーマンスを増強することができるが、それは最もデータを受け入れられる状態にあるチップに優先的にデータが書き込まれるため、チップがアクセス可能になるまでホストが待機する時間が最小に抑えられるからである。さらに、フラッシュメモリのガーベッジコレクションは、書き込み集約型のプロセスであるため、チャネルストライピングは、ガーベッジコレクションのパフォーマンスを高めることができる。

ホスト550がデータストライピングの初期化及び実行を制御することの利点は、ホストがストレージデバイス501との対話をセットアップして制御することができるように、データストライピングを実行するために使用されるパラメータを制御及び変更することができることである。たとえば、ホスト550は最初に、データストレージデバイス501のさまざまなチャネルにわたりデータをストライピングするための第1のチャネルチャンクサイズを使用するように自身を構成することができるが、ユーザの要望が変化するのに応じて、装置500は、異なるアプリケーションに使用され、異なるフラッシュメモリチップがストレージデバイスに使用されるなど、チャネルにわたりデータをストライピングするための異なるチャネルチャンクサイズを使用する必要性が生じることもある。この場合、初期化エンジンはさらに、別個のチャネルに接続されたフラッシュメモリチップにデータを書き込むための第1のチャネルのチャンクサイズとは異なる、第2のチャネルチャンクサイズを決定するように構成されてもよい。セグメンテーションエンジンはさらに、論理的に順次のデータを第2のチャネルチャンクサイズセグメントに分割するように構成されてもよく、ストライピングエンジンはさらに、第2のチャネルチャンクサイズ単位でデータストレージデバイスの異なるチャネルにデータをストライピングするように構成されてもよい。

セグメント内のさまざまなチャネルにわたり論理的に順次のデータをストライピングするチャネルチャンクサイズを決定することに加えて、初期化エンジンはまた、さまざまなチップにわたり論理的に順次のデータをストライピングするチップチャンクサイズを決定することもでき、チップチャンクサイズは、異なるチップにデータを書き込み始める前に特定のチップに書き込まれるべきデータの量を決定する。次いで、「チップストライピング」を使用して特定のチップ(たとえば、特定のチャネル513に接続されるチップ514、515、516、及び517)にわたり論理的に順次のデータをストライピングする場合、ホストは、特定のセグメントの宛先メモリアドレスを指定することができ、指定されるアドレスはセグメントが書き込まれる特定のチップを含むことができる。チップストライピングを使用することで、論理的に順次のデータは、チップチャンクサイズ単位で、ストレージデバイス501のさまざまなチップにわたりストライピングされてもよい。すなわち、チップチャンクサイズのデータセグメントが1つのフラッシュメモリチップに書き込まれた後、次のチップチャンクサイズ単位が異なるチップに書き込まれてもよい。したがって、チップストライピングは、ストレージデバイス501との間の読み取り及び書き込み操作において最大の並列処理をもたらす。たとえば、40個のチャネル、及びチャネルあたり16個のチップを有するストレージデバイス501において、データファイルのセグメントは、チップが再度アクセスされるまでに640個の異なるチップに書き込まれてもよい。したがって、チップストライピングにより高度な並列処理が達成されうるので、チップストライピングは、読み取りパフォーマンスに関してチャネルストライピングにまさる利点を提供する。

このようにして、チップストライピングにより、初期化エンジン566は、ストレージデバイス501のフラッシュメモリチップにデータを書き込むための第1のチップチャンクサイズを決定するように構成されてもよい。たとえば、ストレージデバイス501内のフラッシュメモリチップの数、及びデータをフラッシュメモリチップに書き込むために使用されるページサイズに関するストレージデバイス501から受信される情報に基づいて、初期化エンジン566は、適切なチャネルチャンクサイズを、ページサイズのほぼ倍数(たとえば、8K、32K、40K、80K、160K、320Kなど)であると決定することができる。

次いで、論理的に順次のデータが、チップストライピング技法を使用してストレージデバイス501に書き込まれるとき、論理的に順次のデータはチップへの書き込みのためにチップチャンクサイズ単位でセグメント化されてもよい。たとえば、セグメンテーションエンジン568は、論理的に順次のデータ(たとえば、データファイル)を、たとえばサイズが初期化エンジン566によって決定されたチップチャンクサイズと等しくてもよい複数のセグメントに分割することができる。1つの実施態様において、セグメンテーションエンジン568は、論理的に順次のデータを受信することができ、指定されたチップチャンクサイズに従って大きさを調整されるセグメントを出力することができる。次いで、ストライピングエンジン570は、チップチャンクサイズ単位の、データストレージデバイス501の異なるチップへの論理的に順次のデータのストライピングを制御することができる。たとえば、アドレス割り当てエンジン572は、メモリアドレスをデータセグメントに割り当てることができ、割り当てられたメモリアドレスは、セグメントがストレージデバイス501のチップの特定の1つに書き込まれることを指定する。

もう1つの実施態様において、セグメンテーションエンジン568は、論理的に順次のデータを受信することができ、指定されたチャネルチャンクサイズに従って大きさを調整され、さらにチップチャンクサイズ単位に再分割されるセグメントを出力することができる。次いで、ストライピングエンジン570は、チャネルチャンクサイズ単位の、データストレージデバイス501の異なるチャネルへの論理的に順次のデータのストライピングを制御することができ、チップチャンクサイズ単位の、チャネルに接続されたチップへのデータのストライピングを制御することができる。たとえば、アドレス割り当てエンジン572は、メモリアドレスをデータセグメントに割り当てることができ、割り当てられたメモリアドレスは、セグメントがストレージデバイス501のチャネルの特定の1つ、及びチップの特定の1つに書き込まれることを指定する。

ストライピングエンジン570は、特定のセグメントが、アドレスによって指示される特定のチャネル513、523、533、543、及び特定のフラッシュメモリチップ514、515、516、517、524、525、526、527、534、535、536、537、544、545、546、及び547に書き込まれるようにさせるアドレス(アドレス割り当てエンジン572によって割り当てられてもよい)を示すタグを各セグメントに付けることができる。たとえば、データの第1のチャネルチャンクはチャネル513に書き込まれてもよく、データの第2のチャネルチャンクはチャネル523に書き込まれてもよく、データの第3のチャネルチャンクはチャネル533に書き込まれてもよく、データの第4のチャネルチャンクはチャネル543に書き込まれてもよいが、これに対して、第1のチャネルチャンクのデータの第1のチップチャンクはチップ514に書き込まれてもよく、第1のチャネルチャンクのデータの第2のチップチャンクはチップ515に書き込まれてもよく、第1のチャネルチャンクのデータの第3のチップチャンクはチップ516に書き込まれてもよく、第1のチャネルチャンクのデータの第4のチップチャンクはチップ517に書き込まれてもよく、第2のチャネルチャンクのデータの第1のチップチャンクはチップ524に書き込まれてもよく、第2のチャネルチャンクのデータの第2のチップチャンクはチップ525に書き込まれてもよく、第2のチャネルチャンクのデータの第3のチップチャンクはチップ526に書き込まれてもよく、第2のチャネルチャンクのデータの第4のチップチャンクはチップ527に書き込まれてもよい、などである。

したがって、論理的に順次のデータをホストからストレージデバイスに書き込むときにチップストライピングを使用することにより、データは1つのチップに書き込むことができ、しかもその間データはまた別のチップから読み取られる。次いで、論理的に順次のデータがストレージデバイス501の複数のチップから読み戻されるとき、読み取り操作は、さまざまなフラッシュメモリチップから並行して実行されてもよい。

パーティショニング及びストライピングは、組み合わせて使用することもできる。たとえば、ストレージデバイス内のフラッシュメモリチップの第1のパーティション104aはチャネルストライピングを使用するように定義されてもよく、デバイスの第2のパーティション104bはチップストライピングを使用するように定義されてもよい。したがって、第1のパーティション104aは、ホストと第1のパーティションとの間のデータの書き込み及び読み取りにチャネルストライピング技法を使用するので、比較的優れた書き込みパフォーマンス、冗長性、及び耐障害性をもたらすことができるが、一方第2のパーティションは、ホストと第2のパーティションとの間のデータの書き込み及び読み取りにチップストライピング技法を使用するので、比較的優れた読み取りパフォーマンスをもたらすことができる。

図6は、図5のデータストレージデバイスの例示の動作を示す例示的な流れ図である。ホストからデータストレージデバイスへデータをストライピングするプロセス600が示される。デバイスは複数のフラッシュメモリチップを含み、データストレージデバイスは、ホストと複数のフラッシュメモリチップ間のデータの通信のための複数の物理チャネルを含む。各チャネルは、異なる複数のメモリチップに機能的に接続される。複数のチャネル内の物理チャネルの数は、たとえば初期化エンジン566によって決定されてもよい(602)。別個のチャネルに接続されたフラッシュメモリチップにデータを書き込むための第1のチャネルチャンクサイズは、たとえば初期化エンジン566によって決定されてもよい(604)。論理的に順次のデータは、たとえばホスト550で稼働しているセグメンテーションエンジン568によってなど、ホストによって第1のチャネルチャンクサイズセグメントに分割されてもよい(606)。データは、たとえば、アドレス割り当てエンジン572と協働してストライピングエンジン570によって、第1のチャネルチャンクサイズ単位でデータストレージデバイスの異なるチャネルにストライピングされてもよい(608)。

1つの実施態様において、プロセス600はさらに、データを異なるフラッシュメモリチップに書き込むチップチャンクサイズを決定すること(610)と、各々決定された物理チャネルについて、チャネルに機能的に接続されたフラッシュメモリチップの数を決定すること(612)とを含むことができる。チャネルチャンクサイズセグメントは、ホストによってチップチャンクサイズセグメントに分割されてもよく(614)、チャネルチャンクサイズ単位のデータは、チップチャンクサイズ単位でチャネルに接続された異なるフラッシュメモリチップにストライピングされてもよい(616)。

もう1つの実施態様において、別個のチャネルに接続されたフラッシュメモリチップにデータを書き込む第2のチャネルチャンクサイズが決定される(618)。論理的に順次のデータは、第2のチャネルチャンクサイズセグメントに分割されてもよく(620)、データは、第2のチャネルチャンクサイズ単位でデータストレージデバイスの異なるチャネルにストライピングされてもよい(622)。

本明細書において説明されるさまざまな技法の実施態様は、デジタル電子回路において、又はコンピュータハードウェア、ファームウェア、ソフトウェア、若しくはその組み合わせで実施されてもよい。実施態様は、コンピュータプログラム製品として、すなわち、たとえばプログラム可能プロセッサ、コンピュータ、又は複数のコンピュータなどのデータ処理装置により実行するため、若しくはその動作を制御するための、たとえば機械可読ストレージデバイスなどの情報担体において実体的に具現されるコンピュータプログラムとして、実施されてもよい。上記で説明される(1つ以上の)コンピュータプログラムのような、コンピュータプログラムは、コンパイル済み又は解釈済みの言語を含む任意の形態のプログラミング言語で記述されてもよく、スタンドアロンのプログラムとして、又はモジュール、コンポーネント、サブルーチン、若しくはコンピューティング環境において使用に適した他のユニットとしてなど、任意の形態で配置されてもよい。コンピュータプログラムは、1つのサイトにおける1つのコンピュータ上、又は複数サイトに分散されて通信ネットワークにより相互接続された複数コンピュータ上で実行されるように配置されてもよい。

方法ステップは、入力データを操作して出力を生成することにより機能を実行するようにコンピュータプログラムを実行している1つ以上のプログラム可能プロセッサによって実行されてもよい。たとえばFPGA又はASIC(特殊用途向け集積回路)などの特殊用途論理回路によって、方法ステップはまた実行されてもよく、装置は特殊用途論理回路として実施されてもよい。

コンピュータプログラムの実行に適したプロセッサは、一例として、汎用及び特殊用途マイクロプロセッサ、及び任意の種類のデジタルコンピュータの1つ以上のプロセッサを含む。一般に、プロセッサは、読み取り専用メモリ又はランダムアクセスメモリ、若しくはその両方から命令及びデータを受信する。コンピュータの要素は、命令を実行するための少なくとも1つのプロセッサと、命令及びデータを格納するための1つ以上のメモリデバイスを含むことができる。一般に、コンピュータはまた、たとえば磁気、光磁気ディスク、又は光ディスクなど、データを格納するための1つ以上の大容量ストレージデバイスを含むことができるか、又は大容量ストレージデバイスとの間でデータを受信又は転送若しくはその両方を行うように機能的に結合されてもよい。コンピュータプログラム命令及びデータを具現するために適した情報担体は、一例として、たとえばEPROM、EEPROM、及びフラッシュメモリデバイスのような半導体メモリデバイス;たとえば内蔵ハードディスク又はリムーバブルディスクのような磁気ディスク;光磁気ディスク;並びにCD-ROM及びDVD-ROMディスクを含む、あらゆる形態の不揮発性メモリを含む。プロセッサ及びメモリは、特殊用途論理回路によって補完されてもよいか、又は特殊用途論理回路に組み込まれてもよい。

ユーザとの対話に備えるため、実施態様は、情報をユーザに表示するための、たとえばブラウン管(CRT)又は液晶ディスプレイ(LCD)モニタのような表示デバイス、並びにキーボード及び、たとえばマウス又はトラックボールのような、ユーザがコンピュータに入力を行うことができるポインティングデバイスを有するコンピュータで実施されてもよい。その他の種類のデバイスも、ユーザとの対話を行うために使用されてもよく;たとえば、ユーザに提供されるフィードバックは、たとえば視覚フィードバック、聴覚フィードバック、又は触覚フィードバックのような任意の形態の知覚的フィードバックであってもよく;ユーザからの入力は、音響、発語、又は触覚入力を含む任意の形態で受信されてもよい。

実施態様は、たとえばデータサーバのようなバックエンドコンポーネントを含むか、又はたとえばアプリケーションサーバのようなミドルウェアコンポーネントを含むか、又はたとえばユーザが実施態様と対話することができるグラフィカルユーザインターフェイス又はWebブラウザを有するクライアントコンピュータのようなフロントエンドコンポーネントを含むか、若しくはそのようなバックエンド、ミドルウェア、又はフロントエンドコンポーネントの任意の組み合わせを含むコンピューティングシステムにおいて実施されてもよい。コンポーネントは、たとえば通信ネットワークのようなデジタルデータ通信の任意の形態又は媒体によって相互接続されてもよい。通信ネットワークの例は、ローカルエリアネットワーク(LAN)、及びたとえばインターネットのようなワイドエリアネットワーク(WAN)を含む。

説明された実施態様の特定の特徴が本明細書において説明されるように示されたが、当業者には多数の修正、代替、変更、及び等価が考案されよう。したがって、添付の特許請求の範囲は、すべてのそのような修正及び変更を、実施態様の範囲内に含まれるものとして扱うことが意図されていることを理解されたい。

Claims (22)

1. 複数のメモリチップ(118、218、318)を含むフラッシュメモリデータストレージデバイス(100、302、501)にデータを格納する方法であって、
   該データストレージデバイス(100、302、501)内のメモリチップ(118、218、318)の数を決定すること(402)と、
   該データストレージデバイス(100、302、501)に結合されたホスト(106、350、551)を介して、該データストレージデバイス(100、302、501)の第1のパーティション(321)を定義すること(404)であって、該第1のパーティション(321)は該複数のメモリチップ(118、218、318)の第1のサブセットを含むことと、
   該データストレージデバイス(100、302、501)に結合されたホスト(106、350、551)を介して、該データストレージデバイス(100、302、501)の第2のパーティション(322)を定義すること(406)であって、該第2のパーティション(322)は該複数のメモリチップ(118、218、318)の第2のサブセットを含むことと、
   該第2のパーティション(322)からのデータの読み取り中に、第1のデータを該第1のパーティション(321)に書き込むこと(407)と、
   該第1のパーティション(321)からのデータの読み取り中に、該第1のデータを該第2のパーティション(322)に書き込むこと(409)とを含む、前記方法。
2. 前記第2のパーティション(322)からのデータの読み取り中に、第2のデータを前記第1のパーティション(321)に書き込むことと、
   該第1のパーティション(321)からのデータの読み取り中に、該第2のデータを該第2のパーティション(322)に書き込むことと、
   N=第3から少なくとも第10までに対して、
   該第2のパーティション(322)からのデータの読み取り中に、第Nのデータを該第1のパーティション(321)に書き込むこと(407)と、
   該第1のパーティション(321)からのデータの読み取り中に、該第Nのデータを該第2のパーティション(322)に書き込むこと(409)とをさらに含む、請求項1記載の方法。
3. 前記データストレージデバイス(100、302、501)内のメモリチップ(118、218、318)の数を決定することが、該データストレージデバイス(100、302、501)内のメモリチップ(118、218、318)の該数を指示する情報を該データストレージデバイス(100、302、501)から前記ホスト(106、350、551)に送信することを含む、請求項1又は2記載の方法。
4. 前記送信される情報が、特定のメモリチップ(118、218、318)と前記データストレージデバイス(100、302、501)の特定のチャネル(112)との間の接続に関する情報を含む、該データストレージデバイス(100、302、501)の物理アーキテクチャに関する情報を含む、請求項3記載の方法。
5. 前記ホスト(106、350、551)において、該ホスト(106、350、551)からデータを書き込む前記データストレージデバイス(100、302、501)内のアドレス位置を定義すること(412)をさらに含み、該アドレス位置は、該データが前記複数のメモリチップ(118、218、318)のうちの特定の1つに書き込まれることを指定する、請求項1から4のいずれか1項記載の方法。
6. 前記データストレージデバイス(100、302、501)が、前記ホスト(106、350、551)と前記複数のメモリチップ(118、218、318)との間のデータの通信のための複数の物理チャネル(112)を含み、各チャネルが異なる該複数のメモリチップ(118、218、318)に機能的に接続される、請求項1から5のいずれか1項記載の方法であって、
   該物理チャネル(112)の数を決定すること(414)と、
   該複数のチャネル(112)の第1のサブセットを決定すること(416)であって、チャネル(112)の該第1のサブセットのチャネル(112)が、メモリチップ(118、218、318)の該第1のサブセットのメモリチップ(118、218、318)のみに機能的に接続されることと、
   該複数のチャネル(112)の第2のサブセットを決定すること(418)であって、チャネル(112)の該第2のサブセットのチャネル(112)が、メモリチップ(118、218、318)の該第2のサブセットのメモリチップ(118、218、318)のみに機能的に接続されることとをさらに含む、前記方法。
7. 前記データストレージデバイス(100、302、501)が、前記ホスト(106、350、551)と前記複数のメモリチップ(118、218、318)との間のデータの通信のための複数の物理チャネル(112)を含む、請求項1から6のいずれか1項記載の方法であって、
   該物理チャネル(112)の数を決定すること(414)をさらに含み、
   該決定されたチャネル(112)が、メモリチップ(118、218、318)の前記第1のサブセットのメモリチップ(118、218、318)に機能的に接続され、メモリチップ(118、218、318)の前記第2のサブセットのメモリチップ(118、218、318)に機能的に接続される、前記方法。
8. 前記ホスト(106、350、551)において、該ホスト(106、350、551)からデータを書き込む前記データストレージデバイス(100、302、501)内のアドレス位置を定義すること(420)をさらに含み、該アドレス位置は、該データが特定のチャネルを通じて前記複数のメモリチップ(118、218、318)のうちの特定の1つに書き込まれることを指定する、請求項6又は7記載の方法。
9. 前記第1のサブセットが、前記第2のサブセットのメモリチップ(118、218、318)を含むことはなく、該第2のサブセットが、該第1のサブセットのメモリチップ(118、218、318)を含むことはない、請求項1から8のいずれか1項記載の方法。
10. 前記第1のパーティション(321)のメモリチップに障害が生じたか又は障害が生じる可能性が高いことを示す指示を受信することと、
    前記データストレージデバイス(100、302、501)に結合された前記ホスト(106、350、551)を介して、前記複数のメモリチップ(118、218、318)の第3のサブセットを含むように該データストレージデバイス(100、302、501)の該第1のパーティション(321)を再定義すること(422)とをさらに含み、
    該第3のサブセットが前記第1のサブセットとは異なり、
    該第3のサブセットは、前記第2のサブセットのメモリチップ(118、218、318)を含むことはなく、該第2のサブセットは、該第3のサブセットのメモリチップ(118、218、318)を含むことはない、請求項1から9のいずれか1項記載の方法。
11. 前記第1のパーティション(321)を再定義することが、障害が生じたか又は障害発生に近づきつつあるメモリチップを除いた前記第3のサブセットをメモリチップ(118、218、318)の前記第1のサブセットとして定義することを含む、請求項10記載の方法。
12. 複数のメモリチップ(118、218、318)を含むフラッシュメモリデータストレージデバイス(100、302、501)と、
    インターフェイスを介して該データストレージデバイス(100、302、501)に機能的に結合されたホスト(106、350、551)であって、
    該データストレージデバイス(100、302、501)内のメモリチップ(118、218、318)の数を検出するように構成された構成検出エンジン(358)と、
    該データストレージデバイス(100、302、501)の第1のパーティション(321)及び該データストレージデバイス(100、302、501)の第2のパーティション(322)を定義するように構成され、該第1のパーティション(321)が該複数のメモリチップ(118、218、318)の第1のサブセットを含み、該第2のパーティション(322)が該複数のメモリチップ(118、218、318)の第2のサブセットを含む、パーティションエンジン(360)と、
    該第2のパーティション(322)からのデータの読み取り中に、第1のデータを該第1のパーティション(321)に書き込み、
    該第1のパーティション(321)からのデータの読み取り中に、該第1のデータを該第2のパーティション(322)に書き込むように構成されたドライバ(362)とを備える、前記ホスト(106、350、551)とを備える、装置。
13. 前記ドライバ(362)が、
    第2のデータを前記第1のパーティション(321)に書き込み、
    該第2のデータが該第1のパーティション(321)に書き込まれている間に、前記第2のパーティション(322)からデータを読み取り、
    該第1のパーティション(321)からのデータの読み取り中に、該第2のデータを該第2のパーティション(322)に書き込み、
    N=第3から少なくとも第10までに対して、
    第Nのデータを該第1のパーティション(321)に書き込み、
    該第Nのデータが該第1のパーティション(321)に書き込まれている間に、該第2のパーティション(322)からデータを読み取り、
    該第1のパーティション(321)からのデータの読み取り中に、該第Nのデータを該第2のパーティション(322)に書き込むようにさらに構成される、請求項12記載の装置。
14. 前記データストレージデバイス(100、302、501)が、前記ホスト(106、350、551)からコマンドを受信すると、該データストレージデバイス(100、302、501)内のメモリチップ(118、218、318)の数を指示する情報を該データストレージデバイス(100、302、501)から該ホスト(106、350、551)に送信するように構成される、請求項12又は13記載の装置。
15. 前記送信される情報が、特定のメモリチップ(118、218、318)と前記データストレージデバイス(100、302、501)の特定のチャネル(112)との間の接続に関する情報を含む、該データストレージデバイス(100、302、501)の物理アーキテクチャに関する情報を含む、請求項14記載の装置。
16. 前記ホスト(106、350、551)が、前記データストレージデバイス(100、302、501)に書き込まれるデータにメモリアドレスを割り当てるように構成されたアドレス割り当てエンジン(366、572)をさらに備え、該割り当てられるメモリアドレスは、該データが前記複数のメモリチップ(118、218、318)のうちの特定の1つに書き込まれることを指定する、請求項12から15のいずれか1項記載の装置。
17. 前記データストレージデバイス(100、302、501)が、前記ホスト(106、350、551)と前記複数のメモリチップ(118、218、318)との間のデータの通信のための複数の物理チャネル(112)を含み、各チャネルが異なる該複数のメモリチップ(118、218、318)に機能的に接続され、
    前記構成検出エンジンが、該物理チャネル(112)の数を検出するようにさらに構成され、
    前記パーティションエンジンが、該複数のチャネル(112)の第1のサブセットを決定するようにさらに構成され、チャネル(112)の該第1のサブセットのチャネル(112)が、メモリチップ(118、218、318)の該第1のサブセットのメモリチップ(118、218、318)のみに機能的に接続され、
    該パーティションエンジンが、該複数のチャネル(112)の第2のサブセットを決定するようにさらに構成され、チャネル(112)の該第2のサブセットのチャネル(112)が、メモリチップ(118、218、318)の該第2のサブセットのメモリチップ(118、218、318)のみに機能的に接続される、請求項12から16のいずれか1項記載の装置。
18. 前記ホスト(106、350、551)が、前記データストレージデバイス(100、302、501)に書き込まれるデータにメモリアドレスを割り当てるように構成されたアドレス割り当てエンジン(366、572)をさらに備え、該割り当てられるメモリアドレスが、該データが特定のチャネルを通じて前記複数のメモリチップ(118、218、318)のうちの特定の1つに書き込まれることを指定する、請求項17記載の装置。
19. 前記第1のパーティション(321)が、単一のチャネルに機能的に接続されるメモリチップ(118、218、318)を含む、請求項12から18のいずれか1項記載の装置。
20. 前記データストレージデバイス(100、302、501)が、前記ホスト(106、350、551)と前記複数のメモリチップ(118、218、318)との間のデータの通信のための複数の物理チャネル(112)を含み、該複数の物理チャネル(112)がメモリチップ(118、218、318)の前記第1のサブセットのメモリチップ(118、218、318)に機能的に接続され、メモリチップ(118、218、318)の前記第2のサブセットのメモリチップ(118、218、318)に機能的に接続される、請求項12から19のいずれか1項記載の装置。
21. 前記パーティションエンジンが、
    前記第1のパーティション(321)のメモリチップに障害が生じたか又は障害が生じる可能性が高いことを示す指示を受信し、
    前記複数のメモリチップ(118、218、318)の第3のサブセットを含むように前記データストレージデバイス(100、302、501)の該第1のパーティション(321)を再定義するようにさらに構成され、
    該第3のサブセットが前記第1のサブセットとは異なり、
    該第3のサブセットが、前記第2のサブセットのメモリチップ(118、218、318)を含むことはなく、該第2のサブセットは、該第3のサブセットのメモリチップ(118、218、318)を含むことはない、請求項12から20のいずれか1項記載の装置。
22. 前記複数のメモリチップ(118、218、318)の前記第3のサブセットを含むように前記第1のパーティション(321)を再定義することが、障害が生じたか又は障害発生に近づきつつあるメモリチップを除いた該第3のサブセットをメモリチップ(118、218、318)の前記第1のサブセットとして定義することを含む、請求項21記載の装置。

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