JP5346436B2

JP5346436B2 - 制御回路

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Publication number: JP5346436B2
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Inventors: 正己遠藤
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Priority date: 2005-12-08
Filing date: 2006-12-01
Publication date: 2013-11-20
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Also published as: JP2007183586A

Description

本発明は、表示装置および表示装置の駆動方法に関するものであり、特に画素に発光素子を用いた表示パネルの制御回路に関するものである。メモリの制御回路とは、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）をはじめとするメモリへの書き込み及び読み取りの制御を行うものである。

なお、ここでいう表示パネルの制御回路とは、表示パネルの画素における階調表現が可能となるように受信したビデオデータを変換して記憶手段に書き込み、表示のために記憶手段から読み出したビデオデータを表示パネルに出力するものである。

なお、表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。

近年、液晶表示装置（ＬＣＤ：ＬｉｑｉｕｄＣｒｙｓｔａｌＤｉｓｐｌａｙ）に代わる表示装置として、発光素子を画素ごとに配置した表示パネルと、パネルに信号を入力する周辺回路によって構成され、発光素子の発光を制御することによって画像の表示を行う発光装置がある。

発光素子をマトリクス状に配列し構成されるモジュールを用いた発光装置の開発が広く進められており、ＥＬ素子が注目されている。

このような発光装置には、画素１つずつに対して、典型的には２個または３個のＴＦＴ（薄膜トランジスタ）が配置される。それらのＴＦＴのオンとオフを制御することによって各画素の発光素子の輝度や発光・非発光が制御される。さらに表示パネルの画素部の周辺部には各画素のＴＦＴのオンとオフを制御するための駆動回路が設けられる。

ここで、本明細書中でいう発光素子には種々のものを用いることができる。例えば、ＯＬＥＤ素子、無機発光ダイオード素子、その他の発光ダイオード素子、無機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｓｅ）素子、その他の固体系発光素子、ＦＥＤ素子、その他の真空系発光素子などである。なおＯＬＥＤ素子は、陽極、陰極、該陽極陰極間に挟まれた有機発光層を有している。

上記のような構成の画素において、画素の階調を表現する方法には、大きくわけてアナログ方式とデジタル方式の２つがあり、デジタル方式はアナログ方式に比べＴＦＴの特性のばらつきに強いという点で有利である。デジタル方式の階調表現方法として、時間階調方式及び面積階調方式が挙げられる。

時間階調方式とは、表示装置の各画素が発光する期間を制御することによって階調を表現する方法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は複数のサブフレーム期間に分割される。サブフレーム期間毎に各画素を点灯もしくは非点灯とし、且つサブフレーム期間毎の表示期間を変えて、画素を点灯させるサブフレーム期間の組み合わせの選択により発光する累計期間を制御することによって、各画素の階調が表現される。

面積階調方式とは、表示装置の各画素における発光する部分の面積を制御することによって階調を表現する手法である。具体的には、各画素をサブ画素に分け、発光するサブ画素の数を変えることで各画素の階調を表現する方法である。

ところで、上述のような時間階調方式又は面積階調方式で階調を表現する表示装置では、受信されたビデオデータを時間階調表示用ビデオデータ又は面積階調表示用ビデオデータにフォーマットの変換を行い、表示パネルに出力する制御回路が必要である。

このような表示装置の制御回路としては、例えば特許文献１に記載の時間階調方式の表示装置用の回路があり、図１１に示す。図１１の制御回路は、第１のビデオデータを時間階調用の第２のビデオデータに変換するビデオデータフォーマット変換部１４０１を備えたフォーマット変換回路と、フォーマット変換された第２のビデオデータを記憶するための第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３と、第１ビデオメモリ１４０２または第２ビデオメモリ１４０３からのデータを読み出して表示パネルへ送信する表示制御部１４０４を備えた表示制御回路と、データを書き込むメモリ及び読み出すメモリを選択するための選択回路１４０５とから構成される。

図１２に従来の制御回路のタイミングチャートを示す。ビデオデータフォーマット変換部１４０１に入力されたビデオデータを時間階調方式に合わせたデータにし、選択回路１４０５を使って、１フレーム期間毎に交互にデータの書き込み及び読み取りを行う。つまり、第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３を用いて、ある時点で一方のメモリがビデオデータの読み出し用に、他方は書き込み用に用いられている。

第１ビデオメモリ１４０２に記憶された第１のビデオデータを表示制御部へ読み出しを行うと同時に、第２ビデオメモリ１４０３に選択回路を介して次のフレーム期間に対応する第２のビデオデータの書き込みが行われる。

このように、図１１における表示装置の制御回路は、それぞれ１フレーム期間分ずつのデジタルビデオデータを記憶することができる第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３を有し、この第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３を交互に用いて、第２のビデオデータをサンプリングする。
特開２００４−１６３９１９号公報

特許文献１に記載の従来の方法においては、１フレーム期間毎に第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３において、第２のビデオデータの書き込みと読み出しを全画素分について行っていた。ビデオデータフォーマット変換部１４０１に入力されるビデオデータを６ビットのデジタル時間階調データに変換したのであれば、図１１に示すように６ビットのビデオデータが、第１ビデオメモリ１４０２にはｎ（ｎは自然数）フレーム目の１ビット目のビデオデータ１１００、ｎ（ｎは自然数）フレーム目の２ビット目のビデオデータ１１０１、ｎ（ｎは自然数）フレーム目の３ビット目のビデオデータ１１０２、ｎ（ｎは自然数）フレーム目の４ビット目のビデオデータ１１０３、ｎ（ｎは自然数）フレーム目の５ビット目のビデオデータ１１０４、ｎ（ｎは自然数）フレーム目の６ビット目のビデオデータ１１０５として記憶され、第２ビデオメモリ１４０３には（ｎ＋１）フレーム目の１ビット目のビデオデータ１１０６、（ｎ＋１）フレーム目の２ビット目のビデオデータ１１０７、（ｎ＋１）フレーム目の３ビット目のビデオデータ１１０８、（ｎ＋１）フレーム目の４ビット目のビデオデータ１１０９、（ｎ＋１）フレーム目の５ビット目のビデオデータ１１１０、（ｎ＋１）フレーム目の６ビット目のビデオデータ１１１１として記憶されていた。よって、第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３に記憶されるデータを格納するためには、少なくとも全画素の階調ビット数の２倍のビット数分のメモリを必要としていた。そのため、表示パネルにおいて縦横が２倍の画素数になり全画素数が２乗の値で大きくなってしまった場合、第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３に記憶されるデータを格納するために必要なメモリの物理的領域は、２乗の値で増加してしまっていた。

また、特許文献１に記載の構成では、表示パネルの全画素に１フレーム分のビデオデータを書き込んだ際に次のフレームのビデオデータを書き込むまでの帰線期間において、第１ビデオメモリ１４０２及び第２ビデオメモリ１４０３に対する書き込み、及び読み込みを行わないため、メモリの物理的領域の利用効率に余剰があった。しかしながら、１つのメモリにおいては書き込みと読み込みをおこなうことは、データの上書きに伴う正確なビデオデータが画素に書き込めないと言った問題があった。

また、単にビデオデータの物理的領域を増やすことで表示パネルに書き込むビデオデータの増加に対応することは、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）やＦＰＧＡ（ｆｉｅｌｄｐｒｏｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙ）等で予めメモリの容量が決められている仕様の中では、新たにメモリを増設することで対応するしかなかった。そのため、新たに設けたメモリに対するセレクタやバッファなどの選択回路の増加により、基板上の回路素子が占める面積や実装ピン数が増加し、製品の小型化、低生産コスト化の障害となっていた。

本発明は上述の諸問題を鑑みて案出されたものであり、上記問題を解決する表示装置の制御回路、及びそれを内蔵した表示装置・電子機器を提供することである。

上記目的を達成するために、本発明においては、以下の構成を案出した。すなわち、本発明においては受信するビデオデータのうち、ｎ（ｎは自然数）フレーム目のビデオデータを格納するメモリと、（ｎ＋１）フレーム目のビデオデータを格納するメモリ及び、ｎフレーム目と（ｎ＋１）フレーム目のビデオデータを共有するメモリを用意する。

本発明の表示装置の制御回路の一は、第１乃至第３のビデオデータ記憶手段と、前記第１乃至第３のビデオデータ記憶手段にビデオデータを書き込むための書き込み手段と、前記第１のビデオデータ記憶手段へのビデオデータの書き込みと、前記第２のビデオデータ記憶手段へのビデオデータの書き込みとを、１フレーム期間毎に交互に切り替える選択手段と、前記第１のビデオデータ記憶手段からのビデオデータの読み出しと、前記第２のビデオデータ記憶手段からのビデオデータの読み出しとを、１フレーム期間毎に交互に切り替える表示制御手段と、を有し、前記第１のビデオデータ記憶手段、前記第２のビデオデータ記憶手段において、前記ビデオデータの書き込みと前記ビデオデータの読み出しは交互に行われ、前記第３のビデオデータ記憶手段には、１フレーム期間のうち、１つの画像のビデオデータを受信する以外の期間に、前記表示制御手段に読み出されるビデオデータが前記書き込み手段より書き込まれる構成とする。

また別の本発明の表示装置の制御回路の一は、第１乃至第３のビデオデータ記憶手段と、前記第１乃至第３のビデオデータ記憶手段にビデオデータを、複数のビットからなるビデオデータ変換して書き込むための書き込み手段と、前記第１のビデオデータ記憶手段へのビデオデータの書き込みと、前記第２のビデオデータ記憶手段へのビデオデータの書き込みとを、１フレーム期間毎に交互に切り替える選択手段と、前記第１のビデオデータ記憶手段からのビデオデータの読み出しと、前記第２のビデオデータ記憶手段からのビデオデータの読み出しとを、１フレーム期間毎に交互に切り替える表示制御手段と、を有し、前記第１のビデオデータ記憶手段、前記第２のビデオデータ記憶手段において、前記ビデオデータの書き込みと前記ビデオデータの読み出しは交互に行われ、前記第３のビデオデータ記憶手段には、１フレーム期間のうち、１つの画像のビデオデータを受信する以外の期間に、前記表示制御手段に読み出されるビデオデータが前記書き込み手段より書き込まれる構成とする。

また別の本発明の表示装置の制御回路の一は、第１乃至第６のビデオデータ記憶手段と、前記第１乃至第６のビデオデータ記憶手段にビデオデータを書き込むための書き込み手段と、前記第１のビデオデータ記憶手段へのビデオデータの書き込みと、前記第２のビデオデータ記憶手段へのビデオデータの書き込みとを、１フレーム期間毎に交互に切り替える選択手段と、前記第１のビデオデータ記憶手段からのビデオデータの読み出しと、前記第２のビデオデータ記憶手段からのビデオデータの読み出しとを、１フレーム期間毎に交互に切り替える表示制御手段と、を有し、前記第１のビデオデータ記憶手段及び前記第２のビデオデータ記憶手段における前記ビデオデータの書き込み、及び前記第３のビデオデータ記憶手段及び前記第４のビデオデータ記憶手段における前記ビデオデータの書き込みは、それぞれ１フレーム期間において順に行われ、前記第１のビデオデータ記憶手段及び前記第２のビデオデータ記憶手段と、前記第３のビデオデータ記憶手段及び前記第４のビデオデータ記憶手段とにおいて、前記ビデオデータの書き込みと前記ビデオデータの読み出しは交互に行われ、前記第５のビデオデータ記憶手段及び前記第６のビデオデータ記憶手段には、１フレーム期間のうち、１つの画像のビデオデータを受信する以外の期間に、前記表示制御手段に読み出されるビデオデータが前記書き込み手段より書き込まれる構成とする。

また別の本発明の表示装置の制御回路の一は、第１乃至第６のビデオデータ記憶手段と、前記第１乃至第６のビデオデータ記憶手段にビデオデータを、複数のビットからなるビデオデータ変換して書き込むための書き込み手段と、前記第１のビデオデータ記憶手段へのビデオデータの書き込みと、前記第２のビデオデータ記憶手段へのビデオデータの書き込みとを、１フレーム期間毎に交互に切り替える選択手段と、前記第１のビデオデータ記憶手段からのビデオデータの読み出しと、前記第２のビデオデータ記憶手段からのビデオデータの読み出しとを、１フレーム期間毎に交互に切り替える表示制御手段と、を有し、前記第１のビデオデータ記憶手段及び前記第２のビデオデータ記憶手段における前記ビデオデータの書き込み、及び前記第３のビデオデータ記憶手段及び前記第４のビデオデータ記憶手段における前記ビデオデータの書き込みは、それぞれ１フレーム期間において順に行われ、前記第１のビデオデータ記憶手段及び前記第２のビデオデータ記憶手段と、前記第３のビデオデータ記憶手段及び前記第４のビデオデータ記憶手段とにおいて、前記ビデオデータの書き込みと前記ビデオデータの読み出しは交互に行われ、前記第５のビデオデータ記憶手段及び前記第６のビデオデータ記憶手段には、１フレーム期間のうち、１つの画像のビデオデータを受信する以外の期間に、前記表示制御手段に読み出されるビデオデータが前記書き込み手段より書き込まれる構成とする。

また本発明は、本発明の表示装置の制御回路と、画素ごとに発光素子が設けられた表示パネルと、を有する構成であってもよい。

また本発明において、発光素子は、ＥＬ素子であってもよい。

本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

また、本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータをセレクタ等の選択回路で選択する必要がない。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

（実施の形態１）
図１に、本発明による表示装置の制御回路の構成例の概略を示す。この制御回路は、ビデオデータフォーマット変換部１０１と、第１のビデオデータ記憶部１０２と、第２のビデオデータ記憶部１０３と、第３のビデオデータ記憶部１０４と、表示制御部１０５と、表示パネル１０６とから構成される。ビデオデータフォーマット変換部１０１は、ビデオデータを受け取ると、表示パネルの画素における階調表現が可能となるようなビデオデータ、例えば時間階調方式の表示装置であれば時間階調表示用のビデオデータにフォーマット変換する。ビデオデータフォーマット変換部１０１は、書き込み手段として、第１のビデオデータ記憶部１０２もしくは第２のビデオデータ記憶部１０３へ、選択手段であるセレクタ１０７、セレクタ１０８を介して時間階調表示用のビデオデータを書き込む。また、ビデオデータフォーマット変換部１０１は、書き込み手段として、第３のビデオデータ記憶部１０４へ時間階調表示用のビデオデータを書き込む。

なお、セレクタ１０７、セレクタ１０８の代わりにアナログスイッチ、トライステートバッファ等他の接続制御手段を用いてもよい。

表示制御手段である表示制御部１０５は、第１のビデオデータ記憶部１０２もしくは第２のビデオデータ記憶部１０３のいずれかからセレクタ１０７、セレクタ１０８を介してビデオデータを読み出し、表示制御部へ出力する。そして表示制御部１０５はセレクタ１０８で選択されたビデオデータを表示タイミングに同期して表示パネル１０６に送信する。

なお本実施の形態においては、従来例である図１１との比較を兼ね、ビデオデータフォーマット変換部１０１に入力されるビデオデータを６ビットのデジタル時間階調データに変換した例について説明を行う。勿論、フォーマット変換部に入力されるビデオデータが時間階調方式や面積階調方式にフォーマット変換されるのであれば６ビットに限定されるものではないことを付記する。

従来技術とは異なる点として、第３のビデオデータ記憶部１０４を設ける点にある。第３のビデオデータ記憶部１０４のアドレス領域には、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目におけるｉビット目（ｉは１＜ｉ＜６；但しビデオデータが６ビットにフォーマット変換された場合）のビデオデータが記憶される。即ち、ｎフレーム目及び（ｎ＋１）フレーム目のビデオデータの記憶部を第３のビデオデータ記憶部１０４にて共通して記憶する。

次に、図１を用いて回路構成について説明する。まず始めにビデオデータがビデオデータフォーマット変換部１０１に入力される。ビデオデータフォーマット変換部１０１は階調表現が可能となるようなビデオデータ、例えば時間階調方式の表示装置であれば時間階調表示用のビデオデータにフォーマット変換を行い、各階調ビットのデータを第１のビデオデータ記憶部１０２、第２のビデオデータ記憶部１０３、もしくは第３のビデオデータ記憶部１０４に書き込まれる。また、同時に第１のビデオデータ記憶部１０２、第２のビデオデータ記憶部１０３、もしくは第３のビデオデータ記憶部１０３に書き込まれたビデオデータを表示制御部１０５が読み込み、表示パネル１０６へビデオデータを出力する。

ここで、フォーマット変換したビデオデータを書き込むメモリの領域について説明する。第１のビデオデータ記憶部１０２は、メモリ領域１１１、メモリ領域１１２、メモリ領域１１３、メモリ領域１１４を有し、同様に第２のビデオデータ記憶部１０３は、メモリ領域１１５、メモリ領域１１６、メモリ領域１１７、メモリ領域１１８を有する。また、第３のビデオデータ記憶部１０４は、メモリ領域１１９、メモリ領域１２０を有する。第１のビデオデータ記憶部１０２には、ｎフレーム目のビデオデータを格納し、第２のビデオデータ記憶部１０３には、（ｎ＋１）フレーム目のビデオデータを格納する。第３のビデオデータ記憶部１０４は、１フレーム期間中で１つの画像のビデオデータを受信する以外の期間、つまりビデオデータが表示パネルに出力され画像が受信されていない期間のｎフレーム目のビデオデータと（ｎ＋１）フレーム目のビデオデータが格納される。

つぎにビデオデータのタイミングチャートについて図２を用いて説明する。

図２においては、フォーマット変換された１フレーム目のビデオデータの１ビット目のデータ２００、２ビット目のデータ２０１、３ビット目のデータ２０２、４ビット目のデータ２０３、５ビット目のデータ２０４、６ビット目のデータ２０５が１フレーム目の帰線期間以外の間にビデオデータフォーマット変換部１０１から出力され、ビデオデータ記憶部に格納される。同様に、フォーマット変換された２フレーム目のビデオデータの１ビット目のデータ２０６、２ビット目のデータ２０７、３ビット目のデータ２０８、４ビット目のデータ２０９、５ビット目のデータ２１０、６ビット目のデータ２１１が２フレーム目の期間２１９以外の間にビデオデータフォーマット変換部１０１から出力され、ビデオデータ記憶部に格納される。また、同様にフォーマット変換された３フレーム目のビデオデータの１ビット目のデータ２１２、２ビット目のデータ２１３、３ビット目のデータ２１４、４ビット目のデータ２１５、５ビット目のデータ２１６、６ビット目のデータ２１７が３フレーム目の帰線期間以外の間にビデオデータフォーマット変換部１０１から出力され、ビデオデータ記憶部に格納される。

このとき、ビデオデータ記憶部から表示制御部を介して表示パネルに出力する信号のうち、ビデオデータの３ビット目のデータと４ビット目のデータに着目すると、１フレーム目の３ビット目のデータ２０２、４ビット目のデータ２０３は、期間２１８でビデオデータ記憶部にデータ書込中となり、期間２１９で表示制御部へのデータ読み出し終了期間となる。

また、同様に２フレーム目の３ビット目のデータ２０８、４ビット目のデータ２０９は、期間２２０でビデオデータ記憶部にデータ書込中となり、期間２２１で表示制御部へのデータ読み出し終了期間となる。また、３フレーム目の３ビット目のデータ２１４、４ビット目のデータ２１５は、期間２２２でビデオデータ記憶部にデータ書込中となる。

１フレーム目の３ビット目のデータ２０２、４ビット目のデータ２０３は、期間２１９に表示制御部を介して表示パネルへ供給され、期間２２０には表示パネルに供給されてはいない。同様に、２フレーム目の３ビット目のデータ２０８、４ビット目のデータ２０９は、期間２２１に表示制御部を介して表示パネルへ供給され、期間２２２には表示パネルに供給されてはいない。上記３ビット目のデータ２０２、４ビット目のデータ２０３は、期間２２０および期間２２２にｎフレーム階調データ及び（ｎ＋１）フレーム階調データを、別々のメモリに保存しておく必要がなく、第３のビデオデータ記憶部１０４のメモリ領域１１９、１２０を使用して３ビット目、４ビット目の書込領域に３ビット目のデータ、４ビット目のデータを割り当てることができる。

なお、本実施の形態においては、説明のため、３ビット目のデータ２０２、４ビット目のデータ２０３について、１フレーム期間（図２におけるＳＹＮＣ（垂直同期信号）の１周期の期間）の中の表示期間以外の期間である帰線期間に表示制御部を介して表示パネルに供給されたビデオデータを、第３のビデオデータ記憶部１０４に格納する例について示した。しかし、本発明はこれに限定されず、表示期間以外の期間に表示制御部を介して表示パネルに供給されるビデオデータであれば、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目のビデオデータであっても第３のビデオデータ記憶部１０４にｉビット目（ｉは１＜ｉ＜ｍ；但しビデオデータがｍビットにフォーマット変換された場合）のビデオデータとして格納することができる。

図３は、第１のビデオデータ記憶部１０２、第２のビデオデータ記憶部１０３、及び第３のビデオデータ記憶部１０４に書き込まれるデータのフローについて説明する。なお、図３においては、図１におけるビデオデータフォーマット変換部１０１及び表示制御部１０５を併せて、コントローラと略記する。

図３（Ａ）の状態は、タイミングチャートの期間２１８、期間２１９を表している。２フレーム目のビデオデータが送信されていない期間、つまり帰線期間に、表示パネルに供給する３ビット目のデータ２０２、４ビット目のデータ２０３を第３のビデオデータ記憶部１０４に格納する。またのこりのビデオデータである１ビット目のデータ２００、２ビット目のデータ２０１、５ビット目のデータ２０４、６ビット目のデータ２０５は、第１のビデオデータ記憶部１０２に格納する。

図３（Ｂ）の状態は、タイミングチャートの期間２２０と期間２２１を表している。フォーマット変換したビデオデータを第１のビデオデータ記憶部１０２及び第３のビデオデータ記憶部１０４から読み出し、表示制御部を介して表示パネルに出力する。その後、２フレーム目のビデオデータが受信される第３のビデオデータ記憶部１０４には、３フレーム目のビデオデータが送信されていない期間、つまり帰線期間に、表示パネルに供給する３ビット目のデータ２０８、４ビット目のデータ２０９を第３のビデオデータ記憶部に格納する。また残りの階調データは、第２のビデオデータ記憶部の１ビット目のデータ２０６、２ビット目のデータ２０７、５ビット目のデータ２１０、６ビット目のデータ２１１に格納する。

図３（Ｃ）の状態は、タイミングチャートの期間２２２を表している。フォーマット変換したビデオデータを第２のビデオデータ記憶部１０３及び第３のビデオデータ記憶部１０４から読み出し、表示制御部を介して表示パネルに出力する。その後、３フレーム目のビデオデータを受信され第３のビデオデータ記憶部１０４には、次フレームのビデオデータが送信されていない期間、つまり帰線期間に、表示パネルに供給する３ビット目のデータ２１４、４ビット目のデータ２１５を第３のビデオデータ記憶部１０４に格納する。またのこりの階調データは、第１のビデオデータ記憶部１０２の１ビット目のデータ２１２、２ビット目のデータ２１３、５ビット目のデータ２１６、６ビット目のデータ２１７に格納する。

図１〜図３を用いて説明したように本発明は、第３のビデオデータ記憶部１０４に１フレーム期間の中の表示期間以外の期間である帰線期間に表示制御部を介して、任意の階調ビットのデータを出力しておき、次のフレームにおける任意の階調ビットのデータを格納することができる。つまり、第３のビデオデータ記憶部１０４には、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目における任意の階調ビットのデータを保持することができる。そのため、第３のビデオデータ記憶部１０４においては、セレクタやトライステートバッファ等の選択回路を用いることなく、データの入力／出力ができる。

また、従来例ではビデオデータの書き込みと読み出しに別の記憶部を設けていた。例えば６ビットのビデオデータであれば、読み出しと書き込み用の記憶部を１２ビット分確保する必要があった。本発明における本実施の形態においては、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目における任意の階調ビットのデータの読み出しと書き込みを同じ記憶部で兼ねることができる。つまり、本実施の形態においては、従来例よりも余計に第３のビデオデータ記憶部を設けたものの、総計で読み出しと書き込み用の記憶部を１０ビット設ければよいため、２ビット分の記憶部の削減ができる。

また、本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータをセレクタ等の選択回路で選択する必要がない。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。
（実施の形態２）

本発明の実施の形態について、実施の形態１とは別の形態について説明する。

図４に、本発明による表示装置の制御回路の構成例の概略を示す。この制御回路は、ビデオデータフォーマット変換部４０１と、第１のビデオデータ記憶部４０２と、第２のビデオデータ記憶部４０３と、第３のビデオデータ記憶部４０４と、第４のビデオデータ記憶部４０５と、第５のビデオデータ記憶部４０６と、第６のビデオデータ記憶部４０７と、表示制御部４０８と、表示パネル４０９とから構成される。ビデオデータフォーマット変換部４０１は、ビデオデータを受け取ると、表示パネルの画素における階調表現が可能となるようなビデオデータ、例えば時間階調方式の表示装置であれば時間階調表示用のビデオデータにフォーマット変換する。ビデオデータフォーマット変換部４０１は、書き込み手段として、第１のビデオデータ記憶部４０２および第２のビデオデータ記憶部４０３、または第３のビデオデータ記憶部４０４および第４のビデオデータ記憶部４０５へ、選択手段であるセレクタ４１０、セレクタ４１１を介してメモリ選択信号のタイミングで書き込む。また、ビデオデータフォーマット変換部４０１は、書き込み手段として、第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７へ時間階調表示用のビデオデータを書き込む。

なお、セレクタ４１０、セレクタ４１１の代わりにアナログスイッチ、トライステートバッファ等他の接続制御手段を用いてもよい。

表示制御手段である表示制御部４０８は、第１のビデオデータ記憶部４０２および第２のビデオデータ記憶部４０３、または第３のビデオデータ記憶部４０４および第４のビデオデータ記憶部４０５のいずれかからセレクタ４１１を介してビデオデータを読み出し、表示制御部へ出力する。そして表示制御部４０８はセレクタ４１１で選択されたビデオデータを表示タイミングに同期して表示パネル４０９に送信する。

なお本実施の形態においては、従来例である図１１との比較を兼ね、ビデオデータフォーマット変換部４０１に入力されるビデオデータを６ビットのデジタル時間階調データに変換した例について説明を行う。勿論、フォーマット変換部に入力されるビデオデータが時間階調方式や面積階調方式にフォーマット変換されるのであれば６ビットに限定されるものではないことを付記する。

従来技術とは異なる点として特に、第５のビデオデータ記憶部４０６、第６のビデオデータ記憶部４０７を設ける点にある。第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７のアドレス領域には、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目におけるｉビット目（ｉは１＜ｉ＜６；但しビデオデータが６ビットにフォーマット変換された場合）のビデオデータが記憶される。即ち、ｎフレーム目及び（ｎ＋１）フレーム目のビデオデータの記憶部を第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７にて共通に記憶する。

次に、図４を用いて回路構成について説明する。まず始めにビデオデータがビデオデータフォーマット変換部４０１に入力される。ビデオデータフォーマット変換部４０１は階調表現が可能となるようなビデオデータ、例えば時間階調方式の表示装置であれば時間階調表示用のビデオデータにフォーマット変換を行い、各階調ビットのデータを第１のビデオデータ記憶部４０２、第２のビデオデータ記憶部４０３、、第３のビデオデータ記憶部４０４、第４のビデオデータ記憶部４０５、第５のビデオデータ記憶部４０６、または第６のビデオデータ記憶部４０７に書き込まれる。また、同時に第１のビデオデータ記憶部４０２、第２のビデオデータ記憶部４０３、第３のビデオデータ記憶部４０４、第４のビデオデータ記憶部４０５、第５のビデオデータ記憶部４０６、または第６のビデオデータ記憶部４０７に書き込まれたビデオデータを表示制御部４０８が読み込み、表示パネル４０９へビデオデータを出力する。

ここで、フォーマット変換したビデオデータを書き込むメモリの領域について説明する。第１のビデオデータ記憶部４０２は、メモリ領域４２１、メモリ領域４２２、メモリ領域４２３、メモリ領域４２４、メモリ領域４２５を有し、同様に第２のビデオデータ記憶部４０３は、メモリ領域４２６、メモリ領域４２７、メモリ領域４２８を有する。また、第３のビデオデータ記憶部４０４は、メモリ領域４２９、メモリ領域４３０、メモリ領域４３１、メモリ領域４３２、メモリ領域４３３を有する。また、第４のビデオデータ記憶部４０５は、メモリ領域４３４、メモリ領域４３５、メモリ領域４３６を有する。第５のビデオデータ記憶部４０６は、メモリ領域４３７を有する。第６のビデオデータ記憶部４０７は、メモリ領域４３８、メモリ領域４３９、メモリ領域４４０を有する。第１のビデオデータ記憶部４０２には、ｎフレーム目の前半期間のビデオデータを格納し、第２のビデオデータ記憶部４０３には、ｎフレーム目の後半期間のビデオデータを格納する。また、第３のビデオデータ記憶部４０４には、（ｎ＋１）フレーム目の前半期間のビデオデータを格納し、第４のビデオデータ記憶部４０５には、（ｎ＋１）フレーム目の後半期間のビデオデータを格納する。第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７は、１フレーム期間中で１つの画像のビデオデータを受信する以外の期間、つまりビデオデータが表示パネルに出力され画像が受信されていない期間のｎフレーム目のビデオデータと（ｎ＋１）フレーム目のビデオデータが格納される。

つぎにビデオデータのタイミングチャートについて図５を用いて説明する。

図５においては、フォーマット変換された１フレーム目の前半期間におけるビデオデータ５５０の１ビット目のデータ５００、２ビット目のデータ５０１、３ビット目のデータ５０２、４ビット目のデータ５０３、５ビット目のデータ５０４、６ビット目のデータ５０５が１フレーム目の帰線期間５４９以外の前半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。また、フォーマット変換された１フレーム目の後半期間におけるビデオデータ５５１の１ビット目のデータ５０６、２ビット目のデータ５０７、３ビット目のデータ５０８、４ビット目のデータ５０９、５ビット目のデータ５１０、６ビット目のデータ５１１が１フレーム目の帰線期間５４９以外の後半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。同様に、フォーマット変換された２フレーム目の前半期間におけるビデオデータ５５３の１ビット目のデータ５１２、２ビット目のデータ５１３、３ビット目のデータ５１４、４ビット目のデータ５１５、５ビット目のデータ５１６、６ビット目のデータ５１７が２フレーム目の帰線期間５５２以外の前半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。また、フォーマット変換された２フレーム目の後半期間におけるビデオデータ５５４の１ビット目のデータ５１８、２ビット目のデータ５１９、３ビット目のデータ５２０、４ビット目のデータ５２１、５ビット目のデータ５２２、６ビット目のデータ５２３が２フレーム目の帰線期間５５２以外の後半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。同様にフォーマット変換された３フレーム目の前半期間におけるビデオデータの１ビット目のデータ５２４、２ビット目のデータ５２５、３ビット目のデータ５２６、４ビット目のデータ５２７、５ビット目のデータ５２８、６ビット目のデータ５２９が３フレーム目の帰線期間５５５以外の前半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。また、フォーマット変換された３フレーム目の後半期間におけるビデオデータの１ビット目のデータ５３０、２ビット目のデータ５３１、３ビット目のデータ５３２、４ビット目のデータ５３３、５ビット目のデータ５３４、６ビット目のデータ５３５が３フレーム目の帰線期間５５５以外の後半期間にビデオデータフォーマット変換部４０１から出力され、ビデオデータ記憶部に格納される。

なお、本実施の形態でいう「〜フレーム目の前半期間（又は後半期間）のビデオデータ」とは、前半期間と後半期間のビデオデータが同じデータ量として解されるのではなく、使用するビデオデータ記憶部のメモリ領域によってその配分を異ならせてもよい。よって、ビデオデータの分割の配分を異ならせることによって、使用するビデオデータ記憶部の仕様をかえることができ、好適である。

このとき、ビデオデータ記憶部から表示制御部を介して表示パネルに出力する信号のうち、ビデオデータの１フレーム目の前半期間における３ビット目のデータ５０２、１フレーム目の後半期間における３ビット目のデータ５０８、１フレーム目の後半期間における４ビット目のデータ５０９、１フレーム目の後半期間における５ビット目のデータ５１０に着目する。ここで１フレーム目の３ビット目における前半期間のデータ５０２は、期間５３８でビデオデータ記憶部にデータ書込中となり、期間５３９で表示制御部へのデータ読み出し終了期間となる。１フレーム目の後半期間における３ビット目のデータ５０８、１フレーム目の後半期間における４ビット目のデータ５０９、１フレーム目の後半期間における５ビット目のデータ５１０は、期間５４４でビデオデータ記憶部にデータ書込中となり、期間５４５で表示制御部へのデータ読み出し終了期間となる。

また、同様に２フレーム目の３ビット目における前半期間のデータ５１４は、期間５４０でビデオデータ記憶部にデータ書込中となり、期間５４１で表示制御部へのデータ読み出し終了期間となる。２フレーム目の後半期間における３ビット目のデータ５２０、２フレーム目の後半期間における４ビット目のデータ５２１、２フレーム目の後半期間における５ビット目のデータ５２２は、期間５４６でビデオデータ記憶部にデータ書込中となり、期間５４７で表示制御部へのデータ読み出し終了期間となる。

なお、本実施の形態においては、説明のため、１フレーム目の前半期間における３ビット目のデータ５０２、１フレーム目の後半期間における３ビット目のデータ５０８について、１フレーム期間（図５におけるＳＹＮＣ（垂直同期信号）の１周期の期間）の中の表示期間以外の期間である帰線期間に表示制御部を介して表示パネルに供給されたビデオデータについて、第５のビデオデータ記憶部４０６、第６のビデオデータ記憶部４０７に格納する例について示した。しかし、本発明はこれに限定されず、表示期間以外の期間に表示制御部を介して表示パネルに供給されるビデオデータであれば、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目のビデオデータであっても第５のビデオデータ記憶部４０６、第６のビデオデータ記憶部４０７にｉビット目（ｉは１＜ｉ＜ｍ；但しビデオデータがｍビットにフォーマット変換された場合）のビデオデータとして格納することができる。

図６は、第１のビデオデータ記憶部４０２と、第２のビデオデータ記憶部４０３と、第３のビデオデータ記憶部４０４と、第４のビデオデータ記憶部４０５と、第５のビデオデータ記憶部４０６と、第６のビデオデータ記憶部４０７に書き込まれるデータのフローについて説明する。なお、図６においては、図４におけるビデオデータフォーマット変換部４０１及び表示制御部４０８を併せて、コントローラと略記する。

図６（Ａ）の状態は、タイミングチャートの期間５３８を表している。２フレーム期間のビデオデータが送信されていない期間、つまり帰線期間に、表示パネルに供給する１フレーム目の前半期間における３ビット目のデータ５０２のデータを第５のビデオデータ記憶部４０６に格納する。またのこりのビデオデータである１フレーム目の前半期間における１ビット目のデータ５００、１フレーム目の前半期間における２ビット目のデータ５０１、１フレーム目の前半期間における４ビット目のデータ５０３、１フレーム目の前半期間における５ビット目のデータ５０４、１フレーム目の前半期間における６ビット目のデータ５０５は、第１のビデオデータ記憶部４０２に格納する。

また、２フレーム目の前半期間に、表示パネルに供給する１フレーム目の後半期間における３ビット目のデータ５０８、１フレーム目の後半期間における４ビット目のデータ５０９、１フレーム目の後半期間における５ビット目のデータ５１０を第６のビデオデータ記憶部４０７に格納する。またのこりのビデオデータである１フレーム目の後半期間における１ビット目のデータ５０６、１フレーム目の後半期間における２ビット目のデータ５０７、１フレーム目の後半期間における６ビット目のデータ５１１は、第２のビデオデータ記憶部４０３に格納する。

図６（Ｂ）の状態は、タイミングチャートの帰線期間５５２を表している。フォーマット変換した１フレーム目の前半期間における３ビット目のデータ５０２、１フレーム目の後半期間における３ビット目のデータ５０８を第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７から読み出し、表示制御部を介して表示パネルに出力する。

図６（Ｃ）の状態は、タイミングチャートの期間５４０を表している。フォーマット変換した１フレーム目の前半期間における４ビット目のデータ５０３、１フレーム目の後半期間における４ビット目のデータ５０９、１フレーム目の前半期間における５ビット目のデータ５０４、１フレーム目の後半期間における５ビット目のデータ５１０を第１のビデオデータ記憶部４０２及び第６のビデオデータ記憶部４０７から読み出し、表示制御部を介して表示パネルに出力する。さらに、第５のビデオデータ記憶部４０６には、３フレーム期間のビデオデータが送信されていない期間、つまり帰線期間に、表示パネルに供給する２フレーム目の前半期間における３ビット目のデータ５１４を第３のビデオデータ記憶部４０６に格納する。またのこりの階調データである２フレーム目の前半期間における１ビット目のデータ５１２、２フレーム目の前半期間における２ビット目のデータ５１３、２フレーム目の前半期間における４ビット目のデータ５１５、２フレーム目の前半期間における５ビット目のデータ５１６、２フレーム目の前半期間における６ビット目のデータ５１７は、第３のビデオデータ記憶部４０４に格納する。

図６（Ｄ）の状態は、タイミングチャートの期間５４１を表している。フォーマット変換した１フレーム目の前半期間における１ビット目のデータ５００、１フレーム目の後半期間における１ビット目のデータ５０６、１フレーム目の前半期間における２ビット目のデータ５０１、１フレーム目の後半期間における２ビット目のデータ５０７、１フレーム目の前半期間における６ビット目のデータ５０５、１フレーム目の後半期間における６ビット目のデータ５１１を第１のビデオデータ記憶部４０２及び第２のビデオデータ記憶部４０３から読み出し、表示制御部を介して表示パネルに出力する。さらに、第６のビデオデータ記憶部４０７には、３フレーム期間の前半期間に、表示パネルに供給する２フレーム目の後半期間における３ビット目のデータ５２０、２フレーム目の後半期間における４ビット目のデータ５２１、２フレーム目の後半期間における５ビット目のデータ５２２を第５のビデオデータ記憶部４０６に格納する。またのこりの階調データである２フレーム目の後半期間における１ビット目のデータ６１８、２フレーム目の後半期間における２ビット目のデータ６１９、２フレーム目の後半期間における６ビット目のデータ６２０は、第３のビデオデータ記憶部４０４に格納する。

図４〜図６を用いて説明したように本発明は、第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７に１フレーム期間の中の表示期間以外の期間である帰線期間、及び２フレーム目の前半期間に、表示制御部を介して、任意の階調ビットのデータを出力しておき、次のフレームにおける任意の階調ビットのデータを格納することができる。つまり、第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７には、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目における任意の階調ビットのデータを保持することができる。そのため、第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７においては、セレクタやトライステートバッファ等の選択回路を用いることなく、データの出力ができる。

また、従来例ではビデオデータの書き込みと読み出しに別の記憶部を設けていた。例えば６ビットのビデオデータを前半期間と後半期間に分割したのであれば、読み出しと書き込み用の記憶部として、２４箇所の記憶部を確保する必要があった。本発明における本実施の形態においては、ｎフレーム目（ｎは自然数）及び（ｎ＋１）フレーム目における任意の階調ビットのデータの読み出しと書き込みを同じ記憶部で兼ねることができる。つまり、本実施の形態においては、従来例よりも余計に第５のビデオデータ記憶部４０６及び第６のビデオデータ記憶部４０７を設けたものの、総計で読み出しと書き込み用の記憶部を２０カ所の記憶部を設ければよいため、４箇所分の記憶部の削減ができる。

本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

また、本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータをセレクタ等の選択回路で選択する必要がない。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。
（実施の形態３）

本実施の形態においては、表示装置の制御回路を用い、各画素にＥＬ素子を用いた表示装置の一例を図７に示す。

表示装置は、制御回路７０１、ソース信号線駆動回路７０２、ゲート信号線駆動回路７０３及び７０４、表示部７０５、メモリ７０６、ＦＰＣ７０７とコネクタ７０８よりなる。表示装置の各回路はパネル７００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ７０７からコネクタ７０８を通して送られたデータ及び制御信号は制御回路７０１に入力され、メモリ７０６（記憶部）でデータを出力用に並び替えられて再び制御回路７０１に送られる。制御回路７０１はデータ及び表示に用いる信号をソース信号線駆動回路７０２、ゲート信号線駆動回路７０３、７０４に送り、ＥＬ素子を用いた表示部７０５で表示を行う。

ソース信号線駆動回路７０２およびゲート信号線駆動回路７０３、７０４は公知のものを用いる事ができる。また、回路の構成によってゲート信号線駆動回路は一つでもよい。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。すなわち、表示装置の制御回路を本実施の形態の制御回路７０１に適用することで、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

また、本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータをセレクタ等の選択回路で選択する必要がない。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。
（実施の形態４）

本実施の形態においては、表示装置の制御回路を用い、各画素にＥＬ素子を用いた表示装置のうち、他の実施の形態とは異なる一例を図８に示す。

表示装置は、制御回路９０１、ソース信号線駆動回路９０２、ゲート信号線駆動回路９０３及び９０４、表示部９０５、メモリ９０６、ＦＰＣ９０７よりなるコネクタ９０８よりなる。表示装置の各回路はパネル９００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ９０７からコネクタ９０８を通して送られたデータ及び制御信号は制御回路９０１に入力されたのちに、データをＦＰＣ９０７内のメモリ９０６に戻してデータを出力用に並べ替えられ、再び制御回路９０１に送られる。制御回路９０１はデータ及び表示に用いる信号をソース信号線駆動回路９０２、ゲート信号線駆動回路９０３、９０４に送り、ＥＬ素子を用いた表示部９０５で表示を行う。

実施の形態３との違いは、メモリ９０６がＦＰＣ９０７内に組み込まれている点である。この事により、表示装置の小型化を図ることができる。

実施の形態３と同様、ソース信号線駆動回路９０２およびゲート信号線駆動回路９０３、９０４は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。すなわち、表示装置の制御回路を本実施の形態の制御回路９０１に適用することで、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

また、本発明によれば、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータをセレクタ等の選択回路で選択する必要がない。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。
（実施の形態５）

本実施の形態においては、表示装置の制御回路を用い、各画素にＥＬ素子を用いた表示装置のうち、他の実施の形態とは異なる構成によるＥＬ素子を用いたディスプレイに出力する制御回路の構成の一例について図９を用いて説明する。

時間階調表示はアナログ表示に比較して、必然的に動作周波数が高くなる。一般に高画質を得るためには、擬似輪郭の発生を抑える必要があり、そのためにはサブフレームを１０以上にする必要がある。そのため、動作周波数も１０倍以上にしなければならない。

このような動作周波数で駆動を行うためには使用する記憶部に用いるＳＲＡＭも高速動作が必要であり、高速用のＳＲＡＭ−ＩＣを使用する必要がある。

ところが、高速用のＳＲＡＭは保持時の消費電力が大きく、特にモバイル機器には適していない。また、低消費電力のＳＲＡＭを使用するためには周波数をもっと下げる必要がある。

図９に示すように、デジタル映像信号を第１のビデオデータ記憶部１７０３、第２のビデオデータ記憶部１７０４、第３のビデオデータ記憶部１７０８に書き込みをする前にシリアルーパラレル変換回路１７０２を用いてデジタル映像信号をシリアルからパラレルに変換し、その後でスイッチ１７０６、１７０７を介してディスプレイ１７０５に書き込みを行う。

このような対策をとることによって、読み出し時も低周波数でパラレルな読み出しが可能となるため、記憶部に用いる低消費電力ＳＲＡＭが低周波数で使用でき、モバイル機器の電力を下げる事ができる。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。すなわち、表示装置の制御回路を本実施の形態の第１のビデオデータ記憶部１７０３、第２のビデオデータ記憶部１７０４、第３のビデオデータ記憶部１７０８を制御する制御回路に適用することで、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１０に示す。

図１０（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体１００１、支持台１００２、表示部１００３などによって構成されている。本発明は表示部１００３を有する表示装置の駆動回路に適用が可能である。

図１０（Ｂ）はビデオカメラであり、本体１０１１、表示部１０１２、音声入力１０１３、操作スイッチ１０１４、バッテリー１０１５、受像部１０１６などによって構成されている。本発明は表示部１０１７を有する表示装置の駆動回路に適用が可能である。

図１０（Ｃ）はノート型のパーソナルコンピュータであり、本体１０２１、筐体１０２２、表示部１０２３、キーボード１０２４などによって構成されている。本発明は表示部１０２３を有する表示装置の駆動回路に適用が可能である。

図１０（Ｄ）は携帯情報端末であり、本体１０３１、スタイラス１０３２、表示部１０３３、操作ボタン１０３４、外部インターフェイス１０３５などによって構成されている。本発明は表示部１０３３を有する表示装置の駆動回路に適用が可能である。

図１０（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１０４１、表示部１０４２、操作スイッチ１０４３、１０４４などによって構成されている。本発明は表示部１０４２を有する表示装置の駆動回路に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良い。

図１０（Ｆ）はデジタルカメラであり、本体１０５１、表示部（Ａ）１０５２、接眼部１０５３、操作スイッチ１０５４、表示部（Ｂ）１０５５、バッテリー１０５６などによって構成されている。本発明は表示部（Ａ）１０５２および表示部（Ｂ）１０５５を有する表示装置の駆動回路に適用が可能である。

図１０（Ｇ）は携帯電話であり、本体１０６１、音声出力部１０６２、音声入力部１０６３、表示部１０６４、操作スイッチ１０６５、アンテナ１０６６などによって構成されている。本発明は表示部１０６４を有する表示装置の駆動回路に適用が可能である。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

また、本実施の形態は、本明細書中の他の実施の形態のいかなる記載とも自由に組み合わせて実施することが可能である。そのため、表示装置の制御回路において、ｎフレーム目と（ｎ＋１）フレーム目の任意のビットのビデオデータを共通のメモリに格納してメモリからの読み出しと書き込みを行うことができる。そのため、単に必要なメモリを増設した場合に比べ、メモリの物理的領域を効率よく利用することが可能になる。そのため、実装ピンの数の低減、構造の単純化、回路の省スペース化を図り、かつメモリの物理的な利用効率を高めることが可能となる。結果として、本発明の制御回路を備えた表示装置及び電子機器の小型化、低生産コスト化、信頼性の向上及び低消費電力化を実現することが可能となる。

本発明を用いた表示装置制御回路を示すブロック図。本発明を用いた表示装置制御回路の動作を示すタイムチャート。本発明を用いた表示装置制御回路の動作のフローを示すブロック図。本発明を用いた実施の形態を示すブロック図。本発明を用いた実施の形態を示すタイムチャート。本発明を用いた実施の形態を示すブロック図。本発明を用いた表示装置の一例を示す図。本発明を用いた表示装置の一例を示す図。本発明を用いた表示装置の一例を示す図。本発明を用いた電子機器の例を示す図。従来例のブロック図を示す図。従来例の動作のタイムチャートを示す図。

符号の説明

１０１ビデオデータフォーマット変換部
１０２ビデオデータ記憶部
１０３ビデオデータ記憶部
１０４ビデオデータ記憶部
１０５表示制御部
１０６表示パネル
１０７セレクタ
１０８セレクタ
１１１メモリ領域
１１２メモリ領域
１１３メモリ領域
１１４メモリ領域
１１５メモリ領域
１１６メモリ領域
１１７メモリ領域
１１８メモリ領域
１１９メモリ領域
１２０メモリ領域
２００データ
２０１データ
２０２データ
２０３データ
２０４データ
２０５データ
２０６データ
２０７データ
２０８データ
２０９データ
２１０データ
２１１データ
２１２データ
２１３データ
２１４データ
２１５データ
２１６データ
２１７データ
２１８期間
２１９期間
２１９期間
２２０期間
２２１期間
２２２期間
４０１ビデオデータフォーマット変換部
４０２ビデオデータ記憶部
４０３ビデオデータ記憶部
４０４ビデオデータ記憶部
４０５ビデオデータ記憶部
４０６ビデオデータ記憶部
４０７ビデオデータ記憶部
４０８表示制御部
４０９表示パネル
４１０セレクタ
４１１セレクタ
４１２表示制御部
４２１メモリ領域
４２２メモリ領域
４２３メモリ領域
４２４メモリ領域
４２５メモリ領域
４２６メモリ領域
４２７メモリ領域
４２８メモリ領域
４２９メモリ領域
４３０メモリ領域
４３１メモリ領域
４３２メモリ領域
４３３メモリ領域
４３４メモリ領域
４３５メモリ領域
４３６メモリ領域
４３７メモリ領域
４３８メモリ領域
４３９メモリ領域
４４０メモリ領域
５００データ
５０１データ
５０２データ
５０３データ
５０４データ
５０５データ
５０６データ
５０７データ
５０８データ
５０９データ
５１０データ
５１１データ
５１２データ
５１３データ
５１４データ
５１５データ
５１６データ
５１７データ
５１８データ
５１９データ
５２０データ
５２１データ
５２２データ
５２３データ
５２４データ
５２５データ
５２６データ
５２７データ
５２８データ
５２９データ
５３０データ
５３１データ
５３２データ
５３３データ
５３４データ
５３５データ
５３８期間
５３９期間
５４０期間
５４１期間
５４２期間
５４４期間
５４５期間
５４６期間
５４７期間
５４９帰線期間
５５０ビデオデータ
５５１ビデオデータ
５５２帰線期間
５５３ビデオデータ
５５４ビデオデータ
５５５帰線期間
５５６ビデオデータ
５５７ビデオデータ
６１８データ
６１９データ
６２０データ
７００パネル
７０１制御回路
７０２ソース信号線駆動回路
７０３ゲート信号線駆動回路
７０５表示部
７０６メモリ
７０６メモリ
７０７ＦＰＣ
７０８コネクタ
９００パネル
９０１制御回路
９０２ソース信号線駆動回路
９０３ゲート信号線駆動回路
９０５表示部
９０６メモリ
９０７ＦＰＣ
９０８コネクタ
１００１筐体
１００２支持台
１００３表示部
１０１１本体
１０１２表示部
１０１３音声入力
１０１４操作スイッチ
１０１５バッテリー
１０１６受像部
１０１７表示部
１０２１本体
１０２２筐体
１０２３表示部
１０２４キーボード
１０３１本体
１０３２スタイラス
１０３３表示部
１０３４操作ボタン
１０３５外部インターフェイス
１０４１本体
１０４２表示部
１０４３操作スイッチ
１０５１本体
１０５２表示部（Ａ）
１０５３接眼部
１０５４操作スイッチ
１０５５表示部（Ｂ）
１０５６バッテリー
１０６１本体
１０６２音声出力部
１０６３音声入力部
１０６４表示部
１０６５操作スイッチ
１０６６アンテナ
１１００ビデオデータ
１１０１ビデオデータ
１１０２ビデオデータ
１１０３ビデオデータ
１１０４ビデオデータ
１１０５ビデオデータ
１１０６ビデオデータ
１１０７ビデオデータ
１１０８ビデオデータ
１１０９ビデオデータ
１１１０ビデオデータ
１１１１ビデオデータ
１４０１ビデオデータフォーマット変換部
１４０２ビデオメモリ
１４０３ビデオメモリ
１４０４表示制御部
１４０５選択回路
１７０２シリアルーパラレル変換回路
１７０３ビデオデータ記憶部
１７０４ビデオデータ記憶部
１７０５ディスプレイ
１７０６スイッチ
１７０８ビデオデータ記憶部

Claims

１フレーム期間毎に１つの画像を表示するためのｍ（ｍは３以上の自然数）ビットのビデオデータが入力される制御回路であって、
第１乃至第３のビデオデータ記憶手段と、
前記第３のビデオデータ記憶手段へのｍビットのビデオデータのうちｉ（１＜ｉ＜ｍ）ビットのビデオデータの書き込み、及び前記第１のビデオデータ記憶手段又は前記第２のビデオデータ記憶手段へのｍビットのビデオデータのうちｍ−ｉビットのビデオデータの書き込みを行う手段と、
前記第３のビデオデータ記憶手段に記憶されたｍビットのビデオデータのうちｉビットのビデオデータの読み出し、及び前記第１のビデオデータ記憶手段又は前記第２のビデオデータ記憶手段に記憶されたｍビットのビデオデータのうちｍ−ｉビットのビデオデータの読み出しを行う手段と、
前記第１のビデオデータ記憶手段へのｍビットのビデオデータのうちｍ−ｉビットのビデオデータの書き込み及び前記第２のビデオデータ記憶手段に記憶されたｍビットのビデオデータのうちｍ−ｉビットのビデオデータの読み出しと、前記第２のビデオデータ記憶手段へのｍビットのビデオデータのうちｍ−ｉビットのビデオデータの書き込み及び前記第１のビデオデータ記憶手段に記憶されたｍビットのビデオデータのうちｍ−ｉビットのビデオデータの読み出しとを、１フレーム期間毎に交互に切り替える手段と、を有し、
各フレーム期間の帰線期間において、前記第３のビデオデータ記憶手段に前のフレーム期間において書き込まれたｍビットのビデオデータのうちｉビットのビデオデータの読み出しが行われ、
各フレーム期間の帰線期間以外の期間において、前記第１のビデオデータ記憶手段又は前記第２のビデオデータ記憶手段の一方に前のフレーム期間において書き込まれたｍビットのビデオデータのうちｍ−ｉビットのビデオデータの読み出し、前記第３のビデオデータ記憶手段へのｍビットのビデオデータのうちｉビットのビデオデータの書き込み、及び前記第１のビデオデータ記憶手段又は前記第２のビデオデータ記憶手段の他方へのｍビットのビデオデータのうちｍ−ｉビットのビデオデータの書き込みが行われることを特徴とする制御回路。
第１乃至第３のビデオデータ記憶手段を有する制御回路であって、
ｎ（ｎは自然数）フレーム目の帰線期間以外の期間において、１つの画像を表示するためのｍ（ｍは３以上の自然数）ビットの第１のビデオデータの入力、及び前記第１のビデオデータ記憶手段への前記ｍビットの第１のビデオデータのうちｍ−ｉビットのビデオデータの書き込みが行われ、
ｎ＋１フレーム目の帰線期間において、前記第３のビデオデータ記憶手段に記憶された前記ｍビットの第１のビデオデータのうちｉビットのビデオデータの読み出しが行われ、
ｎ＋１フレーム目の帰線期間以外の期間において、１つの画像を表示するためのｍビットの第２のビデオデータの入力、前記第３のビデオデータ記憶手段への前記ｍビットの第２のビデオデータのうちｉビットのビデオデータの書き込み、前記第２のビデオデータ記憶手段への前記ｍビットの第２のビデオデータのうちｍ−ｉビットのビデオデータの書き込み、及び前記第１のビデオデータ記憶手段に記憶された前記ｍビットの第１のビデオデータのうちｍ−ｉビットのビデオデータの読み出しが行われ、
ｎ＋２フレーム目の帰線期間において、前記第３のビデオデータ記憶手段に記憶された前記ｍビットの第２のビデオデータのうちｉビットのビデオデータの読み出しが行われ、
ｎ＋２フレーム目の帰線期間以外の期間において、１つの画像を表示するためのｍビットの第３のビデオデータの入力、前記第３のビデオデータ記憶手段への前記ｍビットの第３のビデオデータのうちｉビットのビデオデータの書き込み、前記第１のビデオデータ記憶手段への前記ｍビットの第３のビデオデータのうちｍ−ｉビットのビデオデータの書き込み、及び前記第２のビデオデータ記憶手段に記憶された前記ｍビットの第２のビデオデータのうちｍ−ｉビットのビデオデータの読み出しが行われることを特徴とする制御回路。