JP5214560B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
[全体構成]
図1は、本発明の第1の実施形態に係る不揮発性メモリのブロック図である。
図2は、メモリセルアレイ1の一部の斜視図、図3は、図2におけるI-I´線で切断して矢印方向に見たメモリセル1つ分の断面図である。
次に、このように構成された不揮発性メモリの動作について説明する。
本発明の第2の実施形態に係る不揮発性メモリは、ロウ(ワード線)方向に広いメモリセルアレイ1を有する。
本発明の第3の実施形態に係る不揮発性メモリは、ロウ(ワード線)方向及びカラム(ビット線)方向に広いメモリセルアレイ1を有する。
本発明の第4の実施形態に係る不揮発性メモリのメモリセルアレイ1は、図13に示す通り、ロウ方向に3行、カラム方向に2列の合計6つの単位セルアレイ(以下、「MAT」と呼ぶ)に分割されている。また、MAT毎に、図14に示す通り、ビット線BLの一端(第3端)に第1の第2配線制御回路であるカラム制御回路2a、他端(第4端)に第2の第2配線制御回路であるカラム制御回路2bを備える。また、ワード線WLの一端(第1端)に第1の第1配線制御であるロウ制御回路3a、他端(第2端)に第2の第1配線制御回路であるロウ制御回路3bを備える。カラム制御回路2a及び2bは、それぞれ第1の第2配線群であるビット線BLm(mは、偶数。以下、「ビット線BLe」と呼ぶとこもある)及び第2の第2配線群であるビット線BLm+1(以下、「ビット線BLo」と呼ぶこともある)を選択・駆動する。一方、ロウ制御回路3a及び3bは、それぞれ第1の第1配線群であるワード線WLn(nは、偶数。以下、「ワード線WLe」と呼ぶこともある)及び第2の第1配線群であるワード線WLn+1(以下、「ワード線WLo」と呼ぶこともある)を選択・駆動する。さらに、カラム制御回路2a及び2b、ロウ制御回路3a及び3b、あるいはビア配線などの配置スペースの関係から、カラム制御回路2a及び2bは、カラム方向に隣接する2つのMATで共有される。同様の理由から、ロウ制御回路3a及び3bは、ロウ方向に隣接する2つのMATで共有される。
次に、第1〜第4の実施形態を実現するためのパルスジェネレータ9について説明する。
第5の実施形態では、2つの非選択ワード線電圧VUX及びVUX1を供給するワード線ドライバWLDRVと、2つの非選択ビット線電圧VUB及びVUB1を供給するビット線ドライバBLDRVとを説明したが、本発明の第6の実施形態はその改良例となる。
Claims (9)
- 互いに交差する複数の第1配線及び第2配線、これら複数の第1配線及び第2配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、
前記第1配線及び第2配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第1配線制御回路及び第2配線制御回路と
を備え、
前記第1配線制御回路は、非選択の前記第1配線に対して、この非選択第1配線と前記第2配線制御回路との距離に応じた非選択電圧を供給する
ことを特徴とする不揮発性半導体記憶装置。 - 前記複数の第1配線は、第2配線制御回路からの距離が近い第1の第1配線群と、第2配線制御回路からの距離が遠い第2の第1配線群とに二分され、
前記第1配線制御回路は、前記第1の第1配線群に含まれる非選択の前記第1配線に対して、第1非選択電圧を供給し、前記第2の第1配線群に含まれる非選択の前記第1配線に対して、前記第1非選択電圧とは異なる第2非選択電圧を供給する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記複数の第2配線は、第1配線制御回路からの距離が近い第1の第2配線群と、第1配線制御回路からの距離が遠い第2の第2配線群とに二分され、
前記第2配線制御回路は、前記第1の第2配線群に含まれる非選択の前記第2配線に対して、第3非選択電圧を供給し、前記第2の第2配線群に含まれる非選択の前記第2配線に対して、前記第3非選択電圧とは異なる第4非選択電圧を供給する
ことを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。 - 前記第1の第1配線群及び前記第2の第1配線群の順番、又は前記第2の第1配線群及び前記第1の第1配線群の順番で第1アドレスが割り付けられている
ことを特徴とする請求項2又は3記載の不揮発性半導体記憶装置。 - 前記第1アドレスに基づいて、前記第1非選択電圧及び前記第2非選択電圧がシリアルに供給される
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 前記第1配線制御回路は、前記第1非選択電圧を供給する第1トランジスタ及び前記第2非選択電圧を供給する第2トランジスタを有し、前記第1トランジスタ及び前記第2トランジスタは、それぞれ第1アドレスに応じて制御される
ことを特徴とする請求項4記載の不揮発性半導体記憶装置。 - 前記第1の第2配線群及び前記第2の第2配線群の順番、又は前記第2の第2配線群及び前記第1の第2配線群の順番で第2アドレスが割り付けられている
ことを特徴とする請求項3記載の不揮発性半導体記憶装置。 - 前記第2アドレスに基づいて、前記第3非選択電圧及び前記第4非選択電圧がシリアルに供給される
ことを特徴とする請求項7記載の不揮発性半導体記憶装置。 - 前記第2配線制御回路は、前記第3非選択電圧を供給する第3トランジスタ及び前記第4非選択電圧を供給する第4トランジスタを有し、前記第3トランジスタ及び前記第4トランジスタは、それぞれ第2アドレスに応じて制御される
ことを特徴とする請求項7記載の不揮発性半導体記憶装置。
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