JP5293011B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、レーザトリミングを行うことにより抵抗値が調整される薄膜抵抗を備えた半導体装置およびその製造方法に関するものである。 The present invention relates to a semiconductor device having a thin film resistor whose resistance value is adjusted by performing laser trimming, and a manufacturing method thereof.
従来より、半導体基板上に絶縁膜等を介してＣｒＳｉ等の薄膜抵抗材料を堆積すると共に薄膜抵抗材料に対してパターニングを行うことで薄膜抵抗を形成し、レーザを照射して薄膜抵抗の一部を溶断するレーザトリミングを行うことにより抵抗値が調整される薄膜抵抗を備えた半導体装置が知られている。 Conventionally, a thin film resistance material such as CrSi is deposited on a semiconductor substrate through an insulating film and the like, and a thin film resistance is formed by patterning the thin film resistance material. 2. Description of the Related Art A semiconductor device having a thin film resistor whose resistance value is adjusted by performing laser trimming to melt the film is known.
このような半導体装置では、レーザトリミングにより薄膜抵抗の抵抗値を調整するときに、薄膜抵抗に照射されるレーザが薄膜抵抗を透過した後半導体基板と半導体基板上に配置された絶縁膜との界面で反射されたレーザとの間で干渉を起こす。したがって、半導体基板の厚さ方向にレーザが強め合う部分と弱めあう部分とが交互に構成されることになり、薄膜抵抗に対してレーザトリミングを行うためには薄膜抵抗を配置する位置を詳細に設定しなければならないという問題がある。 In such a semiconductor device, when the resistance value of the thin film resistor is adjusted by laser trimming, the interface between the semiconductor substrate and the insulating film disposed on the semiconductor substrate after the laser irradiated to the thin film resistor passes through the thin film resistor. Interference with the laser reflected by the. Therefore, the laser strengthening part and the weakening part are alternately configured in the thickness direction of the semiconductor substrate, and in order to perform laser trimming on the thin film resistor, the position where the thin film resistor is arranged is described in detail. There is a problem that it must be set.
そこで、例えば、特許文献１には、薄膜抵抗の抵抗値を調整する方法として、半導体基板の表面にＬＯＣＯＳ酸化膜を形成し、ＬＯＣＯＳ酸化膜が覆われるように絶縁膜を配置すると共に絶縁膜の表面に薄膜抵抗材料を配置して、薄膜抵抗材料に対してパターニングを行うことで薄膜抵抗を形成した後レーザトリミングを行う方法が開示されている。
Therefore, for example, in
具体的には、このような薄膜抵抗の抵抗値を調整する方法では、ＬＯＣＯＳ酸化膜を配置することによりＬＯＣＯＳ酸化膜の端部と半導体基板との界面において、半導体基板の厚さ方向に対して斜めとなる領域、つまりレーザの入射方向に対して垂直とならない領域を形成している。このため、半導体基板とＬＯＣＯＳ酸化膜との界面で反射されたレーザは入射方向と異なる方向に反射されることになる。したがって、薄膜抵抗に照射されるレーザは薄膜抵抗材料を透過した後ＬＯＣＯＳ酸化膜と半導体基板との界面で反射されたレーザとの間で干渉を起こすことにより、半導体基板の厚さ方向だけでなく、半導体基板の厚さ方向と垂直な方向にもレーザが強めあう部分と弱めあう部分とを構成する。このため、薄膜抵抗材料を配置する位置を詳細に設定することなく薄膜抵抗材料に対して確実にレーザトリミングを行うことができる。
しかしながら、このような薄膜抵抗の抵抗値を調整する方法を、支持基板と、支持基板の表面に配置される埋込絶縁膜と、埋込絶縁膜を挟んで支持基板と反対側に配置される半導体層と、を有して構成されるＳＯＩ（Silicon on Insulator）基板に適用した場合には次のような問題がある。 However, such a method of adjusting the resistance value of the thin film resistor is arranged on the opposite side of the support substrate with the support substrate, the embedded insulating film disposed on the surface of the support substrate, and the embedded insulating film interposed therebetween. When applied to an SOI (Silicon on Insulator) substrate configured to include a semiconductor layer, there are the following problems.
薄膜抵抗をレーザトリミングする際に、薄膜抵抗を透過したレーザのうち一部のレーザはＬＯＣＯＳ酸化膜とＳＯＩ基板との界面で反射されることになるが、残りのレーザは半導体層に入射されることになる。このとき、半導体層のうちＬＯＣＯＳ酸化膜の端部との界面では半導体層の厚さ方向に対して斜めとなる領域が形成されており、この領域から入射されるレーザは屈折して半導体層に入射される。また、半導体層のうちＬＯＣＯＳ酸化膜の端部との界面とならない領域、つまり半導体層の厚さ方向に対して垂直となる領域から入射されるレーザはそのままの入射方向で半導体層に入射されることになり、その後、半導体層と埋込絶縁膜との界面で入射方向と反対方向に反射されることになる。このため、半導体層内では、屈折して半導体層に入射されたレーザが集光され、かつそのままの入射方向で入射されたレーザおよび入射方向と反対方向に反射されたレーザが集光されることになり、これらのレーザが集光される部分では発熱により欠陥が発生する可能性があるという問題がある。 When laser trimming a thin film resistor, some of the lasers that have passed through the thin film resistor are reflected at the interface between the LOCOS oxide film and the SOI substrate, while the remaining laser is incident on the semiconductor layer. It will be. At this time, a region oblique to the thickness direction of the semiconductor layer is formed at the interface with the end portion of the LOCOS oxide film in the semiconductor layer, and the laser incident from this region is refracted to the semiconductor layer. Incident. In addition, a laser incident from a region of the semiconductor layer that does not become an interface with the end portion of the LOCOS oxide film, that is, a region perpendicular to the thickness direction of the semiconductor layer is incident on the semiconductor layer in the same incident direction. After that, the light is reflected in the direction opposite to the incident direction at the interface between the semiconductor layer and the buried insulating film. Therefore, in the semiconductor layer, the laser that is refracted and incident on the semiconductor layer is condensed, and the laser that is incident in the incident direction and the laser that is reflected in the direction opposite to the incident direction are condensed. Thus, there is a problem that defects may occur due to heat generation in the portion where these lasers are condensed.
本発明は上記点に鑑みて、レーザトリミングを行うことにより抵抗値が調整される薄膜抵抗を備えた半導体装置において、欠陥が発生することを抑制することができる半導体装置およびその製造方法を提供することを目的とする。 In view of the above points, the present invention provides a semiconductor device that can suppress the occurrence of defects in a semiconductor device including a thin film resistor whose resistance value is adjusted by performing laser trimming, and a method of manufacturing the semiconductor device. For the purpose.
上記目的を達成するため、請求項１に記載の発明では、支持基板（１）と、支持基板（１）の表面に配置された埋込絶縁膜（２）と、埋込絶縁膜（２）を挟んで支持基板（１）と反対側に配置された半導体層（３）と、を備えたＳＯＩ基板（４）と、半導体層（３）のうち埋込絶縁膜（２）と反対側の表面に半導体層（３）の厚さ方向に対して斜めとなる領域（６）が形成されるように配置されている第１絶縁膜（５）と、半導体層（３）のうち埋込絶縁膜（２）と反対側の表面に第１絶縁膜（５）が覆われるように配置されている第２絶縁膜（７）と、第１、第２絶縁膜（５、７）を挟んでＳＯＩ基板（４）と反対側に配置されている薄膜抵抗（８）と、を備えた半導体装置であって、次のような点を特徴としている。 In order to achieve the above object, according to the first aspect of the present invention, the support substrate (1), the embedded insulating film (2) disposed on the surface of the support substrate (1), and the embedded insulating film (2) An SOI substrate (4) having a semiconductor layer (3) disposed on the opposite side of the support substrate (1) across the substrate, and the semiconductor layer (3) on the opposite side of the buried insulating film (2) A first insulating film (5) disposed on the surface so as to form a region (6) that is inclined with respect to the thickness direction of the semiconductor layer (3), and a buried insulation of the semiconductor layer (3) The second insulating film (7), which is arranged so that the first insulating film (5) is covered on the surface opposite to the film (2), and the first and second insulating films (5, 7) sandwiched between them A semiconductor device including a thin film resistor (8) disposed on the opposite side of the SOI substrate (4), and has the following features.
すなわち、半導体層（３）に、薄膜抵抗（８）の抵抗値をレーザトリミングにより調整する際に、薄膜抵抗（８）を透過した後、半導体層（３）に入射されるレーザおよび半導体層（３）と埋込絶縁膜（２）との界面または埋込絶縁膜（２）と支持基板（１）との界面で反射されるレーザとが集光される部分を含むようにトレンチ（１１）を形成し、トレンチ（１１）に半導体層（３）よりも消衰係数の低い埋込材料（１２）を埋め込み、トレンチ（１１）を、半導体層（３）のうち半導体層（３）の厚さ方向に対して斜めとなる領域（６）から入射されるレーザが集光される部分を含むように形成することを特徴としている。 That is, when adjusting the resistance value of the thin film resistor (8) to the semiconductor layer (3) by laser trimming, the laser and the semiconductor layer (through the thin film resistor (8) and then incident on the semiconductor layer (3) ( 3) A trench (11) so as to include a portion where the laser beam reflected at the interface between the buried insulating film (2) and the buried insulating film (2) and the support substrate (1) is condensed. forming a trench embeds the lower embedding material extinction coefficient (12) than the semiconductor layer (3) to (11), a trench (11), the semiconductor layer of the semiconductor layer (3) (3) It is characterized in that it is formed so as to include a portion where the laser incident from the region (6) which is inclined with respect to the thickness direction is condensed .
このような半導体装置では、従来の半導体装置に対して薄膜抵抗（８）の抵抗値をレーザトリミングにより調整する場合と比較して、レーザが集光される部分に半導体層（３）より消衰係数の低い埋込材料（１２）が埋め込まれており、レーザが集光される部分でレーザのエネルギーが吸収されることを従来より抑制することができるのでレーザトリミングを行った際に半導体装置に欠陥が発生することを抑制することができる。 In such a semiconductor device, as compared with the case where the resistance value of the thin film resistor (8) is adjusted by laser trimming compared to the conventional semiconductor device, the semiconductor layer (3) is more extinguished at the portion where the laser is focused. Since the embedded material (12) having a low coefficient is embedded and it is possible to suppress the absorption of laser energy at the portion where the laser is focused, it is possible to suppress the semiconductor device when performing laser trimming. It is possible to suppress the occurrence of defects.
また、請求項２に記載の発明では、支持基板（１）と、支持基板（１）の表面に配置された埋込絶縁膜（２）と、埋込絶縁膜（２）を挟んで支持基板（１）と反対側に配置された半導体層（３）と、を備えたＳＯＩ基板（４）を用意する工程と、半導体層（３）にトレンチ（１１）を形成する工程と、トレンチ（１１）の内部に埋込材料（１２）を埋め込む工程と、半導体層（３）のうち埋込絶縁膜（２）と反対側の表面に半導体層（３）の厚さ方向に対して斜めとなる領域（６）が形成されるように第１絶縁膜（５）を配置する工程と、半導体層（３）のうち埋込絶縁膜（２）と反対側の表面に第１絶縁膜（５）が覆われるように第２絶縁膜（７）を配置する工程と、第１、第２絶縁膜（５、７）を挟んでＳＯＩ基板（４）と反対側に薄膜抵抗材料を配置し、薄膜抵抗材料に対してパターニングを行うことで薄膜抵抗（８）を形成する工程と、薄膜抵抗（８）の抵抗値をレーザトリミングすることにより調整する工程と、を有し、次のような点を特徴としている。
In the invention according to
すなわち、トレンチ（１１）を形成する工程では、薄膜抵抗（８）を調整する工程において、半導体層（３）に入射されるレーザおよび半導体層（３）と埋込絶縁膜（２）との界面または埋込絶縁膜（２）と支持基板（１）との界面で反射されるレーザとが集光される部分にトレンチ（１１）を形成し、埋込材料（１２）を埋め込む工程では、半導体層（３）より消衰係数の低い材料を埋め込み、トレンチ（１１）を形成する工程では、薄膜抵抗（８）の抵抗値を調整する工程において、半導体層（３）のうち半導体層（３）の厚さ方向に対して斜めとなる領域（６）から入射されるレーザが集光される部分を含むようにトレンチ（１１）を形成することを特徴としている。 That is, in the step of forming the trench (11), in the step of adjusting the thin film resistor (8), the laser incident on the semiconductor layer (3) and the interface between the semiconductor layer (3) and the buried insulating film (2) Alternatively, in the step of forming the trench (11) in the portion where the laser reflected at the interface between the buried insulating film (2) and the support substrate (1) is condensed, and filling the buried material (12), the semiconductor It embeds a material lower than the extinction coefficient layer (3), in the step of forming a trench (11), in the step of adjusting the resistance value of the thin film resistor (8), the semiconductor layer of the semiconductor layer (3) ( The trench (11) is formed so as to include a portion where the laser incident from the region (6) inclined to the thickness direction of (3) is collected .
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。 In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.
（第１実施形態）
本実施形態の第１実施形態について説明する。図１は、本実施形態の半導体装置の断面構成を示す図、図２は図１に示す半導体装置の上面レイアウトを示す図であり、これら図１および図２に基づいて説明する。なお、図１は図２中のＡ−Ａ断面図に相当している。
(First embodiment)
A first embodiment of the present embodiment will be described. FIG. 1 is a diagram showing a cross-sectional configuration of the semiconductor device according to the present embodiment, and FIG. 2 is a diagram showing a top layout of the semiconductor device shown in FIG. 1, which will be described with reference to FIGS. 1 corresponds to a cross-sectional view taken along the line AA in FIG.
図１に示されるように、本実施形態の半導体装置は、支持基板１と、支持基板１の表面に配置された埋込絶縁膜２と、埋込絶縁膜２を挟んで支持基板１と反対側に配置された半導体層３とを有して構成されるＳＯＩ基板４を用いて構成されている。
As shown in FIG. 1, the semiconductor device of this embodiment is opposite to the
そして、ＳＯＩ基板４における半導体層３のうち埋込絶縁膜２と反対側の表面には本発明の第１絶縁膜に相当するＬＯＣＯＳ酸化膜５が半導体層３の厚さ方向に対して斜めとなる領域６が形成されるように配置されている。具体的には、半導体層３のうち埋込絶縁膜２と反対側の表面にＬＯＣＯＳ酸化膜５を配置することによりＬＯＣＯＳ酸化膜５の端部と半導体層３との界面が半導体層３の厚さ方向に対して斜めとなる領域６となる。
A LOCOS
さらに、ＳＯＩ基板４における半導体層３のうち埋込絶縁膜２と反対側の表面にはＬＯＣＯＳ酸化膜５を覆うように本発明の第２絶縁膜に相当する層間絶縁膜７が配置されている。そして、層間絶縁膜７を挟んでＳＯＩ基板４と反対側には薄膜抵抗８が備えられており、薄膜抵抗８の表面にはさらに層間絶縁膜９が配置され、層間絶縁膜９の表面には保護膜１０が配置されている。なお、層間絶縁膜７、９には図示していないが薄膜抵抗８と電気的に接続される配線が備えられている。
Further, an
また、半導体層３には、半導体層３の表面から埋込絶縁膜２まで達するトレンチ１１が形成されており、トレンチ１１には半導体層３よりも消衰係数の低い埋込材料１２が埋め込まれている。本実施形態では、半導体層３を構成するシリコンの消衰係数が０．０００１６９であるため、埋込材料１２として消衰係数が０である酸化膜がトレンチ１１に埋め込まれている。また、このトレンチ１１は、薄膜抵抗８の抵抗値を調整するレーザトリミングを行う際に、薄膜抵抗８を透過した後、半導体層３に入射されるレーザおよび半導体層３と埋込絶縁膜２との界面または埋込絶縁膜２と支持基板１との界面で反射されるレーザとが集光される部分に形成されている。本実施形態では、埋込材料１２として埋込絶縁膜２と同様の材料である酸化膜を用いているので、半導体層３のうち厚さ方向に対して垂直となる部分から入射されたレーザは埋込絶縁膜２と支持基板１との界面で入射方向と反対方向に反射されることになる。
Further, a
図１では、矢印ＡおよびＢは、ＬＯＣＯＳ酸化膜５の端部と半導体層３との界面、つまり半導体層３の厚さ方向に対して斜めとなる領域６から半導体層３に入射されるレーザを示している。そして、矢印ＣはＬＯＣＯＳ酸化膜５の端部と半導体層３との界面とならない領域、つまり半導体層３の厚さ方向に対して垂直となる領域から半導体層３に入射されるレーザを示し、矢印Ｄは半導体層３の厚さ方向に対して垂直となる領域から半導体層３に入射された後反射されたレーザを示している。図１に示されるように、本実施形態では、半導体層３の厚さ方向に対して斜めとなる領域６から半導体層３に入射されるレーザが集光され、かつ半導体層３の厚さ方向に対して垂直となる領域から半導体層３に入射されたレーザおよび支持基板１と埋込絶縁膜２との界面で入射方向と反対方向に反射されたレーザが集光される部分を含むように半導体層３にトレンチ１１が形成されている。また、図１および図２に示されるように、半導体層３のうち半導体層３の厚さ方向に対して斜めとなる領域６とトレンチ１１とはストライプ状になるようにされている。
In FIG. 1, arrows A and B indicate lasers incident on the
次に、このような半導体装置の製造方法について説明する。図３は、本実施形態の半導体装置の製造工程を示す断面構成図である。 Next, a method for manufacturing such a semiconductor device will be described. FIG. 3 is a cross-sectional configuration diagram showing a manufacturing process of the semiconductor device of this embodiment.
まず、図３（ａ）に示されるように、ＳＯＩ基板４を用意する。その後、図３（ｂ）に示されるように、ＳＯＩ基板４の表面に、例えば、４００Åの厚さの熱酸化膜１３を形成する。そして、熱酸化膜１３の表面にトレンチ１１を形成する際のマスクとなる酸化膜１４をＣＶＤ（Chemical Vapor Deposition）法等により、例えば、１００００Å形成する。続いて、図３（ｃ）に示されるように、熱酸化膜１３および酸化膜１４に対してフォトリソグラフィおよびエッチングを行うことにより、熱酸化膜１３および酸化膜１４のうち半導体層３におけるトレンチ１１を形成する部分と対応する部分を開口する。
First, as shown in FIG. 3A, an
次に、図３（ｄ）に示されるように、熱酸化膜１３および酸化膜１４をマスクとして半導体層３をエッチングし、トレンチ１１を形成する。なお、このトレンチ１１は、薄膜抵抗８の抵抗値を調整するレーザトリミングを行う際に、半導体層３に入射されるレーザと、半導体層３と埋込絶縁膜２との間で反射されるレーザとが集光される部分を含むように形成される。
Next, as shown in FIG. 3D, the
その後、図３（ｅ）に示されるように、フッ酸洗浄等により熱酸化膜１３および酸化膜１４を除去する。そして、ＣＶＤ法等によりトレンチ１１の内部に半導体層３より消衰係数の低い酸化膜等の埋込材料１２を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法等により半導体層３の表面を平坦化する。次に、図３（ｆ）に示されるように、ＳＯＩ基板４の表面に熱酸化膜１５を形成すると共に熱酸化膜１５の表面に窒化膜１６を形成する。その後、図３（ｇ）に示されるように、窒化膜１６に対してフォトリソグラフィおよびエッチングを行い、ＬＯＣＯＳ酸化膜５を形成する際のマスクを構成する。
Thereafter, as shown in FIG. 3E, the
続いて、図３（ｈ）に示されるように、ＬＯＣＯＳ酸化を行う。本実施形態では、半導体層３のうち埋込絶縁膜２と反対側の表面にＬＯＣＯＳ酸化を行うことにより、ＬＯＣＯＳ酸化膜５の端部と半導体層３との界面に半導体層３の厚さ方向に対して斜めとなる領域６を形成している。その後、窒化膜１６をリン酸等により除去する。
Subsequently, as shown in FIG. 3H, LOCOS oxidation is performed. In the present embodiment, by performing LOCOS oxidation on the surface of the
次に、図３（ｉ）に示されるように、ＳＯＩ基板４の表面にＬＯＣＯＳ酸化膜５が覆われるように層間絶縁膜７を配置する。そして、層間絶縁膜７の表面にＣｒＳｉ等を有する薄膜抵抗材料を配置し、薄膜抵抗材料をパターニングして薄膜抵抗８を形成する。
Next, as shown in FIG. 3I, an
その後、図３（ｊ）に示されるように、薄膜抵抗８が覆われるように再び層間絶縁膜９を配置し、層間絶縁膜９の表面に保護膜１０を配置することで本実施形態の半導体装置が製造される。
Thereafter, as shown in FIG. 3J, the
このような半導体装置では、薄膜抵抗８の抵抗値をレーザトリミングにより調整する際に、半導体層３の厚さ方向に対して斜めとなる領域６から半導体層３に入射されるレーザが集光され、かつ半導体層３の厚さ方向に対して垂直となる部分から半導体層３に入射されるレーザおよび入射方向と反対方向に反射されるレーザが集光される部分を含むようにトレンチ１１を形成し、このトレンチ１１に半導体層３より消衰係数の低い埋込材料１２を埋め込んでいる。このため、従来の半導体装置に対して薄膜抵抗８の抵抗値をレーザトリミングにより調整する場合と比較して、レーザが集光される部分に半導体層３より消衰係数の低い埋込材料１２が埋め込まれており、レーザが集光される部分でレーザのエネルギーが吸収されることを従来より抑制することができるのでレーザトリミングを行った際に半導体装置に欠陥が発生することを抑制することができる。
In such a semiconductor device, when the resistance value of the
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して半導体層３にＬＯＣＯＳ酸化膜５を配置する代わりに半導体層３をＳＴＩ（Shallow trench isolation）構造とすることにより半導体層３の表面に半導体層３の厚さ方向に対して斜めとなる領域６を形成したものであり、その他に関しては第１実施形態と同様であるためここでは説明を省略する。
(Second Embodiment)
A second embodiment of the present invention will be described. The semiconductor device according to the present embodiment is different from the first embodiment in that the
図４は、本実施形態の半導体装置の断面構成を示す図である。図４に示されるように、本実施形態の半導体装置は、半導体層３がＳＴＩ構造とされていることにより、半導体層３のうち埋込絶縁膜２と反対側の表面に半導体層３の厚さ方向に対して斜めとなる領域６が形成されている。
FIG. 4 is a diagram showing a cross-sectional configuration of the semiconductor device of this embodiment. As shown in FIG. 4, in the semiconductor device of this embodiment, the
具体的には、半導体層３のうち埋込絶縁膜２と反対側の表面には溝１７が形成されている。そして、この溝１７は底面から半導体層３のうち埋込絶縁膜２と反対側の表面に向かって拡げられたテーパ形状とされている。また、溝１７の内部には本発明の第１絶縁膜に相当する酸化膜５が埋め込まれている。
Specifically, a
このような半導体装置としても、薄膜抵抗８の抵抗値をレーザトリミングにより調整する際に、レーザが集光される部分に半導体層３より消衰係数の低い埋込材料１２が埋め込まれ、レーザが集光される部分でレーザのエネルギーが吸収されることを従来より抑制することができるため、上記第１実施形態と同様の効果を得ることができる。
Even in such a semiconductor device, when the resistance value of the
なお、かかる半導体装置は、上記図２（ｆ）〜図２（ｈ）の工程において、ＬＯＣＯＳ酸化膜５を形成する代わりに、半導体層３をＳＴＩ構造とすることで製造される。
Such a semiconductor device is manufactured by using the STI structure for the
（他の実施形態）
上記各実施形態では、トレンチ１１と半導体層３のうち厚さ方向に対して斜めとなる領域６がそれぞれストライプ状になるようにされている例を挙げて説明したが、もちろんトレンチ１１と半導体層３のうち厚さ方向に対して斜めとなる領域６とはストライプ状にされていなくてもよい。例えば、トレンチ１１を交差させて半導体層３にトレンチ１１をメッシュ状に形成してもよい。また、トレンチ１１を円筒形状とすることもできるし、角柱形状とすることもできる。この場合、トレンチ１１を、半導体層３に均等に形成することができ、また、半導体層３に不規則に形成することができる。つまり、トレンチ１１は、半導体層３の厚さ方向に対して斜めとなる領域６から半導体層３に入射されるレーザが集光され、かつ半導体層３の厚さ方向に対して垂直となる部分から入射されたレーザおよび半導体層３と埋込絶縁膜２との界面または埋込絶縁膜２と支持基板１との界面で入射方向と反対方向に反射されたレーザが集光される部分を含むように形成されていればよい。
(Other embodiments)
In each of the embodiments described above, the
さらに、図５に示されるように、トレンチ１１を半導体層３の厚さ方向に対して斜め方向となるように形成してもよい。図５は他の実施例にかかる半導体装置の断面構成を示す図である。図５に示されるように、トレンチ１１を半導体層３の厚さ方向に対して斜め方向に形成した場合には、半導体層３のうち半導体層３の厚さ方向に対して垂直となる領域から入射されたレーザが埋め込み絶縁膜２に到達するまでの間に半導体層３と埋込材料１２との間で屈折することになり、レーザのエネルギーを減少させることができるので、さらに半導体装置に欠陥が発生することを防止することができる。
Further, as shown in FIG. 5, the
また、上記第２実施形態では、溝１７は底面から半導体層３のうち埋込絶縁膜２と反対側の表面に向かって拡げられたテーパ形状とされているが、溝１７を半導体層３のうち埋込絶縁膜２と反対側の表面から底面に向かって拡げられたテーパ形状としてもよい。この場合は、半導体層３のうち斜め領域６から入射されるレーザは溝１７の底面と埋込絶縁膜２との間の部分で集光されることになるため、トレンチ１１が溝１７の底面と埋込絶縁膜２との間に形成されている構成とすればよい。
In the second embodiment, the
また、上記各実施形態では、トレンチ１１が埋込絶縁膜２まで達するように形成されているがもちろんトレンチ１１を埋込絶縁膜２まで達しないように形成してもよい。この場合は、半導体層３の厚さ方向に対して垂直となる領域から入射されたレーザは、半導体層３と埋込絶縁膜２との界面で反射されることになるが、上記各実施形態と同様の効果を得ることができる。
Further, in each of the above embodiments, the
さらに、上記各実施形態では、トレンチ１１に埋込材料１２として酸化膜が埋め込まれているが、複数の材料を埋込材料１２としてトレンチ１１に埋め込むこともできる。例えば、トレンチ１１の側壁に埋込材料１２として酸化膜を配置すると共にトレンチ１１の内部を埋込材料１２として窒化膜で埋め込んでもよい。このような半導体装置によれば、トレンチ１１に入射されるレーザが酸化膜と窒化膜との間でも屈折することになり、レーザのエネルギーを減少させることができるので、さらに半導体装置に欠陥が発生することを抑制することができる。
Further, in each of the above embodiments, the oxide film is embedded as the embedded
１ 支持基板
２ 埋込絶縁膜
３ 半導体層
４ ＳＯＩ基板
５ ＬＯＣＯＳ酸化膜
６ 斜めとなる領域
７ 層間絶縁膜
８ 薄膜抵抗
９ 層間絶縁膜
１０ 保護膜
１１ トレンチ
１２ 埋込材料
DESCRIPTION OF
Claims (2)
前記半導体層（３）のうち前記埋込絶縁膜（２）と反対側の表面に前記半導体層（３）の厚さ方向に対して斜めとなる領域（６）が形成されるように配置されている第１絶縁膜（５）と、
前記半導体層（３）のうち前記埋込絶縁膜（２）と反対側の表面に前記第１絶縁膜（５）が覆われるように配置されている第２絶縁膜（７）と、
前記第１、第２絶縁膜（５、７）を挟んで前記ＳＯＩ基板（４）と反対側に配置されている薄膜抵抗（８）と、を備えた半導体装置であって、
前記半導体層（３）には、前記薄膜抵抗（８）の抵抗値をレーザトリミングにより調整する際に、前記薄膜抵抗（８）を透過した後、前記半導体層（３）に入射されるレーザおよび前記半導体層（３）と前記埋込絶縁膜（２）との界面または前記埋込絶縁膜（２）と前記支持基板（１）との界面で反射されるレーザとが集光される部分を含むようにトレンチ（１１）が形成されており、前記トレンチ（１１）には前記半導体層（３）よりも消衰係数の低い埋込材料（１２）が埋め込まれており、
前記トレンチ（１１）は、前記半導体層（３）のうち前記半導体層（３）の厚さ方向に対して前記斜めとなる領域（６）から入射されるレーザが集光される部分を含むように形成されていることを特徴とする半導体装置。 A support substrate (1), a buried insulating film (2) disposed on the surface of the support substrate (1), and a substrate opposite to the support substrate (1) across the buried insulating film (2) An SOI substrate (4) comprising: a semiconductor layer (3) formed;
The semiconductor layer (3) is disposed so that a region (6) inclined with respect to the thickness direction of the semiconductor layer (3) is formed on the surface opposite to the buried insulating film (2). A first insulating film (5),
A second insulating film (7) arranged so that the surface of the semiconductor layer (3) opposite to the buried insulating film (2) is covered with the first insulating film (5);
A thin film resistor (8) disposed on the opposite side of the SOI substrate (4) across the first and second insulating films (5, 7),
When adjusting the resistance value of the thin film resistor (8) by laser trimming, the semiconductor layer (3) includes a laser that passes through the thin film resistor (8) and then enters the semiconductor layer (3). A portion where the laser beam reflected at the interface between the semiconductor layer (3) and the buried insulating film (2) or the interface between the buried insulating film (2) and the support substrate (1) is condensed is collected. A trench (11) is formed so as to include an embedded material (12) having a lower extinction coefficient than that of the semiconductor layer (3) ;
The trench (11) includes a portion of the semiconductor layer (3) where a laser incident from the region (6) oblique to the thickness direction of the semiconductor layer (3) is collected. A semiconductor device characterized in that the semiconductor device is formed .
前記半導体層（３）にトレンチ（１１）を形成する工程と、
前記トレンチ（１１）の内部に埋込材料（１２）を埋め込む工程と、
前記半導体層（３）のうち前記埋込絶縁膜（２）と反対側の表面に前記半導体層（３）の厚さ方向に対して斜めとなる領域（６）が形成されるように第１絶縁膜（５）を配置する工程と、
前記半導体層（３）のうち前記埋込絶縁膜（２）と反対側の表面に前記第１絶縁膜（５）が覆われるように第２絶縁膜（７）を配置する工程と、
前記第１、第２絶縁膜（５、７）を挟んで前記ＳＯＩ基板（４）と反対側に薄膜抵抗材料を配置し、前記薄膜抵抗材料に対してパターニングを行うことで薄膜抵抗（８）を形成する工程と、
前記薄膜抵抗（８）の抵抗値をレーザトリミングすることにより調整する工程と、を有し、
前記トレンチ（１１）を形成する工程では、前記薄膜抵抗（８）の抵抗値を調整する工程において、前記半導体層（３）に入射されるレーザおよび前記半導体層（３）と前記埋込絶縁膜（２）との界面または前記埋込絶縁膜（２）と前記支持基板（１）との界面で反射されるレーザとが集光される部分を含むように前記トレンチ（１１）を形成し、
前記埋込材料（１２）を埋め込む工程では、前記半導体層（３）より消衰係数の低い材料を埋め込み、
前記トレンチ（１１）を形成する工程では、前記薄膜抵抗（８）の抵抗値を調整する工程において、前記半導体層（３）のうち前記半導体層（３）の厚さ方向に対して前記斜めとなる領域（６）から入射されるレーザが集光される部分を含むように前記トレンチ（１１）を形成することを特徴とする半導体装置の製造方法。 A support substrate (1), a buried insulating film (2) disposed on the surface of the support substrate (1), and a substrate opposite to the support substrate (1) across the buried insulating film (2) Preparing an SOI substrate (4) comprising a semiconductor layer (3) formed;
Forming a trench (11) in the semiconductor layer (3);
Burying a filling material (12) inside the trench (11);
In the semiconductor layer (3), a first region (6) is formed on the surface opposite to the buried insulating film (2) so as to be inclined with respect to the thickness direction of the semiconductor layer (3). Arranging the insulating film (5);
Disposing a second insulating film (7) so that the first insulating film (5) is covered on the surface of the semiconductor layer (3) opposite to the buried insulating film (2);
A thin film resistance material is disposed on the opposite side of the SOI substrate (4) across the first and second insulating films (5, 7), and the thin film resistance material is patterned to form a thin film resistance (8). Forming a step;
Adjusting the resistance value of the thin film resistor (8) by laser trimming,
In the step of forming the trench (11), in the step of adjusting the resistance value of the thin film resistor (8), the laser incident on the semiconductor layer (3) and the semiconductor layer (3) and the buried insulating film Forming the trench (11) to include a portion where the laser beam reflected at the interface with (2) or the interface between the buried insulating film (2) and the support substrate (1) is collected;
In the step of embedding the embedding material (12), embeds the semiconductor layer (3) over lower extinction coefficient material,
In the step of forming the trench (11), in the step of adjusting the resistance value of the thin film resistor (8), the diagonal of the semiconductor layer (3) with respect to the thickness direction of the semiconductor layer (3). A method of manufacturing a semiconductor device , comprising forming the trench (11) so as to include a portion where a laser incident from a region (6) to be collected is collected .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008224586A JP5293011B2 (en) | 2008-09-02 | 2008-09-02 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010062243A JP2010062243A (en) | 2010-03-18 |
| JP5293011B2 true JP5293011B2 (en) | 2013-09-18 |
Family
ID=42188750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008224586A Expired - Fee Related JP5293011B2 (en) | 2008-09-02 | 2008-09-02 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5293011B2 (en) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222710A (en) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | Semiconductor device |
| JP2000208635A (en) * | 1999-01-19 | 2000-07-28 | Mitsubishi Electric Corp | Semiconductor device |
| JP2008186846A (en) * | 2007-01-26 | 2008-08-14 | Elpida Memory Inc | Semiconductor device and cutting method of fuse element |
-
2008
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| Publication number | Publication date |
|---|---|
| JP2010062243A (en) | 2010-03-18 |
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