JP5292437B2 - 表示制御回路及び表示駆動回路 - Google Patents

Description

本発明は、表示データに応じた階調電圧を生成し表示パネルへ印加するデータ線駆動回路及びデータ線駆動回路へ表示データ及び制御信号（同期信号、クロック信号等）を出力する表示制御回路に係り、特に、液晶ディスプレイ、有機ＥＬディスプレイ、プラズマディスプレイ、フィールドエミッタンスディスプレイ等のデータ線駆動回路及び表示制御回路に関する。

従来の技術として、特許文献１には、直列に供給されたデジタルピクセルデータのセグメントを並列ピクセルデータへと再配列する直並列変換器と、並列ピクセルデータをアナログの赤信号、緑信号および青信号へと一度に２つのピクセルを変換するための６つのＤ／Ａ変換器と、６つのアナログ信号が同時にサンプリングするアナログサンプルアンドホールドモジュールを含む複数の列ドライバと、デジタルピクセルデータの全体行が同時に複数の列ドライバへ供給されるタイミングコントローラとを備えたディスプレイ駆動システムが開示されている。
また、特許文献２には、マトリックス状に配列された画素部の水平方向をＭ（Ｍは整数）分割し、Ｍ分割された画素部のそれぞれに水平ライン毎の表示データを印加するＭ個の多階調駆動回路を有し、水平方向に配列されたＭ個の多階調駆動回路が各々順次にＭ分割された画素部の表示データをＮ（Ｎは整数）分割して、１／（Ｍ×Ｎ）水平ライン分の対応するデジタル表示データを順次取り込み一時記憶するラッチ回路と、１／（Ｍ×Ｎ）水平ライン分の対応するデジタル表示データを取り込む毎に対応するアナログ表示データに変換するＤ／Ａコンバータと、アナログ表示データを１／Ｍ水平ライン分取り込むサンプルホールド回路を有し、Ｍ個の多階調駆動回路がすべてアナログ表示データを１／Ｍ水平ライン分取り込んだ後、１水平ライン分のアナログ表示データを表示画素部に同時に印加する液晶表示装置が開示されている。
上記従来技術では、１つの多階調駆動回路（列ドライバ）が表示画素部へ同時に印加するアナログ表示データの容量よりも少ない容量のＤ／Ａコンバータを有するため、即ちＤ／Ａコンバータの数が少ないため、多階調駆動回路（列ドライバ）を小型化することができる。

特表２００２−５１７７９０号公報 特開平５−８０７２２号公報

しかし、何れの従来技術も、タイミングコントローラから１つの多階調駆動回路（列ドライバ）へデジタル表示データを連続的に転送、即ち、最初に１番目の多階調駆動回路へ１番目の表示データを転送し、１番目の多階調駆動回路への表示データの転送がすべて終了した後に、次に第２番目の多階調駆動回路へ第２番目の表示データを転送していることから、１画素の表示データビット数が、例えば、８ビットから１０ビットへ増加した場合に、Ｄ／Ａコンバータの能力が不足しています。一方、Ｄ／Ａコンバータの能力不足を補うためには、Ｄ／Ａコンバータの数を増加させる必要が生じ、多階調駆動回路が大型化する。

本発明は、内部回路を削減することによって小型化した表示駆動回路及びそのような表示駆動回路を実現するための表示制御回路を提供することを目的とする。

本発明は、表示制御回路（例えば、タイミングコントロール回路）が、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データを、各表示駆動回路（例えば、データ線駆動回路）が担当するＭ画素分（１＜Ｍ＜１ライン分の画素数、Ｍは整数、例えばＭ＝６）の表示データのうちＮ画素分（１≦Ｎ＜Ｍ、Ｎは整数、例えばＮ＝２）の表示データごとの順序に変更し、変更後の順序に従って表示データを各表示駆動回路へ出力する。ここで、変更後の順序は、Ｎ画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序である。そして、各表示駆動回路は、Ｎ画素分の表示データを入力した場合に、イネーブル信号を他の表示駆動回路へ出力する。これにより、表示制御回路が、複数の表示駆動回路がライン単位の階調電圧を表示パネルへまとめて印加する間隔（水平走査期間）内に、各表示駆動回路へ各表示駆動回路が担当する各表示データを複数回に分けて出力することになる。これは、第１の表示駆動回路が表示パネルへまとめて印加する第１の階調電圧群に対応する第１の表示データ群（Ｍ画素分の表示データ群）よりも少ない第１の表示データ（Ｎ画素分の表示データ）を第１の表示駆動回路へ出力し、その後、第２の表示駆動回路が表示パネルへまとめて印加する第２の階調電圧群に対応する第２の表示データ群（Ｍ画素分の表示データ群）よりも少ない第２の表示データ（Ｎ画素分の表示データ）を第２の表示駆動回路へ出力することになる。

本発明は、表示駆動回路が複数の変換回路（例えば、ＤＡ変換回路）を備える場合に、表示制御回路が、表示パネルの画素のライン方向の配列順序に従った順序で表示データを受信し、表示データの順序を、各変換回路が担当するＸ画素分（１＜Ｘ＜各表示駆動回路が担当する画素数、Ｘは整数、例えばＸ＝３）の表示データのうちＹ画素分（１≦Ｙ＜Ｘ、Ｙは整数、例えばＹ＝１）の表示データごとの順序に変更し、変更された順序に従って表示データを各表示駆動回路へ出力する。つまり、当該発明は。上記発明で複数の表示駆動回路に対して表示データの順序変更を行っていたものを、表示駆動回路内の複数の変換回路に対して表示データの順序変更を行うもの
である。当然に、２つの順序変更を組み合わせてもよい。

本発明は、表示駆動回路が、基準電圧をＲごと又はＧごと又はＢごとに生成する基準電圧生成回路と、表示電圧生成回路に対してＲごと又はＧごと又はＢごとにγ特性を設定するレジスタと、基準電圧から複数の階調電圧を生成し、その複数の階調電圧から、Ｒごと又はＧごと又はＢごとにデジタルの表示データに応じたアナログの階調電圧を選択し出力するＲＧＢ共通の変換回路を備える。つまり、Ｒごと又はＧごと又はＢごとに、γ特性を調整可能になる。

本発明によれば、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データの順序を、各表示駆動回路（例えば、データ線駆動回路）が担当するＭ画素分（１＜Ｍ＜１ライン分の画素数、Ｍは整数）の表示データのうちＮ画素分（１≦Ｎ＜Ｍ、Ｎは整数）の表示データごとの順序に変更し、さらに、その変更後の順序が、Ｎ画素分の表示データごとに次の表示駆動回路が担当する表示データになる順序であるため、表示制御回路内の回路（例えば、ＤＡ変換回路やラッチ回路）を削減でき、表示駆動回路を小型化できる。

また、本発明によれば、表示パネルの画素のライン方向の配列順序に従った順序で入力された表示データの順序を、表示制御回路内の各変換回路が担当するＸ画素分（１＜Ｘ＜各表示駆動回路が担当する画素数、Ｘは整数）の表示データのうちＹ画素分（１≦Ｙ＜Ｘ、Ｙは整数）の表示データごとの順序に変更するため、表示制御回路内の回路（例えば、ＤＡ変換回路やラッチ回路）を削減でき、表示駆動回路を小型化できる。

また、本発明によれば、Ｒごと又はＧごと又はＢごとにγ補正ができるため、ＲＧＢのγ特性を揃えることができ、画像の再現性を向上できる。

第一の実施形態を示す図で、（Ａ）は構成を示す図であり、（Ｂ）は表示データ１０２と表示データ１０８におけるデータの並び替えの関係を示した図である。 タイミングコントロール回路１０４の構成を示す図である。 データ線駆動回路１１６−１の構成を示す図である。 サンプルホールド回路３１０−ｊの構成を示す図である。 タイミングコントロール回路１０４の動作を示すタイミング図である。 データ線駆動回路１１６−１、１１６−２の動作を示すタイミング図である。 第二の実施形態を示す図で、（Ａ）は構成を示す図であり、（Ｂ）は表示データ１０２と表示データ１０８におけるデータの並び替えの関係を示した図である。 階調基準電圧生成回路７０３の構成を示す図である。 階調基準電圧生成回路７０３の動作を示すタイミング図である。 第三の実施形態の構成を示す図である。 出力回路１２１の構成を示す図である。 図１１とは異なる出力回路１２１の構成を示す図である。 表示データの転送タイミングを示す図で、（Ａ）は図１１の出力回路１２１における転送タイミングを示す図であり、（Ｂ）は図１２の出力回路１２１における転送タイミングを示す図である。

以下、実施例を用いて本発明のないようを詳細に説明する。

以下、本発明の第一の実施形態について図１〜６を用いて説明する。

図１（Ａ）は本発明の構成を示す図であり、本液晶表示システムの解像度は１２ラ３画素、１画素１０ビット１０２４階調表示を実現するものとする。

１００は外部システム（例えば、パーソナルコンピュータ）、１０１は液晶表示パネルであり、データ側である列方向に対してＹ１〜Ｙ１２の１２列、走査側である行方向に対してＸ１〜Ｘ３の３行の１２×３のマトリックス状に配列された複数の画素を有する。１０２、１０３は外部システム１００から入力される表示データ及び制御信号であり、表示データ１０２は１画素８ビット若しくは１０ビットで構成されているものとする。１０４は表示データや制御信号を出力するタイミングコントロール回路（ＴＣＯＮ）、１０５はタイミングコントロール回路１０４の設定信号であり、タイミングコントロール回路１０４は内部に複数ライン（例えば、２ライン）分の表示データを格納するラインメモリ１０６−１、１０６−２を有する。ラインメモリ１０６−１、１０６−２の各々は、１ライン分の記憶容量を有し、ラインメモリ１０６−１、１０６−２の２つが合わさって、１ライン分の記憶容量を有する。１０７は液晶表示パネル１０１における行方向に対する印加電圧タイミングを決定する走査線駆動回路制御信号、１０８はタイミングコントロール回路１０４において１水平走査期間（データ線駆動回路１１６−１，１１６−２が１ライン分の階調電圧をまとめて液晶表示パネル１０１の画素へ印加する間隔）内における表示データの並び替え（順序変更）が行われた１画素１０ビットの表示データである。１０９は表示データの同期クロック、１１０は液晶表示パネル１０１に印加される階調電圧の極性を制御する交流化信号、１１１は液晶表示パネル１０１に対する液晶表示パネル１０１へ印加すべき階調電圧の出力タイミングを規定する出力信号である。１１２は外部から入力される基準電圧であり、２レベルの電圧値からなる。１１３は階調基準電圧生成回路、１１４は階調基準電圧である。階調基準電圧生成回路１１３は基準電圧を分圧して１８レベルからなる階調基準電圧１１４を生成する。１１５は走査線駆動回路制御信号１０７に基づき走査線に印加する電圧を決定する走査線駆動回路、１１６−１、１１６−２はデータ線駆動回路であり、内部の回路構成は共に同等な機能を有し、データ線駆動回路１１６−１が液晶表示パネル１０１のデータ線Ｙ１〜Ｙ６に、データ線駆動回路１１６−２がＹ７〜Ｙ１２に表示データに応じた階調電圧を出力する。データ線駆動回路１１６の数は、３以上であるのが好ましいが、本実施形態では説明の便宜上２とする。１１７−１はデータ線駆動回路１１６−１の入力イネーブル信号、１１７−２はデータ線駆動回路１１６−２の入力イネーブル信号である。入力イネーブル信号１１７−１は常にハイレベルであり、又、入力イネーブル信号１１７−２はデータ線駆動回路１１６−１から出力される。各データ線駆動回路１１６−１、１１６−２は表示データ１０８、出力信号１１１、入力イネーブル信号１１７−１、１１７−２に基づき表示データの取り込みを開始する。１１８はデータ線駆動回路１１６内におけるタイミング制御回路、１１９は階調基準電圧１１４を分圧して正極性１０２４レベル、負極性１０２４レベルの計２０４８レベルの階調電圧を生成する分圧回路であり、１２０は分圧された階調電圧である。１２１−１、１２１−２は表示データ１０８と交流化信号１１０に基づき、階調電圧１２０から１レベルの電圧を選択することでデジタルデータをアナログデータに変換する変換ブロックであり、１２１−１と１２１−２は共に同等の機能を有する。１２２はアナログデータ（階調電圧）を液晶表示パネル１０１へ出力する出力回路である。但し、ラインメモリ１０６は、１ライン分のラインメモリが１つだけでもよい。

図１（Ｂ）は図１（Ａ）に示した表示データ１０２と表示データ１０８におけるデータの並び替えの関係を示した図であり、Ｄ１、Ｄ２、…、Ｄ１２は夫々液晶表示パネル１０１の列方向端子Ｙ１、Ｙ２、…、Ｙ１２に対応した８ビット若しくは１０ビットの表示データである。タイミングコントロール回路１０４は、Ｄ１、Ｄ２、・・・Ｄ１２という順序（液晶表示パネルの水平方向の画素の配列順序）で入力された表示データ１０２を、Ｄ１、Ｄ４、Ｄ７、Ｄ１０、・・・Ｄ１２の順序へ変更し、表示データ１０８として出力する。尚、データ線駆動回路１１６内に、変換ブロック１２１が１つの場合は、表示データ１０８の順序を、Ｄ１、Ｄ７、Ｄ４、Ｄ１０、Ｄ２、Ｄ８、Ｄ５、Ｄ１１、Ｄ３、Ｄ９、Ｄ６、Ｄ１２としてもよい。つまり、この場合は、タイミングコントロール回路１０４は、データ線駆動回路１１６−１とデータ線駆動回路１１６−２に対し、交互に表示データ１０８を出力することになる。また、データ線駆動回路１１６がＮ個の場合は、１番目のデータ線駆動回路１１６−１へＤ１、２番目のデータ線駆動回路１１６−２へＤ７、３番目のデータ線駆動回路１１６−２へＤ１３、・・
・Ｎ番目のデータ線駆動回路１１６−ＮへＤ（６Ｎ−５）の順序で出力してもよい。ここで、Ｄ１〜Ｄ６は、データ線駆動回路１１６−１が、１水平期間中に液晶表示パネル１０１へ出力する表示データ群、即ち液晶表示パネル１０１へ同時に（まとめて）出力する表示データ群である。

図２はタイミングコントロール回路１０４の詳細な構成を示す図である。２００は外部システム２００から表示データ１０２と制御信号１０３と設定信号１０５を入力するインターフェイス、２０１はタイミング調整回路、２０２−１、２０１−２は表示データのビット数選択回路、２０３はデータのビット数を変換するためのルックアップテーブルである。タイミング調整回路２０１は制御信号１０３と設定信号１０５に基づき、タイミングコントロール回路１０４の内部動作の基準となるタイミング信号２０４、メモリアクセスタイミングを規定するメモリ制御信号２０５−１、２０５−２、内部基準クロック２０６を生成する。２０７は１０ビットからなる表示データであり、外部システム１００から入力される表示データ１０２が１画素８ビットである場合、ビット数選択回路２０１−１、２０１−２によってルックアップテーブル２０３を介する系を選択することで８ビットの表示データを１０ビットの表示データに変換し、表示データ１０２が１０ビットである場合はルックアップテーブル２０３を介しない系を選択することでスルーした表示データとなり、これをメモリ制御信号２０５−１、２０５−２に基づきラインメモリ１０６−１、１０６−２に書き込む。２０８はラインメモリ１０６−１、１０６−２から読み出された表示データである。２０９はＰＬＬ回路であり、内部基準クロック２０６を逓倍化し、基準クロック２１０を生成する。２１１は表示データタイミング調整回路であり、タイミング信号２０４、表示データ２０８、基準クロック２１０に基づき表示データ１０８を生成する。２１２はデータ線駆動回路タイミング調整回路であり、タイミング信号２０４、基準クロック２１０に基づきデータ線駆動回路１１６−１、１１６−２の動作に必要な同期クロック１０９、交流化信号１１０、出力信号１１１を生成する。２１３は走査線駆動回路タイミング調整回路であり、タイミング信号２０４、基準クロック２１０に基づき走査線駆動回路１１５の動作に必要な走査線駆動制御信号１０７を生成する。

図３はデータ線駆動回路１１６−１の詳細な構成を示す図であり、図１において同等の機能を有するブロックは同じ符号を記している。３０１−ｉ（ｉ＝１，２）は第一のラッチ回路、３０２−ｉは第一のラッチ信号、３０３は階調電圧の極性を決定する交流化信号、３０４−ｉは表示データであり、第一のラッチ回路３０１−ｉは１０ビットからなる表示データ１０８と交流化信号３０３を第一のラッチ信号３０２−ｉでラッチし、１１ビットからなる表示データ３０４−ｉを生成する。３０５−ｉは第二のラッチ回路、３０６は第二のラッチ信号、３０７−ｉは表示データであり、第二のラッチ回路３０５−ｉは表示データ３０４−ｉを第二のラッチ信号３０６でラッチし、表示データ３０７−ｉを得る。３０８−ｉはＤＡ変換回路、３０９−ｉは出力電圧であり、ＤＡ変換回路３０８−ｉは分圧回路１１９によって１８レベルの階調基準電圧１１４を分圧して生成された２０４８レベルの階調電圧１１９から表示データ３０７−ｉに基づき１レベルの電圧レベルを選択し、出力電圧３０９−ｉとして出力する。ここで、第一のラッチ回路３０１−１、第二のラッチ回路３０５−１、ＤＡ変換回路３０８−１は図１で示した変換ブロック１２１−１を構成し、同様に第一のラッチ回路３０１−２、第二のラッチ回路３０５−２、ＤＡ変換回路３０８−２は変換ブロック１２１−２を構成する。３１０−ｊ（ｊ＝１〜６）はサンプルホールド回路、３１１−ｋ（ｋ＝１，２，３）はサンプルホールド回路３１０−ｊの制御信号群、３１２−ｊは各々サンプルホールド回路３１０−ｊから出力される出力電圧である。図に示すように、サンプルホールド回路３１０−１と３１０−４に対して制御信号群３１１−１が入力し、サンプルホールド回路３１０−２と３１０−５に対して制御信号群３１１−２が入力し、サンプルホールド回路３１０−３と３１０−６に対して制御信号群３１１−３が入力する。サンプルホールド回路３１０−ｊは各々制御信号群３１０−ｋに基づき、出力電圧３０９−１、３０９−２のサンプリング及びホールド動作を行うことによって、適切なタイミング（例えば、１水平走査周期のタイミング）で出力電圧３１２−ｊ（階調電圧）を出力する。３１３は出力端子と対応した６個からなる出力スイッチ群、３１４は出力スイッチ群のオン状態、オフ状態を決定する制御信号である。尚、データ線駆動回路１１６−２は図３において入力イネーブル信号１１７−１を１１７−２としたものであり、データ線駆動回路１１６−２における出力イネーブル信号はスレーブとなるデータ線駆動回路がないために意味をなさない。

図４はサンプルホールド回路３１０−ｊ（ｊ＝１〜６）の構成を示す図であり、図３で示したサンプルホールド回路３１０−１〜３１０−６は何れも本図と同等の機能を有する。

４０１はバッファアンプ、４０２−１、４０２−２はサンプリング信号、４０３−１、４０３−２は各々サンプリング信号４０２−１、４０２−２によってオン、オフ動作を行うスイッチ回路、４０４−１、４０４−２は保持容量、４０５−１、４０５−２はホールド信号、４０６−１、４０６−２は各々ホールド信号４０５−１、４０５−２によってオン、オフ動作を行うスイッチ回路、４０７は出力バッファである。尚、サンプリング信号４０２−１、４０２−２及びホールド信号４０５−１、４０５−２は制御信号群３１１−ｊの構成要素である。

図５はタイミングコントロール回路１０４の動作を示すタイミング図である。

図６はデータ線駆動回路１１６−１、１１６−２の動作を示すタイミング図である。

以上の図面に基づき、各回路の動作について説明する。

本実施例における液晶表示パネル１０１は１２×３画素のマトリックス構造を有するため、液晶表示パネル１０１のＹ１、Ｙ２、・・・、Ｙ１２に対応した１ライン１２画素分の表示データ１０２がＤ１、Ｄ２、・・・、Ｄ１２と順次転送されてくる。この入力表示データ１０２はタイミングコントロール回路１０４においてラインメモリ１０５−１、１０５−２を介することによって、図１（Ｂ）に示すように、Ｄ１、Ｄ４、Ｄ７、Ｄ１０、Ｄ２、Ｄ５、Ｄ８、Ｄ１１、Ｄ３、Ｄ６、Ｄ９、Ｄ１２とデータの並び替えが行われた後、表示データ１０８として出力される。

この動作を図２、図５を用いて詳細に説明する。タイミングコントロール回路１０４に入力される表示データ１０２は、外部システム１００からの入力信号（表示データ１０２）が８ビットである場合、ルックアップテーブル２０３によって、８ビットのデータを補間伸張することで液晶表示パネル１０１の特性に応じた１画素１０ビットからなる変換した表示データ２０７を得る。入力信号が１０ビットである場合、ルックアップテーブル２０３を介さず直接ラインメモリ１０５−１、１０５−２に転送する。

尚、γ補正を行う場合等は必要に応じて１０ビットから１０ビットのデータに変換してもよい。入力信号のビット数が８ビットであるか１０ビットでるかは、ビット選択回路２０２−１、２０２−２が判断してもよいし、外部システム１００が判断しビット選択回路２０２−１、２０２−２を制御してもよい。γ補正とは、γ特性（電圧−階調特性）の振幅や傾きを調整することをいう。

このようにして得られた表示データ２０７は、制御信号１０３に基づきタイミング調整回路２０１で生成されたメモリ制御信号２０５−１、２０５−２に基づき、ラインメモリ１０６−１、１０６−２の何れか一方に書きこまれると共に、書き込みの行われていない他方のラインメモリから表示データ２０８として読み出される。このときの書き込み及び読み出しは、図５に示すように１水平走査期間を単位として行われ、例えばラインメモリ１０５−１にＤ１、Ｄ２、Ｄ３・・・、Ｄ１２と順次書き込みを行っている場合、他方のラインメモリ１０５−２からは１ライン前の表示データ上述したようにＤ１、Ｄ４、Ｄ７、Ｄ１０、・・・、Ｄ９、Ｄ１２と読み出される。次の水平走査期間では、先に読み出しの行われたラインメモリ１０５−２にＤ１、Ｄ２、Ｄ３・・・、Ｄ１２とデータが書きこまれると共に、１水平走査期間前に書き込みの行われたラインメモリ１０５−１から、１０５−２からの読み出し順番と同じく、Ｄ１、Ｄ４、Ｄ７、Ｄ１０、・・・、Ｄ９、Ｄ１２と読み出される。

読み出された表示データ２０７は、表示データタイミング調整回路２１１によって、図５に示す表示データの網掛けした無効表示データ領域にリセット信号ＲＳＴを設定する。リセット信号ＲＳＴは特定のパターンを有し、データ線駆動回路１１６−１、１１６−２は、出力信号１１１が立ち上がってからこの信号パターンを検出すると、内部回路のリセットを行う。

同時に、データ線駆動回路１１６−１、１１６−２の制御信号である表示データと同期した同期クロック１０９、液晶表示パネル１０１に対する階調電圧の正極性、負極性を決定する交流化信号１１０、及び液晶表示パネル１０１に対する階調電圧の出力タイミングを決定する出力信号１１１をデータ線駆動回路タイミング調整回路２１２で生成し、走査線駆動回路１１５を制御するための走査駆動回路制御信号１０７を走査駆動回路タイミング調整回路２１３で生成する。尚、ＰＬＬ回路２０９は内部基準クロック２０６を逓倍化することで、表示データのデータバス本数を削減すると共に、表示データと同期クロックの高速転送を実現するために設けているが勿論無くても良い。このようにして生成されたリセット信号を含む表示データ１０８、同期クロック１０９、交流化信号１１０、出力信号１１１はデータ線駆動回路１１６−１、１１６−２に対してマルチドロップ形式のバス構成を介して転送される。同時に、走査線駆動回路制御信号１０７は走査線駆動回路１１５に転送される。走査線駆動回路１１５の動作は従来例と同様でありここでは詳しく記述しない。

以上のように並び替えの行われた表示データに基づくデータ線駆動回路１１６−１、１１６−２の動作を図３、４、６を用いて説明する。

データ線駆動回路１１６−１、１１６−２は共に等しい回路を有し、表示データ１０８、同期クロック１０９、出力信号１１１、及び入力イネーブル信号１１７−１、１１７−２に基づき表示データの取り込みを開始する。具体的には、データ線駆動回路１１６−１、１１６−２は出力信号１１０がハイレベルとなった状態で表示データ１０８におけるＲＳＴ信号を検出するとタイミング調整回路１１８のリセット動作を行った後、その内部に有する同期クロックを計数するカウンタによって計数を開始する。ここで、データ線駆動回路１１６−１は入力イネーブル信号１１７−１が常にハイレベルであるためマスター状態にあるデータ線駆動回路となり、ＲＳＴ信号を検出してから規定のクロック後に表示データの取り込みを開始すべく、上述したカウンタの計数値に基づき第一のラッチ信号３０２−１、３０２−２を生成する。これに対してデータ線駆動回路１１６−２は入力イネーブル信号１１７−２を介してデータ線駆動回路１１６−１のスレーブ状態であるため、この段階ではラッチ信号の生成を行わない。

第一のラッチ信号３０２−１と３０２−２は表示データ１画素分の位相がずれた信号であり、データ線駆動回路１１６−１における第一のラッチ回路３０１−１は第一のラッチ信号３０２−１に基づき表示データＤ１を、次のクロックで第一のラッチ回路３０１−２が第一のラッチ信号３０２−２に基づき表示データＤ４を、階調電圧の極性を決定する交流化信号３０３と共にラッチし、表示データ１０ビット、交流化信号１ビットの計１１ビットからなる表示データ３０４−１及び３０４−２を生成する。尚、一般的に交流化信号３０３は少なくとも１水平走査期間において一定であるため、階調電圧を決定するまでのどのタイミングで反映させても良い。

同時にデータ線駆動回路１１６−１内のタイミング制御回路１１８はカウンタの計数値に基づき入力イネーブル信号１１７−２を生成する。入力イネーブル信号１１７−２はデータ線駆動回路１１６−２における表示データ取り込み開始を指示する信号である。

本実施例では１２１−１、１２１−２の２画素分の変換ブロックで構成されているため、一回のイネーブル信号で２画素分の表示データを取り込む。従って図６に示すように、１水平走査期間においてデータ線駆動回路１１６−２に対応した最初の表示データであるＤ７が転送されてくる前に入力イネーブル信号１１７−２がハイレベルとなるように出力する。データ線駆動回路１１６−２はこの入力イネーブル信号１１７−２に基づき、１１６−１と同様にＤ７、Ｄ１０の表示データを各々データ線駆動回路１１６−２における第一のラッチ回路３０１−１、３０１−２で取り込む。

このようにしてデータ線駆動回路１１６−１に取りこまれたＤ１、Ｄ４、及びデータ線駆動回路１１６−２に取りこまれたＤ７、Ｄ１０は、次に第二のラッチ信号３０６に基づき第二のラッチ回路３０５−１、３０５−２にラッチされ、１１ビットからなる表示データ３０７−１、３０７−２を得る。同時に１８レベルからなる階調基準電圧１１４は分圧回路１１９によって分圧されることで、正極性１０２４レベル、負極性１０２４レベルの計２０４８レベルからなる階調電圧１２０を得る。このようにして得られた階調電圧１２０はＤＡ変換回路３０８−１、３０８−２に入力される。ＤＡ変換回路３０８−１、３０８−２は各々１１ビットの表示データ３０７−１、３０７−２に基づき２０４８レベルの階調電圧１２０から１レベルの電圧を選択し、出力電圧３０９−１、３０９−２を生成する。

以上の動作によって表示データＤ１、Ｄ４、Ｄ７、Ｄ１０に基づきデジタルデータからアナログ電圧への変換がなされ、変換された電圧が各々データ線駆動回路１１６−１、２の出力電圧３０９−１、３０９−２として生成される。
次に表示データがＤ２、Ｄ５、Ｄ８、Ｄ１１と転送されてくるが、各回路が時系列に動作することによって、タイミング制御回路１１８の内部カウンタに基づきデータの取り込みが行われ、Ｄ１、Ｄ４とＤ７、Ｄ１０と同様にＤ２、Ｄ５とＤ８、Ｄ１１が各々データ線駆動回路１１６−１、１１６−２に取りこまれる。即ち、データ線駆動回路１１６−１の内部カウンタの計数値が１、２のときに表示データＤ１、Ｄ２の取り込みを行うとした場合、次に計数値が５、６となったとき、夫々表示データＤ２、Ｄ５を取り込み、ＤＡ変換回路３０８−１、３０８−２を介して出力電圧３０９−１、３０９−２を生成する。これに対してデータ線駆動回路は入力イネーブル信号１１７−２に基づき、Ｄ８、Ｄ１１を取り込み、出力電圧へと変換する。
次に転送されてくる表示データＤ３、Ｄ６、Ｄ９、Ｄ１２も同様である。従って、データ線駆動回路１１６−１における出力電圧３０９−１は１水平走査期間においてＤ１、Ｄ２、Ｄ３に基づく電圧となり、出力電圧３０９−２はＤ４、Ｄ５、Ｄ６に基づく電圧となる。更にデータ線駆動回路１１６−２における出力電圧３０９−１は１水平走査期間においてＤ７、Ｄ８、Ｄ９に基づく電圧となり、出力電圧３０９−２はＤ１０、Ｄ１１、Ｄ１２に基づく電圧となる。以下、Ｄｘ（ｘ＝１〜１２）に基づき決定した図６に示すように電圧レベルをＶｘと記す。
このようにして生成された出力電圧Ｖｘは各々サンプルホールド回路３１０−ｊにおいて電圧レベルの保持動作が行われる。この動作について次に説明する。各サンプルホールド回路３１０−ｊに入力される出力電圧Ｖｘは図４に示すサンプリング信号４０２−１若しくはサンプリング信号４０２−２に基づきスイッチ回路４０３−１、４０３−２を介して保持容量４０４−１若しくは４０４−２の何れか一方に書き込まれる。書きこまれる電圧は図６に示すように２行分の水平走査期間を１周期とし、保持容量４０４−１と４０４−２に対して１水平走査期間毎に交互に書きこまれる。例えば図６において（３）で示した部分に相当する走査期間においては、データ線駆動回路１１６−１内において、最初にアナログ電圧に変換される出力電圧Ｖ１（３）とＶ４（３）が各々サンプルホールド回路３１０−１と３１０−４の保持容量４０４−１に書きこまれる。次に出力電圧３０９−１、３０９−２の電圧レベルがＶ１（３）、Ｖ４（３）からＶ２（３）、Ｖ５（３）に変化する前のタイミングでスイッチ回路４０３−１を開状態とし、書き込み動作を保持動作とする。電圧レベルがＶ２（３）、Ｖ５（３）に変化するとサンプルホールド回路３１０−２と３１０−５におけるスイッチ回路４０３−１を開状態から閉状態とすることで、各々に対応した保持容量４０４−１に書きこまれる。電圧レベルがＶ２（３）、Ｖ５（３）からＶ３（３）、Ｖ６（３）に変化する場合も同様の動作を行う。以上の動作によってサンプルホールド回路３１０−２〜３１０−６内の保持容量４０４−１に対して出力電圧Ｖ１（３）〜Ｖ６（３）の書き込み・保持動作が行われる。次の水平走査期間においては、サンプルホールド回路３１０−２〜３１０−６内の保持容量４０４−２に対しては、出力電圧Ｖ１（４）〜Ｖ６（４）の書き込み・保持動作が行われる。
１行分全ての表示データが転送されることによってデータ線駆動回路１１６−１、１１６−２全ての保持容量４０４−１に対して書き込みが行われると、スイッチ回路４０３−１は開いた状態でサンプルホールド回路３１０−ｊ全てのスイッチ回路４０６−１を同時に開くことで、保持された電圧レベルの読み出しを行い、これを出力バッファ４０７を介して電流増幅を行った後、出力信号１１１に基づき決定される制御信号３１４によって出力スイッチ群の開閉を行うことで、Ｖ１（３）〜Ｖ６（３）の電圧レベルを液晶表示パネル１０１に出力する。液晶表示パネル１０１は各走査期間においてデータ線駆動回路１１６−１、１１６−２から出力される電圧に基づき階調表示をおこなうことで表示を実現する。
以上で示したように本実施形態によれば、従来のデータ線駆動回路においては出力端子毎に必要であった、即ち本実施例に従えば１２回路ずつ必要であった、第一のラッチ回路、第二のラッチ回路、及びＤＡ変換回路が２回路ですみ、回路規模を大幅に削減することができる。それに代わり出力端子数分のサンプルホールド回路が必要であるものの、増加する回路はアナログデータを保持する回路であるため、表示データのビット数が増加した場合、総合的なチップサイズを削減することが可能となる。
更に本実施例では複数のデータ線駆動回路を１つの回路の如くみなし、データ線駆動回路単位ではなく変換ブロック単位での表示データ転送を行う。即ち、変換ブロック１２１−１にＤ１を入力し、その後、変換ブロック１２１−２にＤ４を入力し、その後、変換ブロック１２１−１にＤ２を入力し、その後、変換ブロック１２１−２にＤ５を入力し、その後。変換ブロック１２１−１にＤ３を入力し、その後、変換ブロック１２１−２にＤ６を入力する。これによって、データ線駆動回路に係るバス構成を従来と同等のマルチドロップ形式とすることができるため、データ線駆動回路を基板設計に従来の資産を生かすことが可能となる。更に表示データバスと同期クロックバスを同一のバス形式で設計できるため、チップ毎の表示データと同期クロックの遅延の影響を無視することができるため、より高速な表示データの転送を実現できる。
ここで、１個のデータ線駆動回路内における変換ブロックの個数はサンプルホールド回路が出力電圧をサンプリング
する期間によって規定され、１回のサンプリングに有する期間を長く確保できればＤＡ変換回路を含む変換ブロック１２１の個数を削減できる。本実施に示すように、従来の如くチップ単位では無く変換ブロック１２１単位でのデータ転送を行うことによって、サンプルホールド期間を十分長く確保可能となり、これによってデータ線駆動回路の小チップ化を実現することが可能となる。サンプリング期間は１マイクロ秒程度確保できれば十分であり、これを実際の液晶表示パネル１０１に当てはめると、例えばワイド表示のＴＶ用液晶ディスプレイに適した１３６６×ＲＧＢ×７６８の解像度を有する液晶表示パネルに４１４出力のデータ線駆動回路を１０個適用し、この表示データバス及び同期クロックバスを左右で分けたマルチドロップ形式のデータバス構成１水平走査期間２０マイクロ秒とし、データ線駆動回路１個当たりの変換ブロックを３６個とすれば、変換ブロック１個に対応した出力端子数は、１１若しくは１２出力となるため、サンプリング期間に２０÷１２＝１．６マイクロ秒を確保できる。同様に１２８０×ＲＧＢ×７６８の解像度を有する液晶表示パネルに３８４出力のデータ線駆動回路を１０個適用し、これを左右で分けたデータバス構成とした場合、データ線駆動回路１個当たりの変換ブロックを３２個とした場合も、サンプルホールド期間は１．６マイクロ秒となり、いずれにしても十分なサンプルホールド期間を確保することが可能となる。

次に実施形態１に加えて、階調基準電圧を変えることによって、より高画質な表示装置を提供する場合について図７〜図９を用いて説明する。
図７（Ａ）は実施形態２の構成を示す図であり、図１と比較して、７０１〜７０３が異なる。又、表示データは実施形態１と同じく１画素１０ビット、液晶表示パネル１０１はＲＧＢ３画素で１ドットを構成するものとし、列電極Ｙ１、Ｙ４、Ｙ７、Ｙ１０は表示色Ｒに対応し、Ｙ２、Ｙ５、Ｙ８、Ｙ１１は表示色Ｇに対応し、Ｙ３、Ｙ６、Ｙ９、Ｙ１２は表示色Ｂに対応するものとする。７０１はタイミングコントロール回路、７０２は階調基準電圧生成回路制御信号、７０３は階調基準電圧生成回路であり、７０４は階調基準電圧である。
図７（Ｂ）は表示データ１０２と１０８の転送順を示したものであり、結果的には図１と同様であるが、本実施例では１水平走査期間のうち表示色Ｒに対応したデータを初めに転送し、次に表示色Ｇに対応したデータを転送し、最後に表示色Ｂに対応したデータを転送している。
図８は階調基準電圧生成回路７０３の構成を示す図であり、８０１−Ｒ、８０１−Ｇ、８０１−Ｂは各々Ｒ、Ｇ、Ｂの表示色に対応した階調基準電圧を生成するための分圧回路、８０２−Ｒ、８０２−Ｇ、８０２−Ｂは各々分圧回路で分圧されたＲ、Ｇ、Ｂの各表示色に対応した階調基準電圧、８０３は階調基準電圧生成回路制御信号７０２に基づき、８０２−Ｒ、８０２−Ｇ、８０２−Ｂのうち一つの階調基準電圧を選択する選択回路であり、８０４は選択された階調基準電圧、８０５は階調基準電圧を電流増幅するアンプ回路、８０６は各々Ｒ、Ｇ、Ｂの表示色ごとにγ特性、つまり、階調番号に対する電圧値を設定するためのレジスタである。
図９は階調基準生成電圧生成回路７０３の動作を示すタイミング図である。
以上の図面に基づき、実施形態２の動作について説明する。
本実施形態におけるタイミングコントロール回路７０１は、図７（Ａ）で示すように実施形態１で示した信号の他、制御信号１０３に基づき階調基準電圧生成回路制御信号７０２を生成する。
階調基準電圧生成回路制御信号７０２は図９に示すように階調基準電圧生成回路７０３における階調基準電圧８０２−Ｒ、８０２−Ｇ、８０２−Ｂの切替に用いる２ビットからなる信号である。この階調基準電圧生成回路７０３の論理について説明する前に、階調基準電圧生成回路７０３の動作について説明する。
階調基準電圧生成回路７０３は図８に示す回路からなる。分圧回路８０１−Ｒ、８０１−Ｇ、８０１−Ｂは、それぞれ基準電圧１１２を分圧することによって各々１８レベルの電圧値からなる階調基準電圧８０２−Ｒ、８０２−Ｇ、８０２−Ｂを生成する。階調基準電圧８０２−Ｒ、８０２−Ｇ、８０２−Ｂはそれぞれ液晶表示パネル１０１の表示色Ｒ、表示色Ｇ、表示色Ｂのγ特性に対応した階調基準電圧であり、各電圧値は定電圧である。
ここで、８０２−Ｒの電圧値をＶＲ１７＞ＶＲ１６＞…＞ＶＲ０、８０２−Ｇの電圧値をＶＧ１７＞ＶＧ１６＞…＞ＶＧ０、８０２−Ｂの電圧値をＶＢ１７＞ＶＢ１６＞…＞ＶＢ０とする。生成された階調基準電圧８０２−Ｒ、８０２−Ｇ、８０２−Ｂは選択回路８０３において階調基準電圧生成回路制御信号７０２に基づき階調基準電圧８０４として選択される。この選択方法は、図６に示すように２ビットからなる階調基準電圧生成回路制御信号７０２が’’００’’の場合は、ＶＲ１７、ＶＧ１７、ＶＢ１７からＶＲ１７を選択し、ＶＲ１６、ＶＧ１６、ＶＢ１６からＶＲ１６を選択し、…、ＶＲ０、ＶＧ０、ＶＢ０からＶＲ０を選択し、’’０１’’の場合は、ＶＲ１７、ＶＧ１７、ＶＢ１７からＶＧ１７を選択し、ＶＲ１６、ＶＧ１６、ＶＢ１６からＶＧ１６を選択し、…、ＶＲ０、ＶＧ０、ＶＢ０からＶＧ０を選択し、’’１０’’の場合は、ＶＲ１７、ＶＧ１７、ＶＢ１７からＶＢ１７を選択し、ＶＲ１６、ＶＧ１６、ＶＢ１６からＶＢ１６を選択し、…、ＶＲ０、ＶＧ０、ＶＢ０からＶＢ０を選択する。このように選択された階調基準電圧８０４はアンプ回路８０５で増幅された後、階調基準電圧７０４としてデータ線駆動回路１１６−１、１１６−２に供給される。ここで、図１（Ｂ）で示すように、本実施形態では１水平走査期間に対し、データ線駆動回路におけるＤＡ変換回路３０８−１、３０８−２において、初めに液晶表示パネル１０１の表示色Ｒに対応したアナログ変換を行い、次に表示色Ｇに対応した変換を行い、最後に表示色Ｂに対応したアナログ変換をおこなう。従って、１水平走査期間では初めに表示色Ｒに対応したＤ１、Ｄ４、Ｄ７、Ｄ１０に対応した出力電圧をデータ線駆動回路１１６−１、１１６−２のサンプルホールド回路３１１−１と３１１−４に書きこんでいる期間では階調基準電圧７０３を表示色Ｒに対応した階調基準電圧８０２−Ｒとし、計４個のサンプルホールド回路への書き込みが完了した後に階調基準電圧７０３を８０２−Ｒから表示色Ｇに対応した階調基準電圧８０２−Ｇとする。次に表示色ＧであるＤ２、Ｄ５、Ｄ８、Ｄ１１に対応した出力電圧をデータ線駆動回路１１６−１、１１６−２のサンプルホールド回路３１１−２と３１１−５への書き込みが完了するまで階調基準電圧７０３を表示色Ｇに対応した階調基準電圧８０２−Ｇとし、書き込みが完了した後に階調基準電圧７０３を８０２−Ｇから表示色Ｂに対応した階調基準電圧８０２−Ｂとする。次に表示色ＢであるＤ３、Ｄ６、Ｄ９、Ｄ１２に対応した出力電圧をデータ線駆動回路１１６−１、１１６−２のサンプルホールド回路３１１−３と３１１−６への書き込みが完了するまで階調基準電圧７０３を階調基準電圧８０２−Ｂとし、書き込みが完了した後に後に階調基準電圧７０３を８０２−Ｂか
ら表示色Ｒに対応した階調基準電圧８０２−Ｒとする。階調基準電圧生成回路制御信号７０２はこのような切替が行われるようタイミングコントロール回路７０１で生成すればよく、これは入力される制御信号１０３に基づき容易に実現できる。
以上で示すように本実施形態に従えば、データ線駆動回路１１６−１，１１６−２に対して、表示色毎の階調基準電圧入力端子を設けたり、表示色毎の分圧回路をデータ線駆動回路内に設けたりする必要がないため、データ線駆動回路のチップサイズを増加させることなく、各表示色（ＲＧＢ）毎のγ補正を階調基準電圧に基づき設定することが可能となる。

次に、データ線駆動回路の出力数をより現実的な値とした場合の具体的な構成を図１０〜１２を用いて説明する。以下、機能的に実施形態１と重複する部分については本実施形態での説明を行わない。
図１０は本実施形態の構成を示す図である。本実施形態においては液晶表示パネル１０１の横方向の解像度を１２８０×３画素とし、その列電極は図中左側からＹ１、Ｙ２、・・・、Ｙ３８４０と数えるものとする。又、データ線駆動回路１個当たりの出力端子数を３８４出力とする。従って、データ線駆動回路は１１６−１〜１１６−１０で示す１０個を用いており、転送速度の速い表示データバス及び同期クロックバスは左右５個ずつペアとしたマルチドロップ構成、それと比較して転送速度の遅い交流化信号及び出力信号を左右共通バス形式としたマルチドロップでの転送とする。
１００１−１は図面左側５個のデータ線駆動回路１１６−１〜１１６−５（第１グループ）に対する表示データ及び同期クロックのデータバスであり、１００１−２は図面右側５個のデータ線駆動回路１１６−６〜１１６−１０（第２のグループ）に対する表示データ及び同期クロックのデータバスである。１００２は交流化信号及び出力信号のデータバスである。
図１１は３８４出力の出力端子を有するデータ線駆動回路１１６−１〜１１６−１０における出力回路１２２の構成を示す図であり、図３に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。
図１２は図１１と異なる出力回路１２２の構成を示す図であり、図１０と同じく図３に示したデータ線駆動回路と同等の機能を有するブロックには同一の符号で記している。
図１３（Ａ）は図１１に示す出力回路を有する場合の表示データ１００１−１と１００１−２の転送順を示すタイミング図であり、図１３（Ｂ）は図１２に示す出力回路を有する場合の表示データ１００１−１と１００１−２の転送順を示すタイミング図である。
以上の図面に基づき本実施形態の動作について説明する。
図１１で示した出力回路１２１は、３０８−１〜３０８−３２で示した３２個のＤＡ変換回路と、３１０−１〜３１０−３８４で示した３８４個のサンプルホールド回路で構成され、各サンプルホールド回路からスイッチ回路３１３を介して液晶パネルに接続する。この出力端子はサンプルホールド回路３１０−１の出力端子がＹ１に、３１０−２の出力端子がＹ２に、・・・、３１０−３８４の出力端子がＹ３８４に接続している。ＤＡ変換回路は３２個で構成されているため、図説しない第一のラッチ回路及び第二のラッチ回路も又３２個で構成されているものとする。
ＤＡ変換回路３０８−１〜３０８−３２とサンプルホールド回路３１０−１〜３１０−３８４間の接続形式は、ＤＡ変換回路３０８−１の出力端子がサンプルホールド回路３１０−１〜３１０−１２に接続し、３０８−２の出力端子がサンプルホールド回路３１０−１３〜３１０−２４に接続し、・・・、３０８−３２の出力端子が３１０−３７３〜３１０−３８４に接続している。
又、サンプルホールド回路の制御信号群３１１−１はサンプルホールド回路３１０−１、３１０−１３、３１０−２５、・・・３１０−３６１、３１０−３７３と対応し、３１１−２は３１０−２、３１０−１４、３１０−２６、・・・３１０−３６２、３１０−３７４と対応し、・・・、３１１−１２は３１０−１２、３１０−２４、３１０−３６、・・・３１０−３７２、３１０−３８４と添字が１２毎となる回路と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。
この構成における表示データの転送順は図１３（Ａ）に示すように、データ線駆動回路１１６−１〜１１６−５を有する図面左側の表示データバスに対しては１水平走査期間において、Ｄ１、Ｄ１３、Ｄ２５、・・・、Ｄ１９０９と、Ｄ１から１２画素毎の表示データを転送する。データ線駆動回路５個分のＤＡ変換回路の個数は５ラ３２＝１６０であるため、１６０画素分の表示データを転送すると、再度データ線駆動回路１１６−１に対応した表示データへと戻り、Ｄ２，Ｄ１４、・・・、Ｄ１９１０と再び１２画素毎に１６０画素分の表示データを転送する。これを１２回繰り返すことで１６０×１２＝１９２０画素分の表示データが転送され、データ線駆動回路１１６−１〜１１６−５の全ての列電極に対応した表示データの転送は完了することとなる。
同様に図面右側の表示データバスに対しては、Ｄ１９２１から１２画素毎の表示データを１６０画素分転送し、次にＤ１９２２から１２画素毎の表示データを１６０画素分転送し、・・・、これを１２階繰り返すことでデータ線駆動回路１１６−６〜１１６−１０の全ての列電極に対応した表示データの転送は完了することとなる。
又、図１２で示した出力回路１２１は、３０８−１〜３０８−３２で示した３２個のＤＡ変換回路と、３１０−１〜３１
０−３８４で示した３８４個のサンプルホールド回路で構成され、各サンプルホールド回路のからスイッチ回路３１３を介して液晶パネルに接続する出力端子はサンプルホールド回路３１０−１の出力端子がＹ１に、３１０−２の出力端子がＹ２に、・・・、３１０−３８４の出力端子がＹ３８４に接続している。
ＤＡ変換回路３０８−１〜３０８−３２とサンプルホールド回路３１０−１〜３１０−３８４間の接続形式は、ＤＡ変換回路３０８−１の出力端子が１２個のサンプルホールド回路３１０−１、３１０−３３、３１０−６５、・・・、３１０−３５３に接続し、３０８−２の出力端子が３１０−２、３１０−３４、３１０−６６、・・・、３１０−３５４に接続し、・・・、３０８−３２の出力端子が３１０−３２、３１０−６４、３１０−９６、・・・、３１０−３８４に接続している。
又、サンプルホールド回路の制御信号群３１１−１はサンプルホールド回路３１０−１〜３１０−３２と対応し、３１１−２は３１０−３３〜３１０−６４と対応し、・・・、３１１−１２は３１０−３５３〜３１０−３８４と対応し、それぞれ対応したサンプルホールド回路は同時に動作することとなる。
この構成における表示データの転送順は図１３（Ｂ）に示すように、データ線駆動回路１１６−１〜１１６−５を有する図面左側の表示データバスに対しては１水平走査期間において、データ線駆動回路１１６−１のＹ１〜Ｙ３２に対応した３２画素分の表示データＤ１〜Ｄ３２を転送し、次に１１６−２のＹ１〜Ｙ３２に対応したＤ３８５〜Ｄ４１６を転送し、次に１１６−３のＹ１〜Ｙ３２に対応したＤ７６９〜Ｄ８００を転送し、・・・、次に１１６−５のＹ１〜Ｙ３２に対応したＤ１５３７〜Ｄ１５６８を転送する。このようにしてデータ線駆動回路１１６−１〜１１６−５に対応した１６０画素分の表示データを転送すると、再度データ線駆動回路１１６−１のＹ３３〜Ｙ６４に対応した表示データＤ３３〜Ｄ６４を転送し、次に１１６−２のＹ３３〜Ｙ６４に対応した表示データＤ４１７〜Ｄ４４８を転送し、・・・、これを繰り返すことで１９２０画素分の表示データを転送する。同様に図面右側の表示データバスに対しても図面左側の転送順番と１９２０画素分ずれた表示データを同様に転送する。
以上のようにデータ線駆動回路内におけるＤＡ変換回路、サンプルホールド回路、サンプルホールド回路制御信号の接続関係に応じたパターンで表示データを転送することで、サンプルホールド回路を用いたデータ線駆動回路においてマルチドロップ形式の表示データバスを実現することが可能となる。
本発明の実施形態によれば、表示データをデータ線駆動回路内部の変換ブロックを単位とした転送を行うことで、ビット数が多い場合でもチップ面積が小さいデータ線駆動回路を用いたマルチドロップ形式の表示データバスを実現することが可能となる。更に、各データ線駆動回路への１ライン分の表示データを各色毎に転送可能することによって、各色毎の纉チ性をアナログ電圧を用いて替えることが可能となる。

１００…外部システム（Ｐｃ）、１０１…液晶表示パネル、１０２…表示データ、１０３…制御信号、１０４…タイミングコントロール回路、１０５…タイミングコントロール回路１０４の設定信号、１０６−１、１０６−２…ラインメモリ、１０７…走査線駆動回路制御信号、１０８…表示データ、１０９…同期クロック、１１０…交流化信号、１１１…出力信号、１１２…基準電圧、１１３…階調基準電圧生成回路、１１４…階調基準電圧、１１５…走査線駆動回路、１１６−１、１１６−２…データ線駆動回路、１１７−１…データ線駆動回路１１６−１の入力イネーブル信号、１１７−２…データ線駆動回路、１１６−２の入力イネーブル信号、１１８…タイミング制御回路、１１９…分圧回路、１２０…階調電圧、１２１−１、１２１−２…変換ブロック、１２２…出力回路、２００…インターフェイス、２０１…タイミング調整回路、２０２−１、２０２−２…ビット数選択回路、２０３…ルックアップテーブル、２０４…タイミング信号、２０５−１、２０５−２…メモリ制御信号、２０６…内部基準クロック、２０７…表示データ、２０８…表示データ、２０９…ＰＬＬ回路、２１０…基準クロック、２１１…表示データタイミング調整回路、２１２…データ線駆動回路タイミング調整回路、２１３…走査線駆動回路タイミング調整回路、３０１−１、３０１−２…第一のラッチ回路、３０２−１、３０２−２…第一のラッチ信号、３０３…交流化信号、３０４−１、３０４−２…表示データ、３０５−１、３０５−２…第二のラッチ回路、３０６−１、３０６−２…第二のラッチ信号、３０７−１、３０７−２…表示データ、３０８−１、３０８−２…ＤＡ変換回路、３０９−１、３０９−２…出力電圧、３１０−１〜３１０−６…サンプルホールド回路、３１１−１〜３１１−３…サンプルホールド回路の制御信号群、３１２−１〜３１２−１２…出力電圧、３１３…出力スイッチ群、３１４…制御信号、４０１…バッファアンプ、４０２−１、４０２−２…サンプリング信号、４０３−１、４０３−２…スイッチ回路、４０４−１、４０４−２…保持容量、４０５−１、４０５−２…ホールド信号、４０６−１、４０６−２…スイッチ回路、４０７…出力バッファ、７０１…タイミングコントロール回路、７０２…階調基準電圧生成回路制御信号、７０３…階調基準電圧生成回路、７０４…階調基準電圧、８０１−Ｒ…表示色Ｒに対応した分圧回路、８０１−Ｇ…表示色Ｇに対応した分圧回路、８０１−Ｂ…表示色Ｂに対応した分圧回路、８０２−Ｒ…表示色Ｒに対応した階調基準電圧、８０２−Ｇ…表示色Ｇに対応した階調基準電圧、８０２−Ｂ…表示色Ｂに対応した階調基準電圧、８０３…選択回路、８０４…階調基準電圧、８０５…アンプ回路、８０６…レジスタ。

Claims (14)

1. 表示データに応じた階調電圧を表示パネルの画素へ印加する複数の表示駆動回路へ前記表示データを出力するための表示制御回路であって、
   前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信する入力回路と、
   前記表示データの順序を、各表示駆動回路が担当するＭ画素分（１＜Ｍ＜１ライン分の画素数、Ｍは整数）の表示データのうちＮ画素分（１≦Ｎ＜Ｍ、Ｎは整数）の表示データごとの順序に変更する制御回路と、
   変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力する出力回路と、を備え、
   前記複数の表示駆動回路は各々Ｎ個の階調電圧Ｄ／Ａ変換ブロックとＭ個のサンプルホールド回路を有し、
   前記階調電圧Ｄ／Ａ変換ブロックは各々１個のＤ／Ａ変換回路を有し、
   前記Ｄ／Ａ変換回路からの出力は前記サンプルホールド回路に送られて保持され、
   前記サンプルホールド回路は１個の前記Ｄ／Ａ変換回路に対してＭ／Ｎ個存在し、
   前記変更後の順序は、前記Ｎ画素分の表示データごとに前記Ｎ個の階調電圧Ｄ／Ａ変換ブロックが担当する表示データになる順序である、
   表示制御回路。
2. 前記表示パネルの画素の１又は複数ライン分の表示データを記憶するメモリを備え、
   前記制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを前記メモリに書き込み、前記変更後の順序で前記表示データを前記メモリから読み出す請求項１に記載の表示制御回路。
3. 前記入力回路からの前記表示データのビット数を変換し、変換後の前記表示データを前記メモリへ出力する変換回路を備えた請求項２に記載の表示制御回路。
4. 前記表示パネルの画素は、Ｒを表示する画素、Ｂを表示する画素、Ｇを表示する画素を備え、
   前記Ｎ画素分の表示データは、Ｒごと又はＧごと又はＢごとの表示データである請求項１に記載の表示制御回路。
5. 前記出力回路は、複数の表示駆動回路に共通のバスを介して、前記表示データを前記複数の表示駆動回路へ出力する請求項１に記載の表示制御回路。
6. 前記複数の表示駆動回路は、複数のグループに分割されており、
   前記制御回路は、前記グループごとに前記表示データの順序を変更し、
   前記出力回路は、前記グループごとに共通のバスを介して、前記グループ間で併行して前記表示データを前記グループごとの表示駆動回路に出力する請求項１に記載の表示制御回路。
7. 前記制御回路は、前記表示パネルの画素の１ラインごとに、前記表示データの順序を変更する請求項１に記載の表示制御回路。
8. 表示データに応じた階調電圧を表示パネルの画素に印加する表示駆動回路であって、
   表示制御回路から前記表示データを入力する入力回路と、
   デジタルの前記表示データをアナログの前記階調電圧へ変換するＮ個の変換回路と、
   Ｍ個のサンプルホールド回路と、
   前記階調電圧を、前記画素へ印加する出力回路と、を備え、
   前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、複数の表示駆動回路の各々が担当するＭ画素分（１＜Ｍ＜１ライン分の画素数、Ｍは整数）の表示データのうちＮ画素分（１≦Ｎ＜Ｍ、Ｎは整数）の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記複数の表示駆動回路へ出力し、
   前記変更後の順序は、前記Ｎ画素分の表示データごとに前記Ｎ個の変換回路が担当する表示データになる順序であり、
   前記変換回路からの出力は前記サンプルホールド回路に送られて保持され、
   前記サンプルホールド回路は１個の前記変換回路に対してＭ／Ｎ個存在する、
   表示駆動回路。
9. 前記変換回路を複数個備え、
   前記入力回路は、前記Ｎ画素分の表示データを前記複数の変換回路へ順に出力する請求項８に記載の表示駆動回路。
10. 表示データに応じた階調電圧を表示パネルの画素にライン単位で印加する複数の表示駆動回路と、前記表示駆動回路へ前記表示データを出力する表示制御回路とを備え、
    前記複数の表示駆動回路は各々Ｎ個の階調電圧Ｄ／Ａ変換ブロックとＭ個のサンプルホールド回路を有し、
    前記階調電圧Ｄ／Ａ変換ブロックは各々１個のＤ／Ａ変換回路を有し、
    前記Ｄ／Ａ変換回路からの出力は前記サンプルホールド回路に送られて保持され、
    前記サンプルホールド回路は１個の前記Ｄ／Ａ変換回路に対してＭ／Ｎ個存在し、
    前記表示制御回路は、前記表示パネルの画素のライン方向の配列順序に従った順序で前記表示データを受信し、前記表示データの順序を、各表示駆動回路が担当するＭ画素分（１＜Ｍ＜１ライン分の画素数、Ｍは整数）の表示データのうちＮ画素分（１≦Ｎ＜Ｍ、Ｎは整数）の表示データごとの順序に変更し、変更後の順序に従って前記表示データを前記各表示駆動回路へ出力し、
    前記変更後の順序は、前記Ｎ画素分の表示データごとにＮ個の階調電圧Ｄ／Ａ変換ブロックが担当する表示データになる順序である、
    表示回路。
11. 前記表示駆動回路は、前記Ｎ画素分の表示データを入力した場合に、他の表示駆動回路が表示データの入力を開始するためのイネーブル信号を前記他の表示駆動回路へ出力する請求項１０に記載の表示回路。
12. 前記Ｎ画素分の表示データは、Ｒごと又はＧごと又はＢごとの表示データであり、
    前記表示駆動回路は、前記Ｎ画素分の表示データごとに、デジタルの前記表示データをアナログの前記階調電圧へ変換する請求項１０に記載の表示回路。
13. 前記表示駆動回路が複数の階調電圧を生成するための基準となる基準電圧をＲごと又はＧごと又はＢごとに生成する基準電圧生成回路を備えた請求項１２に記載の表示回路。
14. 前記基準電圧生成回路に対し、Ｒごと又はＧごと又はＢごとにγ特性を設定するためのレジスタを備えた請求項１３に記載の表示回路。

Images