[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5272727B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5272727B2
JP5272727B2 JP2008514392A JP2008514392A JP5272727B2 JP 5272727 B2 JP5272727 B2 JP 5272727B2 JP 2008514392 A JP2008514392 A JP 2008514392A JP 2008514392 A JP2008514392 A JP 2008514392A JP 5272727 B2 JP5272727 B2 JP 5272727B2
Authority
JP
Japan
Prior art keywords
semiconductor device
layer
electron supply
cap layer
supply layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008514392A
Other languages
English (en)
Other versions
JPWO2007129471A1 (ja
Inventor
康宏 岡本
裕二 安藤
隆 井上
達峰 中山
広信 宮本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2008514392A priority Critical patent/JP5272727B2/ja
Publication of JPWO2007129471A1 publication Critical patent/JPWO2007129471A1/ja
Application granted granted Critical
Publication of JP5272727B2 publication Critical patent/JP5272727B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、ＩＩＩ族窒化物半導体層とこの半導体層にオーミック接触するオーミック電極とを備える半導体装置に関するものである。
図９（ａ）は、特許文献１に記載されている従来技術によるヘテロ接合電界効果トランジスタ（以下、ＨＪＦＥＴという）の概略構成を示す断面図である。基板１００上には、ＧａＮチャネル層１０２およびＡｌＧａＮ電子供給層１０３が順次形成されている。電子供給層１０３は、ＧａＮチャネル層１０２と格子整合せず、表面の影響を回避するのに充分な厚さに成長できない。そのため、電子供給層１０３の上面を、ＧａＮチャネル層１０２と格子整合するｎ型ＩｎＡｌＧａＮキャップ層１０４で覆っている。
キャップ層１０４に設けられた凹部には、電子供給層１０３に接するようにゲート電極１０５が形成されている。キャップ層１０４の上には、ソース電極１０６およびドレイン電極１０７が形成されている。この構造において、ｎ型ＩｎＡｌＧａＮキャップ層１０４のＩｎＡｌＮ組成を、電子供給層１０３のＡｌＮ組成の１．５倍以上とすることで、キャップ層１０４中の分極電荷を電子供給層１０３中の分極電荷以上とすることができる。その結果、キャップ層１０４と電子供給層１０３の間のポテンシャルバリアを低減し、オーミック抵抗を下げることができる。
図９（ｂ）は、図９（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示す。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。電極と接触している半導体界面には空乏層が広がり、電子に対するポテンシャルバリアが生成される。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、非特許文献１が挙げられる。
特開２００２−２８９８３７号公報 アンバシャー（Ａｍｂａｃｈｅｒ）他、ジャーナル・オブ・フィジックス（Ｊ．Ｐｈｙｓ．：Ｃｏｎｄｅｎｓｅ．Ｍａｔｔｅｒ）第１４巻、第３３９９頁
上述した従来の半導体装置においては、ＩｎＡｌＧａＮ層をキャップ層に用いることにより、ＧａＮ層をキャップ層に用いた場合よりもキャップ層と電子供給層との間のポテンシャルバリアを抑制できる。しかしながら、その一方で、オーミック電極とキャップ層との間のポテンシャル障壁が高くなるため、コンタクト抵抗を充分に低減できない。
本発明による半導体装置は、チャネル層と、上記チャネル層上に設けられた電子供給層と、上記電子供給層上に設けられ、上記チャネル層に格子整合するキャップ層と、上記キャップ層上に設けられたオーミック電極と、を備え、上記キャップ層は、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有し、当該キャップ層のｚは、上記電子供給層から遠ざかるにつれて単調に減少することを特徴とする。
この半導体装置においては、キャップ層がチャネル層に格子整合している。また、キャップ層の組成中のｚの値が、電子供給層から遠ざかるにつれて減少、換言すれば電子供給層側からオーミック電極側に向かって減少している。オーミック接触がなされるキャップ層をこのような構成とすることにより、後述するように、オーミック電極とキャップ層との間のポテンシャル障壁を低減でき、それによりコンタクト抵抗を充分に低減させることができる。
なお、キャップ層のｚは、一定の勾配で減少する必要はない。例えば、当該ｚは、勾配を変えながら減少してもよいし、段階的に減少してもよい。
本発明によれば、充分に低いコンタクト抵抗を有する半導体装置が実現される。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
（ａ）は、本発明による半導体装置の第１実施形態を示す断面図である。（ｂ）は、（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 （ａ）は、本発明による半導体装置の第２実施形態を示す断面図である。（ｂ）は、（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 第３実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 本発明による半導体装置の第４実施形態を示す断面図である。 （ａ）は、本発明による半導体装置の第５実施形態を示す断面図である。（ｂ）は、（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 （ａ）は、本発明による半導体装置の第６実施形態を示す断面図である。（ｂ）は、（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 第７実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 第８実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。 （ａ）は、従来の半導体装置を示す断面図である。（ｂ）は、（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１（ａ）は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、チャネル層１２と、チャネル層１２上に設けられた電子供給層１３と、電子供給層１３上に設けられ、チャネル層１２に格子整合するキャップ層１４と、キャップ層１４上に設けられたオーミック電極２２，２４と、を備えている。
チャネル層１２は、ＳｉＣ等の基板１０上に、図示しないバッファ層を介して形成されている。チャネル層１２は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有している。また、電子供給層１３は、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）という組成を有している。
キャップ層１４は、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有している。このキャップ層１４のｚは、電子供給層１３から遠ざかるにつれて単調に減少する。すなわち、キャップ層１４は、チャネル層１２と格子整合を保ったまま、電子供給層１３側からオーミック電極２２，２４側に向かってＩｎＡｌＮ組成が低減する。特に本実施形態においては、オーミック電極２２，２４との界面で、キャップ層１４の組成がＧａＮ（上記ｚ＝０）になっている。
キャップ層１４および電子供給層１３の一部は除去されており、それにより形成された凹部を通じて、ゲート電極２６が電子供給層１３にショットキー接触している。このゲート電極２６は、チャネル層１２、電子供給層１３およびキャップ層１４と共にＨＪＦＥＴを構成している。上述のオーミック電極２２およびオーミック電極２４は、それぞれ、当該ＨＪＦＥＴのソース電極およびドレイン電極として機能する。これらのオーミック電極２２，２４は、キャップ層１４にオーミックに接触している。
図１（ｂ）は、図１（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。本実施形態におけるオーミック接触は、電極金属中の電子が電極−半導体界面のポテンシャル障壁を越えてキャップ層１４に到達することによって得られる。電極−半導体界面のポテンシャルバリアは、電極金属の種類、ならびにキャップ層１４の組成中のｙおよびｚによって決まる。
ここで、バンドギャップをＥｇ、Ｎｉに対するポテンシャルバリアをΦＢ、キャップ層１４の自発分極電荷をＰｓｐ、ＧａＮに対するピエゾ分極電荷をＰｐｚとする。非特許文献１によると、Ｅｇ、ΦＢ、Ｐｓｐ、Ｐｐｚの組成依存性は以下の通りである。
Ｅｇ＝３．４２＋２．７１ｚ−９．５８ｙｚ＋５．４ｙ２ｚ（ｅＶ）…（１）
ΦＢ＝０．８４＋１．３０ｚ−１．６６ｙｚ（ｅＶ）…（２）
Ｐｓｐ＝−０．０３４−０．０５６ｚ＋０．１１８ｙｚ−０．０７０ｙ２ｚ（Ｃｍ−２）…（３）
Ｐｐｚ＝［−０．０５２５（１−ｙ）＋０．１４８ｙ＋０．０９３８ｙ（１−ｙ）］ｚ（Ｃｍ−２）…（４）
（４）式よりＧａＮとの格子整合によりピエゾ分極電荷が発生しない条件としてｙ＝０．１９が得られる。このときのバンドギャップおよびポテンシャルバリアは、それぞれ（１）および（２）式より、
Ｅｇ＝３．４２＋１．０８ｚ（ｅＶ）…（５）
ΦＢ＝０．８４＋０．９８ｚ（ｅＶ）…（６）
で与えられる。
ここで、コンタクト抵抗を示す指標としてキャップ層とオーミック金属のポテンシャルバリアを考える。（６）式に示したポテンシャルバリアはＮｉに対するものであるが、一般的にはオーミック電極としてはよりポテンシャルバリアを低くするため、仕事関数の小さい金属が用いられる。しかしながら、ポテンシャルバリアは金属の仕事関数と相関があるため、Ｎｉに対するポテンシャルバリアを考えれば、オーミック電極に用いられるＡｌに対しても同様の傾向を示すと考えられる。
ＡｌｘＧａ１−ｘＮという組成を有する電子供給層のｘの範囲は０＜ｘ≦１であるが、０．１≦ｘ≦０．３の範囲とすることが好ましい。ここではｘ＝０．２の場合を例にとる。従来技術によれば、ｘ＝０．２の場合、キャップ層のｚを０．３とするため、（６）式より、ポテンシャルバリアは１．１３ｅＶである。一方、本実施形態によれば、キャップ層の最上部はＧａＮ（すなわちｚ＝０）であるため、ポテンシャルバリアは０．８４ｅＶと大幅に低減できる。これにより、本実施形態によれば、オーミック抵抗を効果的に低減することが可能となる。なお、ここでは一例としてキャップ層最上部がＧａＮの場合を挙げたが、ｚ＞０であってもＡｌＧａＮ電子供給層よりもポテンシャルバリアが低くなる範囲であれば、オーミック抵抗の低減が実現できる。
（第２実施形態）
図２（ａ）は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２においては、図１（ａ）に示した半導体装置１におけるキャップ層１４の代わりに、キャップ層１５が用いられている。半導体装置２のその他の構成は、半導体装置１と同様である。
キャップ層１５には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている。キャップ層１５のその他の構成は、キャップ層１４と同様である。すなわち、キャップ層１５も、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有しており、ｚは、電子供給層１３から遠ざかるにつれて単調に減少する。また、キャップ層１５は、チャネル層１２に格子整合する。
このときのドーピング濃度は、以下のように設計される。キャップ層１５中の自発分極電荷は、（３）式にＧａＮ層との格子整合条件であるｙ＝０．１９を代入することにより、
Ｐｓｐ＝−０．０３４−０．０３６ｚ（Ｃｍ−２）…（７）
で与えられる。
ｚをｚ１から０まで変化させたときの自発分極電荷は（７）式の積分より、
Ｐｓｐ＝−０．０３４ｚ１−０．０１８ｚ１ ２（Ｃｍ−２）…（８）
で与えられる。一例としてｚ＝０．５の場合を考えると、Ｐｓｐ＝０．０２２Ｃｍ−２（１．３４×１０１３ｃｍ−２）である。キャップ層１５の厚さを５０ｎｍとすると、２．６８×１０１８ｃｍ−３に相当する。これ以上の濃度でｎ型ドーパントをドーピングすることにより、図２（ｂ）に示すような下に凸のポテンシャル分布が得られ、良好なオーミック性が実現できる。なお、図２（ｂ）は、図２（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。
（第３実施形態）
図３は、第３実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。本実施形態においては、第２実施形態におけるキャップ層１５の組成を、電子供給層１３との界面で伝導帯不連続量が一定量以下となる組成としている。こうすることにより、キャップ層１５から電子供給層１３へのポテンシャル障壁を下げ、それによりオーミック抵抗を低減することができる。
このときのキャップ層１５の組成（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ中のｚは、以下のように設計される。電子供給層１３のバンドギャップは、（１）式でｙ＝０、ｚ＝ｘとして、
Ｅｇ＝３．４２＋２．７１ｘ＋ｘ２（ｅＶ）…（９）
で与えられる。
また、先述の非特許文献１によれば、伝導帯不連続量ΔＥｃは、
ΔＥｃ＝０．６３（Ｅｇ１−Ｅｇ２）（ｅＶ）…（１０）
で与えられる。したがって、キャップ層１５と電子供給層１３の伝導帯不連続量は、
ΔＥｃ＝０．６３（２．７１ｘ＋ｘ２−１．０８ｚ）（ｅＶ）…（１１）
である。ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、伝導帯不連続量が（ｋＴｃｈ／ｑ）（ｅＶ）以下であれば、キャップ層１５と電子供給層１３との間の電子の移動に影響しない。したがって、
−ｋＴｃｈ／ｑ≦０．６３（２．７１ｘ＋ｘ２−１．０８ｚ）≦ｋＴｃｈ／ｑ…（１２）
という関係が成り立つ。
ｘ＝０．２、チャネル温度２００℃の場合を考えると、０．４８≦ｚ≦０．６が得られる。ｚがこの範囲内にあれば、キャップ層１５と電子供給層１３との間のポテンシャルバリアを無くすことができ、オーミック抵抗を低減できる。またｚ＝０．５４のときに伝導帯不連続量は０となり、この時の自発分極電荷は、（８）式より、０．０２４Ｃｍ−２（１．５０×１０１３ｃｍ−２）であり、キャップ層を５０ｎｍとすると３．００×１０１８ｃｍ−３に相当する。これ以上の濃度でｎ型ドーパントをドーピングすることにより、下に凸のポテンシャル分布が得られ、良好なオーミック性が実現できる。
（第４実施形態）
図４は、本発明による半導体装置の第４実施形態を示す断面図である。半導体装置４においては、電子供給層１３の上面のうちゲート電極２６に接続されていない部分の全体がキャップ層１４によって覆われている。また、キャップ層１４がゲート電極２６の側面に接している。キャップ層１４は、チャネル層１２と格子整合するため、充分に厚く成長することができ、表面の影響を回避するのに効果がある。なお、本実施形態において、キャップ層１４の代わりにキャップ層１５（図２（ａ）参照）を用いてもよい。
（第５実施形態）
図５（ａ）は、本発明による半導体装置の第５実施形態を示す断面図である。半導体装置５は、チャネル層１２と、チャネル層１２上に設けられた電子供給層１６と、電子供給層１６上に設けられ、チャネル層１２および電子供給層１６の双方に格子整合するキャップ層１４と、キャップ層１４上に設けられたオーミック電極２２，２４と、を備えている。
チャネル層１２は、基板１０上に、バッファ層１１を介して形成されている。電子供給層１６は、（ＩｎｕＡｌ１−ｕ）ｘＧａ１−ｘＮ（０≦ｕ≦１、０＜ｘ≦１）という組成を有している。キャップ層１４および電子供給層１６の一部は除去されており、それにより形成された凹部を通じて、ゲート電極２６が電子供給層１６にショットキー接触している。このゲート電極２６は、チャネル層１２、電子供給層１６およびキャップ層１４と共にＨＪＦＥＴを構成している。上述のオーミック電極２２およびオーミック電極２４は、それぞれ、当該ＨＪＦＥＴのソース電極およびドレイン電極として機能する。これらのオーミック電極２２，２４は、キャップ層１４にオーミックに接触している。
本実施形態においては電子供給層１６をチャネル層１２と格子整合させている。これにより、ピエゾ分極電荷が発生しないため、自発分極電荷のみによってキャリアを発生させる。キャリアのシート濃度は、電子供給層１６中のピエゾ分極電荷および自発分極電荷の和とチャネル層１２の自発分極電荷との差で与えられるため、（３）および（４）式より計算される。電子供給層１６ではキャリア濃度は、０．０２１Ｃｍ−２（１．３１×１０−１３ｃｍ−２）である。同程度のキャリア濃度を実現するためには、（７）式より電子供給層１６のｘについてｘ＝０．５８とすればよい。
図５（ｂ）は、図５（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。本実施形態においてもキャップ層１４の最上部の組成がＧａＮであるため、ポテンシャルバリアを低くできる。また、本実施形態においては電子供給層１６もチャネル層１２と格子整合する。このため、電子供給層１６を充分に厚くすることが可能である。したがって、電子供給層１６の上面のうちゲート電極２６が接続されていない部分の全体をキャップ層１４で覆わなくても、表面の影響を回避することができる。これにより、ゲート電極２６がｎ型のキャップ層１４に接することもないため、耐圧の点で有利である。
（第６実施形態）
図６（ａ）は、本発明による半導体装置の第６実施形態を示す断面図である。また、図６（ｂ）は、図６（ａ）のオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。半導体装置６においては、図５（ａ）に示した半導体装置５におけるキャップ層１４の代わりに、キャップ層１５が用いられている。半導体装置６のその他の構成は、半導体装置５と同様である。キャップ層１５の構成は、図２（ａ）で説明したとおりである。
一例としてｚ＝０．５４の場合を考えると、０．０２４Ｃｍ−２（１．５０×１０１３ｃｍ−２）であり、キャップ層の厚さを５０ｎｍとすると３．００×１０１８ｃｍ−３に相当する。これ以上の濃度でｎ型ドーパントをドーピングすることにより、下に凸のポテンシャル分布が得られ、良好なオーミック性が実現できる。
（第７実施形態）
図７は、第７実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。本実施形態においては、第６実施形態におけるキャップ層１５の組成を、電子供給層１６との界面で伝導帯不連続量が一定量以下となる組成としている。こうすることにより、キャップ層１５から電子供給層１６へのポテンシャル障壁を下げ、それによりオーミック抵抗を低減することができる。
このときのキャップ層１５の組成中のｚは以下のように設計される。電子供給層１６とキャップ層１５の伝導帯不連続量は、ｕ＝ｙ＝０．１９および（１）式、（１０）式より、
ΔＥｃ＝０．６８（ｘ−ｚ）（ｅＶ）…（１３）
である。伝導帯不連続量が（ｋＴｃｈ／ｑ）（ｅＶ）以下であれば、キャップ層１５と電子供給層１６との間の電子の移動に影響しない。したがって、
−ｋＴｃｈ／ｑ≦０．６８（ｘ−ｚ）≦ｋＴｃｈ／ｑ…（１４）
という関係が成り立つ。
第５実施形態を例にとり、ｘ＝０．５８、チャネル温度２００℃の場合を考えると、０．５２≦ｚ≦０．６４が得られ、ｚがこの範囲内にあればキャップ層１５と電子供給層１６との間のポテンシャルバリアを無くすことができ、オーミック抵抗を低減できる。
（第８実施形態）
図８は、第８実施形態におけるオーミックコンタクト部に対応する伝導帯エネルギー分布を示すエネルギーバンド図である。縦軸はエネルギー、横軸は深さをそれぞれ示している。横軸は、左側がオーミック電極を示し、右側がチャネル層を示す。本実施形態においては、キャップ層１５と電子供給層１６とが、それらの界面において組成が一致（すなわちｚ＝ｘ）する。本実施形態においては、キャップ層１５の最下部の組成を電子供給層１６と一致させることにより、伝導帯の不連続が生じないため、キャップ層１５とチャネル層１２との界面にポテンシャルバリアが生じない。ｚ＝ｘ＝０．５８の場合を例にとると、キャップ層１５に発生する自発分極電荷は、（８）式にｚ＝０．５８を代入することにより、０．０２６Ｃｍ−２（１．６１×１０１３ｃｍ−２）と求められる。これは、キャップ層の厚さを５０ｎｍとすると３．２２×１０１８ｃｍ−３に相当する。これ以上の濃度でｎ型ドーパントをドーピングすることにより、図８に示すような下に凸のポテンシャル分布が得られ、良好なオーミック性が実現できる。

Claims (44)

  1. チャネル層と、
    前記チャネル層上に設けられた電子供給層と、
    前記電子供給層上に設けられ、前記チャネル層に格子整合するキャップ層と、
    前記キャップ層上に設けられたオーミック電極と、を備え、
    前記キャップ層は、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有し、
    前記電子供給層は、（ＩｎｕＡｌ１−ｕ）ｘＧａ１−ｘＮ（０≦ｕ≦１、０＜ｘ≦１）という組成を有し、
    前記キャップ層は、前記チャネル層および前記電子供給層の双方に格子整合するとともに、前記チャネル層と格子整合を保ったまま、前記電子供給層から遠ざかるにつれて前記ｚが単調に減少し、
    前記電子供給層に接続され、ヘテロ接合電界効果トランジスタを構成するゲート電極を備え、
    前記オーミック電極は、前記ヘテロ接合電界効果トランジスタのソース電極またはドレイン電極として機能する半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記キャップ層と前記電子供給層とは、それらの界面において組成が一致する半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記電子供給層の上面のうち前記ゲート電極に接続されていない部分は、全体が前記キャップ層によって覆われている半導体装置。
  6. 請求項２に記載の半導体装置において、
    前記電子供給層の上面のうち前記ゲート電極に接続されていない部分は、全体が前記キャップ層によって覆われている半導体装置。
  7. 請求項３に記載の半導体装置において、
    前記電子供給層の上面のうち前記ゲート電極に接続されていない部分は、全体が前記キャップ層によって覆われている半導体装置。
  8. 請求項４に記載の半導体装置において、
    前記電子供給層の上面のうち前記ゲート電極に接続されていない部分は、全体が前記キャップ層によって覆われている半導体装置。
  9. チャネル層と、
    前記チャネル層上に設けられた電子供給層と、
    前記電子供給層上に設けられ、前記チャネル層に格子整合するキャップ層と、
    前記キャップ層上に設けられたオーミック電極と、を備え、
    前記キャップ層は、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有し、
    前記電子供給層は、（ＩｎｕＡｌ１−ｕ）ｘＧａ１−ｘＮ（０≦ｕ≦１、０＜ｘ≦１）という組成を有し、
    前記キャップ層は、前記チャネル層および前記電子供給層の双方に格子整合するとともに、前記チャネル層と格子整合を保ったまま、前記電子供給層から遠ざかるにつれて前記ｚが単調に減少し、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記キャップ層と前記電子供給層とは、それらの界面において組成が一致する半導体装置。
  11. 請求項９に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  12. 請求項１０に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  14. 請求項２に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  15. 請求項３に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  16. 請求項４に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  17. 請求項５に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  18. 請求項６に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  19. 請求項７に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  20. 請求項８に記載の半導体装置において、
    前記キャップ層には、自発分極電荷以上の負電荷を発生させるｎ型ドーパントがドープされている半導体装置。
  21. チャネル層と、
    前記チャネル層上に設けられた電子供給層と、
    前記電子供給層上に設けられ、前記チャネル層に格子整合するキャップ層と、
    前記キャップ層上に設けられたオーミック電極と、を備え、
    前記キャップ層は、（ＩｎｙＡｌ１−ｙ）ｚＧａ１−ｚＮ（０≦ｙ≦１、０≦ｚ≦１）という組成を有し、
    前記電子供給層は、（ＩｎｕＡｌ１−ｕ）ｘＧａ１−ｘＮ（０≦ｕ≦１、０＜ｘ≦１）という組成を有し、
    前記キャップ層は、前記チャネル層および前記電子供給層の双方に格子整合するとともに、前記チャネル層と格子整合を保ったまま、前記電子供給層から遠ざかるにつれて前記ｚが単調に減少し、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  22. 請求項２１に記載の半導体装置において、
    前記キャップ層と前記電子供給層とは、それらの界面において組成が一致する半導体装置。
  23. 請求項２１に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  24. 請求項２２に記載の半導体装置において、
    前記チャネル層は、ＧａＮまたはＩｎｔＧａ１−ｔＮ（０＜ｔ≦１）という組成を有する半導体装置。
  25. 請求項１に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  26. 請求項２に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  27. 請求項３に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  28. 請求項４に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  29. 請求項５に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  30. 請求項６に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  31. 請求項７に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  32. 請求項８に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  33. 請求項９に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  34. 請求項１０に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  35. 請求項１１に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  36. 請求項１２に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  37. 請求項１３に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  38. 請求項１４に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  39. 請求項１５に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  40. 請求項１６に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  41. 請求項１７に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  42. 請求項１８に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  43. 請求項１９に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
  44. 請求項２０に記載の半導体装置において、
    ボルツマン定数、チャネル温度および素電荷をそれぞれｋ、Ｔｃｈおよびｑとしたとき、
    前記電子供給層との界面において、伝導帯不連続量が（ｋＴｃｈ／ｑ）というエネルギー量以下になるように、前記キャップ層のｚが設定されている半導体装置。
JP2008514392A 2006-05-08 2007-05-07 半導体装置 Active JP5272727B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008514392A JP5272727B2 (ja) 2006-05-08 2007-05-07 半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2006129322 2006-05-08
JP2006129322 2006-05-08
JP2008514392A JP5272727B2 (ja) 2006-05-08 2007-05-07 半導体装置
PCT/JP2007/000482 WO2007129471A1 (ja) 2006-05-08 2007-05-07 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2007129471A1 JPWO2007129471A1 (ja) 2009-09-17
JP5272727B2 true JP5272727B2 (ja) 2013-08-28

Family

ID=38667583

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008514392A Active JP5272727B2 (ja) 2006-05-08 2007-05-07 半導体装置

Country Status (3)

Country Link
US (1) US8525229B2 (ja)
JP (1) JP5272727B2 (ja)
WO (1) WO2007129471A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5762049B2 (ja) * 2011-02-28 2015-08-12 ルネサスエレクトロニクス株式会社 半導体装置
JP6017125B2 (ja) * 2011-09-16 2016-10-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2013131650A (ja) * 2011-12-21 2013-07-04 Fujitsu Ltd 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209434A (ja) * 1997-01-23 1998-08-07 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタとその製造方法
JP2001274375A (ja) * 2000-03-28 2001-10-05 Nec Corp ヘテロ接合電界効果トランジスタ
JP2002289837A (ja) * 2001-03-27 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5670798A (en) * 1995-03-29 1997-09-23 North Carolina State University Integrated heterostructures of Group III-V nitride semiconductor materials including epitaxial ohmic contact non-nitride buffer layer and methods of fabricating same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10209434A (ja) * 1997-01-23 1998-08-07 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタとその製造方法
JP2001274375A (ja) * 2000-03-28 2001-10-05 Nec Corp ヘテロ接合電界効果トランジスタ
JP2002289837A (ja) * 2001-03-27 2002-10-04 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
US20100230684A1 (en) 2010-09-16
JPWO2007129471A1 (ja) 2009-09-17
WO2007129471A1 (ja) 2007-11-15
US8525229B2 (en) 2013-09-03

Similar Documents

Publication Publication Date Title
JP5809802B2 (ja) 半導体装置
JP3751791B2 (ja) ヘテロ接合電界効果トランジスタ
TWI578530B (zh) Semiconductor device and manufacturing method thereof
JP5718458B2 (ja) 電界効果トランジスタ及び半導体装置
US8344422B2 (en) Semiconductor device
JP5223670B2 (ja) 電界効果トランジスタ
JP5810293B2 (ja) 窒化物半導体装置
WO2011118098A1 (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
WO2011118099A1 (ja) 電界効果トランジスタ、電界効果トランジスタの製造方法、および電子装置
JP5087240B2 (ja) 窒化物半導体装置の製造方法
JP5997234B2 (ja) 半導体装置、電界効果トランジスタおよび電子装置
WO2010073871A1 (ja) 半導体装置、ショットキバリアダイオード、電子装置、および半導体装置の製造方法
JP6225584B2 (ja) 半導体装置の評価方法、並びに半導体装置およびその製造方法
JP5510325B2 (ja) 電界効果トランジスタ
JP4869564B2 (ja) 窒化物半導体装置及びその製造方法
WO2012029292A1 (ja) 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法
JP4038814B2 (ja) 半導体装置および電界効果トランジスタ
JP5272727B2 (ja) 半導体装置
US20240213362A1 (en) Enhancement mode gallium nitride transistor
JP7512620B2 (ja) 窒化物半導体装置
JP5358901B2 (ja) 半導体装置
JP2004311921A (ja) ヘテロ接合電界効果トランジスタ
JP5285252B2 (ja) 窒化物半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130327

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130416

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130429

R150 Certificate of patent or registration of utility model

Ref document number: 5272727

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350