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JP5262370B2 - 半導体装置の製造方法、及び半導体装置 - Google Patents

半導体装置の製造方法、及び半導体装置 Download PDF

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Description

本発明は、第１のＭＩＳＦＥＴのチャネル領域に第１の符号の応力を与え、第２のＭＩＳＦＥＴのチャネル領域に第１の符号とは反対の第２の符号の応力を与えるデュアルストレスライナーを配置した半導体装置の製造方法、及び半導体装置に関する。
ｎチャネルＭＩＦＦＥＴ及びｐチャネルＭＩＳＦＥＴのチャネル領域に、それぞれ引張歪及び圧縮歪を生じさせることにより、キャリアの移動度を高めることができる。ＭＩＳＦＥＴの上に、圧縮歪または引張歪を有する膜を配置することにより、チャネル領域に所望の歪を生じさせることができる（特許文献１、２）。
特開２００７−１７３４６６号公報 特開２００７−３０００９０号公報
ｎチャネルＭＩＳＦＥＴの上に引張歪を有する歪膜を配置し、ｐチャネルＭＩＳＦＥＴの上に圧縮歪を有する歪膜を配置するためには、引張歪膜及び圧縮歪膜をパターニングしなければならない。パターニング時に位置ずれが生じると、ｎチャネルＭＩＳＦＥＴが配置された領域とｐチャネルＭＩＳＦＥＴが配置された領域との境界に、２種類の歪膜の重なりが生じるか、または２種類の歪膜の間に隙間が生じる。
２種類の歪膜に重なりが生じると、重なり部分にビアホールを形成する際にエッチング不足が発生しやすくなる。ビアホールのエッチング不足が発生すると、導通不良が生じてしまう。また、２種類の歪膜の間に隙間が生じると、隙間の底面に露出した下地表面が、歪膜のパターニング後のウェット処理等においてダメージを受ける。例えば、歪膜の下に、隙間と交差する金属シリサイド等の配線が形成されている場合、この配線がダメージを受けて配線抵抗が高くなる。
上記課題を解決するための半導体装置の製造方法は、
半導体基板の第１の活性領域に第１導電型チャネルの第１のＭＩＳＦＥＴを形成し、該第１の活性領域から面内方向に隔てられた第２の活性領域に、該第１導電型とは逆の第２導電型チャネルの第２のＭＩＳＦＥＴを形成する工程と、
前記第１のＭＩＳＦＥＴ及び第２のＭＩＳＦＥＴを覆うように、前記半導体基板の上に、第１の符号の歪を有する第１の歪膜を形成する工程と、
前記第１のＭＩＳＦＥＴが配置された領域の前記第１の歪膜が除去され、前記第２のＭＩＳＦＥＴが配置された領域に前記第１の歪膜が残るように、前記第１の歪膜をパターニングする工程と、
前記第１のＭＩＳＦＥＴ、及びパターニングされた前記第１の歪膜を覆うように、前記半導体基板の上に、前記第１の符号とは反対符号の歪を有する第２の歪膜を形成する工程と、
前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わない第１のマスクパターンを用いて前記第２の歪膜の露出している部分を、該第２の歪膜の厚さ方向の途中までエッチングして薄くする工程と、
前記第２の歪膜の一部を薄くした後、前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わない第２のマスクパターンを用いて、前記第２のＭＩＳＦＥＴが配置されている領域の前記第２の歪膜を除去する工程と
を有し、
前記第１のマスクパターンと第２のマスクパターンとの一方のマスクパターンは、パターニングされた前記第１の歪膜の少なくとも一部の縁と重なり、他方のマスクパターンは、該縁から面内方向に隔てられており、前記第２のＭＩＳＦＥＴが配置されている領域の前記第２の歪膜を除去する工程において、前記第１のマスクパターンと第２のマスクパターンとの一方にのみ覆われていた領域に、前記第２の歪膜の一部が残るように前記第２の歪膜を除去する。
上記方法により製造される半導体装置は、
半導体基板の上に形成された第１導電型チャネルの第１のＭＩＳＦＥＴ、及び該第１導電型とは逆の第２導電型チャネルの第２のＭＩＳＦＥＴと、
前記第２のＭＩＳＦＥＴが配置された領域を覆い、前記第１のＭＩＳＦＥＴが配置された領域は覆わず、第１の符号の歪を有する第１の歪膜と、
前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わず、前記第１の符号とは逆の第２の符号の歪を有する第２の歪膜と
を有し、
前記第２の歪膜の、前記第２のＭＩＳＦＥＴ側の縁は、前記第１の歪膜の一部と重なり、前記第２の歪膜のうち、前記第１の歪膜と重なった部分、及び該重なった部分に連続する一部分の厚さが、前記第１のＭＩＳＦＥＴを覆っている部分の厚さよりも薄い。
一方のマスクパターンは、第１の歪膜と部分的に重なり、他方のマスクパターンは、第１の歪膜から隔てられる。このため、マスクパターンの縁を第１の歪膜の縁と一致させる場合に比べて、位置合わせ余裕が大きくなる。位置ずれが生じても、２種類の歪膜の重なり部分の膜厚が過剰に厚くなることはなく、両者の間に隙間が発生することも無い。
以下、実施例１〜実施例５について説明する。
図１Ａ〜図１Ｒを参照して、実施例１による半導体装置の製造方法について説明する。
図１Ａは、製造途中段階における半導体装置の平面図を示す。図１Ｂ〜図１Ｄは、それぞれ図１Ａの一点鎖線１Ｂ−１Ｂ、１Ｃ−１Ｃ、及び１Ｄ−１Ｄにおける断面図を示す。シリコン等からなる半導体基板１０の表層部に、シャロートレンチアイソレーション（ＳＴＩ）等による素子分離絶縁膜１１が形成されている。素子分離絶縁膜１１により、ｐ型チャネルＭＩＳＦＥＴ用活性領域（ＰＭＯＳ用活性領域）１２及びｎ型チャネルＭＩＳＦＥＴ用活性領域（ＮＭＯＳ用活性領域）１３が画定される。ＰＭＯＳ用活性領域１２は、ｎ型ウェル１４内に配置され、ＮＭＯＳ用活性領域１３は、ｐ型ウェル１５内に配置される。
ＰＭＯＳ用活性領域１２及びＮＭＯＳ用活性領域１３の各々は、例えば長方形の平面形状を有し、両者は、素子分離絶縁膜１１により面内方向に隔てて配置されている。
ＰＭＯＳ用活性領域１２内にｐ型チャネルＭＩＳＦＥＴ（ＰＭＯＳＦＥＴ）３０が形成され、ＮＭＯＳ用活性領域１３内に、ｎ型チャネルＭＩＳＦＥＴ（ＮＭＯＳＦＥＴ）３１が形成されている。ＰＭＯＳＦＥＴ３０は、ゲート絶縁膜２０、ゲート電極２１、ソース３０Ｓ、及びドレイン３０Ｄを含む。ＮＭＯＳＦＥＴ３１は、ゲート絶縁膜２０、ゲート電極２１、ソース３１Ｓ、及びドレイン３１Ｄを含む。
ＰＭＯＳＦＥＴ３０のゲート電極２１とＮＭＯＳＦＥＴ３１のゲート電極２１とは、例えばポリシリコンからなる１つのゲートパターン２３で構成される。このゲートパターン２３は、ＰＭＯＳ用活性領域１２及びＮＭＯＳ用活性領域１３と交差する。このため、ゲートパターン２３は、ｎ型ウェル１４とｐ型ウェル１５との境界とも交差することになる。ｎ型ウェル１４とｐ型ウェル１５との境界と交差する位置において、ゲートパターン２３の幅が広くなっている。ゲートパターン２３の幅が広くなっているのは、この部分にビアホールを配置するためである。
図１Ａ〜図１Ｄに示した構造は、公知の成膜、エッチング、フォトリソグラフィ、イオン注入等により形成される。
ゲート電極２１、ソース３０Ｓ、３１Ｓ、ドレイン３０Ｄ、３１Ｄの上面に、金属シリサイド膜２２が形成されている。金属シリサイド膜２２には、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等が用いられる。金属シリサイド膜２２は、自己整合シリサイドプロセス（いわゆるサリサイドプロセス）により形成される。形成方法の一例について、以下に説明する。
ゲート電極２１、ソース３０Ｓ、３１Ｓ、ドレイン３０Ｄ、３１Ｄの表面の自然酸化膜を、希フッ酸を用いてエッチング除去する。厚さ約１０ｎｍのニッケル（Ｎｉ）膜をＤＣスパッタリングにより堆積させる。４００℃で６０秒間の第１回目のアニールを行う。これにより、シリコンとニッケルとの界面に、ニッケルシリサイドが形成される。未反応の余分なニッケル膜を、硫酸過酸化水素混合薬液を用いてエッチング除去する。その後、５００℃で６０秒間の第２回目のアニールを行う。これにより、ＮｉＳｉからなる金属シリサイド膜２２が形成される。
図１Ｅ〜図１Ｍは、図１Ａの一点鎖線１Ｂ−１Ｂにおける断面図に相当する。
図１Ｅに示すように、ＰＭＯＳＦＥＴ３０及びＮＭＯＳＦＥＴ３１を覆うように、半導体基板１０の上に窒化シリコンからなる引張歪膜４０を、例えば熱化学気相成長（熱ＣＶＤ）により形成する。一般に、熱ＣＶＤで形成されたＳｉＮ膜には、引張歪が生じている。引張歪膜４０の厚さは、例えば８０ｎｍとする。成膜条件は、例えば下記の通りである。
・基板温度 ４００℃〜７００℃
・圧力 １３Ｐａ〜５３ｋＰａ（０．１〜４００Ｔｏｒｒ）
・Ｓｉ原料 ＳｉＨ２Ｃｌ２＋ＳｉＨ４＋Ｓｉ２Ｈ６（５〜６０ｓｃｃｍ）
・Ｎ原料 ＮＨ３（５００〜１００００ｓｃｃｍ）
・キャリアガス Ｎ２＋Ａｒ（５００〜１０００ｓｃｃｍ）
ＮＭＯＳ用活性領域１３を覆うマスクパターン４１を、感光性レジストにより形成する。マスクパターン４１は、ＰＭＯＳ用活性領域１２は覆わない。マスクパターン４１の縁の一部は、ＰＭＯＳ用活性領域１２とＮＭＯＳ用活性領域１３との間の素子分離絶縁膜の上を通過する。一例として、マスクパターン４１の縁の一部は、ＰＭＯＳ用活性領域１２からの距離と、ＮＭＯＳ用活性領域１３からの距離とがほぼ等しくなる位置に配置される。
図１Ｆに示すように、マスクパターン４１をエッチングマスクとして引張歪膜４０をエッチングする。引張歪膜４０のエッチングには、例えば平行平板型プラズマエッチング装置が用いられる。エッチング条件は、例えば下記の通りである。
・ガス ＣＨＦ３（２０〜１００ｓｃｃｍ）＋Ｏ２（１００〜３００ｓｃｃｍ）
・圧力 ６．７Ｐａ〜２７Ｐａ（５０〜２００ｍＴｏｒｒ）
・ＲＦパワー １００〜１０００Ｗ
ＰＭＯＳＦＥＴ３０が配置された領域の引張歪膜４０が除去され、ＮＭＯＳＦＥＴ３１が配置された領域には、引張歪膜４０が残留する。引張歪膜４０をエッチングした後、マスクパターン４１を除去する。
図１Ｇに示すように、パターニングされた引張歪膜４０を覆うように、半導体基板１０の上に、窒化シリコンからなる圧縮歪膜４５を、例えばプラズマ励起化学気相成長（ＰＥ−ＣＶＤ）により形成する。一般的に、ＰＥ−ＣＶＤで形成されたＳｉＮ膜には圧縮歪が生じる。圧縮歪膜４５の厚さは、例えば８０ｎｍとする。成膜条件は、例えば下記の通りである。
・基板温度 ４００℃〜７００℃
・圧力 １３Ｐａ〜５３ｋＰａ（０．１〜４００Ｔｏｒｒ）
・Ｓｉ原料 ＳｉＨ４（１００〜１０００ｓｃｃｍ）
・Ｎ原料 ＮＨ３（５００〜１００００ｓｃｃｍ）
・キャリアガス Ｎ２＋Ａｒ（５００〜１００００ｓｃｃｍ）
・ＲＦパワー １００〜１０００Ｗ
図１Ｈに示すように、圧縮歪膜４５の上に、ＰＭＯＳ用活性領域１２を覆い、ＮＭＯＳ用活性領域１３は覆わないマスクパターン４６を、感光性レジストで形成する。マスクパターン４６は、引張歪膜４０の、ＰＭＯＳ用活性領域１２側の一部と重なる。ただし、ＮＭＯＳ用活性領域１３とは重ならない。引張歪膜４０の縁からマスクパターン４６の先端までの重なり幅Ｗの設計値は、位置ずれの許容範囲の最大値よりも広くされている。このため、引張歪膜４０に対してマスクパターン４６の位置ずれが生じても、両者の重なりが消滅することはない。
図１Ｉに示すように、マスクパターン４６をエッチングマスクとして、圧縮歪膜４５を、その厚さ方向の途中までエッチングする。圧縮歪膜４５のエッチングには、例えばマイクロ波ダウンフロープラズマエッチング装置を用いる。エッチング条件は、例えば下記の通りである。
・ガス ＣＦ４（１００〜５００ｓｃｃｍ）＋Ｏ２（１００〜５００ｓｃｃｍ）
・圧力 ２０〜１００Ｐａ
・マイクロ波パワー ２００〜８００Ｗ
これにより、マスクパターン４６で覆われていない領域の圧縮歪膜４５が薄くなる。エッチングする深さは、例えば、元の圧縮歪膜４５の厚さの５０％とする。その後、マスクパターン４６を除去する。
図１Ｊに示すように、圧縮歪膜４５の上に、ＰＭＯＳ用活性領域１２を覆い、ＮＭＯＳ用活性領域１３は覆わないマスクパターン４８を、感光性レジストで形成する。マスクパターン４８は、引張歪膜４０に重ならないように、引張歪膜４０の縁から面内方向に隔てられて配置される。引張歪膜４０の縁からマスクパターン４８の先端までの間隔Ｗの設計値は、位置ずれの許容範囲の最大値よりも広くされている。このため、引張歪膜４０に対してマスクパターン４８の位置ずれが生じても、両者が重なることは無い。
図１Ｋに示すように、マスクパターン４８をエッチングマスクとして、圧縮歪膜４５をエッチングする。エッチング時間以外のエッチング条件は、図１Ｉの工程で行った第１回目の圧縮歪膜４５のエッチング条件と同一である。圧縮歪膜４５の第１回目のエッチングによって薄くなった部分を全て除去し、その下の引張歪膜４０を露出させる。ただし、第１回目のエッチング時にマスクパターン４６で覆われていたが、現時点のマスクパターン４８では覆われていない部分の圧縮歪膜４５が全て除去されてしまう前に、エッチングを停止させる。このため、引張歪膜４０の縁の近傍は、圧縮歪膜４５で覆われたままになる。ただし、引張歪膜４０の縁の近傍を覆う圧縮歪膜４５は、マスクパターン４８で覆われている部分の圧縮歪膜４８よりも薄い。その後、マスクパターン４８を除去する。
図１Ｌに示すように、フッ化アンモニウム水溶液を用いて、引張歪膜４０及び圧縮歪膜４５の表面のウェット処理を行う。処理時間は、例えば３０〜１２０秒とする。ＰＭＯＳ用活性領域１２とＮＭＯＳ用活性領域１３との間の引張歪膜４０の縁が、薄い圧縮歪膜４５で覆われており、ゲート電極２１上の金属シリサイド膜２２が露出していない。このため、フッ化アンモニムを用いたウェット処理時に金属シリサイド膜２２がダメージを受けることは無い。
図１Ｍに示すように、引張歪膜４０及び圧縮歪膜４５の上に、酸化シリコンからなる層間絶縁膜５０を、例えばＰＥ−ＣＶＤで形成する。成膜条件は、例えば下記の通りである。
・基板温度 ４００〜７００℃
・ガス テトラエチルオルソシリケート（ＴＥＯＳ）
・圧力 １３Ｐａ〜５３ｋＰａ
図１Ｎは、層間絶縁膜５０にビアホールＨ１〜Ｈ５を形成した後の基板の平面図を示す。図１Ｐ〜図１Ｒは、それぞれ、図１Ｎの一点鎖線１Ｐ−１Ｐ、１Ｑ−１Ｑ、及び１Ｒ−１Ｒにおける断面図を示す。
図１Ｎに示すように、ビアホールＨ１及びＨ２は、それぞれＰＭＯＳＦＥＴ３０のソース３０Ｓ及びドレイン３０Ｄ内に配置される。ビアホールＨ３及びＨ４は、それぞれＮＭＯＳＦＥＴ３１のソース３１Ｓ及びドレイン３１Ｄ内に配置される。ビアホールＨ５は、ＰＭＯＳ用活性領域１２とＮＭＯＳ用活性領域１３との間の引張歪膜４０の縁と、ゲートパターン２３とが交差する位置に配置される。
図１Ｐに示すように、ビアホールＨ５は、層間絶縁膜５０、圧縮歪膜４５の薄くされた部分、及び引張歪膜４０を貫通して、ゲート電極２１上の金属シリサイド膜２２まで達する。図１Ｑに示すように、ビアホールＨ１、Ｈ２は、層間絶縁膜５０及び圧縮歪膜４５を貫通して、それぞれＰＭＯＳＦＥＴ３０のソース３０Ｓ及びドレイン３０Ｄ上の金属シリサイド膜２２まで達する。ビアホールＨ３、Ｈ４は、層間絶縁膜５０及び引張歪膜４０を貫通して、それぞれＮＭＯＳＦＥＴ３１のソース３１Ｓ及びドレイン３１Ｄ上の金属シリサイド膜２２まで達する。
ビアホールＨ１〜Ｈ５を形成するための層間絶縁膜５０、引張歪膜４０、及び圧縮歪膜４５のエッチングは、例えば平行平板型プラズマエッチング装置を用いて行う。層間絶縁膜５０のエッチング条件は、例えば下記の通りである。
・ガス Ｃ４Ｆ６（１０〜３０ｓｃｃｍ）＋Ｏ２（５〜２０ｓｃｃｍ）＋Ａｒ（５００〜１０００ｓｃｃｍ）
・圧力 ４．０〜１１Ｐａ（３０〜８０ｍＴｏｒｒ）
・ＲＦパワー ２０００〜４０００Ｗ
引張歪膜４０及び圧縮歪膜４５のエッチング条件は、例えば下記の通りである。
・ガス ＣＨ３Ｆ（３０〜１００ｓｃｃｍ）＋Ｏ２（１０〜１００ｓｃｃｍ）＋Ａｒ（１００〜３００ｓｃｃｍ）
・圧力 ６．７〜２７Ｐａ（５０〜２００ｍＴｏｒｒ）
・ＲＦパワー ３００〜１０００Ｗ
ビアホールＨ１〜Ｈ５を形成した後、これらのビアホールＨ１〜Ｈ５内に、タングステン等の導電プラグ５３を充填する。
図２を参照して、ビアホールＨ１〜Ｈ５を形成する際に、引張歪膜４０及び圧縮歪膜４５を形成する窒化シリコンのエッチング量について説明する。
図２に、実施例による半導体装置の断面図を示す。ＮＭＯＳ用活性領域１３の上の引張歪膜４０の厚さをＴ１とし、ＰＭＯＳ用活性領域１２の上の圧縮歪膜４５の厚さをＴ２とする。引張歪膜４０と圧縮歪膜４５とが重なった部分の圧縮歪膜４５の厚さをＴ４とし、圧縮歪膜４５のうち、引張歪膜４０の縁に接する薄くなった部分の厚さをＴ３とする。
図１Ｑに示したビアホールＨ１、Ｈ２の位置の窒化シリコン膜の厚さはＴ２であり、図１Ｒに示したビアホールＨ３、Ｈ４の位置の窒化シリコン膜の厚さはＴ１である。図２に示したビアホールＨ５の位置の窒化シリコン膜の厚さは、Ｔ３〜（Ｔ１＋Ｔ４）の範囲内である。
一例として、厚さＴ１及びＴ２は８０ｎｍである。ビアホールＨ１〜Ｈ５の貫通不良を防止するために、厚さＴ１及びＴ２の窒化シリコン膜のエッチング時間を基準として、８０％のオーバエッチングを行う場合について考える。理想的には、厚さＴ１＋Ｔ４が、厚さＴ１の１８０％以下、すなわち厚さＴ４が厚さＴ１の８０％以下（６４ｎｍ以下）であれば、ビアホールＨ５は、引張歪膜４０と圧縮歪膜４５とが重なった部分を貫通することができる。
ただし、引張歪膜４０及び圧縮歪膜４５の成膜時のプロセス条件のばらつきに起因して、膜厚のばらつきや、エッチングレートのばらつきが発生する。このばらつきは、一般的に目標値の±５％程度である。このばらつきを考慮すると、厚さＴ４をＴ１の７０％以下（５６ｎｍ以下）とすることが好ましい。
理想的には、厚さＴ４は厚さＴ３と等しくなる。厚さＴ４を薄くしすぎると、厚さＴ３も薄くなり、圧縮歪膜４５の下の金属シリサイド膜２２が露出してしまう危険性が高まる。
図１Ｋに示した圧縮歪膜４５の２回目のエッチング後に、ＮＭＯＳ用活性領域１３の上に圧縮歪膜４５が残留しないようにするために、図１Ｉに示した第１回目のエッチングと、図１Ｋに示した第２回目のエッチングとにおいて、２０％のオーバエッチングを行う場合について考える。一例として、第１回目のエッチングの厚さがＴ２の６０％、第２回目のエッチングの厚さもＴ２の６０％となる。このとき、厚さＴ３は、Ｔ２の４０％（３２ｎｍ）になる。圧縮歪膜４５の膜厚及びエッチングレートのばらつきを考慮すると、厚さＴ３は、Ｔ２の３０％（２４ｎｍ）まで薄くなる場合もあるが、厚さＴ３が０になって金属シリサイド膜２２が露出してしまうことはない。
従来は、位置ずれによって引張歪膜４０と圧縮歪膜４５とが重なってしまった場合、重なり部分の厚さは、Ｔ１＋Ｔ２になる。このとき、厚さＴ１のエッチング時間を基準として８０％のオーバエッチングを行ったとしても、ビアホールは、厚さＴ１＋Ｔ２の重なり部分を貫通しない。実施例においては、ビアホールの貫通不良を抑制することができる。
図１Ｑに示したように、ＰＭＯＳＦＥＴ３０の上に、圧縮歪膜４５が配置される。このため、ＰＭＯＳＦＥＴ３０のチャネル領域に面内方向の圧縮応力が印加され、圧縮歪（負の歪）が生じる。また、図１Ｒに示したように、ＮＭＯＳＦＥＴ３１の上に、引張歪膜４０が配置される。このため、ＮＭＯＳＦＥＴ３１のチャネル領域に面内方向の引張応力が印加され、引張歪（正の歪）が生じる。ＰＭＯＳＦＥＴ３０及びＮＭＯＳＦＥＴ３１のチャネル領域に、上記符号の歪を生じさせることにより、チャネル移動度を高めることができる。
次に、図３Ａ〜図３Ｅを参照して、実施例２による半導体装置の製造方法について説明する。
図３Ａに示した圧縮歪膜４５を形成するまでの工程は、実施例１の図１Ｇに示した圧縮歪膜４５を形成するまでの工程と共通である。実施例１では、図１Ｈに示した工程で、引張歪膜４０と部分的に重なるマスクパターン４６を形成し、その後、図１Ｊに示した工程で、引張歪膜４０に重ならないマスクパターン４８を形成した。実施例２では、最初に、引張歪膜４０に重ならないマスクパターン６０を形成する。マスクパターン６０で覆われる領域は、実施例１の図１Ｊに示したマスクパターン４８で覆われた領域と等しい。
図３Ｂに示すように、マスクパターン６０をエッチングマスクとして、圧縮歪膜４５を、その厚さ方向の途中までエッチングする。エッチングの深さは、例えば圧縮歪膜４５の厚さの５０％とする。これにより、マスクパターン６０で覆われていない領域の圧縮歪膜４５が薄くなる。その後、マスクパターン６０を除去する。
図３Ｃに示すように、圧縮歪膜４５の上に、引張歪膜４０と部分的に重なるマスクパターン６２を形成する。マスクパターン６２で覆われる領域は、実施例１の図１Ｈに示したマスクパターン４６で覆われた領域と等しい。
図３Ｄに示すように、マスクパターン６２をエッチングマスクとして、圧縮歪膜４５をエッチングする。マスクパターン６２で覆われていない領域に、引張歪膜４０が露出する。圧縮歪膜４５のエッチング後、マスクパターン６２を除去する。
図３Ｅに示すように、圧縮歪膜４５が、引張歪膜４０の縁からある幅の領域まで乗り上げた構造が得られる。その後の工程は、実施例１の図１Ｍにした層間絶縁膜５０を形成する工程、及びそれ以降の工程と共通である。
引張歪膜４０と重なった部分の圧縮歪膜４５は、実施例１の場合と同様に、ＰＭＯＳ用活性領域１２上の圧縮歪膜４５よりも薄い。また、圧縮歪膜４５のうち、引張歪膜４０と重なった部分に連続する一部分も、ＰＭＯＳ用活性領域１２上の圧縮歪膜４５より薄い。
図３Ｂに示した工程において、引張歪膜４０に対してマスクパターン６０の位置ずれが生じたとしても、引張歪膜４０の上に、成膜当初の厚い圧縮歪膜４５が残留することはない。このため、実施例１と同様の効果が得られる。
実施例１では、図１Ｋに示したように、ＮＭＯＳ用活性領域１３上の圧縮歪膜４５を除去するためのエッチングと、引張歪膜４０と重なる部分の圧縮歪膜４５を薄くするためのエッチングとが、同一の工程で行われた。これに対し、実施例２では、図３Ｂに示したエッチング工程において、圧縮歪膜４５を薄くし、図３Ｄに示した別のエッチング工程において、ＮＭＯＳ用活性領域１３上の圧縮歪膜４５を除去している。このため、実施例１に比べて、図２に示した厚さＴ３及びＴ４の制御が容易である。
図４Ａ〜図４Ｆを参照して、実施例３による半導体装置の製造方法について説明する。図４Ａに示す引張歪膜４０を形成するまでの工程は、実施例１の図１Ｅに示した引張歪膜４０を形成するまでの工程と共通である。
図４Ａに示すように、引張歪膜４０の上に、エッチング停止膜７０を形成する。エッチング停止膜７０には、後の工程でエッチング停止膜７０の上に形成される圧縮歪膜４５とはエッチング耐性の異なる材料、例えば酸化シリコンが用いられる。エッチング停止膜７０の厚さは、例えば３０ｎｍとする。
エッチング停止膜７０の上に、実施例１の図１Ｅに示したマスクパターン４１と同一の領域を覆うマスクパターン４１を形成する。マスクパターン４１をエッチングマスクとして、エッチング停止膜７０及び引張歪膜４０をエッチングする。
図４Ｂに示すように、ＮＭＯＳ用活性領域１３の上に、引張歪膜４０とエッチング停止膜７０の積層構造が残る。
図４Ｃに示すように、実施例１の図１Ｇに示した圧縮歪膜４５と同一の圧縮歪膜４５を形成する。
図４Ｄに示すように、圧縮歪膜４５の上に形成したマスクパターン６０をエッチングマスクとして、圧縮歪膜４５を、その厚さ方向の途中までエッチングする。このマスクパターン６０は、実施例２の図３Ａの工程で用いたマスクパターン６０と同一の領域を覆う。圧縮歪膜４５を薄くした後、マスクパターン６０を除去する。
図４Ｅに示すように、圧縮歪膜４５の上に、マスクパターン６２を形成する。マスクパターン６２は、実施例２の図３Ｃに示したマスクパターン６２と同一の領域を覆う。
図４Ｆに示すように、マスクパターン６２をエッチングマスクとして、圧縮歪膜４５をエッチングする。このエッチングは、エッチング停止膜７０のエッチングレートが圧縮歪膜４５のエッチングレートよりも遅い条件で行う。このため、エッチング停止膜７０が露出した時点で、エッチングを再現性よく停止させることができる。これにより、引張歪膜４０の膜厚の目減りを防止することが可能になる。圧縮歪膜４５のエッチング後、マスクパターン４６を除去する。その後の工程は、実施例２の図３Ｅ以降の工程と共通である。なお、圧縮歪膜４５のエッチング後、露出したエッチング停止膜７０をエッチング除去してもよい。
図５Ａ〜図５Ｅを参照して、実施例４による半導体装置の製造方法について説明する。
図５Ａに示した圧縮歪膜４５を形成するまでの工程は、実施例３の図４Ｃに示した圧縮歪膜４５を形成するまでの工程と共通である。
図５Ｂに示すように、圧縮歪膜４５の上にマスクパターン４６を形成する。マスクパターン４６は、実施例１の図１Ｈに示したマスクパターン４６と同一の領域を覆う。
図５Ｃに示すように、マスクパターン４６をエッチングマスクとして、圧縮歪膜４５を、その厚さ方向の途中までエッチングする。このエッチング後、マスクパターン４６を除去する。
図５Ｄに示すように、圧縮歪膜４５の上に、マスクパターン４８を形成する。マスクパターン４８は、実施例１の図１Ｊに示したマスクパターン４８と同一の領域を覆う。
図５Ｅに示すように、マスクパターン４８をエッチングマスクとして、圧縮歪膜４５をエッチングする。エッチング条件は、実施例１の図１Ｋに示した圧縮歪膜４５のエッチング条件と同一である。エッチング停止膜７０のエッチングレートが、圧縮歪膜４５のエッチングレートよりも遅いため、エッチング停止層７０の下の引張歪膜４０の膜厚の目減りを防止することができる。圧縮歪膜４５のエッチング後、マスクパターン４８を除去する。その後の工程は、実施例１の図１Ｌに示した工程、及びそれ以降の工程と共通である。
図６に、実施例５による半導体装置の平面図を示す。以下、実施例１の図１Ｎに示した平面図との相違点に着目して説明する。
実施例１では、ＰＭＯＳＦＥＴ３０のゲート電極２１と、ＮＭＯＳＦＥＴ３１のゲート電極２１とが、連続した１つのゲートパターン２３で構成されていた。実施例５においては、ＰＭＯＳＦＥＴ３０のゲート電極２１Ａと、ＮＭＯＳＦＥＴ３１のゲート電極２１Ｂとが、相互に分離されている。
ＰＭＯＳＦＥＴ３０のゲート電極２１Ａに接続される導電プラグ用のビアホールＨ５が、引張歪膜４０の縁と重なる位置に配置されている。このように、ＰＭＯＳＦＥＴ３０のゲート電極２１Ａと、ＮＭＯＳＦＥＴ３１のゲート電極２１Ｂとが相互に分離されている場合でも、実施例１〜実施例４と同様の構成を採用することができる。
上記実施例１〜５では、引張歪膜４０を先に形成し、その後、圧縮歪膜４５を形成したが、この順番を逆にしてもよい。成膜順序を逆にする場合には、上記実施例１〜５において、ＰＭＯＳ用活性領域１２及びＰＭＯＳＦＥＴ３０を、ＮＭＯＳ用活性領域及びＮＭＯＳＦＥＴに読み替え、ＮＭＯＳ用活性領域１３及びＮＭＯＳＦＥＴ３１を、ＰＭＯＳ用活性領域及びＰＭＯＳＦＥＴに読み替える。さらに、引張歪膜４０を圧縮歪膜に読み替え、圧縮歪膜４５を引張歪膜に読み替える。
上記実施例１〜５では、引張歪膜４０及び圧縮歪膜４５に窒化シリコンを用いたが、その他の絶縁材料を用いてもよい。例えば、応力の大きさという点では窒化シリコンに劣るが、酸化シリコンを用いることも可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
（１Ａ）は、実施例１による半導体装置の製造方法の製造途中段階における平面図であり、（１Ｂ）〜（１Ｄ）は、それぞれ（１Ａ）の一点鎖線１Ｂ−１Ｂ、１Ｃ−１Ｃ、及び１Ｄ−１Ｄにおける断面図である。 （１Ｅ）〜（１Ｇ）は、実施例１による半導体装置の製造方法の製造途中段階における断面図である。 （１Ｈ）〜（１Ｊ）は、実施例１による半導体装置の製造方法の製造途中段階における断面図である。 （１Ｋ）〜（１Ｍ）は、実施例１による半導体装置の製造方法の製造途中段階における断面図である。 （１Ｎ）は、実施例１による半導体装置の平面図であり、（１Ｐ）〜（１Ｒ）は、それぞれ（１Ｎ）の一点鎖線１Ｐ−１Ｐ、１Ｑ−１Ｑ、及び１Ｒ−１Ｒにおける断面図である。 実施例１による半導体装置の主要部の断面図である。 （３Ａ）〜（３Ｃ）は、実施例２による半導体装置の製造方法の製造途中段階における断面図である。 （３Ｄ）〜（３Ｅ）は、実施例２による半導体装置の製造方法の製造途中段階における断面図である。 （４Ａ）〜（４Ｃ）は、実施例３による半導体装置の製造方法の製造途中段階における断面図である。 （４Ｄ）〜（４Ｆ）は、実施例３による半導体装置の製造方法の製造途中段階における断面図である。 （５Ａ）〜（５Ｃ）は、実施例４による半導体装置の製造方法の製造途中段階における断面図である。 （５Ｄ）〜（５Ｅ）は、実施例４による半導体装置の製造方法の製造途中段階における断面図である。 実施例５による半導体装置の平面図である。
符号の説明
１０ 半導体基板
１１ 素子分離絶縁膜
１２ ＰＭＯＳ用活性領域
１３ ＮＭＯＳ用活性領域
１４ ｎ型ウェル
１５ ｐ型ウェル
２０ ゲート絶縁膜
２１、２１Ａ、２１Ｂ ゲート電極
２２ 金属シリサイド膜
２３ ゲートパターン
３０ ＰＭＯＳＦＥＴ
３１ ＮＭＯＳＦＥＴ
４０ 引張歪膜
４１、４６、４８、６０、６２ マスクパターン
４５ 圧縮歪膜
５０ 層間絶縁膜
５３ 導電プラグ
７０ エッチング停止膜
Ｈ１〜Ｈ５ ビアホール

Claims (10)

  1. 半導体基板の第１の活性領域に第１導電型チャネルの第１のＭＩＳＦＥＴを形成し、該第１の活性領域から面内方向に隔てられた第２の活性領域に、該第１導電型とは逆の第２導電型チャネルの第２のＭＩＳＦＥＴを形成する工程と、
    前記第１のＭＩＳＦＥＴ及び第２のＭＩＳＦＥＴを覆うように、前記半導体基板の上に、第１の符号の歪を有する第１の歪膜を形成する工程と、
    前記第１のＭＩＳＦＥＴが配置された領域の前記第１の歪膜が除去され、前記第２のＭＩＳＦＥＴが配置された領域に前記第１の歪膜が残るように、前記第１の歪膜をパターニングする工程と、
    前記第１のＭＩＳＦＥＴ、及びパターニングされた前記第１の歪膜を覆うように、前記半導体基板の上に、前記第１の符号とは反対符号の歪を有する第２の歪膜を形成する工程と、
    前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わない第１のマスクパターンを用いて前記第２の歪膜の露出している部分を、該第２の歪膜の厚さ方向の途中までエッチングして薄くする工程と、
    前記第２の歪膜の一部を薄くした後、前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わない第２のマスクパターンを用いて、前記第２のＭＩＳＦＥＴが配置されている領域の前記第２の歪膜を除去する工程と
    を有し、
    前記第１のマスクパターンと第２のマスクパターンとの一方のマスクパターンは、パターニングされた前記第１の歪膜の少なくとも一部の縁と重なり、他方のマスクパターンは、該縁から面内方向に隔てられており、前記第２のＭＩＳＦＥＴが配置されている領域の前記第２の歪膜を除去する工程において、前記第１のマスクパターンと第２のマスクパターンとの一方にのみ覆われていた領域に、前記第２の歪膜の一部が残るように前記第２の歪膜を除去する半導体装置の製造方法。
  2. 前記第１のマスクパターンが、パターニングされた前記第１の歪膜の前記縁と重なり、前記第２のマスクパターンは、該縁から面内方向に隔てられている請求項１に記載の半導体装置の製造方法。
  3. 前記第１のマスクパターンが、パターニングされた前記第１の歪膜の前記縁から面内方向に隔てられており、前記第２のマスクパターンは、該縁に重なっている請求項１に記載の半導体装置の製造方法。
  4. 前記第１の歪膜を形成した後パターニングする前に、前記第１の歪膜の上に、前記第２の歪膜とはエッチング耐性の異なるエッチング停止膜を形成し、
    前記第１の歪膜をパターニングする際に、前記エッチング停止膜も該第１の歪膜と同一の平面形状にパターニングし、
    前記第２の歪膜を除去する工程において、該第２の歪膜のエッチングレートが前記エッチング停止膜のエッチングレートよりも速い条件で該第２の歪膜のエッチングを行う請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２のＭＩＳＦＥＴがｎ型チャネルＭＩＳＦＥＴである場合には、前記第１の歪膜が引張歪を有し、前記第２のＭＩＳＦＥＴがｐ型チャネルＭＩＳＦＥＴである場合には、前記第１の歪膜が圧縮歪を有する請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の歪膜を除去する工程の後、さらに、
    前記第１の歪膜及び第２の歪膜の上に、層間絶縁膜を形成する工程と、
    前記第１のマスクパターンと前記第２のマスクパターンとの一方のマスクパターンには覆われていたが他方のマスクパターンには覆われていなかった領域に、前記層間絶縁膜を貫通するビアホールを形成する工程と
    を有する請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
  7. 半導体基板の上に形成された第１導電型チャネルの第１のＭＩＳＦＥＴ、及び該第１導電型とは逆の第２導電型チャネルの第２のＭＩＳＦＥＴと、
    前記第２のＭＩＳＦＥＴが配置された領域を覆い、前記第１のＭＩＳＦＥＴが配置された領域は覆わず、第１の符号の歪を有する第１の歪膜と、
    前記第１のＭＩＳＦＥＴが配置された領域を覆い、前記第２のＭＩＳＦＥＴが配置された領域は覆わず、前記第１の符号とは逆の第２の符号の歪を有する第２の歪膜と
    を有し、
    前記第２の歪膜の、前記第２のＭＩＳＦＥＴ側の縁は、前記第１の歪膜の一部と重なり、前記第２の歪膜のうち、前記第１の歪膜と重なった部分、及び該重なった部分に連続する一部分の厚さが、前記第１のＭＩＳＦＥＴを覆っている部分の厚さよりも薄い半導体装置。
  8. 前記第２のＭＩＳＦＥＴがｎ型チャネルＭＩＳＦＥＴであり、かつ前記第１の歪膜が引張歪を有する請求項７に記載の半導体装置。
  9. 前記第２のＭＩＳＦＥＴがｐ型チャネルＭＩＳＦＥＴであり、かつ前記第１の歪膜が圧縮歪を有する請求項７に記載の半導体装置。
  10. さらに、
    前記第１の歪膜及び第２の歪膜の上に配置された層間絶縁膜と、
    前記層間絶縁膜、及び前記第２の歪膜の薄くなった部分を貫通するビアホールと、
    前記ビアホール内に充填された導電部材と
    を有する請求項７乃至９のいずれか１項に記載の半導体装置。
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