JP5259674B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ）用のドライバに使用される半導体装置に適用して有効な技術に関するものである。

特開平１０−２３３５０７号公報（特許文献１）には、出力パッドを多数設けたドライバＩＣのような半導体集積回路および電子時計などの電子回路装置において、チップ面積の縮小化を図り、生産効率の向上とコストダウンを図る技術が開示されている。

具体的には、出力パッドに各々接続する駆動トランジスタ、あるいは、ロジック回路の上に平面的に重なって出力パッドを設けた。さらに、半導体装置の配線をアルミ配線だけでなく、バンプ電極あるいは、バリアメタルを用いている。また、プリント基板の上にフェイスダウン方式により半導体集積回路が電気的に接着されている場合の電気的接続は、半導体集積回路に設けられた半田バンプとプリント基板の配線とが直接、接続することにより形成される。この時半導体集積回路の外部接続端子であるバンプ電極はトランジスタの上に積層して設けられているとしている。

例えば、特許文献１の図１８には、バンプ構造の出力パッドが、駆動用トランジスタの上に重なって配置されている。従って、平面的に駆動用トランジスタと出力パッドを重ねて配置できるために、チップ面積の縮小が可能となるとしている。また、特許文献１の図２６には、拡散領域と別の拡散領域との間をバンプ配線により電気接続した場合の構造が開示されている。このような構造にすることにより、従来に比べ配線層を１層増すことができるとしている。

特開平１０−２３３５０７号公報

近年、液晶を表示素子に用いたＬＣＤが急速に普及しつつある。このＬＣＤは、ＬＣＤを駆動するためのドライバによって制御されている。ＬＣＤ用ドライバは半導体チップから構成されており、例えば、ガラス基板に実装される。ＬＣＤ用ドライバを構成する半導体チップは、半導体基板上に複数のトランジスタと多層配線を形成した構造をしており、表面にバンプ電極が形成されている。そして、表面に形成されたバンプ電極を介して、ガラス基板に実装されている。このとき、バンプ電極によって半導体チップとガラス基板が接続されるが、接着力の向上の観点から、バンプ電極の面積を大きくして半導体チップとガラス基板の接着面積を大きくすることが行なわれている。すなわち、ＬＣＤ用ドライバを構成する半導体チップのバンプ電極は、一般用途に用いられる半導体チップのバンプ電極に比べて大きさが遥かに大きくなっている特徴がある。

ＬＣＤ用ドライバにおいて、バンプ電極下にはパッシベーション膜となる絶縁膜が形成されており、この絶縁膜に設けられた開口部を介して、多層配線の最上層に形成されたパッドと接続されている。通常、開口部およびパッドは、バンプ電極の大きさに合わせて同程度の面積を有するように形成されている。

上述したように、半導体チップに形成された多層配線の最上層には、大きなバンプ電極に対応したパッドが形成されている。すなわち、バンプ電極の大きさと同程度の面積を有するパッドが最上層に形成されている。このため、多層配線の最上層にパッド以外の配線を形成するスペースを確保するには、半導体チップのサイズを大きくしなければならない問題点がある。

また、ボンディングパッドの直上にバンプ電極を形成する通常の構造では、実装するバンプ電極の位置が決まっているため、パッドなどの配線のレイアウト構成に制限がある。したがって、半導体チップのサイズを効率良く縮小化できるレイアウト構成をとることが困難である問題点がある。

本発明の目的は、半導体チップのサイズを縮小化することのできる技術を提供することにある。

また、本発明の他の目的は、半導体チップに形成されている配線のレイアウト構成の自由度を向上できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、（ａ）半導体基板上に形成されたパッドと、（ｂ）前記パッド上に開口部を有する絶縁膜と、（ｃ）前記開口部を含む前記絶縁膜上に形成されたバンプ電極とを有する半導体チップを備える。そして、前記バンプ電極の大きさは、前記パッドの大きさに比べて大きくなっており、前記絶縁膜を介した前記バンプ電極の下層には、前記パッドとは異なる配線が形成されているものである。

また、本発明による半導体装置は、（ａ）半導体基板上に形成されたパッドと、（ｂ）前記パッド上に開口部を有する絶縁膜と、（ｃ）前記開口部を含む前記絶縁膜上に形成されたバンプ電極とを有する半導体チップを備える。そして、前記バンプ電極の大きさは、前記パッドの大きさに比べて大きくなっており、前記バンプ電極には、幅の狭い第１部分と前記第１部分より幅の広い第２部分があることを特徴とするものである。

本発明による半導体装置の製造方法は、（ａ）半導体基板上にパッドおよび前記パッドとは異なる配線を同層で形成する工程と、（ｂ）前記パッドおよび前記パッドとは異なる配線上に絶縁膜を形成する工程とを備える。さらに、（ｃ）前記絶縁膜に前記パッドの表面を露出する開口部を形成する工程と、（ｄ）前記開口部を含む前記絶縁膜上にバンプ電極を形成する工程とを備える。そして、前記絶縁膜を介した前記バンプ電極の下層に、前記パッドおよび前記パッドとは異なる配線を形成することを特徴とするものである。

また、本発明による半導体装置の製造方法は、（ａ）半導体基板上にパッドを形成する工程と、（ｂ）前記パッド上に絶縁膜を形成する工程とを備える。さらに、（ｃ）前記絶縁膜上に前記パッドの表面を露出する開口部を形成する工程と、（ｄ）前記開口部を含む前記絶縁膜上にバンプ電極を形成する工程とを備える。そして、前記バンプ電極に、幅の狭い第１部分と前記第１部分よりも幅の広い第２部分を形成することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

バンプ電極下の領域を有効活用でき、半導体チップのサイズを小さくすることができる。バンプ電極の位置に左右されずにパッドを配置することができるので、パッドなどの配線のレイアウト構成の自由度を向上させることができる。

本発明の実施の形態１における半導体チップの構成を示した平面図である。 図１のＡ−Ａ’線で切断した断面を示した断面図である。 図１のＢ−Ｂ’線で切断した断面を示した断面図である。 図１のＣ線で示される領域の拡大図であって、直線状に配置されたバンプ電極の直下に配線を形成した様子を示した平面図である。 図１のＤ線で示される領域の拡大図であって、千鳥状に配置されたバンプ電極の直下に配線を形成した様子を示した平面図である。 実施の形態１における半導体装置の製造工程を示した断面図である。 図６に続く半導体装置の製造工程を示した断面図である。 図７に続く半導体装置の製造工程を示した断面図である。 図８に続く半導体装置の製造工程を示した断面図である。 図９に続く半導体装置の製造工程を示した断面図である。 図１０に続く半導体装置の製造工程を示した断面図である。 半導体チップをガラス基板に実装する場合を示した図である。 ガラス基板に半導体チップを搭載した部分を拡大した図である。 ＬＣＤの全体構成を示した図である。 ＬＣＤの他の構成を示した図である。 ＴＣＰ形態によって半導体チップを実装基板に実装する様子を示した図である。 ガラス基板とプリント基板との間にＴＣＰ形態で実装した半導体チップを配置した例を示す図である。 ＣＯＦ形態によって半導体チップを実装基板に実装する様子を示した図である。 ガラス基板とプリント基板との間にＣＯＦ形態で実装した半導体チップを配置した例を示す図である。 実施の形態２における半導体チップの一部を示した平面図である。 実施の形態２の変形例を示した平面図である。 実施の形態２の変形例を示した平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は本実施の形態１における半導体チップ１（半導体装置）の構成を示した平面図である。本実施の形態１における半導体チップ１は、ＬＣＤ用のドライバである。図１において、半導体チップ１は、例えば細長い長方形状に形成された半導体基板２を有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤ用のドライバが形成されている。このドライバは、ＬＣＤを構成するセルアレイの各画素に電圧を供給して液晶分子の向きを制御する機能を有しており、ゲート駆動回路３、ソース駆動回路４、液晶駆動回路５、グラフィックＲＡＭ（Random Access Memory）６および周辺回路７を有している。

半導体チップ１の外周近傍には、複数のバンプ電極８が半導体チップ１の外周に沿って所定の間隔毎に配置されている。これら複数のバンプ電極８は、半導体チップ１の素子や配線が配置されたアクティブ領域上に配置されている。複数のバンプ電極８の中には集積回路の構成に必要な集積回路用のバンプ電極と、集積回路の構成には必要とされないダミーバンプ電極が存在する。半導体チップ１の１つの長辺および２つの短辺近傍には、バンプ電極８が千鳥状に配置されている。この千鳥状に配置されている複数のバンプ電極８は、主として、ゲート出力信号用あるいはソース出力信号用のバンプ電極である。半導体チップ１の長辺中央に千鳥配置されたバンプ電極８がソース出力信号用のバンプ電極であり、半導体チップ１の長辺の両角近傍および半導体チップ１の両短辺に千鳥配置されたバンプ電極８がゲート出力信号用のバンプ電極である。このような千鳥配置を採用することにより、半導体チップ１のサイズの増大を抑制しつつ、多くの数を必要とするゲート出力信号用のバンプ電極やソース出力信号用のバンプ電極を配置することができる。すなわち、チップサイズを縮小しつつ、バンプ電極の数を増やすことができる。

また、半導体チップ１の他方の長辺近傍には、千鳥配置ではなく一直線状に並ぶようにバンプ電極８が配置されている。この一直線状に並ぶように配置されたバンプ電極８は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。さらに、半導体チップ１の四隅近傍にはダミーバンプ電極が形成されている。なお、図１では、ゲート出力信号用あるいはソース出力信号用のバンプ電極８を千鳥配置にし、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極８を一直線状に配置している例について説明した。しかし、ゲート出力信号用あるいはソース出力信号用のバンプ電極８を一直線状に配置し、デジタル入力信号用あるいはアナログ入力信号用のバンプ電極８を千鳥配置にする構成も可能である。

図２は、図１のＡ−Ａ’線で切断した断面を示す。図２において、最上層配線より下層の構造については省略している。図２に示していないが、半導体基板上には、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成され、この半導体素子上に多層配線が形成されている。図２ではこの多層配線のうち最上層の配線より上の構造が図示されている。

図２に示すように、例えば酸化シリコン膜よりなる絶縁膜９上には、最上層配線が形成されている。最上層配線としては、例えばパッド１０やパッド１０以外の配線１１ａ、１１ｂが形成されている。配線１１ａ、１１ｂとしては、例えば信号用の信号配線や電源用の電源配線あるいはダミー配線から形成されている。これらパッド１０や配線１１ａ、１１ｂは例えばアルミニウム膜から構成されている。

パッド１０および配線１１ａ、１１ｂ上には、パッド１０および配線１１ａ、１１ｂを覆うように表面保護膜（パッシベーション膜）１２が形成されている。表面保護膜１２は、例えば窒化シリコン膜などの絶縁膜から形成されている。そして、この表面保護膜１２には、パッド１０の表面を露出する開口部１３が形成されており、開口部１３内を含む表面保護膜１２上には、下地の金属膜であるＵＢＭ膜１４を介してバンプ電極８が形成されている。

また、バンプ電極８の下層には、前述のパッド１０および配線１１ａ、１１ｂ等の配線層等の他に、パッド１０および配線１１ａ、１１ｂ等の配線層よりも更に下層に複数の配線層が形成されている（図示せず）。同様に、バンプ電極８の下層には、前述のＭＩＳＦＥＴ等の半導体素子も形成されている（図示せず）。このように、本実施の形態では、バンプ電極８下の領域を有効に活用することで、半導体チップ１のチップ面積を縮小することのできる構成となっている。

ここで、本発明の特徴の１つは、バンプ電極８の大きさに比べて開口部１３およびパッド１０が小さくなるように形成している点である。通常、バンプ電極８の下部には、バンプ電極８と同程度の大きさを有する開口部１３が形成され、この開口部１３の下層にはバンプ電極８より大きいパッド１０が形成されている。すなわち、バンプ電極８の下部にはパッド１０が形成されており、このパッド１０の大きさは、バンプ電極８の大きさと同程度であった。しかし、ＬＣＤ用のドライバを構成する半導体チップ１においては、バンプ電極８をガラス基板と接着させるため、面積が大きくなっている。したがって、バンプ電極８の下層に形成されるパッド１０の大きさも大きくなる。このとき、パッド１０の大きさが大きいと、多層配線層の最上層にパッド１０以外の配線を配置しようとしても、スペースを確保することが困難になり、半導体チップ１のサイズが大きくなってしまう。これに対し、本実施の形態１では、図２に示すように、バンプ電極８の大きさに比べて開口部１３およびパッド１０の大きさを小さくしている。言い換えれば、パッド１０の大きさに比べてバンプ電極８の大きさが大きくなっている。このように、バンプ電極８の大きさに比べてパッド１０の大きさを縮小化することにより、バンプ電極８の下層にパッド１０以外の配線１１ａ、１１ｂを形成するスペースを確保することができる。すなわち、バンプ電極８の直下であって、パッド１０と同層の最上層には、通常パッド１０が形成されているので、他の配線を形成することができなかった。しかし、本実施の形態１では、バンプ電極８の大きさに比べてパッド１０の大きさを小さくするように構成したので、バンプ電極８の直下であって、パッド１０と同層の最上層に他の配線１１ａ、１１ｂを形成するスペースを確保できる。したがって、バンプ電極８の直下にもパッド１０以外の配線１１ａ、１１ｂを形成することができるので、バンプ電極８の直下のスペースを有効活用でき、半導体チップ１のサイズを縮小化することができる。

本実施の形態１では、バンプ電極８の大きさを変えずに、パッド１０の大きさをバンプ電極８の大きさよりも小さくすることにより、バンプ電極８にパッド１０以外の配線を形成するスペースを設けることを特徴としている。つまり、ガラス基板に接着するバンプ電極８の面積を確保しながら、バンプ電極８下にパッド１０以外の配線を確保して、半導体チップ１のサイズの縮小化を図っている。このような技術的思想は、背景技術で説明した特許文献１には記載も示唆もされておらず、本実施の形態１に特有のものである。例えば、パッドの大きさを変えずにバンプ電極の大きさを大きくすることにより、バンプ電極の大きさをパッドの大きさに比べて大きくする構成をとることができるが、この場合、パッドの大きさ自体は縮小化されておらず、パッドの大きさを縮小化することによって形成されるスペースを確保することができない。したがって、半導体チップのサイズの縮小化を図ることはできないのである。さらに、バンプ電極を大きくすると、半導体チップのサイズも大きくなるので、半導体チップの縮小化を図ることはできない。このように、バンプ電極の大きさに対してパッド電極の大きさを小さくする方法には、バンプ電極自体の大きさを大きくする手段とパッド自体を小さくする手段がある。この２つの手段は、バンプ電極の大きさに対してパッド電極の大きさが小さくなる点で共通するが、パッド自体を小さくする手段では、バンプ電極下のパッドと同層の層にパッド以外の配線を形成するスペースを確保できる点で顕著な相違点がある。さらに、パッド自体を小さくすることにより、パッドの幅がパッド以外の配線で比較的幅の広い電源配線などに比べて小さくなる場合もある。

図３は、図１のＢ−Ｂ’線で切断した断面図を示している。図３に示すように、Ｂ−Ｂ’線で切断した断面において、絶縁膜９上にパッド１０が形成されており、このパッド１０を覆うように表面保護膜１２が形成されている。そして、表面保護膜１２には、開口部１３が設けられており、この開口部１３の底部において、パッド１０の表面が露出している。そして、開口部１３内を含む表面保護膜１２上には、ＵＢＭ膜１４を介してバンプ電極８が形成されている。Ｂ−Ｂ’線で切断した断面方向においては、バンプ電極８の幅に対してパッド１０の幅が同程度あるいは大きくなっている。すなわち、バンプ電極８は、図２に示すＡ−Ａ’線で切断した断面方向においては、パッド１０の幅は、バンプ電極８の幅に比べて小さくなっており、バンプ電極８の直下に、パッド１０およびパッド１０以外の信号配線や電源配線などが形成されている。一方、図３に示すように、Ｂ−Ｂ’線で切断した断面方向においては、バンプ電極８の直下に形成されているパッド１０の幅は、バンプ電極８の幅と同程度の大きさになっている。

図４は、図１のＣ領域を拡大した平面図であり、直線状に配置されたバンプ電極８の直下に配線を形成した様子を示す平面図である。図４に示すように、長方形の形状をしたバンプ電極８が短辺方向（長辺方向と交差する方向）に並んで配置されている。そして、バンプ電極８の下層には、表面保護膜１２が形成されており、この表面保護膜１２に開口部１３が形成されている。そして、表面保護膜１２に設けられた開口部１３の下層にはパッド１０が形成されている。このパッド１０は、開口部１３を埋め込むようにして形成されたバンプ電極８と電気的に接続されている。パッド１０は正方形の形状をしており、その一辺の長さは、バンプ電極８の短辺の長さよりわずかに大きい程度である。したがって、図４に示すように、バンプ電極８の短辺方向において、バンプ電極８の長さに比べてパッド１０の長さはわずかに大きくなっている。一方、バンプ電極８の長辺方向においては、バンプ電極８の長さに比べてパッド１０の長さは遥かに小さくなっている。つまり、パッド１０は、バンプ電極８よりも小さくなっており、パッド１０は、バンプ電極８の一端部下にだけ形成されていることになる。このため、バンプ電極８の長辺方向であって、パッド１０と同層の配線層にはスペースが確保されることになる。このスペースには、パッド１０とは異なる配線１１ａ〜１１ｃが形成されている。このように本実施の形態１によれば、バンプ電極８の直下に形成されるパッド１０の大きさを小さくしたので、パッド１０と同層のバンプ電極８の直下に配線１１ａ〜１１ｃを形成することができる。したがって、長方形状をした大きなバンプ電極８の直下を有効活用することができるので、半導体チップの縮小化が可能となる。

配線１１ａ〜１１ｃは、例えば信号配線、電源配線あるいはダミー配線からなり、様々な幅の配線を引き回すことができる。図４では、配線１１ｃは、配線１１ａ、１１ｂに比べて幅が大きくなっている。通常パッドは、バンプ電極８の大きさと同程度に形成されているので、パッドの幅は配線の幅の中でも大きくなっている。しかし、本実施の形態１では、パッド１０の大きさをバンプ電極８の大きさよりも小さくして、バンプ電極８の直下に配線を形成できるスペースを確保している。このため、パッド１０の幅は、例えば確保したスペースに形成される電源配線などに比べて小さくなる場合がある。このように本実施の形態１による構成によれば、パッド１０の幅がその他の一部の配線の幅よりも小さくなることがある。

配線１１ａ〜１１ｃは、バンプ電極８の長辺方向に交差する方向に延在するように形成されている。なお、バンプ電極８の長辺方向に直交するように配線１１ａ〜１１ｃを配置することが、スペースを有効に活用する観点から望ましいが、必ずしもバンプ電極８の長辺方向に直交するように形成しなくてもよい。例えば、配線のレイアウトによっては、斜めに交差するように配線を形成してもよい。この場合も、バンプ電極８の直下のスペースを活用できるため、半導体チップの小型化が実現できる。

図５は、図１のＤ領域を拡大した平面図であり、千鳥状に配置されたバンプ電極８の直下に配線を形成した様子を示す平面図である。図５においても、図４と同様に、バンプ電極８の長辺方向の幅がパッド１０の幅よりも遥かに大きくなっており、バンプ電極８の長辺方向であって、パッド１０と同層の層にスペースが確保されている。そして、このスペースに配線１１ｄ〜１１ｋが形成されている。千鳥状にバンプ電極８を形成した場合、バンプ電極８は図５に示すように、２段にわたってバンプ電極８が形成されている。このため、一列にバンプ電極８を形成する場合に比べて、バンプ電極８の直下に形成されるスペースが大きくなる。すなわち、バンプ電極８の大きさに合わせてパッドを形成してしまうと、バンプ電極８の直下にパッド以外の配線を形成することができなくなる。このとき、一列にバンプ電極８を形成する場合に比べて千鳥状にバンプ電極８を形成すると、バンプ電極８が２列に形成されている分、配線を形成するスペースが狭くなる。しかし、図５に示すように、本実施の形態１では、１段目の列に形成されているバンプ電極８の直下のスペースに配線１１ｄ〜１１ｇを形成し、２段目の列に形成されているバンプ電極８の直下のスペースに配線１１ｈ〜１１ｋを形成している。このため、バンプ電極８を千鳥状に配置した場合であっても、バンプ電極８を一列に配置した場合と同程度にバンプ電極８の直下に形成されたスペースを有効活用することができる。このように、半導体チップに形成されているバンプ電極８において、一列に配置されているバンプ電極８下だけでなく、千鳥状に配置されているバンプ電極８下にも配線を形成することができるので、半導体チップの小型化を推進することができる。

また、図１のＤ領域（図５）では図１のＣ領域（図４）と比較して、バンプ電極８の数が多く配置されているが、これは後述の図１５等に示すＬＣＤの表示部２０を構成する素子を駆動させるために、図１のＤ領域側により多くのバンプ電極８を配置させる必要があるからである。これら図１のＤ領域側のバンプ電極８は、主に、ＬＣＤの表示部２０を構成する素子のゲート用およびソース用のために使用される。

次に、本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。まず、図示はしないが、例えば、シリコン単結晶よりなる半導体基板上にＭＩＳＦＥＴなどの半導体素子を形成し、この半導体素子上に多層配線を形成する。図６では、最上層に形成された配線を示しており、この最上層に形成された配線より下層の構造については省略している。

図６に示すように、例えば酸化シリコン膜よりなる絶縁膜９を形成する。絶縁膜９は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用して形成することができる。そして、絶縁膜９上に、チタン／窒化チタン膜、アルミニウム膜およびチタン／窒化チタン膜を積層して形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用して、積層膜をパターニングする。このパターニングにより、パッド１０および配線１１ａ、１１ｂを形成する。このとき形成されるパッド１０は、後述する工程で形成されるバンプ電極に比べて小さくなるようになっている。また、配線１１ａ、１１ｂはバンプ電極の直下に形成されるようになっている。

続いて、図７に示すように、パッド１０および配線１１ａ、１１ｂを形成した絶縁膜９上に表面保護膜１２を形成する。表面保護膜１２は、例えば、窒化シリコン膜より形成され、例えば、ＣＶＤ法により形成することができる。次に、フォトリソグラフィ技術およびエッチング技術を使用して、表面保護膜１２に開口部１３を形成する。この開口部１３は、パッド１０上に形成され、パッド１０の表面を露出している。なお、開口部１３の大きさはパッド１０の大きさに比べて小さくなるように形成される。

次に、図８に示すように、開口部１３内を含む表面保護膜１２上にＵＢＭ（Under Bump Metal）膜１４を形成する。ＵＢＭ膜１４は、例えば、スパッタリング法を使用して形成でき、例えば、チタン膜、ニッケル膜、パラジウム膜、チタン・タングステン合金膜、窒化チタン膜あるいは金膜などの単層膜または積層膜により形成されている。ここで、ＵＢＭ膜１４は、バンプ電極８とパッド１０や表面保護膜１２との接着性を向上させる機能の他、この後の工程で形成される導体膜１６の金属元素が配線１１ａ，１１ｂ等に移動することや、反対に配線１１ａ，１１ｂ等の金属元素が導体膜１６側に移動するのを抑制または防止するバリア機能を有する膜である。また、ＵＢＭ膜１４の平面寸法は、開口部１３よりも大きく、導体膜１６とほぼ同じである。

続いて、図９に示すように、ＵＢＭ膜１４上にレジスト膜１５を塗布した後、このレジスト膜１５に対して露光・現像処理を施すことによりパターニングする。パターニングは、バンプ電極形成領域にレジスト膜１５が残らないように行なわれる。そして、図１０に示すように、導体膜１６として例えば、めっき法を使用して金膜を形成する。その後、図１１に示すように、パターニングしたレジスト膜１５およびレジスト膜１５で覆われていたＵＢＭ膜１４を除去することにより、導体膜１６およびＵＢＭ膜１４からなるバンプ電極８を形成する。次に、半導体基板をダイシングすることにより、個片化した半導体チップを得ることができる。

本実施の形態１によれば、バンプ電極８の直下に形成されるパッド１０の大きさを小さくしたので、バンプ電極８の直下に配線１１ａ、１１ｂを形成することができる。すなわち、バンプ電極８の直下に、パッド１０およびパッド１０と同層で形成される配線１１ａ、１１ｂを形成することができるので、バンプ電極８の直下に形成されるスペースを有効活用でき、半導体チップの小型化を図ることができる。

また、本実施の形態１における半導体装置の製造方法では、パッド１０およびパッド１０と同層に形成される配線１１ａ、１１ｂをバンプ電極８の直下に形成するようにパターニングする点以外は、通常の製造工程と同様である。したがって、製造工程の複雑化を招くことなく、本実施の形態１における半導体装置を製造することができる。つまり、製造工程の大幅な変更を行なわなくてもよい効果が得られる。

次に、上述するようにして形成された半導体チップを実装基板に接着して実装する。図１２は、半導体チップ１をガラス基板１７ａに実装する場合（ＣＯＧ：Chip On Glass）を示したものである。図１２に示すように、ガラス基板１７ａにはガラス基板１７ｂが搭載されており、これによりＬＣＤの表示部が形成される。そして、ＬＣＤの表示部の近傍のガラス基板１７ａ上には、ＬＣＤ用のドライバである半導体チップ１が搭載されている。半導体チップ１にはバンプ電極８が形成されており、バンプ電極８とガラス基板１７ａ上に形成された端子とは異方導電フィルム（Anisotropic Conductive Film）１９を介して接続されている。また、ガラス基板１７ａとフレキシブルプリント基板（Flexible Printed Circuit）１８も異方導電フィルム１９によって接続されている。このようにガラス基板１７ａ上に搭載された半導体チップ１において、出力用のバンプ電極８はＬＣＤの表示部に電気的に接続され、入力用のバンプ電極８はフレキシブルプリント基板１８に接続されている。

図１３は、ガラス基板１７ａに半導体チップ１を搭載した部分を拡大した図である。図１３において、ガラス基板１７ａには端子２０ａが形成されており、この端子２０ａに半導体チップ１に形成されているバンプ電極８が電気的に接続される。このとき、バンプ電極８と端子２０ａは直接接しているのではなく、異方導電フィルム１９を介して接続されている。

図１４は、ＬＣＤの全体構成を示した図である。図１４に示すように、ガラス基板上にＬＣＤの表示部２０が形成されており、この表示部２０に画像が表示される。表示部の近傍のガラス基板上にはＬＣＤ用のドライバである半導体チップ１が搭載されている。半導体チップ１の近傍にはフレキシブルプリント基板１８が搭載されており、フレキシブルプリント基板１８とＬＣＤの表示部２０の間にドライバである半導体チップ１が搭載されている。このようにして、半導体チップ１をガラス基板１７ａ上に搭載することができる。

ＬＣＤ用のドライバを実装基板に実装する形態の一例としてガラス基板１７ａに半導体チップ１を実装するＣＯＧについて説明したが、次に、半導体チップ１を実装する他の形態について説明する。

図１５は、ＣＯＧ形態以外の実装形態で半導体チップ１を実装する様子を示したものであり、ＴＣＰ（Tape Carrier Package）形態２１とＣＯＦ（Chip On Film）形態２２を示している。図１６は、ＴＣＰ形態によって半導体チップ１を実装基板に実装する様子を示した図である。図１６において、実装基板はテープ状のフィルム基板（テープ基板）２３であり、フィルム基板２３には、例えば銅からなるリード２４が形成されている。そして、このリード２４にバンプ電極８が接着するように半導体チップ１がフィルム基板２３に実装されている。なお、半導体チップ１はレジン２５によって封止されている。図１７は、ガラス基板１７ａとプリント基板２８との間にＴＣＰ形態で実装した半導体チップ１を配置した例を示す図である。図１７に示すように、ガラス基板１７ａとフィルム基板２３に形成されたリード２４とは異方導電フィルム２６によって接続されており、同様に、フィルム基板２３に形成されたリード２４とプリント基板２８とは異方導電フィルム２７によって接続されている。

図１８は、ＣＯＦ形態によって半導体チップ１を実装基板に実装する様子を示した図である。図１８において、実装基板はテープ状のフィルム基板２９である。ＴＣＰ形態と同様にフィルム基板２９上には銅よりなるリード３０が形成されているが、ＴＣＰ形態と異なり、リード３０はバンプ電極８と接続する部位においても、フィルム基板２９に固着している。そして、このリード３０にバンプ電極８が接着するように半導体チップ１がフィルム基板２９に実装されている。なお、半導体チップ１とフィルム基板２９との隙間にはアンダーフィル３１が形成されている。図１９は、ガラス基板１７ａとプリント基板２８との間にＣＯＦ形態で実装した半導体チップ１を配置した例を示す図である。図１９に示すように、ガラス基板１７ａとフィルム基板２９に形成されたリード３０とは異方導電フィルム２６によって接続されており、同様に、フィルム基板２９に形成されたリード３０とプリント基板２８とは異方導電フィルム２７によって接続されている。

このように、ＬＣＤ用のドライバである半導体チップ１を様々な形態によって実装することができる。

（実施の形態２）
本実施の形態２では、バンプ電極の位置によらずにパッドの形成位置を最適な位置に決定することができるレイアウト自由度の高い半導体装置について説明する。

図２０は、本実施の形態２における半導体チップの一部を示した平面図である。図２０において、パッド１０は表面保護膜１２に形成された開口部１３を介してバンプ電極８の一部を構成するパッド接続部８ａと接続されている。バンプ電極８は、パッド１０に接続するパッド接続部８ａと、実装基板の端子に接続する端子接続部８ｃと、パッド接続部８ａと端子接続部８ｃとを接続する配線部８ｂから構成されている。通常、バンプ電極は、端子接続部だけから構成され、この端子接続部がパッドと接続されている。つまり、通常のバンプ電極では端子接続部がパッド接続部を兼ねており、パッド接続部と端子接続部が平面的に重なっている。これに対し、本実施の形態２のバンプ電極８では、パッド接続部８ａと端子接続部８ｃが平面的に異なる位置に形成されており、この平面的に異なる位置に形成されたパッド接続部８ａと端子接続部８ｃとが配線部８ｂで接続された構造をしている。また、パッド接続部８ａと端子接続部８ｃは、配線部８ｂと比較して、その平面形状の配線幅が大きくなるように形成されている。パッド接続部８ａと端子接続部８ｃでは、それぞれパッド１０と上記のガラス基板（またはフィルム基板）に設けられたリードに接続する必要があるため、その平面積をある程度確保する必要があるからである。配線部８ｂでは、その配線幅を小さくすることにより、他の配線部８ｂとの接触の可能性を防ぐことができ、配線引き回しの自由度を高めることが出来る。

このようにバンプ電極８を構成することにより、バンプ電極８の端子接続部８ｃを千鳥状に配置しながら、パッド１０を千鳥状に配置することなく、ｘ方向へ一列に配置させることが可能となる。すなわち、バンプ電極の配置位置に左右されずにパッドの位置を決定することができる。通常、バンプ電極とパッドとは平面的に重なり合うように配置されている。したがって、バンプ電極をｙ方向に千鳥状に配置すると、パッドもｙ方向に千鳥状に配置されることになる。このとき、パッドは２列に配置されるが、パッドが配置されている箇所には、パッド以外の配線を引き回すことができない。このため、前記実施の形態１で述べたように、バンプ電極の大きさに比べてパッドの大きさを小さくすることにより、バンプ電極の直下にパッド以外の配線を形成する場合であっても、パッドがｙ方向に２列に形成されているので、その分パッド以外の配線を形成するスペースを広げることができない。これに対し、本実施の形態２によれば、バンプ電極８を千鳥状に配置しても、パッド１０は千鳥状にする必要はなく、図２０に示すようにｘ方向へ一列に配置させることが可能となる。したがって、パッド１０のより占有されるスペースは、パッド１０を２列に配置する場合に比べて少なくなる。このように、パッド１０によって占有されるスペースを少なくできるので、パッド１０と同層のバンプ電極８下に、パッド１０以外の配線１１ａ〜１１ｋを形成するスペースを充分確保できる。これにより、半導体チップの小型化をさらに推進することができる。なお、バンプ電極８の直下に形成される配線１１ａ〜１１ｋの形状は、直線状のものに限らず、折れ曲がっているものやあるいは曲線状の形状をしているものがあってもよい。

以上述べたように、本発明の特徴の１つは、バンプ電極８をパッド接続部８ａ、配線部８ｂおよび端子接続部８ｃから構成し、パッド接続部８ａと端子接続部８ｃとを平面的に重ならないように配置したことにある。ここで、パッド接続部８ａ、配線部８ｂおよび端子接続部８ｃを同層で形成されている。このように構成することにより、バンプ電極８をｙ方向に延在するように形成して千鳥状に配置する一方、パッド１０をｘ方向へ１列に並べて配置することができる。ここで、バンプ電極８を構成する端子接続部８ｃは、ガラス基板などの実装基板と接着するので、接着力を確保する観点から幅が配線部８ｂやパッド接続部８ａの幅に比べて広くなっている。本実施の形態において、バンプ電極８は、パッド接続部８ａ、配線部８ｂおよび端子接続部８ｃから構成されているが、別の言い方をすれば、幅の狭い配線部（第１部分）８ｂと配線部８ｂよりも幅の広い端子接続部（第２部分）８ｃを有するように構成されているとも言える。このように構成することにより、実装基板の接触面積を確保しながら、バンプ電極８を狭ピッチで千鳥状に配置することができる。つまり、バンプ電極８の端子接続部８ｃは、実装基板に接着する部位であるので、比較的面積を広くする一方、配線部８ｂは、パッド接続部と端子接続部とを接続するだけであるので、幅を狭くすることにより、バンプ電極８を狭ピッチで千鳥状に配置できる。

本実施の形態２によれば、バンプ電極の位置に左右されずに、パッドの配置位置を半導体チップのサイズを効率良く縮小化できる位置に配置できる。すなわち、パッドのレイアウト構成の自由度を向上させることができるので、半導体チップのサイズを効率良く縮小化することができる。また、バンプ電極８の端子接続部８ｃの面積をパッド１０に関係なく増大することができるので、実装基板との接着面積をフレキシブルに変更することができる。

本実施の形態２における半導体装置の製造方法は前記実施の形態１とほぼ同様である。異なる点は、バンプ電極８を形成する際、バンプ電極８をパッド接続部８ａ、配線部８ｂおよび端子接続部８ｃを有するようにし、かつ、パッド接続部８ａと端子接続部８ｃとが平面的に重ならないように形成する点である。そして、端子接続部８ｃの幅を配線部８ｂの幅に比べて広くなるようにする。このようにして、本実施の形態２における半導体装置を製造することができる。

次に、本実施の形態２の変形例について説明する。図２１は、本実施の形態２の変形例を示した平面図である。図２１は、パッド１０をｘ方向へ一列に配置し、バンプ電極８の端子接続部８ｃをｙ方向へ一列に配置している場合を示したものである。このような場合も、バンプ電極８をパッド接続部８ａ、配線部８ｂおよび端子接続部８ｃから構成することにより実現できる。例えば、顧客の要求のよりバンプ電極８ｃがｙ方向へ一列に配置される場合においても、パッド１０をｙ方向とは異なるｘ方向へ一列に配置することができる。すなわち、端子接続部８ｃの形成位置によらず、パッド１０を配置することができる。なお、図示されていないが、図２１においても、バンプ電極８の直下のパッド１０と同層の層にはパッド１０とは異なる配線が形成されている。このため、バンプ電極８の直下にできるスペースを有効活用でき、半導体チップの小型化を実現することができる。さらに、パッド１０のレイアウト構成の自由度が向上するので、パッド１０の配置位置を最適化することにより、半導体チップの小型化を推進できる。図２１において、バンプ電極８の配線部８ｂを直角に折れ曲がった形状から構成しているが、これに限らず、例えば曲線形状から構成するようにしてもよい。

図２２は、本実施の形態２の変形例を示した平面図である。図２２は、パッド１０をｘ方向へ一列に配置し、バンプ電極８の端子接続部８ｃをｙ方向へ千鳥状に配置している場合を示したものである。このような場合も、バンプ電極８をパッド接続部８ａ、配線部８ｂおよび端子接続部８ｃから構成することにより実現できる。例えば、顧客の要求のよりバンプ電極８ｃがｙ方向へ千鳥状に配置される場合においても、パッド１０をｙ方向とは異なるｘ方向へ一列に配置することができる。すなわち、端子接続部８ｃの形成位置によらず、パッド１０を配置することができる。なお、図示されていないが、図２２においても、バンプ電極８の直下のパッド１０と同層の層にはパッド１０とは異なる配線が形成されている。このため、バンプ電極８の直下にできるスペースを有効活用でき、半導体チップの小型化を実現することができる。さらに、パッド１０のレイアウト構成の自由度が向上するので、パッド１０の配置位置を最適化することにより、半導体チップの小型化を推進できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前述の実施の形態では、バンプ電極８およびパッド１０の位置を半導体チップの４辺に配置した例を示したが、本発明はこれに限られるものではないのは勿論である。例えば、半導体チップ１の４辺近傍にパッド１０を配置して、半導体チップ１の中央部にまでバンプ電極８を延在させることも可能である。また、半導体チップ１の中央部にパッド１０を配置して、半導体チップ１の４辺近傍にまでバンプ電極８を延在させることも可能である。

前記実施の形態では、ＬＣＤ用のドライバを例にして説明したが、これに限らず、バンプ電極を有する半導体装置に幅広く適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

１ 半導体チップ
２ 半導体基板
３ ゲート駆動回路
４ ソース駆動回路
５ 液晶駆動回路
６ グラフィックＲＡＭ
７ 周辺回路
８ バンプ電極
８ａ パッド接続部
８ｂ 配線部
８ｃ 端子接続部
９ 絶縁膜
１０ パッド
１１ａ〜１１ｋ 配線
１２ 表面保護膜
１３ 開口部
１４ ＵＢＭ膜
１５ レジスト膜
１６ 導体膜
１７ａ ガラス基板
１７ｂ ガラス基板
１８ フレキシブルプリント基板
１９ 異方導電フィルム
２０ 表示部
２０ａ 端子
２１ ＴＣＰ形態
２２ ＣＯＦ形態
２３ フィルム基板
２４ リード
２５ レジン
２６ 異方導電フィルム
２７ 異方導電フィルム
２８ プリント基板
２９ フィルム基板
３０ リード
３１ アンダーフィル

Claims (16)

1. （ａ）長方形状に形成された半導体基板と、
   （ｂ）前記半導体基板上に形成された半導体素子と、
   （ｃ）前記半導体素子上に形成された第１配線層と、
   （ｄ）前記半導体基板上に形成され、前記半導体素子および前記第１配線層を覆うように形成された第１絶縁膜と、
   （ｅ）前記第１絶縁上に形成されたパッドと、
   （ｆ）前記第１絶縁膜上に形成され、前記パッドと同層の導電膜で形成された第２配線層と、
   （ｇ）前記パッドおよび前記第２配線層を覆うように形成され、前記パッドの上部に開口部を有する第２絶縁膜と、
   （ｈ）前記第２絶縁膜上に形成され、前記開口部を介して前記パッドに電気的に接続された長方形状のバンプ電極とを有し、
   前記バンプ電極の各々は、前記バンプ電極の長辺が、前記半導体基板の短辺に沿う第１方向に沿うように配置され、
   前記バンプ電極および前記パッドは、前記半導体基板の長辺に沿う第２方向に所定の間隔で複数配置され、
   平面的に見て、前記パッドの面積は、前記バンプ電極の面積に比べて小さく形成され、
   前記バンプ電極の前記第２方向における幅は、前記パッドの前記第２方向における幅より小さく形成され、
   前記バンプ電極の前記第１方向における幅は、前記パッドの前記第１方向における幅より大きく形成され、
   前記第２配線層は、複数配置された前記バンプ電極と平面的に重なり、かつ、複数配置された前記バンプ電極の各長辺と交差するように延在し、
   前記第２配線層が複数配置された前記バンプ電極と平面的に重なっている領域は、前記第１方向において、前記バンプ電極からはみ出さないように形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第２配線層は複数形成されていることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   複数形成された前記第２配線層は、異なる幅で形成されていることを特徴とする半導体装置。
4. 請求項１〜３のいずれか一項に記載の半導体装置において、
   前記第２配線層は、前記半導体基板の長辺から前記パッドを挟んで前記半導体基板の内側に形成されていることを特徴とする半導体装置。
5. 請求項１〜４のいずれか一項に記載の半導体装置において、
   前記第２配線層は、前記第２方向に延在するように形成されていることを特徴とする半導体装置。
6. 請求項１〜５のいずれか一項に記載の半導体装置において、
   前記開口部は前記バンプ電極の短辺の一方側に形成されていることを特徴とする半導体装置。
7. 請求項１〜６のいずれか一項に記載の半導体装置において、
   前記第２絶縁膜は、窒化シリコン膜であることを特徴とする半導体装置。
8. 請求項１〜７のいずれか一項に記載の半導体装置において、
   前記第１絶縁膜は、酸化シリコン膜であることを特徴とする半導体装置。
9. 請求項１〜８のいずれか一項に記載の半導体装置において、
   前記バンプ電極は、金膜から構成されることを特徴とする半導体装置。
10. 請求項１〜９のいずれか一項に記載の半導体装置において、
    前記パッドと前記第２配線層は、アルミニウム膜と前記アルミニウム膜の上下に積層形成されたチタン膜及び窒化チタン膜を含むことを特徴とする半導体装置。
11. 請求項１〜１０のいずれか一項に記載の半導体装置において、
    前記第２配線層は、電源配線であることを特徴とする半導体装置。
12. 請求項１〜１１のいずれか一項に記載の半導体装置において、
    前記第２方向に複数配置されているパッド間には、前記パッドおよび前記第２配線層と同層の導電膜は形成されていないことを特徴とする半導体装置。
13. 請求項１〜１２のいずれか一項に記載の半導体装置において、
    前記第２配線層は最上層配線であることを特徴とする半導体装置。
14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記半導体素子は、液晶表示装置を駆動するための回路の一部を構成していることを特徴とする半導体装置。
15. 請求項１４に記載の半導体装置において、
    複数配置された前記バンプ電極は、前記液晶表示装置のゲート端子と接続するためのものであることを特徴とする半導体装置。
16. 請求項１〜１５のいずれか一項に記載の半導体装置において、
    前記パッドの前記第１方向の幅は、前記第２配線層の前記第１方向の幅よりも小さいことを特徴とする半導体装置。

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