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JP5132101B2 - Stack package structure, unit package used for manufacturing the same, and manufacturing method - Google Patents

Stack package structure, unit package used for manufacturing the same, and manufacturing method Download PDF

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JP5132101B2 JP2006204949A JP2006204949A JP5132101B2 JP 5132101 B2 JP5132101 B2 JP 5132101B2 JP 2006204949 A JP2006204949 A JP 2006204949A JP 2006204949 A JP2006204949 A JP 2006204949A JP 5132101 B2 JP5132101 B2 JP 5132101B2
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a unitized package capable of achieving the thinning of a stacked package, and a stack package structure which can be obtained using such a unitized package. <P>SOLUTION: The unitized package comprises at least one semiconductor device 1 sealed with a sealant 3, bump electrodes 5 projected from one surface of the sealant 3, wires 6 connected to at least some of the bump electrodes 5, and partially through-electrodes 9 located in the through-holes passing through the sealant 3 from the other surface of the sealant to the bump electrodes 5, connected to the bump electrodes 5, and having their upper parts exposed within the through-holes. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

本発明は、半導体パッケージに関する。より詳しく言えば、本発明は、基板上に複数のパッケージの積層体(スタック)を実装したスタックパッケージ構造体と、その製造に好適な単体パッケージに関する。   The present invention relates to a semiconductor package. More specifically, the present invention relates to a stack package structure in which a stack (stack) of a plurality of packages is mounted on a substrate, and a single package suitable for manufacturing the stack package structure.

複数の単体パッケージの積層体であり、PoP(Package on Package)あるいはPiP(Package in Package)型パッケージとして知られるスタック型のパッケージを実装基板上に実装したスタックパッケージ構造体は、基板上の実装スペースの節減を可能とし、またシステム設計の多様性に寄与するとして、近年注目を集めている。   A stack package structure in which a stack type package, which is a stacked body of a plurality of single packages and is known as a PoP (Package on Package) or PiP (Package in Package) type package, is mounted on a mounting board. In recent years, it has attracted attention for its ability to save energy and contribute to the diversity of system design.

図16に、従来のスタック型パッケージとそれを実装したスタックパッケージ構造体を例示する。この図のスタックパッケージ構造体101は、3つの単体パッケージ103a、103b、103cを積層したスタック型パッケージ103と、これを搭載する実装基板105で構成されている。各単体パッケージ103a、103b、103cは、配線基板107a、107b、107cに搭載した半導体素子111a、111b、111cを有し、各素子は絶縁樹脂113a、113b、113cでそれぞれ封止されている。半導体素子111a、111b、111cは、ワイヤ115で配線基板107a、107b、107cにそれぞれ接続されている。下方の2つのパッケージ103a、103bは、配線基板107a、107bの両面にはんだ実装用端子(図示せず)を設け、上下の基板にはんだボール109a、109b、109cで接続している。   FIG. 16 illustrates a conventional stack package and a stack package structure on which the package is mounted. The stack package structure 101 in this figure includes a stack type package 103 in which three single packages 103a, 103b, and 103c are stacked, and a mounting substrate 105 on which the stack type package 103 is mounted. Each single package 103a, 103b, 103c has semiconductor elements 111a, 111b, 111c mounted on wiring boards 107a, 107b, 107c, and each element is sealed with insulating resins 113a, 113b, 113c, respectively. The semiconductor elements 111a, 111b, and 111c are connected to wiring boards 107a, 107b, and 107c by wires 115, respectively. The lower two packages 103a and 103b are provided with solder mounting terminals (not shown) on both surfaces of the wiring boards 107a and 107b, and are connected to the upper and lower boards by solder balls 109a, 109b and 109c.

特許文献1には、複数のパッケージ(半導体装置)を積層する技術が記載されている。特許文献1の図11に相当する図17を参照すると、3つのパッケージ121a、121b、121cが導電性ペースト123を介して積層されている。一番上のパッケージ(上部パッケージ)を除く2つの下部パッケージ121a、121bには、モールド樹脂125a、125bを貫通する中継接続用電極127a、127bが設けられ、3つのパッケージ121a、121b、121cは、中継接続用電極127a、127bと、下部パッケージ121b及び上部パッケージ121cの配線基板129b及び129cを介して接続されている。この図に示された積層構造のパッケージの実装基板への搭載は、一番下の下部パッケージ121aの配線基板129aの下面に設けた外部接続用電極131を使用して行われる。   Patent Document 1 describes a technique of stacking a plurality of packages (semiconductor devices). Referring to FIG. 17 corresponding to FIG. 11 of Patent Document 1, three packages 121 a, 121 b, 121 c are stacked via a conductive paste 123. The two lower packages 121a and 121b except the uppermost package (upper package) are provided with relay connection electrodes 127a and 127b penetrating through the mold resins 125a and 125b, and the three packages 121a, 121b and 121c are The relay connection electrodes 127a and 127b are connected via the wiring boards 129b and 129c of the lower package 121b and the upper package 121c. Mounting of the package having the laminated structure shown in this figure on the mounting board is performed using the external connection electrode 131 provided on the lower surface of the wiring board 129a of the lowermost lower package 121a.

特許文献2には、はんだボールから形成されるバンプに代わり、半導体素子を封止する樹脂で外部接続端子となるバンプを形成した半導体装置が記載されている。特許文献2の図5に相当する図18を参照すると、この半導体装置は、半導体素子141を封止する絶縁樹脂143の一部により形成された樹脂バンプ145と、その外面の金属膜147によって構成される外部接続端子149を有する。半導体装置を積層することは、この特許文献には記載されていない。   Patent Document 2 describes a semiconductor device in which bumps serving as external connection terminals are formed with a resin that seals a semiconductor element instead of bumps formed from solder balls. Referring to FIG. 18 corresponding to FIG. 5 of Patent Document 2, this semiconductor device includes a resin bump 145 formed by part of an insulating resin 143 that seals the semiconductor element 141 and a metal film 147 on the outer surface thereof. The external connection terminal 149 is provided. Lamination of semiconductor devices is not described in this patent document.

特許文献3には、フリップチップ実装した半導体素子を樹脂層に埋設した半導体装置であって、樹脂層の一方の面から突出した突起状電極と、樹脂層を貫通し、一端が突起状電極に接続するとともに、他端が樹脂層の他方の面に位置するパッドに接続する電極を備えたパッケージが開示されている(特許文献3の図11、12)。   Patent Document 3 discloses a semiconductor device in which a flip-chip mounted semiconductor element is embedded in a resin layer, a protruding electrode protruding from one surface of the resin layer, a resin layer penetrating one end to the protruding electrode A package is disclosed which includes an electrode which is connected and connected to a pad whose other end is located on the other surface of the resin layer (FIGS. 11 and 12 of Patent Document 3).

特開2003−174122号公報JP 2003-174122 A 特開2000−150702号公報JP 2000-150702 A 特開2005−217225号公報JP 2005-217225 A

上下の単体パッケージの接続にはんだボールを用いる従来技術では、スタック型パッケージの全体としての厚さは単体パッケージの配線基板と、上下の単体パッケージを接続するはんだボール接続部の厚さにより決定するため、薄型化が困難であった。はんだボールは、配線基板上の半導体素子の厚さとそれを覆う封止絶縁樹脂の厚さの合計より大きなものを用いる必要があり、薄型化の障害となっている。   In the conventional technology that uses solder balls to connect the upper and lower single packages, the total thickness of the stack type package is determined by the thickness of the wiring board of the single package and the thickness of the solder ball connection part that connects the upper and lower single packages. It was difficult to reduce the thickness. It is necessary to use a solder ball that is larger than the sum of the thickness of the semiconductor element on the wiring board and the thickness of the sealing insulating resin covering it, which is an obstacle to thinning.

特許文献1に記載された複数パッケージの積層技術では、接続する上下のパッケージ間に、はんだボールに代わり配線基板が挿入されており、これがスタック型パッケージ全体としての厚さの低減を阻んでいる。従って、この技術による場合も、スタック型パッケージの窮極的な薄型化は実現できない。   In the multi-package stacking technique described in Patent Document 1, a wiring board is inserted between upper and lower packages to be connected instead of solder balls, which prevents a reduction in the thickness of the entire stack package. Therefore, even with this technique, it is impossible to achieve an extremely thin stack package.

特許文献3に記載されたパッケージでは、半導体素子を埋設した樹脂層を完全に貫通した電極が、樹脂層の一方の面の突起電極と、他方の面のパッドに接続しており、貫通電極は突起電極と別の工程で形成される。そのため、パッケージの構造や製造工程が複雑であり、生産性の低下やコストの増大を招いている。   In the package described in Patent Document 3, an electrode that completely penetrates a resin layer in which a semiconductor element is embedded is connected to a protruding electrode on one surface of the resin layer and a pad on the other surface. It is formed in a separate process from the bump electrode. Therefore, the package structure and the manufacturing process are complicated, resulting in a decrease in productivity and an increase in cost.

本発明は、従来技術のこれらの欠点を解消して、スタック型パッケージの薄型化を実現できる単体パッケージと、そのような単体パッケージを用いて得られるスタック型パッケージを実装基板に搭載したスタックパッケージ構造体の提供を目的とするものである。   The present invention eliminates these drawbacks of the prior art and can realize a thin package of a stack type package, and a stack package structure in which a stack type package obtained by using such a single package is mounted on a mounting substrate. The purpose is to provide the body.

本発明の単体パッケージは、封止材で封止した少なくとも1つの半導体素子を含む単体パッケージであって、封止材の一方の面に突出した突起状電極と、少なくとも一部の突起状電極に接続する配線と、封止材の他方の面から封止材を貫通して突起状電極に通じる貫通孔内に位置し、突起状電極に接続するとともに上部が貫通孔内に露出した部分貫通電極とを有することを特徴とする。   The single package of the present invention is a single package including at least one semiconductor element sealed with a sealing material, and includes a protruding electrode protruding on one surface of the sealing material and at least a part of the protruding electrodes. A wiring to be connected and a partial through electrode that is located in a through hole that penetrates the sealing material from the other surface of the sealing material to the protruding electrode, is connected to the protruding electrode, and an upper portion is exposed in the through hole It is characterized by having.

本発明の単体パッケージは更に、貫通孔内の部分貫通電極の上に、別の単体パッケージの接続に用いられる導電性材料を有することができる。   The single package of the present invention can further have a conductive material used for connecting another single package on the partial through electrode in the through hole.

本発明のスタックパッケージ構造体は、2以上の単体パッケージを重ねて接合したスタック型パッケージと、これを実装した実装基板とを有するスタックパッケージ構造体であって、スタック型パッケージを構成する単体パッケージの少なくとも1つが本発明の単体パッケージであることを特徴とする。   The stack package structure of the present invention is a stack package structure having a stack type package in which two or more single packages are stacked and joined, and a mounting substrate on which the stack package is mounted. At least one is a single package according to the present invention.

本発明の単体パッケージは、ベース板の片面に凹部を形成する工程、凹部内から外部に達する配線を形成する工程、ベース板の配線を形成した面に半導体素子を搭載して配線に接続する工程、半導体素子を封止材で封止する工程、封止材に凹部内の配線に達する貫通孔を形成する工程、凹部を埋める突起状電極と貫通孔内の部分貫通電極を形成する工程、ベース板を除去する工程、を経て製造することができる。   The single package of the present invention includes a step of forming a recess on one side of a base plate, a step of forming wiring extending from the inside of the recess to the outside, and a step of mounting a semiconductor element on the surface of the base plate where the wiring is formed and connecting to the wiring A step of sealing the semiconductor element with a sealing material, a step of forming a through hole reaching the wiring in the recess in the sealing material, a step of forming a protruding electrode filling the recess and a partial through electrode in the through hole, a base It can be manufactured through a step of removing the plate.

本発明のスタックパッケージ構造体は、2以上の単体パッケージを重ねて接合することによりスタック型パッケージを製作する工程であって、その際、少なくとも一番上のものを除く単体パッケージのうちの少なくとも1つとして本発明の単体パッケージを使用する工程、得られたスタック型パッケージを実装基板に実装する工程、を経て製造することができる。   The stack package structure of the present invention is a step of manufacturing a stack type package by stacking and joining two or more single packages, and at this time, at least one of the single packages excluding at least the uppermost one. In other words, it can be manufactured through the process of using the single package of the present invention and the process of mounting the obtained stack type package on the mounting substrate.

本発明による単体パッケージには、片面に突起状電極、他面の突起状電極に対応する位置に凹部を設けており、単体パッケージの積層を一方の突起状電極を他方の凹部内に挿入する形で行うことができるため、スタックパッケージ構造体に用いられるスタック型パッケージを薄型化できる。例えば、図16を参照して説明した従来のスタック型パッケージでは、単体パッケージの厚さは300μmより薄くできないのに対し、本発明によれば、単体パッケージの厚さは100〜150μm程度に薄くすることができる。   In the single package according to the present invention, a protruding electrode is provided on one side, and a concave portion is provided at a position corresponding to the protruding electrode on the other side, and a stack of the single package is inserted into one concave electrode. Therefore, the stack type package used for the stack package structure can be thinned. For example, in the conventional stack package described with reference to FIG. 16, the thickness of the single package cannot be made thinner than 300 μm, whereas according to the present invention, the thickness of the single package is reduced to about 100 to 150 μm. be able to.

図1に、本発明の単体パッケージを示す。この単体パッケージは、半導体素子1と、それを封止する封止材3を含む。単体パッケージの片面には、突起状電極5が設けられ、突起状電極5のうちの少なく一部のものには、配線6が接続している。封止材3には、突起状電極5を設けた面と反対の面から突起状電極に通じる貫通孔7が形成されており、その中に、突起状電極5に接続し、そして上部が貫通孔7内に露出した部分貫通電極9が位置している。半導体素子1は、例えば図示したようにワイヤ11により、配線6に接続される。半導体素子1の下の部材13は、後に説明する単体パッケージの製造の過程で用いられたダイアタッチフィルムが残ったものであり、半導体素子1を保護するのに有益であるとは言え、本発明の単体パッケージにとって必ずしも不可欠のものではない。   FIG. 1 shows a single package of the present invention. This single package includes a semiconductor element 1 and a sealing material 3 for sealing the semiconductor element 1. Protruding electrodes 5 are provided on one side of the single package, and wiring 6 is connected to at least some of the protruding electrodes 5. A through hole 7 is formed in the sealing material 3 from the surface opposite to the surface on which the projecting electrode 5 is provided, and communicates with the projecting electrode 5. The partially penetrating electrode 9 exposed in the hole 7 is located. The semiconductor element 1 is connected to the wiring 6 by, for example, a wire 11 as illustrated. The member 13 under the semiconductor element 1 is the one in which the die attach film used in the process of manufacturing a single package, which will be described later, remains, and although it is beneficial to protect the semiconductor element 1, the present invention. Is not necessarily essential to the single package.

本発明における半導体素子1も封止材3も、特別なものである必要はなく、スタック型パッケージで通常用いられるものでよい。一例として、封止材3としては、例えばエポキシ、ポリイミドなどの、一般的な絶縁樹脂材料を用いることができる。   Neither the semiconductor element 1 nor the sealing material 3 in the present invention need be special, and may be one normally used in a stack type package. As an example, as the sealing material 3, for example, a general insulating resin material such as epoxy or polyimide can be used.

突起状電極5と配線6は、任意の導体を使用して形成することができる。例えば、半導体装置における導体材料として一般的な、銅、ニッケル、アルミニウム、銀、あるいはそれらの一つを含む合金材料を使用することができる。更に、このほかの材料として、金、パラジウムなどを使用することもできる。本発明の単体パッケージは、後に説明するようにベース板上で作製して、作製後にベース板をエッチングにより除去して製造することができる。この製造方法による場合、パッケージの外面に露出する配線、及び場合によりやはりパッケージの外面に露出する一部の突起状電極の材料は、ベース板のエッチング剤に対して高い選択比を持つことが好ましい。   The protruding electrode 5 and the wiring 6 can be formed using an arbitrary conductor. For example, copper, nickel, aluminum, silver, or an alloy material containing one of them, which is common as a conductor material in a semiconductor device, can be used. Furthermore, gold, palladium, etc. can also be used as other materials. The single package of the present invention can be manufactured on a base plate as will be described later, and the base plate can be removed by etching after manufacturing. In the case of this manufacturing method, it is preferable that the wiring exposed on the outer surface of the package and, in some cases, the material of some protruding electrodes also exposed on the outer surface of the package have a high selectivity with respect to the etching agent of the base plate. .

本発明において、封止材3に設ける貫通孔は7、封止材表面に開口する部分の径が、部分貫通電極9の上部部分の径や、突起状電極形成部分の径より大きい形状であると好適である。貫通孔7をこのような形状にすると、単体パッケージを積層する際に、上方に積層されるパッケージの突起状電極を、下方のパッケージの貫通孔内に好適に挿入でき、単体パッケージどうしの積層が容易となる。   In the present invention, the through-hole provided in the sealing material 3 is 7, and the diameter of the portion opened on the surface of the sealing material is larger than the diameter of the upper portion of the partial through-electrode 9 and the diameter of the protruding electrode forming portion. It is preferable. When the through-hole 7 has such a shape, when stacking the single packages, the projecting electrodes of the package stacked above can be suitably inserted into the through-holes of the lower package, so that the single packages can be stacked. It becomes easy.

もう一つの態様として、本発明の単体パッケージは、図1の貫通孔7内に露出した部分貫通電極9の上に、導電性材料、例えばはんだ又は導電性ペーストを有することができる。この態様の単体パッケージを図2に示し、この図において図1に示した部材と同じ部材は図1と同じ符号で示されている。図2において、部分貫通電極9の上に位置し、符号17で示されているのが導電性材料17である。導電性材料17は、単体パッケージを積層してスタック型パッケージを作製する際に、上に重ねられる別の単体パッケージとの接続に用いられる。導電性材料17による単体パッケージどうしの接続は、導電性材料がはんだの場合はリフローにより、導電性ペーストの場合はベークにより行われる。接続用の導電性材料17の量は、単体パッケージどうしを接続後に、リフローあるいはベークされた導電性材料の上面が封止材3の上面と同じか、それより低い位置にあるような量であるのが好ましい。   As another embodiment, the single package of the present invention can have a conductive material such as solder or conductive paste on the partial through electrode 9 exposed in the through hole 7 of FIG. A single package of this embodiment is shown in FIG. 2, in which the same members as those shown in FIG. 1 are denoted by the same reference numerals as in FIG. In FIG. 2, the conductive material 17 is located on the partial through electrode 9 and indicated by reference numeral 17. The conductive material 17 is used for connection to another single package that is overlaid when a single package is stacked to form a stacked package. Connection of the single packages by the conductive material 17 is performed by reflow when the conductive material is solder, or by baking when the conductive material is conductive paste. The amount of the conductive material 17 for connection is such that the upper surface of the reflowed or baked conductive material is the same as or lower than the upper surface of the sealing material 3 after connecting the single packages. Is preferred.

一例として図3〜4を参照して、本発明の単体パッケージの製造を説明する。
図3(a)に示したように、ベース板21を準備する。ベース板21としては、例えば、銅、あるいはFe−Ni合金(例として42アロイ)などの金属板や金属箔を用いることができる。ベース板21の上に形成したレジストパターン(図示せず)を使ってベース板21の一部をエッチングし、図3(b)に示したように凹部23(深さ15μm)を形成する。別のレジストパターン(図示せず)を使って、図3(c)に示したように凹部21の内部からその外部に達するパターンの配線25を形成する。配線25は、例えば、電解めっき法によりAu層(厚さ0.1μm)とCu層(厚さ5μm)を順次形成して得ることができる。更に、Au層とCu層の間に、Ni層(厚さ2μm)を挿入してもよい。レジストパターンの剥離後、半導体素子27をダイボンドフィルム29を利用してベース板21に接着し(図3(d))、続いて半導体素子27と配線25をワイヤ31で接続する(図3(e))。
As an example, with reference to FIGS. 3 to 4, the manufacture of a single package of the present invention will be described.
As shown in FIG. 3A, the base plate 21 is prepared. As the base plate 21, for example, a metal plate or a metal foil such as copper or an Fe—Ni alloy (for example, 42 alloy) can be used. A portion of the base plate 21 is etched using a resist pattern (not shown) formed on the base plate 21 to form a recess 23 (depth 15 μm) as shown in FIG. Using another resist pattern (not shown), a wiring 25 having a pattern reaching from the inside of the recess 21 to the outside thereof is formed as shown in FIG. The wiring 25 can be obtained, for example, by sequentially forming an Au layer (thickness 0.1 μm) and a Cu layer (thickness 5 μm) by an electrolytic plating method. Further, a Ni layer (thickness 2 μm) may be inserted between the Au layer and the Cu layer. After the resist pattern is peeled off, the semiconductor element 27 is bonded to the base plate 21 using the die bond film 29 (FIG. 3D), and then the semiconductor element 27 and the wiring 25 are connected by the wire 31 (FIG. 3E). )).

次に、図4(a)に示したように封止材33(厚さ100μm)により半導体素子27を封止し、そして例えばレーザ加工により、図4(b)に示したようにベース板21の凹部内の配線25に達する貫通孔35を、封止材33にあける。次いで、電解めっき法により、ベース板21の凹部内の配線25の上にCuを析出させて、図4(c)に示したように凹部を埋める突起状電極37及び貫通孔内の部分貫通電極39を連続して形成する。次いで、図4(d)に示したように、ベース板21をエッチングにより除去して単体パッケージ41を得る。実際は、1枚のベース板21上に複数の単体パッケージを作製し、ベース板の除去工程後に封止材33を切断して、個々の単体パッケージ41を得る。   Next, as shown in FIG. 4A, the semiconductor element 27 is sealed with a sealing material 33 (thickness: 100 μm), and the base plate 21 is formed by laser processing, for example, as shown in FIG. 4B. A through hole 35 reaching the wiring 25 in the recess is provided in the sealing material 33. Next, Cu is deposited on the wiring 25 in the recess of the base plate 21 by electrolytic plating to fill the recess as shown in FIG. 4C and the partial through electrode in the through hole. 39 is formed continuously. Next, as shown in FIG. 4D, the base plate 21 is removed by etching to obtain a single package 41. Actually, a plurality of single packages are produced on one base plate 21, and the sealing material 33 is cut after the base plate removing step to obtain individual single packages 41.

本発明のスタックパッケージ構造体は、本発明の単体パッケージを下部パッケージとして使用して製造することができる。一例として図5〜6を参照して、本発明のスタックパッケージ構造体の製造を説明する。   The stack package structure of the present invention can be manufactured using the single package of the present invention as a lower package. As an example, with reference to FIGS. 5 to 6, the manufacture of the stack package structure of the present invention will be described.

図5(a)に示したように、先に説明したとおりに製作した本発明による下部パッケージ41と、スタックパッケージ構造体の一番上に配置する上部パッケージ43を用意し、下部パッケージ41の部分貫通電極39の上に導電性ペースト45を配置する。上部パッケージ43は、例えば、図4(a)に示したようにベース板21上の半導体素子27を封止材33で封止してから、封止材33に貫通孔を形成せずにベース板を除去することにより、配線25と封止材33とで突起状電極を形成し、得ることができる。あるいは、上部パッケージにも、下部パッケージと同じ構造のパッケージを用いてもよい。次いで、図5(b)に示したように下部パッケージ41の上にダイボンド材47を配置する。導電性ペースト45による接合が強固な場合や、パッケージ相互の位置合わせが容易な場合、ダイボンド材47は不要である。   As shown in FIG. 5A, a lower package 41 according to the present invention manufactured as described above and an upper package 43 arranged on the top of the stack package structure are prepared. A conductive paste 45 is disposed on the through electrode 39. For example, as shown in FIG. 4A, the upper package 43 is formed by sealing the semiconductor element 27 on the base plate 21 with a sealing material 33 and then forming a base without forming a through hole in the sealing material 33. By removing the plate, a protruding electrode can be formed by the wiring 25 and the sealing material 33 and obtained. Alternatively, a package having the same structure as that of the lower package may be used for the upper package. Next, as shown in FIG. 5B, a die bond material 47 is disposed on the lower package 41. When the bonding with the conductive paste 45 is strong, or when it is easy to align the packages, the die bond material 47 is not necessary.

続いて、3つのパッケージ41、41、43を重ねてダイボンド材47により互いに接着(仮止め)してから、導電性ペースト45をベークして、図6(a)に示したように3つのパッケージ41、41、43がベークした導電性ペーストで連結された下部パッケージの電極(部分貫通電極39、突起状電極37)を介して接合されたスタック型パッケージ46を製作する。図6(b)に示したように、このスタック型パッケージ46を実装基板47に実装して、スタックパッケージ構造体49が得られる。実装には、例えば、実装基板47に設けたバンプ48等を利用することができる。   Subsequently, the three packages 41, 41, 43 are stacked and bonded (temporarily fixed) to each other with a die bond material 47, and then the conductive paste 45 is baked to form the three packages as shown in FIG. A stacked package 46 is manufactured in which 41, 41, and 43 are joined via the electrodes (partial through electrode 39 and protruding electrode 37) of the lower package connected by the baked conductive paste. As shown in FIG. 6B, the stack package 46 is mounted on the mounting substrate 47 to obtain a stack package structure 49. For example, bumps 48 provided on the mounting substrate 47 can be used for mounting.

図7(a)、7(b)に、スタック型パッケージの下部パッケージとして用いられる本発明の単体パッケージにおける部材の平面的な配置を模式的に示す。図7(a)はパッケージの上面を示しており、封止材33の貫通孔内に部分貫通電極39の上面が見えている。図7(b)はパッケージの下面であり、突起状電極からの配線25が半導体素子27に向かって形成されている。   7A and 7B schematically show a planar arrangement of members in a single package of the present invention used as a lower package of a stack type package. FIG. 7A shows the upper surface of the package, and the upper surface of the partial through electrode 39 can be seen in the through hole of the sealing material 33. FIG. 7B is a lower surface of the package, and wiring 25 from the protruding electrode is formed toward the semiconductor element 27.

図8(a)、8(b)は、図7(a)、7(b)の下部パッケージと組み合わせて使用される上部パッケージにおける部材の平面的な配置を模式的に示す。図8(a)はパッケージの上面を示しており、封止材33が全面を覆っている。図8(b)はパッケージの下面であり、配線25が半導体素子27に向かって形成されている。   FIGS. 8A and 8B schematically show a planar arrangement of members in the upper package used in combination with the lower package of FIGS. 7A and 7B. FIG. 8A shows the upper surface of the package, and the sealing material 33 covers the entire surface. FIG. 8B is the lower surface of the package, and the wiring 25 is formed toward the semiconductor element 27.

図7(a)、7(b)、8(a)、8(b)で説明した下部パッケージと上部パッケージでは、全ての電極が半導体素子に接続されている(並列接続)。これとは別に、パッケージごとに半導体素子に接続する電極を異にする場合の各パッケージにおける部材の平面的配置を、図9(a)、9(b)、10(a)、10(b)の模式図に示す。図7(a)〜8(b)と図9(a)〜10(b)で、同じ部材は同じ符号で表されている。   In the lower package and the upper package described with reference to FIGS. 7A, 7B, 8A, and 8B, all electrodes are connected to the semiconductor element (parallel connection). Apart from this, the planar arrangement of the members in each package when the electrodes connected to the semiconductor elements are different for each package is shown in FIGS. 9 (a), 9 (b), 10 (a), 10 (b). It is shown in the schematic diagram. 7 (a) to 8 (b) and FIGS. 9 (a) to 10 (b), the same members are denoted by the same reference numerals.

本発明の単体パッケージの、上で説明した以外の種々の態様の例を図11(a)、11(b)、11(c)に示す。図11(a)のパッケージは、パッケージ上面に配線(上面配線)51を設けたものである。図11(b)のパッケージは、パッケージ下面にパッケージを横切る配線(下面配線)61を設けたものである。図11(c)のパッケージは、電極と半導体素子との接続をワイヤボンディングでなくフリップチップ接続で行ったものであり、半導体素子27は電極71と金属バンプ73により配線25に接合される。半導体素子27の下にはアンダーフィル材75が充填される。   Examples of various aspects of the single package of the present invention other than those described above are shown in FIGS. 11 (a), 11 (b), and 11 (c). The package of FIG. 11A is provided with wiring (upper surface wiring) 51 on the upper surface of the package. In the package of FIG. 11B, wiring (lower surface wiring) 61 that crosses the package is provided on the lower surface of the package. In the package of FIG. 11C, the connection between the electrode and the semiconductor element is performed by flip chip connection instead of wire bonding, and the semiconductor element 27 is bonded to the wiring 25 by the electrode 71 and the metal bump 73. An underfill material 75 is filled under the semiconductor element 27.

図11(a)に示した上面配線を有するパッケージの製造を、図12(a)〜12(c)を参照して説明する。図12(a)に示したのは、封止材33に、ベース板21の凹部内の配線25に達する貫通孔35をあけた中間製品であり、図3(a)〜図4(b)を参照して先に説明した工程により製作したものである。この中間製品の封止材33の表面に無電解めっき法によりシード層(図示せず)を形成し、その上に形成したレジストマスク(図示せず)を用いる電解めっきを施すプロセスにより、図12(b)に示したように貫通孔内の突起状電極37、部分貫通電極39とともに上面配線51を形成する。レジストマスクと不要なシード層を除去後、ベース板をエッチングにより除去して、図12(c)に示したように上面配線51を有する単体パッケージ53が得られる。   The manufacture of the package having the upper surface wiring shown in FIG. 11A will be described with reference to FIGS. 12A to 12C. FIG. 12A shows an intermediate product in which a through hole 35 reaching the wiring 25 in the recess of the base plate 21 is formed in the sealing material 33, and FIGS. 3A to 4B. This is manufactured by the process described above with reference to FIG. A seed layer (not shown) is formed on the surface of the sealing material 33 of the intermediate product by an electroless plating method, and an electroplating process using a resist mask (not shown) formed thereon is performed, as shown in FIG. As shown in FIG. 5B, the upper surface wiring 51 is formed together with the protruding electrode 37 and the partial through electrode 39 in the through hole. After removing the resist mask and the unnecessary seed layer, the base plate is removed by etching to obtain a single package 53 having the upper surface wiring 51 as shown in FIG.

図13に、上面配線を有する単体パッケージ53を用いて製作されるスタックパッケージ構造体59を示す。図示した構造体では、3つの単体パッケージ53を積層したスタック型パッケージを実装基板47に実装している。一番上のパッケージ上には、半導体素子55と、これとは別の電子部品57が搭載されており、左側の電極39からの上面配線51aが半導体素子55に接続し、右側の電極39からの上面配線51bが電子部品57に接続している。中間及び一番下のパッケージの上面配線51cと51dは、それぞれのパッケージの左側の電極39の一つと右側の電極39の一つを接続している。その必要がなければ、中間及び一番下のパッケージとしては上面配線のないものを使用することができる。   FIG. 13 shows a stack package structure 59 manufactured using the single package 53 having the upper surface wiring. In the illustrated structure, a stacked package in which three single packages 53 are stacked is mounted on a mounting substrate 47. On the uppermost package, a semiconductor element 55 and another electronic component 57 are mounted. An upper surface wiring 51 a from the left electrode 39 is connected to the semiconductor element 55, and from the right electrode 39. The upper surface wiring 51 b is connected to the electronic component 57. The upper and lower wirings 51c and 51d of the middle and bottom packages connect one of the left electrode 39 and one of the right electrode 39 of each package. If this is not necessary, the middle and bottom packages can be used without the top wiring.

図11(b)に示したパッケージを横切る下面配線を有するパッケージの製造を、図14(a)〜14(b)を参照して説明する。図14(a)に示したのは、ベース板21の一方の凹部の内部からベース板1を横切って他方の凹部の内部に達する配線61を形成した中間製品であり、図3(a)〜3(c)を参照して先に説明した工程により製作したものである。この中間製品を、図3(e)〜図4(c)で説明した工程に従って処理し、そしてベース板21をエッチングで除去して、図14(b)に示したように下面配線61を有する単体パッケージが得られる。   The manufacture of the package having the lower surface wiring crossing the package shown in FIG. 11B will be described with reference to FIGS. 14A to 14B. FIG. 14A shows an intermediate product in which a wiring 61 is formed which extends from the inside of one recess of the base plate 21 to the inside of the other recess across the base plate 1. This is manufactured by the process described above with reference to 3 (c). This intermediate product is processed according to the steps described with reference to FIGS. 3E to 4C, and the base plate 21 is removed by etching to have the lower surface wiring 61 as shown in FIG. 14B. A single package is obtained.

図11(c)に示した、配線と半導体素子をフリップチップ接続したパッケージの製造を、図15(a)〜15(e)を参照して説明する。図15(a)に示したのは、ベース板21の凹部からその外部に達するパターンの配線25を形成した中間製品であり、図3(a)〜3(c)を参照して先に説明した工程により製作したものである。図15(b)に示したように、この中間製品にフリップチップ接続により半導体素子27を搭載し、素子27とベース板21の間にアンダーフィル材75を充填する。次に、図15(c)に示したように、封止材33により半導体素子27を封止し、そしてベース板21の凹部内の配線25に達する貫通孔35を封止材33にあける。電解めっき法により、ベース板21の凹部内の配線25の上にCuを析出させて、図15(d)に示したように凹部を埋める突起状電極37及び貫通孔内の部分貫通電極37を連続して形成する。その後、図15(e)に示したように、ベース板をエッチングにより除去して、電極と半導体素子をフリップチップ接続した単体パッケージを得る。   Manufacturing of the package in which the wiring and the semiconductor element are flip-chip connected as shown in FIG. 11C will be described with reference to FIGS. 15A to 15E. FIG. 15A shows an intermediate product in which a wiring 25 having a pattern extending from the concave portion of the base plate 21 to the outside is formed, and will be described with reference to FIGS. 3A to 3C. It was manufactured by the process. As shown in FIG. 15B, the semiconductor element 27 is mounted on the intermediate product by flip chip connection, and an underfill material 75 is filled between the element 27 and the base plate 21. Next, as shown in FIG. 15C, the semiconductor element 27 is sealed with the sealing material 33, and a through hole 35 reaching the wiring 25 in the recess of the base plate 21 is formed in the sealing material 33. Cu is deposited on the wiring 25 in the recess of the base plate 21 by electrolytic plating, and the protruding electrode 37 filling the recess and the partial through electrode 37 in the through hole are formed as shown in FIG. Form continuously. Thereafter, as shown in FIG. 15E, the base plate is removed by etching to obtain a single package in which the electrode and the semiconductor element are flip-chip connected.

本発明の単体パッケージを説明する模式図である。It is a schematic diagram explaining the single-piece | unit package of this invention. 本発明のもう一つの態様の単体パッケージを説明する模式図である。It is a schematic diagram explaining the single-piece | unit package of another aspect of this invention. 本発明による単体パッケージの製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of the single package by this invention. 本発明による単体パッケージの製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of the single package by this invention. 本発明によるスタックパッケージ構造体の製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of a stack package structure by the present invention. 本発明によるスタックパッケージ構造体の製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of a stack package structure by the present invention. スタックパッケージ構造体で下部パッケージとして用いられる本発明の単体パッケージにおける部材の平面的な配置を示す模式図である。It is a schematic diagram which shows the planar arrangement | positioning of the member in the single package of this invention used as a lower package with a stack package structure. スタックパッケージ構造体で上部パッケージとして用いられる単体パッケージにおける部材の平面的な配置を示す模式図である。It is a schematic diagram which shows the planar arrangement | positioning of the member in the single package used as an upper package by a stack package structure. スタックパッケージ構造体で下部パッケージとして用いられる本発明のもう一つの単体パッケージにおける部材の平面的な配置を示す模式図である。It is a schematic diagram which shows the planar arrangement | positioning of the member in another single package of this invention used as a lower package with a stack package structure. スタックパッケージ構造体で上部パッケージとして用いられるもう一つの単体パッケージにおける部材の平面的な配置を示す模式図である。It is a schematic diagram which shows the planar arrangement | positioning of the member in another single package used as an upper package by a stack package structure. 本発明の種々の態様の単体パッケージを説明する図であり、(a)は上面配線を設けた単体パッケージ、(b)は下面にパッケージを横切る下面配線を設けた単体パッケージ、(c)は電極と半導体素子をフリップチップ接続した単体パッケージを説明する図である。It is a figure explaining the single-piece | unit package of the various aspects of this invention, (a) is a single-piece package which provided the upper surface wiring, (b) was a single-piece package which provided the lower surface wiring which crossed a package in the lower surface, (c) was an electrode 2 is a diagram for explaining a single package in which a semiconductor element is flip-chip connected. 上面配線を有する単体パッケージの製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of the single package which has upper surface wiring. 上面配線を有する単体パッケージを用いて製作したスタックパッケージ構造体を示す図である。It is a figure which shows the stack package structure manufactured using the single-piece | unit package which has upper surface wiring. パッケージを横切る下面配線を設けた単体パッケージの製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of the single package which provided the lower surface wiring which crosses a package. フリップチップ接続した単体パッケージの製造を模式的に説明する図である。It is a figure which illustrates typically manufacture of the single package which carried out the flip chip connection. 従来のスタック型パッケージとそれを実装したスタックパッケージ構造体を例示する模式図である。It is a schematic diagram which illustrates the conventional stack type package and the stack package structure which mounted it. 特許文献1に示された複数パッケージの積層体を説明する図である。It is a figure explaining the laminated body of the multiple package shown by patent document 1. FIG. 特許文献2に示されたバンブ状の外部接続端子を有する半導体装置を説明する図である。10 is a diagram illustrating a semiconductor device having a bump-like external connection terminal disclosed in Patent Document 2. FIG.

符号の説明Explanation of symbols

1 半導体素子
3 封止材
5 突起状電極
6 配線
7 貫通孔
9 部分貫通電極
11 ワイヤ
17 導電性材料
21 ベース板
23 凹部
25 配線
27 半導体素子
31 ワイヤ
33 封止材
35 貫通孔
37 突起状電極
39 部分貫通電極
41 単体パッケージ
DESCRIPTION OF SYMBOLS 1 Semiconductor element 3 Sealing material 5 Protruding electrode 6 Wiring 7 Through-hole 9 Partial through-electrode 11 Wire 17 Conductive material 21 Base plate 23 Recess 25 Wiring 27 Semiconductor element 31 Wire 33 Sealing material 35 Through-hole 37 Projecting electrode 39 Partially penetrating electrode 41 Single package

Claims (14)

封止材で封止した少なくとも1つの半導体素子を含む単体パッケージであって、前記封止材の一方の面に突出した突起状電極と、少なくとも一部の突起状電極に接続する配線と、前記封止材の他方の面から封止材を貫通して突起状電極に通じる貫通孔内を部分的に充填し、突起状電極に接続するとともに上部が貫通孔内に露出した部分貫通電極とを有し、前記配線がその表面を前記封止材の前記一方の面に露出して当該封止材に埋設されていることを特徴とする単体パッケージ。 A single package including at least one semiconductor element sealed with a sealing material, the protruding electrode projecting on one surface of the sealing material, wiring connected to at least a part of the protruding electrode, Partially filling the inside of the through hole that penetrates the sealing material from the other surface of the sealing material to the protruding electrode, connects to the protruding electrode, and the partial through electrode exposed at the top in the through hole Yes, and single package, characterized in that is embedded in the sealing material the wires to expose its surface to the one surface of the sealing material. 貫通孔内の部分貫通電極の上に、別の単体パッケージの接続に用いられる導電性材料を有する、請求項1記載の単体パッケージ。   The single package according to claim 1, further comprising a conductive material used for connecting another single package on the partial through electrode in the through hole. 前記配線の一部が前記突起状電極の前記封止材の一方の面から突出した部分を覆っている、請求項1又は2記載の単体パッケージ。 The single package according to claim 1 or 2 , wherein a part of the wiring covers a portion of the protruding electrode protruding from one surface of the sealing material. 前記半導体素子がワイヤにより前記配線に接続されている、請求項1〜のいずれか一つに記載の単体パッケージ。 Wherein the semiconductor element is connected to the wiring by wire, single package according to any one of claims 1-3. 前記半導体素子が金属バンプによって前記配線に接合されている、請求項1〜のいずれか一つに記載の単体パッケージ。 Wherein the semiconductor device is bonded to the wiring by a metal bump, a single package according to any one of claims 1-3. 2以上の単体パッケージを重ねて接合したスタック型パッケージと、これを実装した実装基板とを有するスタックパッケージ構造体であって、スタック型パッケージを構成する単体パッケージの少なくとも1つが請求項1記載の単体パッケージであることを特徴とする、スタックパッケージ構造体。   The single unit according to claim 1, wherein the single unit package comprises a stack type package in which two or more single packages are stacked and joined, and a mounting substrate on which the stack type package is mounted. Stacked package structure, characterized in that it is a package. 封止材で封止した少なくとも1つの半導体素子を含む単体パッケージであり、前記封止材の一方の面に突出した突起状電極と、少なくとも一部の突起状電極に接続する配線と、前記封止材の他方の面から封止材を貫通して突起状電極に通じる貫通孔内を部分的に充填し、突起状電極に接続するとともに上部が貫通孔内に露出した部分貫通電極とを有し、前記配線がその表面を前記封止材の前記一方の面に露出して当該封止材に埋設されている単体パッケージの製造方法であって、
ベース板の片面に凹部を形成する工程、
凹部内から外部に達する配線を形成する工程、
ベース板の配線を形成した面に半導体素子を搭載して配線に接続する工程、
半導体素子を封止材で封止する工程、
封止材に凹部内の配線に達する貫通孔を形成する工程、
凹部を埋める突起状電極と貫通孔内の部分貫通電極を形成する工程、
ベース板を除去する工程、
を経て単体パッケージを製造する、単体パッケージの製造方法。
A single package including at least one semiconductor element sealed with a sealing material, a protruding electrode projecting on one surface of the sealing material, wiring connected to at least a part of the protruding electrode, and the sealing The through hole that penetrates the sealing material from the other surface of the stopper material to the protruding electrode is partially filled, connected to the protruding electrode, and has a partial through electrode with the upper part exposed in the through hole. The wiring is a method for manufacturing a single package in which the surface is exposed on the one surface of the sealing material and embedded in the sealing material ,
Forming a recess on one side of the base plate,
Forming a wiring reaching from the inside of the recess to the outside;
Mounting a semiconductor element on the surface of the base plate on which the wiring is formed and connecting to the wiring;
Sealing the semiconductor element with a sealing material;
Forming a through hole reaching the wiring in the recess in the sealing material;
Forming a projecting electrode that fills the recess and a partial through electrode in the through hole;
Removing the base plate,
A single package manufacturing method for manufacturing a single package through a process.
ベース板が金属製であり、凹部の形成とベース板の除去をエッチングにより行う、請求項記載の単体パッケージの製造方法。 8. The method of manufacturing a single package according to claim 7 , wherein the base plate is made of metal, and the recesses are formed and the base plate is removed by etching. 前記配線を、前記ベース板の除去により表面が前記封止材の前記一方の面に露出した配線として形成する、請求項又は記載の単体パッケージの製造方法。 The method of manufacturing a single package according to claim 7 or 8 , wherein the wiring is formed as a wiring whose surface is exposed on the one surface of the sealing material by removing the base plate. 前記配線を、前記ベース板の除去により一部が前記突起状電極の前記封止材の一方の面から突出した部分を覆う配線として形成する、請求項のいずれか一つに記載の単体パッケージの製造方法。 The wiring, the part by removal of the base plate is formed as a wiring covering the one surface portion projecting from the sealing material of the protruding electrodes, according to any one of claims 7-9 Single package manufacturing method. 前記半導体素子を前記配線にワイヤにより接続する工程を含む、請求項10のいずれか一つに記載の単体パッケージの製造方法。 Wherein comprising the step of the semiconductor element are connected by a wire to the wiring method of a single package according to any one of claims 7-10. 前記半導体素子を前記配線に金属バンプにより接続する工程を含む、請求項10のいずれか一つに記載の単体パッケージの製造方法。 Wherein comprising the step of connecting the metal bumps of the semiconductor element to the wiring method of a single package according to any one of claims 7-10. 前記配線、突起状電極及び部分貫通電極を電解めっきにより形成する、請求項12のいずれか一つに記載の単体パッケージの製造方法。 The wiring, the protruding electrodes and the partial through-electrode is formed by electroless plating method for producing a unitary package according to any one of claims 7 to 12. 請求項記載のスタックパッケージ構造体の製造方法であって、
2以上の単体パッケージを重ねて接合することによりスタック型パッケージを製作する工程であって、その際、単体パッケージのうちの少なくとも1つとして請求項1記載の単体パッケージを使用する工程、
得られたスタック型パッケージを実装基板に実装する工程、
を経てスタックパッケージ構造体を製造する、スタックパッケージ構造体の製造方法。
A manufacturing method of a stack package structure according to claim 6 ,
A step of producing a stack type package by stacking and joining two or more single packages, wherein at least one of the single packages uses the single package according to claim 1;
Mounting the obtained stack type package on a mounting substrate;
A method for manufacturing a stack package structure, wherein the stack package structure is manufactured through the process.
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