[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5127856B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP5127856B2
JP5127856B2 JP2010057549A JP2010057549A JP5127856B2 JP 5127856 B2 JP5127856 B2 JP 5127856B2 JP 2010057549 A JP2010057549 A JP 2010057549A JP 2010057549 A JP2010057549 A JP 2010057549A JP 5127856 B2 JP5127856 B2 JP 5127856B2
Authority
JP
Japan
Prior art keywords
diode
memory device
semiconductor memory
silicon nanowire
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010057549A
Other languages
English (en)
Other versions
JP2011192787A (ja
Inventor
秀之 西沢
聡 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010057549A priority Critical patent/JP5127856B2/ja
Priority to US12/881,593 priority patent/US8390066B2/en
Publication of JP2011192787A publication Critical patent/JP2011192787A/ja
Application granted granted Critical
Publication of JP5127856B2 publication Critical patent/JP5127856B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、ナノワイヤを用いた半導体記憶装置に関する。
一般にＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、６素子（６トランジスタまたは４トランジスタと２抵抗）で構成される。特許文献１には、トンネリングダイオード素子を用いたＳＲＡＭ用メモリセルが開示されている。このメモリセルは、２つのダイオードと１つのトランジスタの３素子で形成されるためセルの高密度化に適している。
もっとも、トンネリンングダイオード素子の特性は、トンネリングバリアの特性に強く依存する。したがって、素子構造の微細化により全体のサイズに対するプロセスばらつきが大きくなる最小寸法が１０ｎｍ以下のプロセスでは、プロセスばらつきにより電流が数桁変動する恐れがあり、メモリセルの実現が困難となる。また、トンネリングダイオード素子では、原理上空乏層幅以下の素子は形成できないため、ナノオーダーの素子の形成は極めて困難である。
特許文献２には、シリコンナノワイヤを用いたトランジスタが開示されている。
特開昭５８−１５３２９５号公報 特表２００４−５０３０９７号公報
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、素子を微細化しても安定動作可能な半導体記憶装置を提供することにある。
本発明の一態様の半導体記憶装置は、２つの異なる電位の電源間に直列接続され、太さが１０ｎｍ以下でノンドープの、シリコンナノワイヤまたはゲルマニウムナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、前記第１のダイオードと前記第２のダイオードとの接続部に接続される選択トランジスタと、を有することを特徴とする。
上記態様の半導体記憶装置において、前記ナノワイヤがシリコンナノワイヤであることが望ましい。
上記態様の半導体記憶装置において、前記シリコンナノワイヤの太さが８ｎｍ以下であることが望ましい。
上記態様の半導体記憶装置において、前記シリコンナノワイヤがＳＯＩ基板のＳＯＩ層に形成されることが望ましい。
本発明によれば、素子を微細化しても安定動作可能な半導体記憶装置を提供することが可能となる。
第１の実施の形態の半導体記憶装置の等価回路図である。 シリコンナノワイヤダイオードの電流−電圧特性を示す図である。 シリコンナノワイヤダイオードの電流−電圧特性のシリコンナノワイヤ太さ依存性を示す図である。 第１の実施の形態のメモリセル動作の説明図である。 第１の実施の形態の半導体記憶装置の模式上面図である。 図５のＡＡ断面図である。 図５のＢＢ断面図である。 図５のＣＣ断面図である。
発明者らは、シリコンナノワイヤを電極で挟んだ素子の電流−電圧特性のシミュレーションを実行した。この結果、電流−電圧特性に負性微分抵抗が発現することを見出した。本発明は、上記知見に基づき完成されたものである。
以下、図面を参照しつつ本発明の実施の形態を詳細に説明する。
なお、本明細書中、ナノワイヤの「太さ」とは、ナノワイヤの断面で最も高さまたは幅の広い部分の長さを意味するものとする。また、「ナノワイヤ」とは、太さが１０ｎｍ以下の線状の半導体を意味するものとする。
（第１の実施の形態）
本実施の形態の半導体記憶装置は、２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、第１のダイオードと第２のダイオードとの接続部に接続される選択トランジスタと、を有する。本実施の形態では、ナノワイヤがシリコンナノワイヤである場合を例に説明する。
図１は、本実施の形態の半導体記憶装置の等価回路図である。本実施の形態の半導体記憶装置はＳＲＡＭである。
本実施の形態のＳＲＡＭのメモリセル１０は、第１のダイオードＮＤ１、第２のダイオードＮＤ２および選択トランジスタ１２の３素子で構成される。第１のダイオードＮＤ１、第２のダイオードＮＤ２は、シリコンナノワイヤで形成され、負性微分抵抗を示すシリコンナノワイヤダイオードである。第１のダイオードＮＤ１と第２のダイオードＮＤ２は特性のそろったダイオードである。
第１のダイオードＮＤ１、第２のダイオードＮＤ２は、２つの異なる電位の電源間、ここではＶｄｄと、Ｖｄｄより低電位のＶｓｓとの間に直列接続されている。そして、第１のダイオードＮＤ１と、第２のダイオードＮＤ２との接続部Ｘには、選択トランジスタ１２のドレイン電極１２ａが接続されている。
選択トランジスタ１２のソース電極１２ｂはデータ線１４に接続され、ゲート電極１２ｃはアドレス線１６に接続される。なお、図１では、１個のメモリセル１０のみを図示しているが、実際には、メモリセル１０が複数配列されることによりＳＲＡＭは構成される。
図２は、シリコンナノワイヤダイオードの電流−電圧特性を示す図である。シリコンナノワイヤを電極で挟んだ素子の電流−電圧特性をシミュレーションにより計算した結果である。シミュレーションでは、フォノンの効果、すなわち格子振動の効果を取り入れたモデルで計算を行っている。シリコンナノワイヤは太さ３ｎｍ、長さ１０ｎｍの円柱形状とした。シリコンナノワイヤは、不純物を含有しない真性のシリコンとした。
横軸は電極間に印加した電圧、縦軸は素子に流れる電流である。電流−電圧特性に、電圧の増加に対して電流が減少する負性微分抵抗が発現することがわかる。
図３は、シリコンナノワイヤダイオードの電流−電圧特性のシリコンナノワイヤ太さ依存性を示す図である。図３から明らかなように、このシミュレーション条件では、シリコンナノワイヤの太さが、８ｎｍより大きい場合は負性微分抵抗がほとんど見られず、４ｎｍ以下の領域で負性微分抵抗が顕著に発現することがわかる。したがって、シリコンナノワイヤの太さが８ｎｍ以下であることが望ましく、４ｎｍ以下であることがより望ましい。
このような、シリコンナノワイヤダイオードの負性微分抵抗は、ナノワイヤに特有なフォノンの効果により発現するものと考えられる。すなわち、ワイヤがナノサイズの太さになると格子振動エネルギーが量子化されるため、量子化されたエネルギーとキャリアのエネルギー準位と電極のフェルミ準位の差が等しくなった時に、ワイヤと電極間のキャリア交換レートが共鳴により大きくなるため電気伝導度があがり、電流が多く流れる。しかし、印加電圧が上がり、キャリアのエネルギー準位と電極のフェルミ準位の差が量子化されたエネルギーを超えると電流が減少する。
したがって、このシリコンナノワイヤダイオードの特性は、トンネリング素子のようなトンネリング効果に起因するものではない。このため、加工ばらつき、不純物分布や濃度ばらつき等のプロセスばらつきに対して比較的安定であると考えられる。
図４は、本実施の形態のメモリセル動作の説明図である。図４の横軸は、図１の第１のダイオードＮＤ１と、第２のダイオードＮＤ２との接続部Ｘの電位であり、縦軸は第１のダイオードＮＤ１と、第２のダイオードＮＤ２に流れる電流である。第１のダイオードＮＤ１に流れる電流が実線、第２のダイオードＮＤ２に流れる電流が点線で示される。
接続部Ｘでの電流保存側から、同じ電流Ｉ０が流れる接続部Ｘの２つの電位Ｖ１、Ｖ２で安定状態となる。この２つの安定な電位の一方を“１”、もう一方を“０”と定義することにより、メモリセル１０が動作する。
書き込み動作においては、選択トランジスタ１２のゲート電極１２ｃにつながれるアドレス線１６に電位を加え、選択トランジスタ１２をオンにし、データ線１４に電位Ｖ１またはＶ２を与える。そうすると、データ線１４につながれる選択トランジスタ１２のソース電極１２ｂと、ドレイン電極１２ａ間の電位が０となり、接続部Ｘの電位が与えられた電位Ｖ１またはＶ２となる。選択トランジスタ１２をオフにしても、メモリセル１０に書き込まれた電位が安定状態にあるため保持される。
そして、読み出し動作においては、選択トランジスタ１２のゲート電極１２ｃにつながれるアドレス線１６に電位を加え、選択トランジスタ１２をオンにする。すると、接続部Ｘで保持されている電位Ｖ１またはＶ２が、ソース電極１２ｂにつながるデータ線１４に出力され、メモリセル１０に書き込まれた電位を読み出すことが可能となる。
このようにして、メモリセル１０はＳＲＡＭのメモリセルとして動作する。
本実施の形態の半導体記憶装置は、シリコンナノワイヤダイオードの特性が、主にシリコンナノワイヤの太さに依存する。したがって、特にシリコンナノワイヤの太さの制御性を維持すれば、その他の加工ばらつき、あるいは不純物の濃度や分布ばらつき等のプロセスばらつきに対して極めて安定な特性となる。したがって、素子を微細化しても安定動作可能な半導体記憶装置を提供することが可能となる。すなわち、大容量化しても安定動作可能な半導体記憶装置を提供することが可能となる。
図５は、本実施の形態の半導体記憶装置の模式上面図である。図６、７、８は、それぞれ図５のＡＡ断面図、ＢＢ断面図、ＣＣ断面図である。
本実施の形態の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板２０に形成される。ＳＯＩ基板はシリコン基板２０ａ、絶縁層２０ｂ、ＳＯＩ層２０ｃで構成される。
第１のダイオードＮＤ１のシリコンナノワイヤ２１、第２のダイオードＮＤ２のシリコンナノワイヤ２２は、共にＳＯＩ層２０ｃで形成されている。シリコンナノワイヤ２１、シリコンナノワイヤ２２はノンドープの真性シリコンである。
シリコンナノワイヤ２１、シリコンナノワイヤ２２の幅および高さは、例えば、４μｍ以下とする。シリコンナノワイヤ２１、シリコンナノワイヤ２２上には層間膜５０が形成される。
シリコンナノワイヤ２１の一端側のＳＯＩ層２０ｃ上に、Ｖｓｓコンタクト電極３１が形成される。そして、シリコンナノワイヤ２１の他端側は、接続部ＸとなるＳＯＩ層２０ｃを介してシリコンナノワイヤ２２が形成される。シリコンナノワイヤ２２の接続部Ｘと反対側のＳＯＩ層２０ｃ上には、Ｖｄｄコンタクト電極３２が形成される。
Ｖｓｓコンタクト電極３１下、Ｖｄｄコンタクト電極３２下のＳＯＩ層２０ｃにはコンタクト抵抗低減のためにｎ型またはｐ型の不純物がドーピングされても良い。
選択トランジスタ１２のドレイン電極１２ａ、ソース電極１２ｂ、およびチャネル領域１２ｄもＳＯＩ層２０ｃに形成される。ドレイン電極１２ａ、ソース電極１２ｂは例えばｎ型不純物拡散層で形成される。チャネル領域１２ｄには、ゲート絶縁膜を介してゲート電極１２ｃが形成される。ソース電極１２ｂ側のＳＯＩ層２０ｃ上にはデータ線コンタクト電極３３が形成される。
図５〜図８に示す半導体記憶装置によれば、シリコンナノワイヤをＳＯＩ層で形成することにより、プレーナ型ＭＩＳトランジスタの選択トランジスタと共通のプロセスで形成することが可能となる。したがって、他素子とのプロセス整合性良く、簡易なプロセスで、素子を微細化しても安定動作可能な半導体記憶装置を実現することが可能となる。
なお、シリコンナノワイヤの太さの制御は、例えば、ＳＯＩ層２０ｃのパターニング後に、シリコンナノワイヤ以外の領域をマスクし、例えば等方性のエッチングやシリコンの酸化等を行う。これにより、パターニング直後のＳＯＩ層の厚さや幅よりも、ＳＯＩ層を薄くかつ細くすることができ、所望の太さのシリコンワイヤを実現することが可能である。
（第２の実施の形態）
本実施の形態の半導体記憶装置は、ナノワイヤがシリコンナノワイヤではなく、ゲルマニウムナノワイヤであること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
シリコンと同じＩＶ族の半導体であり、結晶構造も同じダイヤモンド構造であるため、ゲルマニウムナノワイヤもシリコンナノワイヤと同様に、フォノンの効果による負性微分抵抗が発現すると考えられる。したがって、ゲルマニウムナノワイヤによっても第１の実施の形態と同様の効果が期待できる。
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体記憶装置等に関わる要素を適宜選択して用いることができる。
例えば、本実施の形態においては、シリコンナノワイヤをＳＯＩ層で形成する場合を例に説明したが、例えば、ＣＶＤ法等で気相から成長させたシリコンナノワイヤに電極を形成してメモリセルを構成しても構わない。
また、例えば、本実施の形態においては、選択トランジスタを、プレーナ型ＭＩＳトランジスタで形成する場合を例に説明したが、選択トランジスタがシリコンナノワイヤを用いたシリコンナノワイヤトランジスタであっても構わない。
また、例えば、本実施の形態においては、シリコンナノワイヤダイオードを横型の素子で形成する場合を例に説明したが、シリコンナノワイヤダイオードを縦型の素子で形成しても構わない。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
１０ メモリセル
１２ 選択トランジスタ
１２ａ ドレイン電極
１２ｂ ソース電極
１２ｃ ゲート電極
１２ｄ チャネル領域
１４ データ線
１６ アドレス線
２０ ＳＯＩ基板
２０ａ シリコン基板
２０ｂ 絶縁層
２０ｃ ＳＯＩ層
２１ シリコンナノワイヤ
２２ シリコンナノワイヤ
３１ Ｖｓｓコンタクト電極
３２ Ｖｄｄコンタクト電極
３３ データ線コンタクト電極
５０ 層間膜
ＮＤ１ 第１のダイオード
ＮＤ２ 第２のダイオード
Ｘ 接続部

Claims (4)

  1. ２つの異なる電位の電源間に直列接続され、太さが１０ｎｍ以下でノンドープの、シリコンナノワイヤまたはゲルマニウムナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、
    前記第１のダイオードと前記第２のダイオードとの接続部に接続される選択トランジスタと、
    を有することを特徴とする半導体記憶装置。
  2. 前記ナノワイヤがシリコンナノワイヤであることを特徴とする請求項１記載の半導体記憶装置。
  3. 前記シリコンナノワイヤの太さが８ｎｍ以下であることを特徴とする請求項２記載の半導体記憶装置。
  4. 前記シリコンナノワイヤがＳＯＩ基板のＳＯＩ層に形成されることを特徴とする請求項２または請求項３記載の半導体記憶装置。
JP2010057549A 2010-03-15 2010-03-15 半導体記憶装置 Active JP5127856B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010057549A JP5127856B2 (ja) 2010-03-15 2010-03-15 半導体記憶装置
US12/881,593 US8390066B2 (en) 2010-03-15 2010-09-14 Semiconductor nanowire memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010057549A JP5127856B2 (ja) 2010-03-15 2010-03-15 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2011192787A JP2011192787A (ja) 2011-09-29
JP5127856B2 true JP5127856B2 (ja) 2013-01-23

Family

ID=44559079

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010057549A Active JP5127856B2 (ja) 2010-03-15 2010-03-15 半導体記憶装置

Country Status (2)

Country Link
US (1) US8390066B2 (ja)
JP (1) JP5127856B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7102121B2 (ja) 2017-10-06 2022-07-19 キヤノン株式会社 情報処理装置、情報処理方法、及びプログラム

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8478722B2 (en) 2009-11-12 2013-07-02 Salesforce.Com, Inc. Enterprise level business information networking for changes in a database
US9142767B2 (en) 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
US9349445B2 (en) * 2011-09-16 2016-05-24 Micron Technology, Inc. Select devices for memory cell applications
US9589070B2 (en) * 2011-10-10 2017-03-07 Salesforce.Com, Inc. Method and system for updating a filter logic expression representing a boolean filter
KR101474331B1 (ko) * 2012-12-21 2014-12-18 한국과학기술연구원 나노 소자 설계용 다차원 가상 실험 장치 및 그 방법
US9006087B2 (en) * 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
US20230335182A1 (en) * 2020-08-24 2023-10-19 Insitute of Microelectronics, Chinese Academy of Sciences Complementary storage unit and method of preparing the same, and complementary memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58153295A (ja) 1982-03-08 1983-09-12 Toshiba Corp 半導体記憶装置
JP3081620B2 (ja) * 1990-03-28 2000-08-28 株式会社東芝 半導体装置及びその製造方法
JP3278456B2 (ja) 1992-05-08 2002-04-30 エヌイーシーマイクロシステム株式会社 Ｍｏｓ型不揮発性半導体メモリ装置
EP1299914B1 (de) 2000-07-04 2008-04-02 Qimonda AG Feldeffekttransistor
US20060175601A1 (en) * 2000-08-22 2006-08-10 President And Fellows Of Harvard College Nanoscale wires and related devices
TWI292583B (en) * 2000-08-22 2008-01-11 Harvard College Doped elongated semiconductor articles, growing such articles, devices including such articles and fabicating such devices
EP1436841A1 (en) * 2001-05-18 2004-07-14 President And Fellows Of Harvard College Nanoscale wires and related devices
JP2003069417A (ja) * 2001-08-23 2003-03-07 Matsushita Electric Ind Co Ltd 半導体装置及びその駆動方法
US7505309B2 (en) * 2005-04-20 2009-03-17 Micron Technology, Inc. Static RAM memory cell with DNR chalcogenide devices and method of forming
US7266010B2 (en) * 2005-11-28 2007-09-04 Synopsys, Inc. Compact static memory cell with non-volatile storage capability
US7508050B1 (en) * 2006-03-16 2009-03-24 Advanced Micro Devices, Inc. Negative differential resistance diode and SRAM utilizing such device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7102121B2 (ja) 2017-10-06 2022-07-19 キヤノン株式会社 情報処理装置、情報処理方法、及びプログラム

Also Published As

Publication number Publication date
US20110220876A1 (en) 2011-09-15
JP2011192787A (ja) 2011-09-29
US8390066B2 (en) 2013-03-05

Similar Documents

Publication Publication Date Title
JP5127856B2 (ja) 半導体記憶装置
TWI628782B (zh) 靜態隨機存取記憶體裝置
US11355505B2 (en) Vertical backend transistor with ferroelectric material
US10332588B2 (en) Static random access memory device having interconnected stacks of transistors
US8796667B2 (en) Static random access memories having carbon nanotube thin films
EP2737529B1 (en) Memory cells and methods of storing information
CN102844870A (zh) 匹配器件中的纳米线电路
US11996150B2 (en) Non-volatile content addressable memory device having simple cell configuration and operating method of the same
US9437752B2 (en) Compact memory structure including tunneling diode
US9865809B2 (en) Nonvolatile resistance change element
TW201230034A (en) Semiconductor memory device and driving method thereof
JP2003060087A (ja) 半導体記憶装置
Lim et al. Memory characteristics of silicon nanowire transistors generated by weak impact ionization
JP2014222740A (ja) 半導体記憶装置
CN105938834B (zh) 半导体器件
US9013918B2 (en) Two-terminal memory cell and semiconductor memory device based on different states of stable current
US12119060B2 (en) Content-addressable memory and electronic device including the same
KR102156685B1 (ko) 2단자 수직형 사이리스터 기반 1t 디램
WO2023102698A1 (zh) 晶体管装置及其制备方法、电子器件
JP2014195111A (ja) 不揮発性抵抗変化素子
JPH02129960A (ja) 半導体メモリ
KR20230044922A (ko) 내용 주소화 메모리 장치 및 이를 포함한 장치
CN116261322A (zh) 具有分三层的单元设计的静态随机存取存储器器件
KR101185102B1 (ko) 가변저항소자를 이용한 반도체 소자
JP2009129916A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120329

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121002

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121030

R151 Written notification of patent or utility model registration

Ref document number: 5127856

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151109

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350