JP5122228B2

JP5122228B2 - Method for manufacturing nonvolatile semiconductor memory device

Info

Publication number: JP5122228B2
Application number: JP2007254396A
Authority: JP
Inventors: 久詞石黒
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-09-28
Filing date: 2007-09-28
Publication date: 2013-01-16
Anticipated expiration: 2027-09-28
Also published as: JP2009088143A

Description

本発明は、不揮発性半導体記憶装置の製造方法に関する。 The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device.

電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。図１は、上記特許文献１（米国特許第６５２５３７１Ｂ２号明細書）に記載のスプリットゲート型の不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリと呼ぶ。）の構成を示す断面図である。特許文献１に記載のスプリットゲート型不揮発性メモリには、複数の記憶素子（以下、スプリットゲート型不揮発性メモリセル１０１と呼ぶ。）が構成されている。 A split gate type nonvolatile semiconductor memory device is known as a nonvolatile semiconductor memory device having a characteristic that stored contents do not disappear even when the power is turned off (see, for example, Patent Document 1). FIG. 1 is a cross-sectional view showing a configuration of a split gate nonvolatile semiconductor memory device (hereinafter referred to as a split gate nonvolatile memory) described in Patent Document 1 (US Pat. No. 6,525,371 B2). . The split gate nonvolatile memory described in Patent Document 1 includes a plurality of storage elements (hereinafter referred to as split gate nonvolatile memory cells 101).

図１に示されているように、スプリットゲート型不揮発性メモリセル１０１は、第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とを備えている。第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４は、基板１０２に形成されている。また、スプリットゲート型不揮発性メモリセル１０１は、フローティングゲート１０５とコントロールゲート１０６とを備えている。フローティングゲート１０５は、ゲート酸化膜１０７を介して基板１０２の上層に構成されている。また、コントロールゲート１０６は、トンネル酸化膜１０８を介して基板１０２の上層に構成されている。さらに、フローティングゲート１０５とコントロールゲート１０６との間にはトンネル酸化膜１０８が構成されている。第１ソース／ドレイン拡散層１０３の上には、ソースプラグ１０９が構成されている。フローティングゲート１０５には、鋭角部が構成されている。また、フローティングゲート１０５の上には、スペーサー１１１が構成されている。 As shown in FIG. 1, the split gate nonvolatile memory cell 101 includes a first source / drain diffusion layer 103 and a second source / drain diffusion layer 104. The first source / drain diffusion layer 103 and the second source / drain diffusion layer 104 are formed on the substrate 102. The split gate nonvolatile memory cell 101 includes a floating gate 105 and a control gate 106. The floating gate 105 is formed in an upper layer of the substrate 102 with a gate oxide film 107 interposed therebetween. The control gate 106 is formed on the upper layer of the substrate 102 with the tunnel oxide film 108 interposed therebetween. Further, a tunnel oxide film 108 is formed between the floating gate 105 and the control gate 106. A source plug 109 is formed on the first source / drain diffusion layer 103. The floating gate 105 has an acute angle portion. A spacer 111 is formed on the floating gate 105.

図２は、特許文献１に記載のスプリットゲート型不揮発性メモリの構成を示す平面図である。図２に示されているように、スプリットゲート型不揮発性メモリは、ＳＴＩ（Shallow Trench Isolation）１２０によって複数の素子を分離している。また、スプリットゲート型不揮発性メモリセル１０１は、ＳＴＩ１２０が形成されている方向と直角な方向に延伸する第１ソース／ドレイン拡散層１０３（図２におけるソースプラグ１０９の下層部分）が構成されている。また、第２ソース／ドレイン拡散層１０４も、第１ソース／ドレイン拡散層１０３と同様に、ＳＴＩ１２０が形成される方向とは直角な方向に構成されている。 FIG. 2 is a plan view showing the configuration of the split gate nonvolatile memory described in Patent Document 1. As shown in FIG. As shown in FIG. 2, the split gate nonvolatile memory has a plurality of elements separated by STI (Shallow Trench Isolation) 120. In addition, the split gate nonvolatile memory cell 101 includes a first source / drain diffusion layer 103 (lower layer portion of the source plug 109 in FIG. 2) extending in a direction perpendicular to the direction in which the STI 120 is formed. . Similarly to the first source / drain diffusion layer 103, the second source / drain diffusion layer 104 is configured in a direction perpendicular to the direction in which the STI 120 is formed.

米国特許６５２５３７１Ｂ２US Pat. No. 6,525,371 B2

このスプリットゲート型不揮発性メモリセル１０１は、トリプルセルフアライン技術を用いて製造されている。スプリットゲート型不揮発性メモリセル１０１の製造におけるトリプルセルフアライン技術では、ＳＴＩ（Shallow Trench Isolation）１２０は、スプリットゲート型不揮発性メモリセル１０１を製造するときに実行される複数回のエッチングで、徐々に削り取られてしまう。したがって、従来のスプリットゲート型不揮発性メモリでは、基板表面に水平な面（以下、基準面と呼ぶ。）から所定の高さを有するＳＴＩを構成している。つまり、ＳＴＩ１２０での素子分離を適切に実現するために、製造工程に初期段階において、予めエッチングで削られる量を考慮した高さのＳＴＩ用絶縁膜を成膜している。これによって、複数回のエッチングで削られても、適切に素子を分離するＳＴＩを構成することが可能となっている。 The split gate nonvolatile memory cell 101 is manufactured using a triple self-alignment technique. In the triple self-alignment technique in the production of the split gate nonvolatile memory cell 101, the STI (Shallow Trench Isolation) 120 is gradually performed by a plurality of etchings performed when the split gate nonvolatile memory cell 101 is produced. It will be scraped off. Therefore, in the conventional split gate nonvolatile memory, an STI having a predetermined height from a plane (hereinafter referred to as a reference plane) on the substrate surface is configured. In other words, in order to appropriately realize element isolation in the STI 120, an STI insulating film having a height that takes into account the amount to be etched away is formed in advance in the manufacturing process. As a result, it is possible to configure an STI that appropriately separates elements even if it is shaved by multiple etchings.

スプリットゲート型不揮発性メモリセル１０１を製造する場合、第１ソース／ドレイン拡散層１０３の製造工程と第２ソース／ドレイン拡散層１０４の製造工程とでは、エッチング回数が異なっている。第１ソース／ドレイン拡散層１０３側に対して行われるエッチングの回数は、第２ソース／ドレイン拡散層１０４側に対して行われるエッチング回数よりも多い。したがって、第１ソース／ドレイン拡散層１０３側のＳＴＩ１２０と、第２ソース／ドレイン拡散層１０４側のＳＴＩ１２０とでは、基準面からの高さが異なっている。 When the split gate nonvolatile memory cell 101 is manufactured, the number of times of etching differs between the manufacturing process of the first source / drain diffusion layer 103 and the manufacturing process of the second source / drain diffusion layer 104. The number of etchings performed on the first source / drain diffusion layer 103 side is larger than the number of etchings performed on the second source / drain diffusion layer 104 side. Therefore, the STI 120 on the first source / drain diffusion layer 103 side and the STI 120 on the second source / drain diffusion layer 104 side have different heights from the reference plane.

スプリットゲート型不揮発性メモリセル１０１の製造工程には、導電体物質（例えば、フローティングゲート１０５となるポリシリコン膜）を選択的に除去する工程（以下、導電体除去工程と呼ぶ）が含まれている。その導電体除去工程において、第２ソース／ドレイン拡散層１０４側のＳＴＩ（Shallow Trench Isolation）１２０の高さ（形状）に起因して、導電体物質が残存してしまうことがある。この残存した導電体物質同士が接続されることによって、隣り合うスプリットゲート型不揮発性メモリセル１０１が短絡してしまうことがある。導電体除去工程において、適切に導電体を除去する技術が求められている。 The manufacturing process of the split gate nonvolatile memory cell 101 includes a process of selectively removing a conductor material (for example, a polysilicon film that becomes the floating gate 105) (hereinafter referred to as a conductor removing process). Yes. In the conductor removing step, the conductor substance may remain due to the height (shape) of STI (Shallow Trench Isolation) 120 on the second source / drain diffusion layer 104 side. When the remaining conductive materials are connected to each other, adjacent split gate nonvolatile memory cells 101 may be short-circuited. There is a demand for a technique for appropriately removing the conductor in the conductor removing step.

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 The means for solving the problem will be described below using the numbers used in [Best Mode for Carrying Out the Invention]. These numbers are added to clarify the correspondence between the description of [Claims] and [Best Mode for Carrying Out the Invention]. However, these numbers should not be used to interpret the technical scope of the invention described in [Claims].

上記課題を解決するために、以下の製造方法で不揮発性半導体記憶装置（１）を製造する。まず、基板（４）上の第１絶縁膜（２１）の上にフローティングゲート用の第１導電体膜（２２）を形成した後、前記基板（４）において第１方向に延伸する素子分離絶縁膜（２）（３）を形成する。次に、前記第１導電体膜（２２）と前記素子分離絶縁膜（２）（３）との上に、前記第１方向に直角な第２方向に延伸する開口部（２６）を有する窒化膜（２５）を形成した後、前記開口部（２６）の側面の各々にサイドウォール状のスペーサー絶縁膜（１３）を形成する。
次に、前記スペーサー絶縁膜（１３）の間に第２導電体膜（９）を形成した後、前記第２導電体膜（９）の上に第２絶縁膜（２７）を形成する。次に、前記窒化膜（２５）を除去して前記素子分離絶縁膜（２）（３）の上面を露出し、前記素子分離絶縁膜（２）（３）の上面を前記第１導電体膜（２２）の上面よりも低くなるようにエッチングする。そして、前記第２絶縁膜（２７）と前記スペーサー絶縁膜（１３）とをマスクにして前記第１導電体膜（２２）を選択的に除去してフローティングゲート（８）を形成する。 In order to solve the above problems, the nonvolatile semiconductor memory device (1) is manufactured by the following manufacturing method. First, after forming a first conductive film (22) for a floating gate on a first insulating film (21) on a substrate (4), element isolation insulation extending in a first direction on the substrate (4). Films (2) and (3) are formed. Next, nitriding having an opening (26) extending in a second direction perpendicular to the first direction on the first conductor film (22) and the element isolation insulating film (2) (3). After forming the film (25), a sidewall-like spacer insulating film (13) is formed on each of the side surfaces of the opening (26).
Next, after a second conductor film (9) is formed between the spacer insulating films (13), a second insulating film (27) is formed on the second conductor film (9). Next, the nitride film (25) is removed to expose the upper surfaces of the element isolation insulating films (2) and (3), and the upper surfaces of the element isolation insulating films (2) and (3) are exposed to the first conductor film. Etching is performed so as to be lower than the upper surface of (22). Then, the first conductive film (22) is selectively removed using the second insulating film (27) and the spacer insulating film (13) as a mask to form a floating gate (8).

不揮発性半導体記憶装置を製造する場合、まず、素子分離絶縁膜によって、基板の上の導電体材料（例えば、ポリシリコン膜）を分離している。その導電体材料は、所定の形状に加工された後、選択的に除去される。上述の製造方法では、その導電体材料を除去する前に、予め、その素子分離絶縁膜の膜厚を変更（薄く）している。素子分離絶縁膜の形状によっては、その側面に導電体材料が残留してしまうことがあるが、素子分離として作用していない部分を取り除いておくことで、導電体材料の残留を抑制する。 When manufacturing a nonvolatile semiconductor memory device, first, a conductor material (for example, a polysilicon film) on a substrate is separated by an element isolation insulating film. The conductor material is selectively removed after being processed into a predetermined shape. In the manufacturing method described above, the thickness of the element isolation insulating film is changed (thinned) in advance before the conductor material is removed. Depending on the shape of the element isolation insulating film, the conductor material may remain on the side surface of the element isolation insulating film. However, by removing the portion that does not act as element isolation, the remaining conductor material is suppressed.

本発明によると、エッチングによってポリシリコン膜を除去するときに、除去しきれずに残留してしまうポリシリコンの量を減少させることができる。これによって、残留ポリシリコン同士が短絡し、隣り合うスプリットゲート型不揮発性メモリセルが短絡することを抑制することができる。 According to the present invention, when the polysilicon film is removed by etching, the amount of polysilicon that remains without being removed can be reduced. Thereby, it is possible to suppress the remaining polysilicon from being short-circuited and adjacent split-gate nonvolatile memory cells from being short-circuited.

以下に、図面を参照して、本発明を実施するための形態について説明を行う。図３は、本実施形態のスプリットゲート型不揮発性メモリ（以下、スプリットゲート型不揮発性半導体記憶装置１と呼ぶ）の構成を例示する平面図である。スプリットゲート型不揮発性半導体記憶装置１は、複数のメモリセルを備えている。複数のメモリセルの各々は、ビット線方向に延伸するＳＴＩ（Shallow Trench Isolation）によって分離されている。以下では、本発明の理解を容易にするために、第１素子分離絶縁膜２と第２素子分離絶縁膜３との間に備えられたスプリットゲート型不揮発性メモリセルに対応して説明を行う。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. FIG. 3 is a plan view illustrating the configuration of a split gate nonvolatile memory (hereinafter referred to as a split gate nonvolatile semiconductor memory device 1) of this embodiment. The split gate nonvolatile semiconductor memory device 1 includes a plurality of memory cells. Each of the plurality of memory cells is separated by STI (Shallow Trench Isolation) extending in the bit line direction. Hereinafter, in order to facilitate understanding of the present invention, a description will be given corresponding to a split gate type nonvolatile memory cell provided between the first element isolation insulating film 2 and the second element isolation insulating film 3. .

スプリットゲート型不揮発性半導体記憶装置１は、コントロールゲート７と、ソースプラグ９とを含んで構成されている。それらはワード線方向に延伸するように構成されている。スプリットゲート型不揮発性半導体記憶装置１は、第１ソース／ドレイン拡散層５を含んで構成されている。第１ソース／ドレイン拡散層５は、コンタクト１６に接続されている。コントロールゲート７とソースプラグ９との間には、トンネル絶縁膜１１と第１スペーサー絶縁膜１３が構成されている。また。コントロールゲート７の第１ソース／ドレイン拡散層５側の側面には、ＬＤＤサイドウォール１５が構成されている。 The split gate nonvolatile semiconductor memory device 1 includes a control gate 7 and a source plug 9. They are configured to extend in the word line direction. The split gate nonvolatile semiconductor memory device 1 includes a first source / drain diffusion layer 5. The first source / drain diffusion layer 5 is connected to the contact 16. A tunnel insulating film 11 and a first spacer insulating film 13 are formed between the control gate 7 and the source plug 9. Also. An LDD sidewall 15 is formed on the side surface of the control gate 7 on the first source / drain diffusion layer 5 side.

図４Ａは、本実施形態のスプリットゲート型不揮発性メモリセルの構成を例示する断面図である。図４Ａは、上述の図３のＡ−Ａを切断した断面の構成を簡略化して例示している。本実施形態のスプリットゲート型不揮発性メモリセルは、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態（ＯＮ、ＯＦＦ）を検出している。 FIG. 4A is a cross-sectional view illustrating the configuration of the split gate nonvolatile memory cell of this embodiment. FIG. 4A illustrates a simplified cross-sectional configuration taken along the line AA of FIG. 3 described above. In the split gate nonvolatile memory cell of this embodiment, writing is performed by channel hot electrons generated in the substrate being injected into the floating gate. Data is erased by extracting electrons from the floating gate to the control gate. Furthermore, the state (ON, OFF) of the memory cell is detected by applying a read voltage to the control gate.

図４Ａを参照すると、本実施形態のスプリットゲート型不揮発性半導体記憶装置１には、二つのトランジスタ（第１スプリットゲート型不揮発性メモリセルと第２スプリットゲート型不揮発性メモリセル）が面対称に構成されている。本実施形態の第１スプリットゲート型不揮発性メモリセルおよび第２スプリットゲート型不揮発性メモリセルは、セルフアライン技術（マスクの位置あわせなしで加工できる技術。すでに基板上に形成されているパターンを用いて、そのパターンをマスクがわりにしてエッチングや不純物拡散等を行う技術。）を用いて製造されている。例えば、フローティングゲート８を形成する場合、第１スペーサー絶縁膜１３をマスクとして作用させて、そのフローティングゲート８を形成している。 Referring to FIG. 4A, in the split gate nonvolatile semiconductor memory device 1 of the present embodiment, two transistors (a first split gate nonvolatile memory cell and a second split gate nonvolatile memory cell) are plane-symmetric. It is configured. The first split gate nonvolatile memory cell and the second split gate nonvolatile memory cell of the present embodiment are self-aligned (a technique that can be processed without mask alignment. A pattern that has already been formed on a substrate is used. In other words, the pattern is used as a mask to perform etching, impurity diffusion, etc.). For example, when the floating gate 8 is formed, the floating gate 8 is formed by using the first spacer insulating film 13 as a mask.

各々の不揮発性メモリセルは、それぞれが互いに独立して動作する。以下の実施形態においては、本発明の理解を容易にするために、各々の不揮発性メモリセルを区別することなく不揮発性メモリセル１ａと呼んで、スプリットゲート型不揮発性半導体記憶装置１についての説明を行う。スプリットゲート型不揮発性半導体記憶装置１の不揮発性メモリセル１ａは、第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６と、コントロールゲート７と、フローティングゲート８とを含んで構成されている。第１ソース／ドレイン拡散層５と、第２ソース／ドレイン拡散層６とは、半導体基板４のウェル１０に形成されている。半導体基板４は、その第２ソース／ドレイン拡散層６と第１ソース／ドレイン拡散層５との間にチャネル領域を含んで構成されている。なお、以下に述べる実施形態では、半導体基板４がＰ型半導体基板であることを前提に説明を行う。これは、本発明における半導体基板４が、Ｐ型半導体基板に限定されることを意味するものではない。 Each nonvolatile memory cell operates independently of each other. In the following embodiments, in order to facilitate understanding of the present invention, each nonvolatile memory cell is referred to as a nonvolatile memory cell 1a without distinction, and the split gate nonvolatile semiconductor memory device 1 is described. I do. A nonvolatile memory cell 1 a of the split gate nonvolatile semiconductor memory device 1 includes a first source / drain diffusion layer 5, a second source / drain diffusion layer 6, a control gate 7, and a floating gate 8. Has been. The first source / drain diffusion layer 5 and the second source / drain diffusion layer 6 are formed in the well 10 of the semiconductor substrate 4. The semiconductor substrate 4 includes a channel region between the second source / drain diffusion layer 6 and the first source / drain diffusion layer 5. In the embodiment described below, the description will be made on the assumption that the semiconductor substrate 4 is a P-type semiconductor substrate. This does not mean that the semiconductor substrate 4 in the present invention is limited to a P-type semiconductor substrate.

第２ソース／ドレイン拡散層６は、不純物を拡散させた拡散領域で構成されている。第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａに記憶内容の書き込みする時にはドレインとして作用する。また、第２ソース／ドレイン拡散層６は、不揮発性メモリセル１ａから記憶内容を読み出す時にはソースとして作用する。第１ソース／ドレイン拡散層５も、第２ソース／ドレイン拡散層６と同様に、不純物を拡散させた拡散領域で構成されている。第１ソース／ドレイン拡散層５は、不揮発性メモリセル１ａに記憶内容を書き込む時にはソースとして作用する。また、第１ソース／ドレイン拡散層５は、第１不揮発性メモリセル１ａから記憶内容を読み出す時にはドレインとして作用する。 The second source / drain diffusion layer 6 is composed of a diffusion region in which impurities are diffused. The second source / drain diffusion layer 6 functions as a drain when the stored contents are written in the nonvolatile memory cell 1a. Further, the second source / drain diffusion layer 6 functions as a source when reading stored contents from the nonvolatile memory cell 1a. Similarly to the second source / drain diffusion layer 6, the first source / drain diffusion layer 5 is also composed of a diffusion region in which impurities are diffused. The first source / drain diffusion layer 5 acts as a source when writing the storage contents into the nonvolatile memory cell 1a. Further, the first source / drain diffusion layer 5 functions as a drain when reading the stored contents from the first nonvolatile memory cell 1a.

フローティングゲート８は、ゲート絶縁膜１２を介して半導体基板４の上層に構成されている。また、コントロールゲート７は、トンネル絶縁膜１１を介して半導体基板４の上層に構成されている。そして、フローティングゲート８とコントロールゲート７とは、トンネル絶縁膜１１を介して隣り合うように構成されている。フローティングゲート８の上層には、第１スペーサー絶縁膜１３が形成されている。また、第２ソース／ドレイン拡散層６の上層にはソースプラグ９が形成されている。ソースプラグ９とフローティングゲート８とは、第２スペーサー絶縁膜１４の作用により電気的に絶縁されている。したがって、フローティングゲート８は、ゲート絶縁膜１２、トンネル絶縁膜１１、第１スペーサー絶縁膜１３および第２スペーサー絶縁膜１４の作用により、他の導体部分から電気的に絶縁されている。フローティングゲート８は、コントロールゲート７側に鋭角部を含んで構成されている。フローティングゲート８の鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。 The floating gate 8 is formed in the upper layer of the semiconductor substrate 4 with the gate insulating film 12 interposed therebetween. Further, the control gate 7 is formed in the upper layer of the semiconductor substrate 4 with the tunnel insulating film 11 interposed therebetween. The floating gate 8 and the control gate 7 are adjacent to each other with the tunnel insulating film 11 interposed therebetween. A first spacer insulating film 13 is formed on the floating gate 8. A source plug 9 is formed on the second source / drain diffusion layer 6. The source plug 9 and the floating gate 8 are electrically insulated by the action of the second spacer insulating film 14. Therefore, the floating gate 8 is electrically insulated from other conductor portions by the action of the gate insulating film 12, the tunnel insulating film 11, the first spacer insulating film 13, and the second spacer insulating film 14. The floating gate 8 includes an acute angle portion on the control gate 7 side. The acute angle portion of the floating gate 8 is formed at an angle at which the data erasing operation can be performed accurately and stably.

第１ソース／ドレイン拡散層５は、その第１ソース／ドレイン拡散層５に形成されたシリサイドを介してコンタクト１６に接続されている。コンタクト１６は、上層の配線（図示されず）に接続されている。コンタクト１６は、シリサイドを介して第１ソース／ドレイン拡散層５に所定の電圧を供給している。また、コントロールゲート７の上面にはシリサイド（図示されず）が形成され、側面には、ＬＤＤサイドウォール１５が形成されている。また、ソースプラグ９の上面にはソースプラグシリサイド（図示されず）が形成されている。 The first source / drain diffusion layer 5 is connected to the contact 16 through a silicide formed in the first source / drain diffusion layer 5. The contact 16 is connected to an upper layer wiring (not shown). The contact 16 supplies a predetermined voltage to the first source / drain diffusion layer 5 through silicide. Further, silicide (not shown) is formed on the upper surface of the control gate 7, and LDD sidewalls 15 are formed on the side surfaces. A source plug silicide (not shown) is formed on the upper surface of the source plug 9.

図４Ｂは、上述の図３のＢ−Ｂを切断した断面を例示する断面図である。図４Ｂに示されているように、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、異なる膜厚で構成されている。第１素子分離絶縁膜２の、最も膜厚が厚い箇所の厚さは、第１膜厚Ｈ１である。第１素子分離絶縁膜２の、最も膜厚が薄い箇所の厚さは、第２膜厚Ｈ２である。第１素子分離絶縁膜２は、スプリットゲート型不揮発性半導体記憶装置１を製造する工程における複数回のエッチングによって削られていく。第１膜厚Ｈ１は、複数回のエッチングによって削られても、スプリットゲート型不揮発性半導体記憶装置１が適切に動作する厚さであることが好ましい。 4B is a cross-sectional view illustrating a cross-section taken along the line BB in FIG. 3 described above. As shown in FIG. 4B, the first element isolation insulating film 2 (or the second element isolation insulating film 3) has a different film thickness. The thickness of the thickest part of the first element isolation insulating film 2 is the first film thickness H1. The thickness of the thinnest portion of the first element isolation insulating film 2 is the second film thickness H2. The first element isolation insulating film 2 is shaved by a plurality of etchings in the process of manufacturing the split gate nonvolatile semiconductor memory device 1. The first film thickness H1 is preferably a thickness that allows the split gate nonvolatile semiconductor memory device 1 to operate properly even if it is shaved by multiple etchings.

図４Ｃは、上述の図３のＣ−Ｃを切断した断面を例示する断面図である。図４Ｃに示されているように、半導体基板４には、ウェル１０が形成されている。Ｃ−Ｃ断面におけるウェル１０には第１ソース／ドレイン拡散層５が形成されている。その第１ソース／ドレイン拡散層５は、シリサイドを介してコンタクト１６に接続されている。Ｃ−Ｃ断面における第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上面は、半導体基板４の表面とほぼ水平に構成されている。Ｃ−Ｃ断面における第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、その上面から底面までの膜厚が第２膜厚Ｈ２である。 4C is a cross-sectional view illustrating a cross-section taken along the line CC in FIG. 3 described above. As shown in FIG. 4C, the well 10 is formed in the semiconductor substrate 4. A first source / drain diffusion layer 5 is formed in the well 10 in the CC cross section. The first source / drain diffusion layer 5 is connected to the contact 16 through silicide. The upper surface of the first element isolation insulating film 2 (or the second element isolation insulating film 3) in the CC cross section is configured to be substantially horizontal with the surface of the semiconductor substrate 4. The film thickness from the upper surface to the bottom surface of the first element isolation insulating film 2 (or the second element isolation insulating film 3) in the CC cross section is the second film thickness H2.

以下に、本実施形態のスプリットゲート型不揮発性半導体記憶装置１の製造工程について説明を行う。図５は、スプリットゲート型不揮発性半導体記憶装置１を製造するための半導体材料の構成を例示する図である。図５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示している。図５の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図５の（ｂ）は、図５の（ａ）にＡ−Ａで示される箇所を切断した断面の構成を例示する断面図である。図５の（ｃ）は、図５の（ａ）にＢ−Ｂで示される箇所を切断した断面の構成を例示する断面図である。図５の（ｄ）は、図５の（ａ）にＣ−Ｃで示される箇所を切断した断面の構成を例示する断面図である。 Hereinafter, the manufacturing process of the split gate nonvolatile semiconductor memory device 1 of the present embodiment will be described. FIG. 5 is a diagram illustrating a configuration of a semiconductor material for manufacturing the split gate nonvolatile semiconductor memory device 1. FIG. 5 illustrates a first step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 5A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 5B is a cross-sectional view illustrating a cross-sectional configuration taken along the line AA in FIG. FIG. 5C is a cross-sectional view illustrating a cross-sectional configuration taken along the line BB in FIG. FIG. 5D is a cross-sectional view illustrating the configuration of a cross section taken along the line CC in FIG.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程では、まず、半導体基板４の上にゲート絶縁膜用酸化膜２１を形成する。そのゲート絶縁膜用酸化膜２１の上にフローティングゲート用ポリシリコン膜２２を形成する。そして、そのフローティングゲート用ポリシリコン膜２２の上にフィールド窒化膜２３を形成する。図５の（ａ）〜（ｄ）に示されているように、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程では、半導体基板４の上に一様にゲート絶縁膜用酸化膜２１、フローティングゲート用ポリシリコン膜２２及びフィールド窒化膜２３が形成される。半導体基板４上のゲート絶縁膜用酸化膜２１は、８ｎｍ程度の膜厚で構成されることが好ましい。また、フローティングゲート用ポリシリコン膜２２は、８０ｎｍ〜１００ｎｍ程度の膜厚で構成されることが好ましい。 In the first step of manufacturing the split gate nonvolatile semiconductor memory device 1, first, the gate insulating film oxide film 21 is formed on the semiconductor substrate 4. A floating gate polysilicon film 22 is formed on the gate insulating film oxide film 21. Then, a field nitride film 23 is formed on the floating gate polysilicon film 22. As shown in FIGS. 5A to 5D, in the first step of manufacturing the split gate nonvolatile semiconductor memory device 1, the oxide film for the gate insulating film is uniformly formed on the semiconductor substrate 4. 21, a floating gate polysilicon film 22 and a field nitride film 23 are formed. The gate insulating film oxide film 21 on the semiconductor substrate 4 is preferably configured to have a thickness of about 8 nm. The floating gate polysilicon film 22 is preferably formed to a thickness of about 80 nm to 100 nm.

図６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示している。図６の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図６の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示する断面図である。図６の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示する断面図である。図６の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示する断面図である。 FIG. 6 illustrates a second step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 6A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 6B is a cross-sectional view illustrating a cross section taken along the line AA in the plan view. FIG. 6C is a cross-sectional view illustrating a cross section taken along the line BB in the plan view. FIG. 6D is a cross-sectional view illustrating a cross-section taken along the line CC in the plan view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程では、フィールド窒化膜２３の上にレジストパターン（図示されず）を形成する。そのレジストパターンに対応してトレンチエッチングを行い、開口部（第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａ、第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａ）を形成する。第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａが形成された位置には、後の工程において、第１素子分離絶縁膜２が形成される。同様に、第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａが形成された位置には、後の工程において、第２素子分離絶縁膜３が形成される。第２工程では、半導体基板４とゲート絶縁膜用酸化膜２１との界面（以下、基準平面と呼ぶ）から、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａ（または第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａ）の底部までの深さが、製造する素子（不揮発性メモリセル１ａ）を分離するために十分な深さになるまでエッチングを行う。また、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａと第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａは、底部に行くほど幅が狭くなるように構成される。 In the second step of manufacturing the split gate nonvolatile semiconductor memory device 1, a resist pattern (not shown) is formed on the field nitride film 23. Trench etching is performed corresponding to the resist pattern to form openings (first element isolation insulating film (STI) trench 2a, second element isolation insulating film (STI) trench 3a). The first element isolation insulating film 2 is formed at a position where the first element isolation insulating film (STI) trench 2a is formed in a later step. Similarly, the second element isolation insulating film 3 is formed in a later step at the position where the second element isolation insulating film (STI) trench 3a is formed. In the second step, the first element isolation insulating film (STI) trench 2a (or the second element isolation insulating film (STI) is formed from the interface (hereinafter referred to as a reference plane) between the semiconductor substrate 4 and the gate insulating film oxide film 21. Etching is performed until the depth to the bottom of the trench 3a) is sufficient to isolate the device to be manufactured (nonvolatile memory cell 1a). Further, the first element isolation insulating film (STI) trench 2a and the second element isolation insulating film (STI) trench 3a are configured such that the width decreases toward the bottom.

図７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示している。図７の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図７の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図７の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図７の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 7 illustrates a third step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 7A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 7B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. (C) of FIG. 7 has illustrated the cross section which cut | disconnected the location shown by BB of the top view. (D) of FIG. 7 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程では、第１素子分離絶縁膜（ＳＴＩ）トレンチ２ａと第２素子分離絶縁膜（ＳＴＩ）トレンチ３ａとを素子分離用酸化膜２４で埋める。また、フィールド窒化膜２３の上に、所定の厚さで素子分離用酸化膜２４を形成する。 In the third step of manufacturing the split gate nonvolatile semiconductor memory device 1, the first element isolation insulating film (STI) trench 2 a and the second element isolation insulating film (STI) trench 3 a are filled with an element isolation oxide film 24. . An element isolation oxide film 24 is formed on the field nitride film 23 with a predetermined thickness.

図８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示している。図８の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図８の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図８の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図８の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 8 illustrates a fourth step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 8A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 8B illustrates a cross section obtained by cutting a portion indicated by A-A in the plan view. FIG. 8C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 8 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程では、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）によって、第１素子分離絶縁膜２と第２素子分離絶縁膜３との表面を露出する。上述したように、第１素子分離絶縁膜２と第２素子分離絶縁膜３とは、不揮発性メモリセル１ａを製造する工程において、複数回のエッチングが実行される。したがって、第４工程において、基準平面から第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の表面までの高さ（以下、ＳＴＩ高さと呼ぶ）を、複数回のエッチングによって削られる量を考慮した高さにする。 In the fourth step in manufacturing the split gate nonvolatile semiconductor memory device 1, the surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 are exposed by CMP (Chemical Mechanical Polishing). . As described above, the first element isolation insulating film 2 and the second element isolation insulating film 3 are etched a plurality of times in the process of manufacturing the nonvolatile memory cell 1a. Accordingly, in the fourth step, the height from the reference plane to the surface of the first element isolation insulating film 2 (or the second element isolation insulating film 3) (hereinafter referred to as STI height) is shaved by multiple etchings. Make the height considering the amount.

図９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示している。図９の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図９の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図９の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図９の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 9 illustrates a fifth step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 9A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 9B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 9C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 9 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程では、フローティングゲート用ポリシリコン膜２２の上に残っているフィールド窒化膜２３を除去する。それによってフローティングゲート用ポリシリコン膜２２の表面を露出する。そして、不純物を注入して、半導体基板４にウェル１０を形成する。 In the fifth step in the production of the split gate nonvolatile semiconductor memory device 1, the field nitride film 23 remaining on the floating gate polysilicon film 22 is removed. As a result, the surface of the polysilicon film 22 for floating gate is exposed. Then, impurities are implanted to form the well 10 in the semiconductor substrate 4.

図１０は、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示している。図１０の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１０の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１０の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１０の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 10 illustrates a sixth step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 10A is a plan view illustrating the configuration of the semiconductor material as viewed from above. FIG. 10B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 10C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 10 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程では、フローティングゲート用ポリシリコン膜２２と第１素子分離絶縁膜２と第２素子分離絶縁膜３との上に第１スペーサー形成用窒化膜２５を形成する。このとき、図１０の断面図に示されている矢印は、第１スペーサー形成用窒化膜２５の厚さを示している。本実施形態において、第１スペーサー形成用窒化膜２５は、フローティングゲート用ポリシリコン膜２２の上面から、２５０ｎｍ程度の膜厚で構成されていることが好ましい。 In the sixth step in manufacturing the split gate nonvolatile semiconductor memory device 1, the first spacer forming nitridation is performed on the floating gate polysilicon film 22, the first element isolation insulating film 2, and the second element isolation insulating film 3. A film 25 is formed. At this time, the arrow shown in the cross-sectional view of FIG. 10 indicates the thickness of the first spacer forming nitride film 25. In the present embodiment, the first spacer forming nitride film 25 is preferably formed with a film thickness of about 250 nm from the upper surface of the floating gate polysilicon film 22.

図１１は、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示している。図１１の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１１の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１１の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１１の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 11 illustrates a seventh step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 11A is a plan view illustrating a configuration when the semiconductor material is viewed from above. FIG. 11B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 11C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 11 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程では、フォトレジスト（図示されず）により第１スペーサー形成用窒化膜２５上に、フローティングゲート、並びにソース形成予定部をパターニング形成する。そして、パターニング形成されたフォトレジストをマスクにドライエッチングを行い、開口２６を形成する。このとき、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上にも、開口２６が形成される。 In the seventh step in manufacturing the split gate nonvolatile semiconductor memory device 1, the floating gate and the source formation scheduled portion are patterned on the first spacer forming nitride film 25 using a photoresist (not shown). Then, dry etching is performed using the patterned photoresist as a mask to form the opening 26. At this time, the opening 26 is also formed on the first element isolation insulating film 2 (or the second element isolation insulating film 3).

図１２は、スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程を例示している。図１２の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１２の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１２の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１２の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 12 illustrates an eighth step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 12A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 12B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. (C) of FIG. 12 has illustrated the cross section which cut | disconnected the location shown by BB of the top view. (D) of FIG. 12 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程では、開口２６を有する第１スペーサー形成用窒化膜２５をマスクに、フローティングゲート用ポリシリコン膜２２をエッチングし、鋭角部を形成する。この鋭角部は、例えばテーパ角度が４５°の形状であることが好ましい。その後、フローティングゲート用ポリシリコン膜２２の表面上に、約２５０ｎｍのＨＴＯ膜をＬＰＣＶＤ法により形成する。そして、そのＨＴＯ膜をドライエッチング装置によりエッチングして第１スペーサー絶縁膜１３を形成する。その第１スペーサー絶縁膜１３をマスクにしてフローティングゲート用ポリシリコン膜２２とゲート絶縁膜用酸化膜２１とをエッチングして半導体基板４（ウェル１０）の表面を露出する。その後、第２スペーサー絶縁膜１４を形成し、第２ソース／ドレイン拡散層６形成するための不純物注入を行う。図１２の（ｃ）に示されているように、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の上の開口２６に対応する部分では、複数回のエッチングによって削られ、基準平面からの高さが低下している。 In the eighth step of manufacturing the split gate nonvolatile semiconductor memory device 1, the floating gate polysilicon film 22 is etched using the first spacer forming nitride film 25 having the opening 26 as a mask to form an acute angle portion. The acute angle portion preferably has, for example, a shape having a taper angle of 45 °. Thereafter, an HTO film of about 250 nm is formed on the surface of the floating gate polysilicon film 22 by LPCVD. Then, the HTO film is etched by a dry etching apparatus to form the first spacer insulating film 13. Using the first spacer insulating film 13 as a mask, the floating gate polysilicon film 22 and the gate insulating film oxide film 21 are etched to expose the surface of the semiconductor substrate 4 (well 10). Thereafter, a second spacer insulating film 14 is formed, and impurity implantation for forming the second source / drain diffusion layer 6 is performed. As shown in FIG. 12C, the portion corresponding to the opening 26 on the first element isolation insulating film 2 (or the second element isolation insulating film 3) is shaved by multiple etchings. The height from the reference plane is reduced.

図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示している。図１３の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１３の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１３の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１３の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 13 illustrates a ninth step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 13A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 13B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. (C) of FIG. 13 has illustrated the cross section which cut | disconnected the location shown by BB of the top view. (D) of FIG. 13 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程では、第１スペーサー絶縁膜１３、第２スペーサー絶縁膜１４の間に、ソースプラグ９を形成する。その後、ソースプラグ９の上にソースプラグ絶縁膜２７を形成する。このとき、ゲート絶縁膜用酸化膜２１とフローティングゲート用ポリシリコン膜２２との界面から、第１素子分離絶縁膜２のエッチングされていない表面までの高さを高さＨ３としたとき、膜厚が高さＨ３となるようにソースプラグ絶縁膜２７を構成することが好ましい。 In the ninth step in manufacturing the split gate nonvolatile semiconductor memory device 1, the source plug 9 is formed between the first spacer insulating film 13 and the second spacer insulating film 14. Thereafter, a source plug insulating film 27 is formed on the source plug 9. At this time, when the height from the interface between the gate insulating film oxide film 21 and the floating gate polysilicon film 22 to the unetched surface of the first element isolation insulating film 2 is a height H3, the film thickness Preferably, the source plug insulating film 27 is configured so that the height H3 becomes H3.

図１４は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示している。図１４の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１４の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１４の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１４の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 14 illustrates a tenth process in the manufacture of the split gate nonvolatile semiconductor memory device 1. FIG. 14A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 14B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 14C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 14 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程では、第１スペーサー形成用窒化膜２５を、例えば、１５０℃のＨ_３ＰＯ_４にて除去する。これによってフローティングゲート用ポリシリコン膜２２の表面を露出するとともに、第１スペーサー形成用窒化膜２５で覆われていた第１素子分離絶縁膜２と第２素子分離絶縁膜３の表面を露出する。 In the tenth step of manufacturing the split gate nonvolatile semiconductor memory device 1, the first spacer forming nitride film 25 is removed by, for example, H ₃ PO ₄ at 150 ° C. As a result, the surface of the polysilicon film 22 for floating gate is exposed, and the surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 covered with the first spacer forming nitride film 25 are exposed.

図１５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示している。図１５の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１５の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１５の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１５の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 15 illustrates an eleventh step in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 15A is a plan view illustrating the configuration of the semiconductor material as viewed from above. FIG. 15B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 15C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 15 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程では、ソースプラグ絶縁膜２７と第１素子分離絶縁膜２とを同時的にエッチングする。図１５の（ｄ）に示されているように、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対し、フローティングゲート用ポリシリコン膜２２の表面よりもＳＴＩ高さが低くなるまでエッチングを行う。このとき、ソースプラグ絶縁膜２７は、第１素子分離絶縁膜２や第２素子分離絶縁膜３がエッチングされる量と同等の量だけエッチングされる。高さＨ３でソースプラグ絶縁膜２７を形成しておくことによって、第１１工程のおける第１素子分離絶縁膜２や第２素子分離絶縁膜３のエッチングに応じてソースプラグ絶縁膜２７の膜厚が薄くなったとしても、ソースプラグ９の表面を保護し続けることができる。 In the eleventh step of manufacturing the split gate nonvolatile semiconductor memory device 1, the source plug insulating film 27 and the first element isolation insulating film 2 are etched simultaneously. As shown in FIG. 15D, until the STI height becomes lower than the surface of the floating gate polysilicon film 22 with respect to the first element isolation insulating film 2 and the second element isolation insulating film 3. Etching is performed. At this time, the source plug insulating film 27 is etched by an amount equivalent to the amount by which the first element isolation insulating film 2 and the second element isolation insulating film 3 are etched. By forming the source plug insulating film 27 at the height H3, the film thickness of the source plug insulating film 27 according to the etching of the first element isolation insulating film 2 and the second element isolation insulating film 3 in the eleventh step. Even if becomes thinner, the surface of the source plug 9 can be protected.

図１６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示している。図１６の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１６の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１６の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１６の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 16 illustrates a twelfth process in manufacturing the split gate nonvolatile semiconductor memory device 1. FIG. 16A is a plan view illustrating the configuration of the semiconductor material as viewed from above. FIG. 16B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 16C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 16 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程では、第１スペーサー絶縁膜１３とソースプラグ絶縁膜２７とをマスクにしてフローティングゲート用ポリシリコン膜２２をドライエッチング装置にてドライエッチングし、鋭角部を形成する。このとき、第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さは、露出したゲート絶縁膜用酸化膜２１の表面と同等の高さになる。第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さが低くなることで、エッチング工程で第１素子分離絶縁膜２や第２素子分離絶縁膜３の側面に導体材料を残存させることなくフローティングゲート用ポリシリコン膜２２を除去することが可能となる。 In the twelfth step of manufacturing the split gate nonvolatile semiconductor memory device 1, the floating gate polysilicon film 22 is dry-etched with a dry etching apparatus using the first spacer insulating film 13 and the source plug insulating film 27 as a mask. , Forming an acute angle part. At this time, the STI height of the first element isolation insulating film 2 and the second element isolation insulating film 3 is equal to the exposed surface of the gate insulating film oxide film 21. Since the STI height of the first element isolation insulating film 2 and the second element isolation insulating film 3 is reduced, the conductive material remains on the side surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 in the etching process. It becomes possible to remove the polysilicon film 22 for floating gates without causing it to occur.

図１７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示している。図１７の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１７の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１７の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１７の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 17 illustrates a thirteenth step in manufacturing the split gate nonvolatile semiconductor memory device 1. FIG. 17A is a plan view illustrating the configuration of the semiconductor material as viewed from above. FIG. 17B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 17C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 17 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程では、第１スペーサー絶縁膜１３をマスクとして、露出しているゲート絶縁膜用酸化膜２１をフッ酸によるウェットエッチングにより取り除く。この工程によって、半導体基板４の表面が露出する。また、露出したゲート絶縁膜用酸化膜２１が取り除かれることによって、フローティングゲート８の下層にゲート絶縁膜用酸化膜２１が残り、そのゲート絶縁膜用酸化膜２１がゲート絶縁膜１２として構成される。またこのとき、第１スペーサー絶縁膜１３の一部分が、ソースプラグ９方向に後退する。その後、露出した半導体基板４、フローティングゲート８の側面、フローティングゲート８の上層、第１スペーサー絶縁膜１３の側面及びソースプラグ９の上層を覆うようにトンネル絶縁膜用酸化膜２８を１６ｎｍ程度で形成する。そして、トンネル絶縁膜用酸化膜２８の上層にコントロールゲート用ポリシリコン膜２９を形成する。 In the thirteenth step of manufacturing the split gate nonvolatile semiconductor memory device 1, the exposed gate insulating film oxide film 21 is removed by wet etching using hydrofluoric acid using the first spacer insulating film 13 as a mask. By this step, the surface of the semiconductor substrate 4 is exposed. Further, by removing the exposed gate insulating film oxide film 21, the gate insulating film oxide film 21 remains under the floating gate 8, and the gate insulating film oxide film 21 is configured as the gate insulating film 12. . At this time, a part of the first spacer insulating film 13 recedes in the direction of the source plug 9. Thereafter, a tunnel insulating film oxide film 28 is formed with a thickness of about 16 nm so as to cover the exposed semiconductor substrate 4, the side surface of the floating gate 8, the upper layer of the floating gate 8, the side surface of the first spacer insulating film 13 and the upper layer of the source plug 9. To do. Then, a control gate polysilicon film 29 is formed on the tunnel insulating film oxide film 28.

図１８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示している。図１８の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１８の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１８の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１８の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 18 illustrates a fourteenth process in the production of the split gate nonvolatile semiconductor memory device 1. FIG. 18A is a plan view illustrating the configuration when the semiconductor material is viewed from above. FIG. 18B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. (C) of FIG. 18 has illustrated the cross section which cut | disconnected the location shown by BB of the top view. (D) of FIG. 18 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程では、コントロールゲート用ポリシリコン膜２９をエッチバックすることによって、サイドウォール形状のポリシリコン（以下、コントロールゲート７と呼ぶ）を形成する。コントロールゲート７は、トンネル絶縁膜用酸化膜２８を介してフローティングゲート８と隣り合うように構成されている。コントロールゲート７の一部分が、フローティングゲート８の鋭角部にオーバーラップしていても良い。このフローティングゲート８の端部が、鋭角的に形成されていることによって、データ消去の動作が適切に行われる。また、第１素子分離絶縁膜２と第２素子分離絶縁膜３との表面は、半導体基板４の表面にほぼ水平になるまで平坦化されている。そのため、コントロールゲート用ポリシリコン膜２９を構成する導電体材料を、不適切な箇所に残留させることなくエッチングが行われる。 In the fourteenth step in manufacturing the split gate nonvolatile semiconductor memory device 1, the control gate polysilicon film 29 is etched back to form sidewall-shaped polysilicon (hereinafter referred to as the control gate 7). The control gate 7 is configured to be adjacent to the floating gate 8 via the tunnel insulating film oxide film 28. A part of the control gate 7 may overlap the acute angle portion of the floating gate 8. Since the end of the floating gate 8 is formed at an acute angle, the data erasing operation is performed appropriately. Further, the surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 are flattened until they are substantially horizontal to the surface of the semiconductor substrate 4. Therefore, the etching is performed without leaving the conductor material constituting the control gate polysilicon film 29 in an inappropriate place.

図１９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程を例示している。図１９の（ａ）は、その半導体材料を上から見たときの構成を例示する平面図である。図１９の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図１９の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図１９の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 19 illustrates a fifteenth step in manufacturing the split gate nonvolatile semiconductor memory device 1. FIG. 19A is a plan view illustrating the configuration of the semiconductor material as viewed from above. FIG. 19B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 19C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 19 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程では、コントロールゲート７の側面にＬＤＤサイドウォール１５を形成する。そのＬＤＤサイドウォール１５をマスクとして作用させ、セルフアラインによって、半導体基板４のウェル１０に第１ソース／ドレイン拡散層５を形成する。そして、その第１ソース／ドレイン拡散層５の表面にシリサイドを形成した後、そのシリサイドを介して第１ソース／ドレイン拡散層５に接続するコンタクト１６を形成する。 In the fifteenth step of manufacturing the split gate nonvolatile semiconductor memory device 1, the LDD sidewall 15 is formed on the side surface of the control gate 7. The first source / drain diffusion layer 5 is formed in the well 10 of the semiconductor substrate 4 by self-alignment using the LDD sidewall 15 as a mask. Then, after forming silicide on the surface of the first source / drain diffusion layer 5, a contact 16 connected to the first source / drain diffusion layer 5 through the silicide is formed.

図２０は、上述の製造工程で製造される不揮発性メモリセル１ａの構造を例示する斜視図である。本実施形態のスプリットゲート型不揮発性半導体記憶装置１では、第１素子分離絶縁膜２（または、第２素子分離絶縁膜３）が、隣り合う不揮発性メモリセル１ａを素子分離している。図２０に示されているように、素子を分離している領域以外での第１素子分離絶縁膜２のＳＴＩ高さは、基準平面とほぼ同じ高さとなっている。ＳＴＩ高さの変更は、フローティングゲート８を形成する前（フローティングゲート用ポリシリコン膜２２を選択的に除去する前）に行われている。したがって、エッチングによりフローティングゲート用ポリシリコン膜２２を除去した後に、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の側面にポリシリコンが残留していない。また、長時間のエッチングや等方性エッチングを行うことなくフローティングゲート用ポリシリコン膜２２を選択的に除去している。そのため、フローティングゲート８のゲート長や鋭角部の形状が適切に形成されている。 FIG. 20 is a perspective view illustrating the structure of the nonvolatile memory cell 1a manufactured by the manufacturing process described above. In the split gate nonvolatile semiconductor memory device 1 of this embodiment, the first element isolation insulating film 2 (or the second element isolation insulating film 3) isolates adjacent nonvolatile memory cells 1a. As shown in FIG. 20, the STI height of the first element isolation insulating film 2 outside the region where the elements are isolated is substantially the same as the reference plane. The STI height is changed before the floating gate 8 is formed (before the floating gate polysilicon film 22 is selectively removed). Therefore, after the floating gate polysilicon film 22 is removed by etching, no polysilicon remains on the side surfaces of the first element isolation insulating film 2 (or the second element isolation insulating film 3). Further, the polysilicon film 22 for floating gate is selectively removed without performing long-time etching or isotropic etching. Therefore, the gate length of the floating gate 8 and the shape of the acute angle portion are appropriately formed.

図２１は、比較のために、上述の第１１工程を実行することなく製造された不揮発性メモリセル１ａの構成を例示する斜視図である。その第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、傾斜を有するように構成されている。第１素子分離絶縁膜２は、半導体基板４に形成されたトレンチ（溝）に酸化膜を埋め込むことで形成される。半導体基板４とその酸化膜とは、熱膨張係数が異なっている。そのため、第１素子分離絶縁膜２を、断面の形状が矩形になるように形成した場合、底部の角部にシリコンの応力が集中して、シリコン格子歪みや、結晶欠陥が発生しやすくなる。このような不具合を解消するために、第１素子分離絶縁膜２は、深さ方向に向かって幅が狭くなるように形成されている。
図２１に示されているように、上述の第１１工程を実行しない場合、不揮発性メモリセル１ａが形成される領域以外の第１素子分離絶縁膜２（または第２素子分離絶縁膜３）は、第３工程での膜厚からほとんど変化していない。第１素子分離絶縁膜（ＳＴＩ）２が、初期の工程でのＳＴＩ高さのままで構成されていると、異方性エッチングでフローティングゲート用ポリシリコン膜２２を選択的に除去したときに、その第１素子分離絶縁膜２の側面にポリシリコンが残留してしまうことがある。図２１には、この残留したポリシリコン３３が示されている。上述したように、この残留したポリシリコン３３は、隣り合う素子のフローティングゲート８同士を短絡させてしまうことがある。 FIG. 21 is a perspective view illustrating the configuration of a nonvolatile memory cell 1a manufactured without executing the above-described eleventh step for comparison. The first element isolation insulating film 2 (or the second element isolation insulating film 3) is configured to have an inclination. The first element isolation insulating film 2 is formed by burying an oxide film in a trench (groove) formed in the semiconductor substrate 4. The semiconductor substrate 4 and its oxide film have different thermal expansion coefficients. Therefore, when the first element isolation insulating film 2 is formed so that the cross-sectional shape is rectangular, silicon stress concentrates on the corners of the bottom, and silicon lattice distortion and crystal defects are likely to occur. In order to solve such a problem, the first element isolation insulating film 2 is formed so that the width becomes narrower in the depth direction.
As shown in FIG. 21, when the eleventh step described above is not performed, the first element isolation insulating film 2 (or the second element isolation insulating film 3) other than the region where the nonvolatile memory cell 1a is formed is There is almost no change from the film thickness in the third step. If the first element isolation insulating film (STI) 2 is configured with the STI height in the initial step, when the floating gate polysilicon film 22 is selectively removed by anisotropic etching, Polysilicon may remain on the side surfaces of the first element isolation insulating film 2. FIG. 21 shows this remaining polysilicon 33. As described above, the remaining polysilicon 33 may short-circuit the floating gates 8 of adjacent elements.

残留したポリシリコン３３をさらに除去するには、等方性エッチングなどを行う必要がある。また、残留させないようにポリシリコン膜を除去するには、エッチング時間を延長する必要がある。しかしながら、これらの方法でポリシリコンの残留を抑制しようとすると、フローティングゲート８の形状が不適切になってしまうことがある。本実施形態の製造方法でスプリットゲート型不揮発性半導体記憶装置１を製造することによって、フローティングゲート８を適切な形状で形成しつつ、ポリシリコンの残留を抑制して、フローティングゲート８同士の短絡を引き起こすことなくスプリットゲート型不揮発性半導体記憶装置１を製造することが可能となる。 In order to further remove the remaining polysilicon 33, it is necessary to perform isotropic etching or the like. Further, in order to remove the polysilicon film so as not to remain, it is necessary to extend the etching time. However, if it is attempted to suppress the remaining of polysilicon by these methods, the shape of the floating gate 8 may become inappropriate. By manufacturing the split gate nonvolatile semiconductor memory device 1 by the manufacturing method of the present embodiment, the floating gate 8 is formed in an appropriate shape, while the remaining of the polysilicon is suppressed, and the floating gates 8 are short-circuited. It is possible to manufacture the split gate nonvolatile semiconductor memory device 1 without causing it.

図２２は、上述の製造工程で製造される不揮発性メモリセル１ａの構成を例示する斜視図である。図２２に示されているように、不揮発性メモリセル１ａは、コントロールゲート７を含んで構成されている。本実施形態の製造方法は、コントロールゲート用ポリシリコン膜２９をエッチバックした後、第１素子分離絶縁膜２（または第２素子分離絶縁膜３）の側面にポリシリコンを残留させることなくスプリットゲート型不揮発性半導体記憶装置１を製造することができる。 FIG. 22 is a perspective view illustrating the configuration of the nonvolatile memory cell 1a manufactured by the manufacturing process described above. As shown in FIG. 22, the nonvolatile memory cell 1 a includes a control gate 7. In the manufacturing method of this embodiment, after the control gate polysilicon film 29 is etched back, the split gate is formed without leaving polysilicon on the side surface of the first element isolation insulating film 2 (or the second element isolation insulating film 3). Type nonvolatile semiconductor memory device 1 can be manufactured.

以下に、図面を参照して、本発明を実施するための第２の形態について説明を行う。以下に述べる第２実施形態では、スプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程で、第１スペーサー絶縁膜１３と第１スペーサー形成用窒化膜２５との界面を保護するサイドウォール３１を構成している。 Hereinafter, a second embodiment for carrying out the present invention will be described with reference to the drawings. In the second embodiment described below, the sidewall 31 that protects the interface between the first spacer insulating film 13 and the first spacer forming nitride film 25 in the tenth step of manufacturing the split gate nonvolatile semiconductor memory device 1. Is configured.

図２３は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程を例示する図である。図２３の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２３の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２３の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２３の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 23 is a diagram illustrating a tenth process of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment. FIG. 23A is a plan view illustrating the configuration when the split gate nonvolatile semiconductor memory device 1 according to the second embodiment is viewed from above. FIG. 23B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 23C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 23 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

第２実施形態における第１０工程では、第１スペーサー形成用窒化膜２５を除去してフローティングゲート用ポリシリコン膜２２の表面を露出する。このとき、第１スペーサー形成用窒化膜２５で覆われていた第１素子分離絶縁膜２と第２素子分離絶縁膜３の表面を露出する。さらに、第２実施形態においては、サイドウォール３１を形成し、界面３２を保護する。サイドウォール３１は、後の工程で界面３２が削られることを抑制している。 In the tenth step in the second embodiment, the first spacer forming nitride film 25 is removed to expose the surface of the floating gate polysilicon film 22. At this time, the surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 covered with the first spacer forming nitride film 25 are exposed. Furthermore, in the second embodiment, the sidewall 31 is formed and the interface 32 is protected. The sidewall 31 suppresses the interface 32 from being scraped in a later process.

図２４は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の前半を例示する図である。図２４の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２４の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２４の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２４の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 24 is a diagram illustrating the first half of the eleventh step of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment. FIG. 24A is a plan view illustrating the configuration when the split gate nonvolatile semiconductor memory device 1 according to the second embodiment is viewed from above. FIG. 24B illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 24C illustrates a cross section obtained by cutting the portion indicated by BB in the plan view. FIG. 24D illustrates a cross section of the portion indicated by CC in the plan view.

第２実施形態における第１１工程では、ソースプラグ絶縁膜２７と第１素子分離絶縁膜２とを同時的にエッチングする。図２４の（ｄ）に示されているように、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対し、フローティングゲート用ポリシリコン膜２２の表面よりもＳＴＩ高さが低くなるまでエッチングを行う。このとき、ソースプラグ絶縁膜２７は、第１素子分離絶縁膜２や第２素子分離絶縁膜３がエッチングされる量と同等の量だけエッチングされる。高さＨ３でソースプラグ絶縁膜２７を形成しておくことによって、第１１工程のおける第１素子分離絶縁膜２や第２素子分離絶縁膜３のエッチングに応じてソースプラグ絶縁膜２７の膜厚が薄くなったとしても、ソースプラグ９の表面を保護し続けることができる。さらに、第２実施形態では、サイドウォール３１の作用によって、界面３２を保護したまま、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対するエッチングが行われている。 In the eleventh step in the second embodiment, the source plug insulating film 27 and the first element isolation insulating film 2 are etched simultaneously. As shown in FIG. 24D, until the STI height becomes lower than the surface of the floating gate polysilicon film 22 with respect to the first element isolation insulating film 2 and the second element isolation insulating film 3. Etching is performed. At this time, the source plug insulating film 27 is etched by an amount equivalent to the amount by which the first element isolation insulating film 2 and the second element isolation insulating film 3 are etched. By forming the source plug insulating film 27 at the height H3, the film thickness of the source plug insulating film 27 according to the etching of the first element isolation insulating film 2 and the second element isolation insulating film 3 in the eleventh step. Even if becomes thinner, the surface of the source plug 9 can be protected. Furthermore, in the second embodiment, the first element isolation insulating film 2 and the second element isolation insulating film 3 are etched while the interface 32 is protected by the action of the sidewall 31.

図２５は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の後半を例示する図である。図２５の（ａ）は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１を上から見たときの構成を例示する平面図である。図２５の（ｂ）は、その平面図のＡ−Ａで示される箇所を切断した断面を例示している。図２５の（ｃ）は、その平面図のＢ−Ｂで示される箇所を切断した断面を例示している。図２５の（ｄ）は、その平面図のＣ−Ｃで示される箇所を切断した断面を例示している。 FIG. 25 is a diagram illustrating the second half of the eleventh step of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment. FIG. 25A is a plan view illustrating the configuration when the split gate nonvolatile semiconductor memory device 1 according to the second embodiment is viewed from above. (B) of FIG. 25 illustrates a cross section obtained by cutting a portion indicated by AA in the plan view. FIG. 25C illustrates a cross section obtained by cutting a portion indicated by BB in the plan view. (D) of FIG. 25 has illustrated the cross section which cut | disconnected the location shown by CC of the top view.

第２実施形態における第１１工程では、第１素子分離絶縁膜２と第２素子分離絶縁膜３に対するエッチングを行った後、第１スペーサー絶縁膜１３の側面（界面３２）に形成されているサイドウォール３１を除去する。その後、第１２工程では、第１スペーサー絶縁膜１３とソースプラグ絶縁膜２７とをマスクにしてフローティングゲート用ポリシリコン膜２２をドライエッチング装置にてドライエッチングし、鋭角部を形成する。 In the eleventh step of the second embodiment, the side formed on the side surface (interface 32) of the first spacer insulating film 13 after etching the first element isolation insulating film 2 and the second element isolation insulating film 3 is performed. The wall 31 is removed. Thereafter, in the twelfth process, the floating gate polysilicon film 22 is dry-etched with a dry etching apparatus using the first spacer insulating film 13 and the source plug insulating film 27 as a mask to form an acute angle portion.

第２実施形態においても、第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さは、露出したゲート絶縁膜用酸化膜２１の表面と同等の高さになる。第１素子分離絶縁膜２や第２素子分離絶縁膜３のＳＴＩ高さが低くなることで、エッチング工程で第１素子分離絶縁膜２や第２素子分離絶縁膜３の側面に導体材料を残存させることなくフローティングゲート用ポリシリコン膜２２を除去することが可能となる。また、サイドウォール３１によって、界面３２を保護しているので、フローティングゲート８の鋭角部を適切な形状で形成することが可能である。 Also in the second embodiment, the STI height of the first element isolation insulating film 2 and the second element isolation insulating film 3 is the same as the exposed surface of the oxide film 21 for gate insulating film. Since the STI height of the first element isolation insulating film 2 and the second element isolation insulating film 3 is reduced, the conductive material remains on the side surfaces of the first element isolation insulating film 2 and the second element isolation insulating film 3 in the etching process. It becomes possible to remove the polysilicon film 22 for floating gates without causing it to occur. Further, since the interface 32 is protected by the sidewall 31, the acute angle portion of the floating gate 8 can be formed in an appropriate shape.

図１は、従来のスプリットゲート型不揮発性メモリの構成を示す断面図である。FIG. 1 is a cross-sectional view showing a configuration of a conventional split gate nonvolatile memory. 図２は、従来のスプリットゲート型不揮発性メモリの構成を示す平面図である。FIG. 2 is a plan view showing a configuration of a conventional split gate nonvolatile memory. 図３は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する平面図である。FIG. 3 is a plan view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図４Ａは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。FIG. 4A is a cross-sectional view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図４Ｂは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。FIG. 4B is a cross-sectional view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図４Ｃは、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する断面図である。FIG. 4C is a cross-sectional view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１工程を例示する図である。FIG. 5 is a diagram illustrating a first step in the production of the split gate nonvolatile semiconductor memory device 1. 図６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第２工程を例示する図である。FIG. 6 is a diagram illustrating a second step in the production of the split gate nonvolatile semiconductor memory device 1. 図７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第３工程を例示する図である。FIG. 7 is a diagram illustrating a third step in the production of the split gate nonvolatile semiconductor memory device 1. 図８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第４工程を例示する図である。FIG. 8 is a diagram illustrating a fourth step in the production of the split gate nonvolatile semiconductor memory device 1. 図９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第５工程を例示する図である。FIG. 9 is a diagram illustrating a fifth step in the production of the split gate nonvolatile semiconductor memory device 1. 図１０は、スプリットゲート型不揮発性半導体記憶装置１の製造における第６工程を例示する図である。FIG. 10 is a diagram illustrating a sixth step in the production of the split gate nonvolatile semiconductor memory device 1. 図１１は、スプリットゲート型不揮発性半導体記憶装置１の製造における第７工程を例示する図である。FIG. 11 is a diagram illustrating a seventh step in the production of the split gate nonvolatile semiconductor memory device 1. 図１２は、スプリットゲート型不揮発性半導体記憶装置１の製造における第８工程を例示する図である。FIG. 12 is a diagram illustrating an eighth step in the production of the split gate nonvolatile semiconductor memory device 1. 図１３は、スプリットゲート型不揮発性半導体記憶装置１の製造における第９工程を例示する図である。FIG. 13 is a diagram illustrating a ninth step in manufacturing the split gate nonvolatile semiconductor memory device 1. 図１４は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１０工程を例示する図である。FIG. 14 is a diagram illustrating a tenth process in the manufacture of the split gate nonvolatile semiconductor memory device 1. 図１５は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１１工程を例示する図である。FIG. 15 is a diagram illustrating an eleventh process in the manufacture of the split gate nonvolatile semiconductor memory device 1. 図１６は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１２工程を例示する図である。FIG. 16 is a diagram illustrating a twelfth process in manufacturing the split gate nonvolatile semiconductor memory device 1. 図１７は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１３工程を例示する図である。FIG. 17 is a diagram illustrating a thirteenth step in manufacturing the split gate nonvolatile semiconductor memory device 1. 図１８は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１４工程を例示する図である。FIG. 18 is a diagram illustrating a fourteenth process in the manufacture of the split gate nonvolatile semiconductor memory device 1. 図１９は、スプリットゲート型不揮発性半導体記憶装置１の製造における第１５工程を例示する図である。FIG. 19 is a diagram illustrating a fifteenth process in the manufacture of the split gate nonvolatile semiconductor memory device 1. 図２０は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。FIG. 20 is a perspective view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図２１は、比較例のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。FIG. 21 is a perspective view illustrating the configuration of a split gate nonvolatile memory of a comparative example. 図２２は、本実施形態のスプリットゲート型不揮発性メモリの構成を例示する斜視図である。FIG. 22 is a perspective view illustrating the configuration of the split gate nonvolatile memory of this embodiment. 図２３は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１０工程を例示する図である。FIG. 23 is a diagram illustrating a tenth process of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment. 図２４は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の前半を例示する図である。FIG. 24 is a diagram illustrating the first half of the eleventh step of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment. 図２５は、第２実施形態におけるスプリットゲート型不揮発性半導体記憶装置１の製造の第１１工程の後半を例示する図である。FIG. 25 is a diagram illustrating the second half of the eleventh step of manufacturing the split gate nonvolatile semiconductor memory device 1 according to the second embodiment.

Explanation of symbols

１…スプリットゲート型不揮発性半導体記憶装置
１ａ…不揮発性メモリセル
２…第１素子分離絶縁膜（ＳＴＩ）
２ａ…第１素子分離絶縁膜（ＳＴＩ）トレンチ
３…第２素子分離絶縁膜（ＳＴＩ）
３ａ…第２素子分離絶縁膜（ＳＴＩ）トレンチ
４…半導体基板
５…第１ソース／ドレイン拡散層
６…第２ソース／ドレイン拡散層
７…コントロールゲート
８…フローティングゲート
９…ソースプラグ
１０…ウェル
１１…トンネル絶縁膜
１２…ゲート絶縁膜
１３…第１スペーサー絶縁膜
１４…第２スペーサー絶縁膜
１５…ＬＤＤサイドウォール
１６…コンタクト
２１…ゲート絶縁膜用酸化膜
２２…フローティングゲート用ポリシリコン膜
２３…フィールド窒化膜
２４…素子分離用酸化膜
２５…第１スペーサー用窒化膜
２６…開口
２７…ソースプラグ絶縁膜
２８…トンネル絶縁膜用酸化膜
２９…コントロールゲート用ポリシリコン膜
３１…サイドウォール
３２…界面
３３…残留したポリシリコン
Ｈ１…第１膜厚
Ｈ２…第２膜厚
Ｈ３…高さ
１０１…スプリットゲート型不揮発性メモリセル
１０２…基板
１０３…第１ソース／ドレイン拡散層
１０４…第２ソース／ドレイン拡散層
１０５…フローティングゲート
１０６…コントロールゲート
１０７…ゲート酸化膜
１０８…トンネル酸化膜
１０９…ソースプラグ
１１１…スペーサー
１２０…ＳＴＩ DESCRIPTION OF SYMBOLS 1 ... Split gate type non-volatile semiconductor memory device 1a ... Non-volatile memory cell 2 ... 1st element isolation insulating film (STI)
2a: first element isolation insulating film (STI) trench 3 ... second element isolation insulating film (STI)
3a ... second element isolation insulating film (STI) trench 4 ... semiconductor substrate 5 ... first source / drain diffusion layer 6 ... second source / drain diffusion layer 7 ... control gate 8 ... floating gate 9 ... source plug 10 ... well 11 ... tunnel insulating film 12 ... gate insulating film 13 ... first spacer insulating film 14 ... second spacer insulating film 15 ... LDD sidewall 16 ... contact 21 ... gate insulating film oxide film 22 ... floating gate polysilicon film 23 ... field Nitride film 24 ... Element isolation oxide film 25 ... First spacer nitride film 26 ... Opening 27 ... Source plug insulation film 28 ... Tunnel insulation film oxide film 29 ... Control gate polysilicon film 31 ... Side wall 32 ... Interface 33 ... remaining polysilicon H1 ... first film thickness H2 ... second film thickness H3 ... height 101 ... Plit gate type nonvolatile memory cell 102 ... Substrate 103 ... First source / drain diffusion layer 104 ... Second source / drain diffusion layer 105 ... Floating gate 106 ... Control gate 107 ... Gate oxide film 108 ... Tunnel oxide film 109 ... Source plug 111 ... Spacer 120 ... STI

Claims

Forming a first conductive film for a floating gate on the first insulating film on the substrate, and then forming an element isolation insulating film extending in the first direction on the substrate;
A nitride film having an opening extending in a second direction perpendicular to the first direction is formed on the first conductor film and the element isolation insulating film, and then a side is formed on each side surface of the opening. Forming a wall-like spacer insulating film;
Forming a second conductive film between the spacer insulating films and then forming a second insulating film on the second conductive film;
Removing the nitride film to expose the upper surface of the element isolation insulating film, and etching the upper surface of the element isolation insulating film to be lower than the upper surface of the first conductor film;
And a step of selectively removing the first conductor film using the second insulating film and the spacer insulating film as a mask to form a floating gate. A method for manufacturing a nonvolatile semiconductor memory device.

The method for manufacturing a nonvolatile semiconductor memory device according to claim 1,
The upper surface of the element isolation insulating film is
A method of manufacturing a non-volatile semiconductor memory device, wherein etching is performed until the level is lower than half between the lower surface of the first conductor film and the upper surface of the first conductor film.

In the manufacturing method of the non-volatile semiconductor memory device according to claim 1 or 2,
The second insulating film is
A nonvolatile semiconductor memory device formed with a thickness equal to or greater than a thickness from a reference plane including an interface between the substrate and the first insulating film to an upper surface of the element isolation insulating film before being etched Production method.

In the manufacturing method of the non-volatile semiconductor device according to any one of claims 1 to 3,
The etching step includes
Removing the nitride film to leave a nitride in contact with the spacer insulating film and forming a nitride sidewall;
Etching the upper surface of the element isolation insulating film so as to be lower than the upper surface of the first conductor film while protecting the spacer insulating film from side etching so as to prevent side etching. A method for manufacturing a nonvolatile semiconductor memory device.