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JP5119255B2 - Test apparatus, test method, and manufacturing method - Google Patents

Test apparatus, test method, and manufacturing method Download PDF

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JP5119255B2 JP2009529014A JP2009529014A JP5119255B2 JP 5119255 B2 JP5119255 B2 JP 5119255B2 JP 2009529014 A JP2009529014 A JP 2009529014A JP 2009529014 A JP2009529014 A JP 2009529014A JP 5119255 B2 JP5119255 B2 JP 5119255B2
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Description

本発明は、試験装置、および、試験方法に関する。特に本発明は、半導体回路等の被試験デバイスを試験する試験装置および試験方法、ならびに、当該試験方法を用いた電子デバイスの製造方法に関する。本出願は、下記の国際出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
出願番号PCT/JP2007/066104 出願日2007年8月20日
The present invention relates to a test apparatus and a test method. In particular, the present invention relates to a test apparatus and a test method for testing a device under test such as a semiconductor circuit, and a method for manufacturing an electronic device using the test method. This application is related to the following international applications: For designated countries where incorporation by reference of documents is permitted, the contents described in the following application are incorporated into this application by reference and made a part of this application.
Application number PCT / JP2007 / 0666104 Filing date August 20, 2007

半導体回路等の被試験デバイスを試験する試験装置として、被試験デバイスが出力する被測定信号のタイミング情報が、期待されるタイミング条件に一致するか否かにより、被試験デバイスの良否およびランクを判定する装置が知られている。例えば、被測定信号の各ビットの論理値を、被測定信号のビットレートに同期したストローブ信号(以下、エッジストローブと称する)に応じて検出して、検出した論理パターンを期待値パターンと比較する試験装置が知られている(例えば特許文献1参照)。   As a test device for testing devices under test such as semiconductor circuits, the pass / fail and rank of the device under test is determined by whether the timing information of the signal under test output from the device under test matches the expected timing conditions. Devices that do this are known. For example, a logical value of each bit of the signal under measurement is detected according to a strobe signal (hereinafter referred to as an edge strobe) synchronized with the bit rate of the signal under measurement, and the detected logical pattern is compared with an expected value pattern. A test apparatus is known (see, for example, Patent Document 1).

また、被測定信号の各サイクルにおいて複数の連続したストローブ信号(以下、マルチストローブと称する)を生成して、被測定信号のエッジ位置を検出する試験装置が知られている(例えば特許文献2参照)。この場合、例えばエッジ位置が所定の範囲内であるか否かにより、被試験デバイスの良否を判定できる。
特開2005−293808号公報 特開2004−125573号公報
There is also known a test apparatus that generates a plurality of continuous strobe signals (hereinafter referred to as multi-strobe) in each cycle of the signal under measurement and detects the edge position of the signal under measurement (see, for example, Patent Document 2). ). In this case, the quality of the device under test can be determined, for example, based on whether or not the edge position is within a predetermined range.
JP-A-2005-293808 JP 2004-125573 A

被試験デバイスに対して多様な試験を行うべく、試験装置は上述した二つの機能を有することが好ましい。しかし、エッジストローブを用いて試験を行う場合と、マルチストローブを用いて試験を行う場合とでは、用いるべき期待値、制御情報等が異なる。一般に、試験に用いる期待値等は、予めメモリに格納される。このため、試験装置に上述した二つの機能を設けた場合、それぞれの機能毎にメモリおよびその制御系を設けることとなり、装置コストおよび消費電力が増大してしまう。   In order to perform various tests on the device under test, the test apparatus preferably has the two functions described above. However, the expected value, control information, and the like to be used differ between when the test is performed using the edge strobe and when the test is performed using the multi-strobe. In general, an expected value used for a test is stored in advance in a memory. For this reason, when the above-described two functions are provided in the test apparatus, a memory and its control system are provided for each function, and the apparatus cost and power consumption increase.

このため本発明は、上述した課題を解決することのできる試験装置、試験方法、および、製造方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。   Therefore, an object of the present invention is to provide a test apparatus, a test method, and a manufacturing method that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims. The dependent claims define further advantageous specific examples of the present invention.

上記課題を解決するために本発明の第1の形態においては、被試験デバイスを試験する試験装置であって、試験装置は、順次指定された基準タイミングにおける被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの基準タイミングを基準として発生された、基準タイミング毎の複数のストローブにおける出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの2つの動作モードを有し、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる変換制御部を備える試験装置を提供する。   In order to solve the above-described problem, in a first embodiment of the present invention, a test apparatus for testing a device under test, wherein the test apparatus determines whether the value of the output signal of the device under test at a sequentially designated reference timing is good or bad. Edge strobe mode that determines the output signal value based on the expected value information, and a multi-point that determines whether the value of the output signal in the plurality of strobes for each reference timing is based on the expected value information. Based on whether the edge strobe mode or the multi-strobe mode is selected, the given expected value pattern is changed to the expected value information for the edge strobe mode or the expected value for the multi-strobe mode. Test apparatus including a conversion control unit for converting to any of value information To provide.

本発明の第2の形態においては、被試験デバイスを試験する試験方法であって、順次指定された基準タイミングにおける被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの基準タイミングを基準として発生された、基準タイミング毎の複数のストローブにおける出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの2つの動作モードを有し、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる試験方法を提供する。   According to a second aspect of the present invention, there is provided a test method for testing a device under test, wherein an edge strobe is used for determining whether a value of an output signal of a device under test at a sequentially designated reference timing is good or not based on expected value information. The mode and two operation modes of the multi-strobe mode for determining the quality of the output signal value in the plurality of strobes for each reference timing based on the expected value information, which is generated based on each reference timing, Based on whether the edge strobe mode or multi-strobe mode is selected, a test method for converting a given expected value pattern into either expected value information for edge strobe mode or expected value information for multi-strobe mode provide.

本発明の第3の形態においては、電子デバイスを製造する製造方法であって、電子デバイスを形成する段階と、第2の形態の試験方法により、電子デバイスを試験する段階と、電子デバイスの試験結果に基づいて、良品の電子デバイスを選別、及び/又は電気的特性別にランク分けすることにより、電子デバイスを製造する段階とを備える製造方法を提供する。   According to a third aspect of the present invention, there is provided a manufacturing method for manufacturing an electronic device, the step of forming the electronic device, the step of testing the electronic device by the test method of the second aspect, and the test of the electronic device. A method of manufacturing an electronic device is provided by sorting non-defective electronic devices and / or ranking them according to electrical characteristics based on the results.

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。   The above summary of the invention does not enumerate all necessary features of the present invention, and sub-combinations of these feature groups can also be the invention.

本発明の一つの実施形態に係る試験装置10の構成の一例を示す図である。It is a figure which shows an example of a structure of the test apparatus 10 which concerns on one embodiment of this invention. エッジストローブモードおよびマルチストローブモードの一例を説明する図である。It is a figure explaining an example of edge strobe mode and multi-strobe mode. WFメモリ190、波形成形部、エッジストローブ部140、および、マルチストローブ部160間で、期待値情報を伝送する構成の一例を示す図である。It is a figure which shows an example of the structure which transmits expected value information between the WF memory 190, the waveform shaping part, the edge strobe part 140, and the multi-strobe part 160. エッジストローブ部140の構成の一例を示す図である。It is a figure which shows an example of a structure of the edge strobe part. 期待値パターンと、エッジストローブモードにおける期待値情報との対応の一例を示す図である。It is a figure which shows an example of a response | compatibility with an expected value pattern and the expected value information in edge strobe mode. マルチストローブ部160の構成の一例を示す図である。3 is a diagram illustrating an example of a configuration of a multi-strobe unit 160. FIG. 期待値パターンと、マルチストローブモードにおける期待値情報との対応の一例を示す図である。It is a figure which shows an example of a response | compatibility with an expected value pattern and the expected value information in multi-strobe mode. 試験装置10の他の構成例を示す図である。FIG. 3 is a diagram illustrating another configuration example of the test apparatus 10. 図8に関連して説明した試験装置10の動作例を説明する図である。It is a figure explaining the operation example of the test apparatus 10 demonstrated in relation to FIG. コンピュータ1900の構成の一例を示す図である。FIG. 26 is a diagram illustrating an example of the configuration of a computer 1900.

符号の説明Explanation of symbols

10・・・試験装置、100・・・サイト制御部、102・・・モード選択部、104・・・変換制御部、110・・・パターン発生部、120・・・波形成形部、122・・・TG回路、124、126・・・タイミング調整用遅延回路、140・・・エッジストローブ部、142・・・タイミング比較部、144・・・論理比較部、146・・・結果遅延部、160・・・マルチストローブ部、162・・・サンプリング部、164・・・出力信号側遅延回路、166・・・ストローブ側遅延回路、168・・・取得部、170・・・エンコーダ、172・・・インバータ、174・・・論理積回路、176・・・選択部、178・・・判定部、180・・・結果選択部、190・・・WFメモリ、192・・・試験信号供給部、194・・・レベル比較部、196・・・キャプチャメモリ、200・・・被試験デバイス、1900・・・コンピュータ、2000・・・CPU、2010・・・ROM、2020・・・RAM、2030・・・通信インターフェース、2040・・・ハードディスクドライブ、2050・・・FDドライブ、2060・・・CD−ROMドライブ、2070・・・I/Oチップ、2075・・・グラフィック・コントローラ、2080・・・表示装置、2082・・・ホスト・コントローラ、2084・・・I/Oコントローラ、2090・・・フレキシブルディスク、2095・・・CD−ROM DESCRIPTION OF SYMBOLS 10 ... Test apparatus, 100 ... Site control part, 102 ... Mode selection part, 104 ... Conversion control part, 110 ... Pattern generation part, 120 ... Waveform shaping part, 122 ... TG circuit, 124, 126 ... delay circuit for timing adjustment, 140 ... edge strobe unit, 142 ... timing comparison unit, 144 ... logic comparison unit, 146 ... result delay unit, 160 ..Multi-strobe unit, 162... Sampling unit, 164... Output signal side delay circuit, 166... Strobe side delay circuit, 168... Acquisition unit, 170. 174 ... AND circuit, 176 ... selection unit, 178 ... determination unit, 180 ... result selection unit, 190 ... WF memory, 192 ... test signal supply unit, 194 ..Level comparison unit, 196 ... capture memory, 200 ... device under test, 1900 ... computer, 2000 ... CPU, 2010 ... ROM, 2020 ... RAM, 2030 ... communication Interface, 2040 ... Hard disk drive, 2050 ... FD drive, 2060 ... CD-ROM drive, 2070 ... I / O chip, 2075 ... Graphic controller, 2080 ... Display device, 2082 ... Host controller, 2084 ... I / O controller, 2090 ... Flexible disk, 2095 ... CD-ROM

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。   Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図1は、本発明の一つの実施形態に係る試験装置10の構成の一例を示す図である。試験装置10は、半導体回路等の被試験デバイス200を試験する装置であって、エッジストローブモードおよびマルチストローブモードの2つの動作モードを有する。まず、エッジストローブモードおよびマルチストローブモードの概要を説明して、試験装置10の構成および動作については後述する。   FIG. 1 is a diagram illustrating an example of a configuration of a test apparatus 10 according to an embodiment of the present invention. The test apparatus 10 is an apparatus for testing a device under test 200 such as a semiconductor circuit, and has two operation modes of an edge strobe mode and a multi-strobe mode. First, the outline of the edge strobe mode and the multi-strobe mode will be described, and the configuration and operation of the test apparatus 10 will be described later.

図2は、エッジストローブモードおよびマルチストローブモードの一例を説明する図である。両モードにおいて試験装置10は、被試験デバイス200の出力信号Voutの信号レベルを、閾値VOHおよび閾値VOLと比較したレベル比較結果信号SH、SLを各々生成する。例えばレベル比較結果信号SHは、出力信号Voutの信号レベルが閾値VOHより高いか否かを2値の論理値で示す信号である。   FIG. 2 is a diagram for explaining an example of the edge strobe mode and the multi-strobe mode. In both modes, the test apparatus 10 generates level comparison result signals SH and SL by comparing the signal level of the output signal Vout of the device under test 200 with the threshold value VOH and the threshold value VOL, respectively. For example, the level comparison result signal SH is a signal indicating by a binary logical value whether or not the signal level of the output signal Vout is higher than the threshold value VOH.

エッジストローブモードでは、試験装置10は、試験周期毎に単一のストローブパルスを発生して、出力信号Voutの論理値を検出する。本例の試験装置10は、基準タイミングに応じたエッジストローブESTRBで、レベル比較結果信号SH、SLを各々サンプリングする。一例としてエッジストローブESTRBは、出力信号Voutの各サイクルの略中央に配置されてよい。次に試験装置10は、サンプリングした出力信号Voutの論理値が、期待値と一致するか否かを判定する。これにより試験装置10は、出力信号Voutの各周期における単一のタイミングで、出力信号Voutの論理値が期待値と一致するか否かを判定する。   In the edge strobe mode, the test apparatus 10 generates a single strobe pulse for each test period and detects the logical value of the output signal Vout. The test apparatus 10 of this example samples the level comparison result signals SH and SL with the edge strobe ESTRB corresponding to the reference timing. As an example, the edge strobe ESTRB may be arranged at approximately the center of each cycle of the output signal Vout. Next, the test apparatus 10 determines whether or not the logical value of the sampled output signal Vout matches the expected value. Thereby, the test apparatus 10 determines whether or not the logical value of the output signal Vout matches the expected value at a single timing in each cycle of the output signal Vout.

マルチストローブモードでは、試験装置10は、試験周期毎に、連続する複数のストローブパルスを発生することで、出力信号Voutの論理値の遷移タイミングを特定する。本例の試験装置10は、基準タイミングに応じたマルチストローブMSTRBで、レベル比較結果信号SH、SLを試験周期毎に複数ポイントで各々サンプリングする。マルチストローブMSTRBは、出力信号Voutの各サイクル区間において、出力信号のエッジ近傍に配置されてよい。なお、基準タイミングは、試験周期毎に一つ指定されるタイミングであってよい。   In the multi-strobe mode, the test apparatus 10 specifies a transition timing of the logical value of the output signal Vout by generating a plurality of continuous strobe pulses for each test cycle. The test apparatus 10 of this example samples the level comparison result signals SH and SL at a plurality of points for each test cycle with the multi-strobe MSTRB corresponding to the reference timing. The multi-strobe MSTRB may be arranged near the edge of the output signal in each cycle section of the output signal Vout. The reference timing may be a timing designated for each test cycle.

試験装置10は、マルチストローブMSTRBに含まれる複数のストローブのそれぞれで、レベル比較結果信号SH、SLを各々サンプリングする。サンプリングした複数個の論理値から、出力信号のエッジ位置を特定する。試験装置10は、レベル比較結果信号SHおよびSLの双方を、マルチストローブMSTRBでサンプリングしたサンプリング信号MFHおよびMFLを生成する。試験装置10は、サンプリング信号MFHおよびMFLのいずれか一方から、出力信号のエッジ位置を算出して、所定の範囲内であるか否かを判定する。これにより、試験装置10は、出力信号のエッジ位置を特定して、エッジ位置に基づいて良否を判定する。   The test apparatus 10 samples the level comparison result signals SH and SL with each of the plurality of strobes included in the multi-strobe MSTRB. The edge position of the output signal is specified from a plurality of sampled logical values. The test apparatus 10 generates sampling signals MFH and MFL obtained by sampling both the level comparison result signals SH and SL with the multi-strobe MSTRB. The test apparatus 10 calculates the edge position of the output signal from one of the sampling signals MFH and MFL, and determines whether it is within a predetermined range. Thereby, the test apparatus 10 specifies the edge position of the output signal, and determines pass / fail based on the edge position.

次に、図1に示した試験装置10の構成および動作を説明する。試験装置10は、サイト制御部100、パターン発生部110、WFメモリ190、波形成形部120、試験信号供給部192、レベル比較部194、エッジストローブ部140、マルチストローブ部160、結果選択部180、および、キャプチャメモリ196を備える。   Next, the configuration and operation of the test apparatus 10 shown in FIG. 1 will be described. The test apparatus 10 includes a site control unit 100, a pattern generation unit 110, a WF memory 190, a waveform shaping unit 120, a test signal supply unit 192, a level comparison unit 194, an edge strobe unit 140, a multi-strobe unit 160, a result selection unit 180, In addition, a capture memory 196 is provided.

サイト制御部100は、試験装置10を制御する。サイト制御部100は、例えばワークステーション等であり、使用者等から与えられる試験プログラムに応じて、試験装置10を制御してよい。例えばサイト制御部100は、試験プログラムに応じてパターン発生部110を動作させてよい。サイト制御部100は、後述するモード選択部102および変換制御部104を有する。   The site control unit 100 controls the test apparatus 10. The site control unit 100 is, for example, a workstation or the like, and may control the test apparatus 10 according to a test program given from a user or the like. For example, the site controller 100 may operate the pattern generator 110 according to the test program. The site control unit 100 includes a mode selection unit 102 and a conversion control unit 104 described later.

パターン発生部110は、サイト制御部100から与えられるデータ等に基づいて、試験パターンおよび期待値パターンを生成する。試験パターンは、例えば被試験デバイス200に入力する試験信号が有するべき論理パターン、被試験デバイス200に入力する制御信号が有するべき論理パターン、および、試験信号等のタイミング情報等を指定するパターンであってよい。また、期待値パターンは、被試験デバイス200の出力信号に対する期待値を示すパターンであってよい。   The pattern generation unit 110 generates a test pattern and an expected value pattern based on data or the like given from the site control unit 100. The test pattern is, for example, a pattern that specifies a logic pattern that a test signal input to the device under test 200 should have, a logic pattern that a control signal input to the device under test 200 should have, timing information such as a test signal, and the like. It's okay. The expected value pattern may be a pattern indicating an expected value for the output signal of the device under test 200.

WFメモリ190は、与えられる試験パターンに対応する論理パターンを出力する。例えばWFメモリ190は、各アドレスに論理パターンを予め格納して、試験パターンで順次指定されるアドレスの論理パターンを、試験信号の論理パターンとして順次出力してよい。   The WF memory 190 outputs a logic pattern corresponding to a given test pattern. For example, the WF memory 190 may store a logical pattern in each address in advance, and sequentially output the logical pattern of the address sequentially designated by the test pattern as the logical pattern of the test signal.

また、WFメモリ190は、与えられる期待値パターンを期待値情報に変換する変換部として機能する。ここで期待値情報とは、例えば出力信号の論理値と比較されるべき期待値を含む情報であってよい。また期待値情報は、エッジストローブ部140およびマルチストローブ部160における信号処理に用いられる情報を含んでよい。例えばWFメモリ190は、各期待値情報を、各期待値パターンに対応付けて予め格納して、パターン発生部110から入力される期待値パターンに対応する期待値情報を出力してよい。   The WF memory 190 functions as a conversion unit that converts a given expected value pattern into expected value information. Here, the expected value information may be information including an expected value to be compared with the logical value of the output signal, for example. The expected value information may include information used for signal processing in the edge strobe unit 140 and the multi-strobe unit 160. For example, the WF memory 190 may store each expected value information in advance in association with each expected value pattern, and output the expected value information corresponding to the expected value pattern input from the pattern generation unit 110.

波形成形部120は、WFメモリ190が出力する論理パターンに基づいて、試験信号の波形を成形する。また、波形成形部120は、試験パターンに含まれるタイミング情報に基づいて、試験信号のエッジ位置等を定めてよい。また、波形成形部120は、WFメモリ190が出力する期待値情報を、エッジストローブ部140およびマルチストローブ部160の少なくとも一方に供給する。波形成形部120は、被試験デバイス200の出力信号のサイクルごとに、期待値情報を供給してよい。   The waveform shaping unit 120 shapes the waveform of the test signal based on the logic pattern output from the WF memory 190. In addition, the waveform shaping unit 120 may determine the edge position of the test signal based on the timing information included in the test pattern. Further, the waveform shaping unit 120 supplies the expected value information output from the WF memory 190 to at least one of the edge strobe unit 140 and the multi-strobe unit 160. The waveform shaping unit 120 may supply expected value information for each cycle of the output signal of the device under test 200.

試験信号供給部192は、波形成形部120が出力する試験信号を受け取り、所定の振幅のアナログ電圧に変換して被試験デバイス200に供給する。試験信号供給部192は、試験信号の論理値に応じた電圧を出力するドライバを有してよい。   The test signal supply unit 192 receives the test signal output from the waveform shaping unit 120, converts the test signal to an analog voltage having a predetermined amplitude, and supplies the analog voltage to the device under test 200. The test signal supply unit 192 may include a driver that outputs a voltage corresponding to the logical value of the test signal.

被試験デバイス200は、与えられる試験信号に応じて動作して、出力信号を出力する。被試験デバイス200が半導体メモリの場合には、試験信号で指定されるアドレスに対して書き込み/読み出しの試験を行う。また、被試験デバイス200が一般的な集積回路の場合には、当該集積回路に対応した試験を行う。   The device under test 200 operates in response to a given test signal and outputs an output signal. When the device under test 200 is a semiconductor memory, a write / read test is performed on an address specified by a test signal. When the device under test 200 is a general integrated circuit, a test corresponding to the integrated circuit is performed.

レベル比較部194は、被試験デバイス200の出力信号の信号レベルと、予め定められた閾値とを比較した比較結果を出力する。例えばレベル比較部194は、出力信号の信号レベルが、予め定められた閾値VOHより大きい場合にH論理を示し、閾値VOHより小さい場合にL論理を示すレベル比較結果信号SHを出力してよい。またレベル比較部194は、出力信号の信号レベルが、予め定められた閾値VOLより小さい場合にH論理を示し、閾値VOLより大きい場合にL論理を示すレベル比較結果信号SLを出力してよい。ここで、閾値VOHは、閾値VOLより大きいとする。これにより、被試験デバイス200の出力信号のアナログ波形を、2値の論理波形に変換する。   The level comparison unit 194 outputs a comparison result obtained by comparing the signal level of the output signal of the device under test 200 with a predetermined threshold value. For example, the level comparison unit 194 may output the level comparison result signal SH indicating the H logic when the signal level of the output signal is greater than the predetermined threshold VOH and indicating the L logic when it is smaller than the threshold VOH. The level comparison unit 194 may output a level comparison result signal SL indicating H logic when the signal level of the output signal is smaller than a predetermined threshold VOL, and indicating L logic when larger than the threshold VOL. Here, it is assumed that the threshold value VOH is larger than the threshold value VOL. As a result, the analog waveform of the output signal of the device under test 200 is converted into a binary logic waveform.

エッジストローブ部140は、被試験デバイス200の出力信号に対して、指定された基準タイミングで論理値を取得する。エッジストローブ部140は、図2において説明したエッジストローブモードのサンプリング動作を行う。本例のエッジストローブ部140は、レベル比較部194が出力するレベル比較結果信号SH、SLを、当該基準タイミングでサンプリングすることにより、当該基準タイミングにおける出力信号の論理値をサンプリングする。エッジストローブ部140は、閾値VOHを用いたレベル比較結果信号SH、および、閾値VOLを用いたレベル比較結果信号SLを基準タイミングでサンプリングしたサンプリング信号FHおよびサンプリング信号FLを生成してよい。   The edge strobe unit 140 acquires a logical value at a designated reference timing for the output signal of the device under test 200. The edge strobe unit 140 performs the sampling operation in the edge strobe mode described with reference to FIG. The edge strobe unit 140 in this example samples the logical value of the output signal at the reference timing by sampling the level comparison result signals SH and SL output from the level comparison unit 194 at the reference timing. The edge strobe unit 140 may generate a sampling signal FH and a sampling signal FL obtained by sampling the level comparison result signal SH using the threshold value VOH and the level comparison result signal SL using the threshold value VOL at the reference timing.

試験装置10は、基準タイミング(またはエッジストローブESTRB)を生成するタイミング発生部(図示なし)を更に備えてよい。また他の例では、エッジストローブ部140は、基準タイミングにおける出力信号の論理値に代えて、ADコンバータ等により出力信号の信号レベルを取得してもよい。   The test apparatus 10 may further include a timing generation unit (not shown) that generates a reference timing (or edge strobe ESTRB). In another example, the edge strobe unit 140 may acquire the signal level of the output signal using an AD converter or the like instead of the logical value of the output signal at the reference timing.

エッジストローブ部140は、取得結果のサンプリング信号と、波形成形部120から与えられる期待値情報とに基づいて良否判定する。例えばエッジストローブ部140は、サンプリング信号の値が、期待値情報に示される期待値と一致するか否かに基づいて、取得結果の良否を判定してよい。エッジストローブ時における期待値情報は、例えば1ビットデータである。   The edge strobe unit 140 determines pass / fail based on the sampling signal as the acquisition result and the expected value information provided from the waveform shaping unit 120. For example, the edge strobe unit 140 may determine the quality of the acquisition result based on whether the value of the sampling signal matches the expected value indicated in the expected value information. Expected value information at the time of edge strobe is, for example, 1-bit data.

一例として、出力信号の論理値がH論理である場合を良品とすると、パターン発生部110は、H論理を示す期待値パターンを出力する。変換部として機能するWFメモリ190は、当該期待値パターンから、サンプリング信号FHに対する期待値およびサンプリング信号FLに対する期待値を示す期待値情報を生成する。そして、エッジストローブ部140は、サンプリング信号FHおよびサンプリング信号FLの双方が期待値と一致した場合に、出力信号の値の取得結果を良と判定する。   As an example, if the logic value of the output signal is H logic, the pattern generator 110 outputs an expected value pattern indicating H logic. The WF memory 190 functioning as a conversion unit generates expected value information indicating an expected value for the sampling signal FH and an expected value for the sampling signal FL from the expected value pattern. Then, the edge strobe unit 140 determines that the output signal value acquisition result is good when both the sampling signal FH and the sampling signal FL coincide with the expected value.

マルチストローブ部160は、出力信号に対して、基準タイミングを基準として発生した複数のストローブ(以下、マルチストローブと称する)のタイミングで複数点をサンプリングする。例えばマルチストローブ部160は、基準タイミングに対する位相差が徐々に変化する複数のストローブのタイミングで、レベル比較部194が出力するレベル比較結果信号SH、SLをサンプリングしてよい。マルチストローブ部160は、レベル比較結果信号SHおよびレベル比較結果信号SLをマルチストローブのタイミングでサンプリングしたサンプリング信号MFHおよびサンプリング信号MFLを生成してよい。   The multi-strobe unit 160 samples a plurality of points with respect to the output signal at the timing of a plurality of strobes (hereinafter referred to as multi-strobe) generated with reference to the reference timing. For example, the multi-strobe unit 160 may sample the level comparison result signals SH and SL output from the level comparison unit 194 at a plurality of strobe timings where the phase difference with respect to the reference timing gradually changes. The multi-strobe unit 160 may generate a sampling signal MFH and a sampling signal MFL obtained by sampling the level comparison result signal SH and the level comparison result signal SL at the multi-strobe timing.

マルチストローブ部160は、出力信号の値の取得結果の良否を、波形成形部120から与えられる期待値情報に基づいて判定する。マルチストローブ部160は、図2において説明したマルチストローブモードのサンプリング動作を行う。一例として、マルチストローブ部160は、サンプリング信号MFHおよびサンプリング信号MFLのうち、期待値情報により指定されるサンプリング信号を選択する。例えばサンプリング信号MFHを選択する場合、パターン発生部110は、H論理を示す期待値パターンを出力する。変換部として機能するWFメモリ190は、当該期待値パターンから、サンプリング信号MFHを指定する期待値情報を生成する。マルチストローブ時における期待値情報は、マルチストローブ部160が16点をサンプリング取得する構成の場合、例えば4ビットのコードデータである。この4ビットのコードデータは、WFメモリ190または波形成形部120に、コード値を保持して使用してよい。   The multi-strobe unit 160 determines the quality of the output signal value acquisition result based on the expected value information given from the waveform shaping unit 120. The multi-strobe unit 160 performs the multi-strobe mode sampling operation described in FIG. As an example, the multi-strobe unit 160 selects a sampling signal specified by expected value information from the sampling signal MFH and the sampling signal MFL. For example, when the sampling signal MFH is selected, the pattern generation unit 110 outputs an expected value pattern indicating H logic. The WF memory 190 functioning as a conversion unit generates expected value information specifying the sampling signal MFH from the expected value pattern. The expected value information at the time of multi-strobe is, for example, 4-bit code data when the multi-strobe unit 160 is configured to acquire 16 points. The 4-bit code data may be used by holding the code value in the WF memory 190 or the waveform shaping unit 120.

また、マルチストローブ部160は、選択したサンプリング信号から、出力信号のエッジ位置等を算出してよい。そして、マルチストローブ部160は、算出したエッジ位置等が、所定の範囲内であるか否かにより、出力信号の値の取得結果の良否を判定する。例えば以上のような処理により、マルチストローブ部160は、取得結果の良否を判定できる。   Further, the multi-strobe unit 160 may calculate the edge position of the output signal from the selected sampling signal. Then, the multi-strobe unit 160 determines the quality of the output signal value acquisition result based on whether or not the calculated edge position is within a predetermined range. For example, the multi-strobe unit 160 can determine the quality of the acquisition result by the processing as described above.

このように、パターン発生部110が同一の期待値パターンを出力した場合でも、エッジストローブモードで動作するエッジストローブ部140で用いるべき期待値情報と、マルチストローブモードで動作するマルチストローブ部160で用いるべき期待値情報とは異なる場合がある。このため、変換部として機能するWFメモリ190は、エッジストローブモードで動作するか、または、マルチストローブモードで動作するかに応じて、期待値情報を切り替えて出力する。   As described above, even when the pattern generation unit 110 outputs the same expected value pattern, the expected value information to be used in the edge strobe unit 140 operating in the edge strobe mode and the multi-strobe unit 160 operating in the multi-strobe mode are used. It may be different from the expected value information. Therefore, the WF memory 190 functioning as a conversion unit switches and outputs expected value information depending on whether it operates in the edge strobe mode or the multi-strobe mode.

本例では、モード選択部102が、エッジストローブモードおよびマルチストローブモードの一方を選択する。モード選択部102は、使用者等から与えられる試験プログラムに応じて、いずれかのモードを選択してよい。モード選択部102は、選択結果を変換制御部104および結果選択部180に通知する。   In this example, the mode selection unit 102 selects one of the edge strobe mode and the multi-strobe mode. The mode selection unit 102 may select any mode according to a test program given by a user or the like. The mode selection unit 102 notifies the selection result to the conversion control unit 104 and the result selection unit 180.

変換制御部104は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに基づいて、変換部として機能するWFメモリ190に期待値パターンを、エッジストローブ部140用の期待値情報、または、マルチストローブ部160用の期待値情報のいずれかに変換させる。例えば変換制御部104は、モード選択部102がエッジストローブモードを選択する場合に、各期待値パターンに対応するエッジストローブ部140用の各期待値情報をWFメモリ190に予め書き込み、マルチストローブモードを選択する場合に、各期待値パターンに対応するマルチストローブ部160用の各期待値情報をWFメモリ190に予め書き込んでよい。   Based on whether the edge strobe mode or the multi-strobe mode is selected, the conversion control unit 104 outputs an expected value pattern to the WF memory 190 functioning as a conversion unit, expected value information for the edge strobe unit 140, or It is converted into one of the expected value information for the multi-strobe unit 160. For example, when the mode selection unit 102 selects the edge strobe mode, the conversion control unit 104 writes each expected value information for the edge strobe unit 140 corresponding to each expected value pattern in the WF memory 190 in advance, and sets the multi-strobe mode. When selecting, each expected value information for the multi-strobe unit 160 corresponding to each expected value pattern may be written in the WF memory 190 in advance.

これにより、WFメモリ190が出力する期待値情報を、モードに応じて切り替えることができる。また、使用しないモードの期待値情報を記憶しないので、WFメモリ190の容量を低減することができる。   Thereby, the expected value information output from the WF memory 190 can be switched according to the mode. In addition, since the expected value information of the mode not in use is not stored, the capacity of the WF memory 190 can be reduced.

また、変換制御部104は、エッジストローブ部140用の期待値情報と、マルチストローブ部160用の期待値情報として、同一のビット長の期待値情報を、WFメモリ190に書き込んでよい。そして、波形成形部120は、WFメモリ190が出力する期待値情報を、エッジストローブ部140およびマルチストローブ部160に並列に供給してよい。この場合、選択されたモードに対応しないていないストローブ部も、当該期待値情報に応じた判定結果を出力してよい。ただし、当該期待値情報は、当該ストローブ部に対応していないので、当該ストローブ部は、判定結果を出力せず、または判定結果の各ビットを所定の論理値でマスクしてもよい。   Further, the conversion control unit 104 may write the expected value information of the same bit length in the WF memory 190 as the expected value information for the edge strobe unit 140 and the expected value information for the multi-strobe unit 160. Then, the waveform shaping unit 120 may supply the expected value information output from the WF memory 190 to the edge strobe unit 140 and the multi-strobe unit 160 in parallel. In this case, a strobe unit that does not correspond to the selected mode may output a determination result corresponding to the expected value information. However, since the expected value information does not correspond to the strobe part, the strobe part may not output the determination result, or may mask each bit of the determination result with a predetermined logical value.

結果選択部180は、モード選択部102によりエッジストローブモードが選択されている場合に、エッジストローブ部140が出力する判定結果を選択し、マルチストローブモードが選択されている場合に、マルチストローブ部160が出力する判定結果を選択する。このような構成により、選択されていないモードの判定結果を容易に得ることができる。   The result selection unit 180 selects the determination result output by the edge strobe unit 140 when the edge selection mode is selected by the mode selection unit 102, and the multi-strobe unit 160 when the multi-strobe mode is selected. Select the judgment result output by. With such a configuration, it is possible to easily obtain the determination result of the mode that is not selected.

キャプチャメモリ196は、結果選択部180が選択した判定結果を格納する。また、キャプチャメモリ196は、被試験デバイス200が半導体メモリの場合には、半導体メモリのアドレス空間と同一のメモリ容量を備えて、読み出しする半導体メモリのアドレスに対応するアドレス空間に累積加算するように構成してもよい。以上説明した試験装置10によれば、小規模な回路構成により、エッジストローブモードおよびマルチストローブモードを有する試験装置を実現することができる。このため、装置コストを低減でき、また、消費電力を低減することができる。   The capture memory 196 stores the determination result selected by the result selection unit 180. Further, when the device under test 200 is a semiconductor memory, the capture memory 196 has the same memory capacity as the address space of the semiconductor memory, and performs cumulative addition to the address space corresponding to the address of the semiconductor memory to be read. It may be configured. According to the test apparatus 10 described above, a test apparatus having an edge strobe mode and a multi-strobe mode can be realized with a small circuit configuration. For this reason, apparatus cost can be reduced and power consumption can be reduced.

図3は、WFメモリ190、波形成形部120、エッジストローブ部140、および、マルチストローブ部160間で、期待値情報を伝送する構成の一例を示す図である。本例の試験装置10は、TG回路122−1、TG回路122−2、タイミング調整用遅延回路124−1、124−2、126−1、126−2を更に備える。   FIG. 3 is a diagram illustrating an example of a configuration for transmitting expected value information among the WF memory 190, the waveform shaping unit 120, the edge strobe unit 140, and the multi-strobe unit 160. The test apparatus 10 of this example further includes a TG circuit 122-1, a TG circuit 122-2, and timing adjustment delay circuits 124-1, 124-2, 126-1 and 126-2.

WFメモリ190は、パターン発生部110から受け取る期待値パターンに対応する期待値情報を出力する。本例の期待値情報は、EXPH、EXPHZ、EXPL、EXPLZの4ビットを有する。   The WF memory 190 outputs expected value information corresponding to the expected value pattern received from the pattern generator 110. The expected value information of this example has 4 bits of EXPH, EXPHZ, EXPL, and EXPLZ.

TG回路122−1は、期待値情報のうちの2ビット(EXPH、EXPHZ)を受け取る。また、TG回路122−2は、期待値情報の他の2ビット(EXPL、EXPLZ)を受け取る。それぞれのTG回路122は、受け取った2ビットの情報に応じた新たな2ビットの情報を加えた期待値情報を出力する。例えばTG回路122−1は、EXPH、EXPHZ、OEPNH、および、STRBHの4ビットを出力する。またTG回路122−2は、EXPL、EXPLZ、OPENL、および、STRBLの4ビットを出力する。また、TG回路122は、与えられるマスク信号MTVに応じて、OPENH/LおよびSTRBH/Lのビットを生成してもよい。   The TG circuit 122-1 receives 2 bits (EXPH, EXPHZ) of the expected value information. Further, the TG circuit 122-2 receives the other two bits (EXPL, EXPLZ) of the expected value information. Each TG circuit 122 outputs expected value information obtained by adding new 2-bit information corresponding to the received 2-bit information. For example, the TG circuit 122-1 outputs 4 bits of EXPH, EXPHZ, OEPNH, and STRBH. The TG circuit 122-2 outputs 4 bits of EXPL, EXPLZ, OPENL, and STRBL. Further, the TG circuit 122 may generate the bits of OPENH / L and STRBH / L according to the applied mask signal MTV.

波形成形部120は、TG回路122−1および122−2が出力する期待値情報の各ビットに応じた波形を出力する。例えば波形成形部120は、期待値情報の各ビットに対応して、並列に設けられた複数の出力ポートを有してよい。波形成形部120は、期待値情報の各ビットの論理値が1である場合に、当該ビットに対応する出力ポートから一つのパルスを出力してよい。   The waveform shaping unit 120 outputs a waveform corresponding to each bit of expected value information output from the TG circuits 122-1 and 122-2. For example, the waveform shaping unit 120 may have a plurality of output ports provided in parallel corresponding to each bit of the expected value information. When the logical value of each bit of the expected value information is 1, the waveform shaping unit 120 may output one pulse from the output port corresponding to the bit.

上述したように、エッジストローブ部140およびマルチストローブ部160は、波形成形部120が出力する期待値情報をそれぞれ並列に受け取ってよい。また、エッジストローブ部140およびマルチストローブ部160は、被試験デバイスの出力信号を並列に受け取り、良否の判定結果を並列に出力してよい。   As described above, the edge strobe unit 140 and the multi-strobe unit 160 may receive the expected value information output from the waveform shaping unit 120 in parallel. Further, the edge strobe unit 140 and the multi-strobe unit 160 may receive the output signal of the device under test in parallel and output the pass / fail judgment result in parallel.

なお、波形成形部120が出力するSTRBHおよびSTRBLは、エッジストローブ部140およびマルチストローブ部160における基準タイミングを規定する。例えばSTRBHは、レベル比較結果信号SHをサンプリングする基準タイミングを規定してよく、STRBLは、レベル比較結果信号SLをサンプリングする基準タイミングを規定してよい。本例の波形成形部120は、基準タイミングを発生して各ストローブ部に供給するタイミング発生部としての機能を有する。   Note that STRBH and STRBL output by the waveform shaping unit 120 define reference timings in the edge strobe unit 140 and the multi-strobe unit 160. For example, STRBH may define a reference timing for sampling the level comparison result signal SH, and STRBL may define a reference timing for sampling the level comparison result signal SL. The waveform shaping unit 120 of this example has a function as a timing generation unit that generates a reference timing and supplies the reference timing to each strobe unit.

タイミング調整用遅延回路124−1、124−2、126−1、126−2は、エッジストローブ部140およびマルチストローブ部160に入力されるSTRBHおよびSTRBLを、それぞれ独立に遅延させることにより、各ストローブ部における各レベル比較結果信号SH、SLに対する基準タイミングを調整する。   The timing adjustment delay circuits 124-1, 124-2, 126-1 and 126-2 each delay the STRBH and STRBL input to the edge strobe unit 140 and the multi-strobe unit 160, respectively, so that each strobe is delayed. The reference timing for each level comparison result signal SH, SL in the unit is adjusted.

これらタイミング調整用遅延回路124およびタイミング調整用遅延回路126を遅延させる遅延情報は、波形成形部120の内部にタイミング情報として予め備えてよい。波形成形部120の内部に備えるタイミング情報は、例えばメモリにより複数組備えていて、パターン発生部110から受けるタイミングセット信号TS(図示なし)により切り替えることで、タイミング調整用遅延回路124およびタイミング調整用遅延回路126の遅延量をリアルタイムに設定してよい。   The delay information for delaying the timing adjustment delay circuit 124 and the timing adjustment delay circuit 126 may be provided in advance in the waveform shaping unit 120 as timing information. A plurality of sets of timing information provided in the waveform shaping unit 120 are provided by, for example, a memory, and are switched by a timing set signal TS (not shown) received from the pattern generation unit 110, whereby the timing adjustment delay circuit 124 and timing adjustment are provided. The delay amount of the delay circuit 126 may be set in real time.

これにより、図2に示すエッジストローブESTRBおよびマルチストローブMSTRBのストローブタイミングは、タイミングセット信号TSによって、リアルタイムに設定することができる。また、エッジストローブモードおよびマルチストローブモードの両方のストローブ動作を選択的に切り替えて試験実施できるので、半導体メモリから多様な集積回路までを容易に試験できる。   Thereby, the strobe timing of the edge strobe ESTRB and the multi-strobe MSTRB shown in FIG. 2 can be set in real time by the timing set signal TS. In addition, since the strobe operation in both the edge strobe mode and the multi-strobe mode can be selectively switched, the test can be easily performed from a semiconductor memory to various integrated circuits.

図4は、エッジストローブ部140の構成の一例を示す図である。エッジストローブ部140は、タイミング比較部142−1、タイミング比較部142−2、論理比較部144、結果遅延部146−1、および、結果遅延部146−2を有する。   FIG. 4 is a diagram illustrating an example of the configuration of the edge strobe unit 140. The edge strobe unit 140 includes a timing comparison unit 142-1, a timing comparison unit 142-2, a logic comparison unit 144, a result delay unit 146-1, and a result delay unit 146-2.

タイミング比較部142−1は、レベル比較結果信号SHの論理値FHを、STRBHのパルスに応じて取得する。また、タイミング比較部142−2は、レベル比較結果信号SLの論理値FLを、STRBLのパルスに応じて取得する。タイミング比較部142−1およびタイミング比較部142−2は、入力されるOPENHまたはOPENLがL論理を示すことを条件として、レベル比較結果信号SH、SLの論理値を取り込んでよい。また、タイミング比較部142−1およびタイミング比較部142−2は、レベル比較結果信号SH、SLを信号入力端子に受け取り、STRBH/Lをクロック入力端子に受け取るフリップフロップであってよい。   The timing comparison unit 142-1 acquires the logical value FH of the level comparison result signal SH in accordance with the STRBH pulse. In addition, the timing comparison unit 142-2 acquires the logical value FL of the level comparison result signal SL in accordance with the STRBL pulse. The timing comparison unit 142-1 and the timing comparison unit 142-2 may take in the logical values of the level comparison result signals SH and SL on condition that the input OPENH or OPENL indicates L logic. Further, the timing comparison unit 142-1 and the timing comparison unit 142-2 may be flip-flops that receive the level comparison result signals SH and SL at signal input terminals and receive STRBH / L at a clock input terminal.

論理比較部144は、タイミング比較部142−1およびタイミング比較部142−2が取得した論理値FH、FLが、期待値情報EXPH、EXPHZ、EXPL、EXPLZで規定される論理値に一致するか否かを判定して、論理比較結果信号HRおよびLRを出力する。   The logical comparison unit 144 determines whether or not the logical values FH and FL acquired by the timing comparison unit 142-1 and the timing comparison unit 142-2 match the logical values defined by the expected value information EXPH, EXPHZ, EXPL, and EXPLZ. And the logical comparison result signals HR and LR are output.

結果遅延部146は、エッジストローブ部140から出力される判定結果(論理比較結果信号HR/LR)を遅延させて、結果選択部180に入力する。結果遅延部146は、生成すべき遅延量に応じた数のフリップフロップが縦続接続された回路であってよい。結果遅延部146の各フリップフロップには、試験装置10の動作周期を規定する基準クロックが入力されてよい。これにより、基準クロックの周期の整数倍の遅延を生成できる。   The result delay unit 146 delays the determination result (logic comparison result signal HR / LR) output from the edge strobe unit 140 and inputs the result to the result selection unit 180. The result delay unit 146 may be a circuit in which a number of flip-flops corresponding to the delay amount to be generated are cascade-connected. A reference clock that defines the operation cycle of the test apparatus 10 may be input to each flip-flop of the result delay unit 146. Thereby, a delay of an integral multiple of the period of the reference clock can be generated.

図2において説明したように、エッジストローブ部140と、マルチストローブ部160とでは、入力されるレベル比較結果信号SH、SLに対する処理が異なる。このため、エッジストローブ部140およびマルチストローブ部160における処理時間が異なり、それぞれの判定結果が結果選択部180に同時に入力されない場合がある。結果遅延部146は、それぞれの判定結果が、結果選択部180に同時に入力されるように、エッジストローブ部140から出力される判定結果を、処理時間の差分を相殺するように遅延させてよい。   As described with reference to FIG. 2, the edge strobe unit 140 and the multi-strobe unit 160 have different processes for the input level comparison result signals SH and SL. For this reason, the processing times in the edge strobe unit 140 and the multi-strobe unit 160 are different, and the respective determination results may not be input to the result selection unit 180 at the same time. The result delay unit 146 may delay the determination result output from the edge strobe unit 140 so as to cancel the difference in processing time so that the respective determination results are simultaneously input to the result selection unit 180.

図5は、期待値パターンと、エッジストローブモードにおける期待値情報との対応の一例を示す図である。エッジストローブモードにおいてパターン発生部110は、期待値パターンとしてL、H、Z、X、ZINV、Trのいずれかを示すパターンを生成する。パターン発生部110は、4ビットのデータで、当該期待値パターンを出力してよい。   FIG. 5 is a diagram illustrating an example of a correspondence between an expected value pattern and expected value information in the edge strobe mode. In the edge strobe mode, the pattern generation unit 110 generates a pattern indicating one of L, H, Z, X, ZINV, and Tr as an expected value pattern. The pattern generator 110 may output the expected value pattern as 4-bit data.

例えば期待値パターンLは、出力信号の論理値がLであることを判定するべき期待値である。論理比較部144は、出力信号の論理値がLで無い場合に、"1"のフェイルを示す論理比較結果信号LRを出力してよい。論理比較部144は、出力信号の論理値がLであるか否かを、論理値FLに基づいて判定してよい。また、期待値パターンがLの場合、論理比較部144は、論理値FHにかかわらず、"0"を示す論理比較結果信号HRを出力してよい。論理比較部144は、論理値FH、FL、期待値情報EXPH、EXPHZ、EXPL、EXPLZを論理演算することにより、論理比較結果信号HR、LRを生成する。WFメモリ190は、当該期待値パターンに対して、論理比較部144を上述したように動作させる期待値情報EXPH、EXPHZ、EXPL、EXPLZを出力する。   For example, the expected value pattern L is an expected value for determining that the logical value of the output signal is L. When the logical value of the output signal is not L, the logical comparison unit 144 may output a logical comparison result signal LR indicating a “1” failure. The logic comparison unit 144 may determine whether or not the logic value of the output signal is L based on the logic value FL. When the expected value pattern is L, the logical comparison unit 144 may output the logical comparison result signal HR indicating “0” regardless of the logical value FH. The logical comparison unit 144 performs logical operations on the logical values FH and FL and the expected value information EXPH, EXPHZ, EXPL, and EXPLZ, thereby generating logical comparison result signals HR and LR. The WF memory 190 outputs expected value information EXPH, EXPHZ, EXPL, EXPLZ that causes the logical comparison unit 144 to operate as described above for the expected value pattern.

また、期待値パターンHは、出力信号の論理値がHであることを判定するべき期待値である。論理比較部144は、出力信号の論理値がHで無い場合に、"1"のフェイルを示す論理比較結果信号HRを出力してよい。論理比較部144は、出力信号の論理値がHであるか否かを、論理値FHに基づいて判定してよい。また、期待値パターンがHの場合、論理比較部144は、論理値FLにかかわらず、"0"を示す論理比較結果信号LRを出力してよい。この場合においても、WFメモリ190は、当該期待値パターンに対して、論理比較部144を上述したように動作させる期待値情報EXPH、EXPHZ、EXPL、EXPLZを出力する。   The expected value pattern H is an expected value for determining that the logical value of the output signal is H. When the logical value of the output signal is not H, the logical comparison unit 144 may output the logical comparison result signal HR indicating “1” failure. The logic comparison unit 144 may determine whether the logic value of the output signal is H based on the logic value FH. When the expected value pattern is H, the logic comparison unit 144 may output the logic comparison result signal LR indicating “0” regardless of the logic value FL. Even in this case, the WF memory 190 outputs the expected value information EXPH, EXPHZ, EXPL, EXPLZ for operating the logical comparison unit 144 as described above for the expected value pattern.

また、期待値パターンXは、出力信号の論理値にかかわらず、"0"のドントケアを示す論理比較結果信号HRおよびLRを出力すべき期待値である。この場合、論理比較部144は、論理値FHおよびFLにかかわらず、"0"を示す論理比較結果信号HRおよびLRを出力する。この場合においても、WFメモリ190は、当該期待値パターンに対して、論理比較部144を上述したように動作させる期待値情報EXPH、EXPHZ、EXPL、EXPLZを出力する。   The expected value pattern X is an expected value to which the logical comparison result signals HR and LR indicating “0” don't care should be output regardless of the logical value of the output signal. In this case, the logical comparison unit 144 outputs logical comparison result signals HR and LR indicating “0” regardless of the logical values FH and FL. Even in this case, the WF memory 190 outputs the expected value information EXPH, EXPHZ, EXPL, EXPLZ for operating the logical comparison unit 144 as described above for the expected value pattern.

また、期待値パターンZ、ZINVは、被試験デバイス200の出力インピーダンスが所定の状態であることを判定するべき期待値である。また、期待値Trは、出力信号のエッジをサンプリングしたことを判定するべき期待値である。これらの場合も、WFメモリ190は、当該期待値パターンに対して、論理比較部144を当該期待値パターンに応じて動作させる期待値情報EXPH、EXPHZ、EXPL、EXPLZを出力する。   Further, the expected value patterns Z and ZINV are expected values for determining that the output impedance of the device under test 200 is in a predetermined state. The expected value Tr is an expected value for determining that the edge of the output signal has been sampled. Also in these cases, the WF memory 190 outputs expected value information EXPH, EXPHZ, EXPL, EXPLZ that causes the logical comparison unit 144 to operate according to the expected value pattern.

また、波形成形部120は、与えられる期待値情報に基づいて、図5に示すようなSTRBH/L、OPENH/Lを生成してよい。このような動作により、エッジストローブ部140は、エッジストローブモードの処理を行うことができる。   Further, the waveform shaping unit 120 may generate STRBH / L and OPENH / L as shown in FIG. 5 based on the expected value information provided. By such an operation, the edge strobe unit 140 can perform processing in the edge strobe mode.

図6は、マルチストローブ部160の構成の一例を示す図である。マルチストローブ部160は、サンプリング部162、エンコーダ170、インバータ172、論理積回路174、選択部176、および、判定部178を有する。なお、マルチストローブ部160は、サンプリング部162、エンコーダ170、インバータ172、および、論理積回路174を、レベル比較結果信号SHおよびSLのそれぞれに対して有するが、図6において、レベル比較結果信号SLに対するサンプリング部162、エンコーダ170、および、インバータ172を省略して示す。   FIG. 6 is a diagram illustrating an example of the configuration of the multi-strobe unit 160. The multi-strobe unit 160 includes a sampling unit 162, an encoder 170, an inverter 172, a logical product circuit 174, a selection unit 176, and a determination unit 178. The multi-strobe unit 160 includes a sampling unit 162, an encoder 170, an inverter 172, and an AND circuit 174 for each of the level comparison result signals SH and SL. In FIG. The sampling unit 162, the encoder 170, and the inverter 172 are omitted.

サンプリング部162は、n個(nは2以上の整数)の出力信号側遅延回路164、n個のストローブ側遅延回路166、n個の取得部168を有する。n個の出力信号側遅延回路164は、縦続接続されて設けられ、出力信号(本例ではレベル比較結果信号SH/SL)を順次遅延させる。それぞれの出力信号側遅延回路164の遅延量は略同一であってよい。サンプリング部162は、レベル比較結果信号SHを受け取り、略一定時間間隔でサンプリングしたn個のサンプリングデータを出力する。   The sampling unit 162 includes n (n is an integer of 2 or more) output signal side delay circuits 164, n strobe side delay circuits 166, and n acquisition units 168. The n output signal side delay circuits 164 are provided in cascade connection, and sequentially delay the output signal (in this example, the level comparison result signal SH / SL). The delay amount of each output signal side delay circuit 164 may be substantially the same. The sampling unit 162 receives the level comparison result signal SH and outputs n pieces of sampling data sampled at a substantially constant time interval.

複数のストローブ側遅延回路166は、複数の出力信号側遅延回路164と一対一に対応して設けられる。また、複数のストローブ側遅延回路166は、縦続接続されて設けられ、入力されるストローブ信号STRBH/L(基準タイミング)を順次遅延させる。それぞれのストローブ側遅延回路166の遅延量は略同一であってよい。ただし、出力信号側遅延回路164およびストローブ側遅延回路166の遅延量は異なる。レベル比較結果信号SH、SLおよびストローブ信号の位相差が徐々に変化するように遅延設定することで、レベル比較結果信号SHを略一定時間間隔でサンプリングできる。   The plurality of strobe side delay circuits 166 are provided in one-to-one correspondence with the plurality of output signal side delay circuits 164. The plurality of strobe side delay circuits 166 are provided in cascade connection, and sequentially delay the input strobe signal STRBH / L (reference timing). The delay amount of each strobe side delay circuit 166 may be substantially the same. However, the delay amounts of the output signal side delay circuit 164 and the strobe side delay circuit 166 are different. By setting the delay so that the phase difference between the level comparison result signals SH and SL and the strobe signal gradually changes, the level comparison result signal SH can be sampled at substantially constant time intervals.

複数の取得部168は、複数の出力信号側遅延回路164と一対一に対応して設けられる。それぞれの取得部168は、対応する出力信号側遅延回路164が出力するレベル比較結果信号SH、SLの論理値を、対応するストローブ側遅延回路が出力するストローブ信号のタイミングで取得する。それぞれの取得部168は、フリップフロップであってよい。   The plurality of acquisition units 168 are provided in one-to-one correspondence with the plurality of output signal side delay circuits 164. Each acquisition unit 168 acquires the logical value of the level comparison result signals SH and SL output from the corresponding output signal side delay circuit 164 at the timing of the strobe signal output from the corresponding strobe side delay circuit. Each acquisition unit 168 may be a flip-flop.

このような構成により、出力信号側遅延回路164と、ストローブ側遅延回路166との遅延差に応じて徐々に位相をシフトさせた複数のストローブで、レベル比較結果信号SH、SLの論理値を取得することができる。このため、取得する論理値が遷移する取得部168の位置から、出力信号のエッジ位置を検出できる。それぞれの取得部168が出力する論理値は、n個のサンプリングデータとしてエンコーダ170に入力される。   With such a configuration, the logical values of the level comparison result signals SH and SL are acquired with a plurality of strobes whose phases are gradually shifted according to the delay difference between the output signal side delay circuit 164 and the strobe side delay circuit 166. can do. Therefore, the edge position of the output signal can be detected from the position of the acquisition unit 168 where the logical value to be acquired transitions. The logical value output from each acquisition unit 168 is input to the encoder 170 as n pieces of sampling data.

エンコーダ170は、n個のサンプリングデータにおいて論理値が遷移するビット位置を、2進数で示すエンコードデータに変換する。具体的には、エンコーダ170は、サンプリングデータを受け取り、nビットレジスタでリタイミングすることでパラレルデータに変換した後、2進数のエンコードデータに変換して出力する。当該エンコードデータにより、出力信号のエッジ位置がコード値として特定できる。例えば、nが15である場合、エンコーダ170は、4ビットのエンコードデータを出力する。   The encoder 170 converts the bit position where the logic value transitions in the n pieces of sampling data into encoded data represented by a binary number. Specifically, the encoder 170 receives sampling data, converts it into parallel data by retiming with an n-bit register, converts it into binary encoded data, and outputs it. With the encoded data, the edge position of the output signal can be specified as a code value. For example, when n is 15, the encoder 170 outputs 4-bit encoded data.

論理積回路174−1は、エンコーダ170が出力するエンコードデータと、インバータ172が出力する論理値との論理積を出力する。つまり、論理積回路174−1は、インバータ172がL論理を出力する場合、エンコードデータを"0"として出力する。   The AND circuit 174-1 outputs a logical product of the encoded data output from the encoder 170 and the logical value output from the inverter 172. That is, the AND circuit 174-1 outputs the encoded data as “0” when the inverter 172 outputs L logic.

インバータ172は、波形成形部120が出力する期待値情報のうち、予め定められた1ビットを反転して出力する。本例のインバータ172は、期待値情報のEXPHZ(EXPLZ)のビットを反転して出力する。例えば、インバータ172は、期待値情報のEXPHZが"1"の場合、レベル比較結果信号SHに対応するエンコードデータを用いて良否判定を行わないように、論理積回路174−1が出力するデータを"0"にマスクする。   The inverter 172 inverts a predetermined 1 bit out of the expected value information output from the waveform shaping unit 120 and outputs the result. The inverter 172 in this example inverts the EXPHZ (EXPLZ) bit of the expected value information and outputs it. For example, when EXPHZ of the expected value information is “1”, the inverter 172 outputs the data output from the AND circuit 174-1 so as not to perform pass / fail determination using the encoded data corresponding to the level comparison result signal SH. Mask to "0".

選択部176は、論理積回路174−1および論理積回路174−2が出力するエンコードデータのいずれかを選択して出力する。選択部176は、波形成形部120が出力する期待値情報のうち、EXPH/Lのビットに基づいてエンコードデータを選択する。選択部176は、EXPH/Lのうち、所定の論理値を示すビットに対応するエンコードデータを選択してよい。   The selection unit 176 selects and outputs one of the encoded data output from the logical product circuit 174-1 and the logical product circuit 174-2. The selection unit 176 selects the encoded data based on the EXPH / L bits from the expected value information output by the waveform shaping unit 120. The selection unit 176 may select encoded data corresponding to a bit indicating a predetermined logical value in EXPH / L.

判定部178は、選択部176が出力するエンコードデータに基づいて、出力信号の測定結果の良否を判定する。例えば判定部178は、エンコードデータのコード値と、比較用コード値とを比較した結果に基づいて良否を判定してよい。   The determination unit 178 determines whether or not the measurement result of the output signal is good based on the encoded data output from the selection unit 176. For example, the determination unit 178 may determine pass / fail based on the result of comparing the code value of the encoded data with the code value for comparison.

図7は、期待値パターンと、マルチストローブモードにおける期待値情報との対応の一例を示す図である。ただし、図7においては、WFメモリ190が格納する期待値情報EXPHZ、EXPH、EXPLZ、EXPLのうち、EXPHZ、EXPHを示す。WFメモリ190は、EXPLZおよびEXPLとして、EXPHZおよびEXPLと同一の情報を格納してよい。   FIG. 7 is a diagram illustrating an example of a correspondence between an expected value pattern and expected value information in the multi-strobe mode. However, FIG. 7 shows EXPHZ and EXPH among the expected value information EXPHZ, EXPH, EXPLZ and EXPL stored in the WF memory 190. The WF memory 190 may store the same information as EXPHZ and EXPL as EXPLZ and EXPL.

マルチストローブモードにおいてパターン発生部110は、期待値パターンとしてL、H、Xのいずれかを示すパターンを生成する。パターン発生部110は、当該期待値パターンを2ビットのデータで出力してよい。ただし、EXPLZおよびEXPLについても同様に2ビットのデータを出力するので、パターン発生部110は、エッジストローブモードと同様に4ビットの期待値パターンを出力する。また、図3に示したTG回路122−1は、与えられるマスク信号MTVと、EXPHZおよびEXPHとに基づいて、STRBHおよびOPENHを生成する。   In the multi-strobe mode, the pattern generation unit 110 generates a pattern indicating any one of L, H, and X as an expected value pattern. The pattern generation unit 110 may output the expected value pattern as 2-bit data. However, since 2-bit data is similarly output for EXPLZ and EXPL, the pattern generator 110 outputs a 4-bit expected value pattern as in the edge strobe mode. Further, the TG circuit 122-1 shown in FIG. 3 generates STRBH and OPENH based on the applied mask signal MTV and EXPHZ and EXPH.

期待値パターンLは、例えば選択部176において、レベル比較結果信号SLに対するエンコードデータを選択して良否判定を行うことを示す。また、期待値パターンHは、選択部176において、レベル比較結果信号SHに対するエンコードデータを選択して良否判定を行うことを示す。また、期待値パターンXは、いずれのエンコードデータについても、良否判定を行わないことを示す。   The expected value pattern L indicates that, for example, the selection unit 176 selects the encoded data for the level comparison result signal SL and performs pass / fail judgment. The expected value pattern H indicates that the selection unit 176 selects the encoded data for the level comparison result signal SH and performs pass / fail judgment. Further, the expected value pattern X indicates that no pass / fail judgment is performed for any encoded data.

マスク信号がH論理である場合、TG回路122は、STRBビットとしてL論理を出力して、OPENビットとしてH論理を出力する。これにより、マルチストローブ部160には基準タイミングが入力されず、更に、インバータ172により論理積回路174の出力がマスクされるので、マルチストローブ部160は、エンコードデータに基づく良否判定を行わない。   When the mask signal is H logic, the TG circuit 122 outputs L logic as the STRB bit and outputs H logic as the OPEN bit. As a result, the reference timing is not input to the multi-strobe unit 160, and the output of the AND circuit 174 is masked by the inverter 172. Therefore, the multi-strobe unit 160 does not perform pass / fail determination based on the encoded data.

また、期待値パターンがXである場合も、TG回路122は、STRBビットとしてL論理を出力して、OPENビットとしてH論理を出力する。これにより、マルチストローブ部160は、エンコードデータに基づく良否判定を行わない。このとき、WFメモリ190は、期待値情報として、TG回路122に上述した動作を行わせるデータを出力する。本例のWFメモリ190は、係る場合に例えばEXPHZ=1を出力して、EXPHとして任意のデータを出力する。   Also, when the expected value pattern is X, the TG circuit 122 outputs L logic as the STRB bit and H logic as the OPEN bit. Thereby, the multi-strobe unit 160 does not perform pass / fail determination based on the encoded data. At this time, the WF memory 190 outputs data that causes the TG circuit 122 to perform the above-described operation as expected value information. In such a case, the WF memory 190 of this example outputs EXPHZ = 1, for example, and outputs arbitrary data as EXPH.

また、期待値パターンがLまたはHである場合、本例のWFメモリ190は、EXPHZ=0を出力し、EXPHとして、期待値に応じたデータを出力する。このときTG回路122は、STRBビットとしてH論理を出力して、OPENビットとしてL論理を出力する。これにより、マルチストローブ部160は、期待値情報に対応するエンコードデータを選択して良否判定を行うことができる。   When the expected value pattern is L or H, the WF memory 190 of this example outputs EXPHZ = 0, and outputs data corresponding to the expected value as EXPH. At this time, the TG circuit 122 outputs H logic as the STRB bit and outputs L logic as the OPEN bit. As a result, the multi-strobe unit 160 can perform the pass / fail determination by selecting the encoded data corresponding to the expected value information.

以上のように、エッジストローブ部140およびマルチストローブ部160に入力すべき期待値情報は、期待値パターンのビットパターンが同一であっても異なる場合がある。本例の試験装置10は、エッジストローブモードまたはマルチストローブモードのいずれのモードで動作するかに応じて、WFメモリ190が格納する期待値情報を変更するので、各モードに適した期待値情報を、エッジストローブ部140およびマルチストローブ部160に供給することができる。   As described above, the expected value information to be input to the edge strobe unit 140 and the multi-strobe unit 160 may be different even if the bit pattern of the expected value pattern is the same. Since the test apparatus 10 of this example changes the expected value information stored in the WF memory 190 depending on whether the operation mode is the edge strobe mode or the multi-strobe mode, the expected value information suitable for each mode is displayed. The edge strobe unit 140 and the multi-strobe unit 160 can be supplied.

図8は、試験装置10の他の構成例を示す図である。本例の試験装置10は、図1に関連して説明した試験装置10の構成に対して、エッジストローブ部140を備えない点で相違する。他の構成は、図1に関連して説明した試験装置10の構成と同一であってよい。   FIG. 8 is a diagram illustrating another configuration example of the test apparatus 10. The test apparatus 10 of this example is different from the configuration of the test apparatus 10 described with reference to FIG. 1 in that the edge strobe unit 140 is not provided. Other configurations may be the same as the configuration of the test apparatus 10 described with reference to FIG.

本例の試験装置10は、エッジストローブモードおよびマルチストローブモードのいずれが選択されている場合も、マルチストローブ部160において、出力信号の値を取得する。マルチストローブ部160は、図6に関連して説明した構成を有してよい。なお、本例においてもWFメモリ190は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに応じて、期待値パターンを各モード用の期待値情報に変換して出力する。   The test apparatus 10 of this example acquires the value of the output signal in the multi-strobe unit 160 regardless of whether the edge strobe mode or the multi-strobe mode is selected. The multi-strobe unit 160 may have the configuration described in relation to FIG. Also in this example, the WF memory 190 converts the expected value pattern into expected value information for each mode and outputs it depending on whether the edge strobe mode or the multi-strobe mode is selected.

結果選択部180は、エッジストローブモードおよびマルチストローブモードのいずれが選択されているかに応じて、マルチストローブ部160から受け取るデータに対して異なる処理を行う。マルチストローブモードの場合、結果選択部180は、マルチストローブ部160から受け取った判定結果を、そのままキャプチャメモリ196に出力してよい。また、マルチストローブモードの場合、結果選択部180は、マルチストローブ部160から受け取った判定結果のうち、予め定められたストローブに対応する判定結果を選択して、キャプチャメモリ196に出力してよい。   The result selection unit 180 performs different processing on the data received from the multi-strobe unit 160 depending on whether the edge strobe mode or the multi-strobe mode is selected. In the multi-strobe mode, the result selection unit 180 may output the determination result received from the multi-strobe unit 160 to the capture memory 196 as it is. In the multi-strobe mode, the result selection unit 180 may select a determination result corresponding to a predetermined strobe from the determination results received from the multi-strobe unit 160 and output the determination result to the capture memory 196.

図9は、図8に関連して説明した試験装置10の動作例を説明する図である。本例において、エッジストローブモードで出力信号の値を取得すべきタイミングは、それぞれの試験周期における複数のストローブのうち、4番目のストローブのタイミングに対応する。   FIG. 9 is a diagram illustrating an operation example of the test apparatus 10 described in relation to FIG. In this example, the timing at which the value of the output signal should be acquired in the edge strobe mode corresponds to the timing of the fourth strobe among the plurality of strobes in each test cycle.

上述したように、マルチストローブモードにおいては、結果選択部180は、マルチストローブ部160から受け取った判定結果を、そのままキャプチャメモリ196に出力してよい。エッジストローブモードにおいて本例の結果選択部180は、それぞれのマルチストローブのうち、4番目のストローブに対応する判定結果を選択して、キャプチャメモリ196に出力してよい。結果選択部180は、それぞれのマルチストローブにおいて同一順番のストローブを選択してよく、それぞれのマルチストローブにおいて異なる順番のストローブを選択してもよい。   As described above, in the multi-strobe mode, the result selection unit 180 may output the determination result received from the multi-strobe unit 160 to the capture memory 196 as it is. In the edge strobe mode, the result selection unit 180 of this example may select a determination result corresponding to the fourth strobe from among the multi-strobes and output it to the capture memory 196. The result selection unit 180 may select strobes in the same order in each multi-strobe, or may select strobes in a different order in each multi-strobe.

このような構成により、試験装置10は、図1に関連して説明したエッジストローブ部140を備えずに、エッジストローブモードおよびマルチストローブモードの双方で動作することができる。このため、試験装置10の回路規模を低減することができる。   With such a configuration, the test apparatus 10 can operate in both the edge strobe mode and the multi-strobe mode without including the edge strobe unit 140 described with reference to FIG. For this reason, the circuit scale of the test apparatus 10 can be reduced.

また、図1から図9に関連して説明した試験装置10において、マルチストローブ部160は、ストローブに応じて取得した出力信号の値を出力してもよい。この場合、結果選択部180が期待値情報を受け取り、出力信号の値と、期待値情報とを比較してよい。   In the test apparatus 10 described with reference to FIGS. 1 to 9, the multi-strobe unit 160 may output the value of the output signal acquired according to the strobe. In this case, the result selection unit 180 may receive the expected value information and compare the value of the output signal with the expected value information.

例えば図8に示した試験装置10のエッジストローブモードでは、結果選択部180は、マルチストローブ部160から受け取った値のうち、各マルチストローブにおいて予め定められたストローブに対応する値と、期待値情報とを比較した判定結果を出力する。また、図8に示した試験装置10のマルチストローブモードでは、結果選択部180は、マルチストローブ部160から受け取ったそれぞれの値と、期待値情報とを比較した判定結果を出力する。   For example, in the edge strobe mode of the test apparatus 10 illustrated in FIG. 8, the result selection unit 180 includes a value corresponding to a strobe predetermined in each multi-strobe among values received from the multi-strobe unit 160, and expected value information. Outputs the result of the comparison. In the multi-strobe mode of the test apparatus 10 shown in FIG. 8, the result selection unit 180 outputs a determination result obtained by comparing each value received from the multi-strobe unit 160 with the expected value information.

また、図1から図9に関連して説明した試験装置10を用いた試験方法は、半導体回路等の電子デバイスを製造する製造方法に適用することができる。例えば当該製造方法は、電子デバイスを形成する段階と、形成した電子デバイスを図1から図9に関連して説明した方法で試験する段階と、電子デバイスの試験結果に基づいて良品の電子デイバスを選別、及び/又は電気的特性別にランク分けすることにより電子デバイスを製造する段階とを備える。また、当該製造方法は、電子デバイスの試験結果に基づいて、不良品及び/又は規格外のランク品の電子デイバスを排除することにより、電子デバイスを製造する段階を備えてもよい。   Further, the test method using the test apparatus 10 described with reference to FIGS. 1 to 9 can be applied to a manufacturing method for manufacturing an electronic device such as a semiconductor circuit. For example, the manufacturing method includes a step of forming an electronic device, a step of testing the formed electronic device by the method described with reference to FIGS. 1 to 9, and a non-defective electronic device based on a test result of the electronic device. Producing and / or manufacturing electronic devices by ranking according to electrical characteristics. Further, the manufacturing method may include a step of manufacturing an electronic device by eliminating electronic devices of defective products and / or non-standard rank products based on the test result of the electronic device.

図10は、コンピュータ1900の構成の一例を示す図である。コンピュータ1900は、与えられるプログラムに基づいて、図1から図9において説明した試験装置10または試験装置10の一部の構成として機能する。例えばコンピュータ1900は、サイト制御部100として機能してよい。この場合、コンピュータ1900は、図1から図9に関連して説明したパターン発生部110、WFメモリ190、波形成形部120、試験信号供給部192、レベル比較部194、エッジストローブ部140、マルチストローブ部160、結果選択部180、およびキャプチャメモリ196を制御してよい。また、コンピュータ1900に与えられるプログラムは、コンピュータ1900を、図1から図9において説明したモード選択部102および変換制御部104として機能させてよい。   FIG. 10 is a diagram illustrating an example of the configuration of the computer 1900. The computer 1900 functions as a configuration of the test apparatus 10 described in FIGS. 1 to 9 or a part of the test apparatus 10 based on a given program. For example, the computer 1900 may function as the site control unit 100. In this case, the computer 1900 includes the pattern generation unit 110, the WF memory 190, the waveform shaping unit 120, the test signal supply unit 192, the level comparison unit 194, the edge strobe unit 140, the multi-strobe described with reference to FIGS. The unit 160, the result selection unit 180, and the capture memory 196 may be controlled. The program given to the computer 1900 may cause the computer 1900 to function as the mode selection unit 102 and the conversion control unit 104 described with reference to FIGS.

本実施形態に係るコンピュータ1900は、CPU周辺部、入出力部、及びレガシー入出力部を備える。CPU周辺部は、ホスト・コントローラ2082により相互に接続されるCPU2000、RAM2020、グラフィック・コントローラ2075、及び表示装置2080を有する。入出力部は、I/Oコントローラ2084によりホスト・コントローラ2082に接続される通信インターフェース2030、ハードディスクドライブ2040、及びCD−ROMドライブ2060を有する。レガシー入出力部は、I/Oコントローラ2084に接続されるROM2010、FDドライブ2050、及びI/Oチップ2070を有する。   A computer 1900 according to this embodiment includes a CPU peripheral unit, an input / output unit, and a legacy input / output unit. The CPU peripheral unit includes a CPU 2000, a RAM 2020, a graphic controller 2075, and a display device 2080 that are connected to each other by a host controller 2082. The input / output unit includes a communication interface 2030, a hard disk drive 2040, and a CD-ROM drive 2060 that are connected to the host controller 2082 by the I / O controller 2084. The legacy input / output unit includes a ROM 2010, an FD drive 2050, and an I / O chip 2070 connected to the I / O controller 2084.

ホスト・コントローラ2082は、RAM2020と、高い転送レートでRAM2020をアクセスするCPU2000及びグラフィック・コントローラ2075とを接続する。CPU2000は、ROM2010及びRAM2020に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ2075は、CPU2000等がRAM2020内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置2080上に表示させる。これに代えて、グラフィック・コントローラ2075は、CPU2000等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。   The host controller 2082 connects the RAM 2020 to the CPU 2000 and the graphic controller 2075 that access the RAM 2020 at a high transfer rate. The CPU 2000 operates based on programs stored in the ROM 2010 and the RAM 2020 and controls each unit. The graphic controller 2075 acquires image data generated by the CPU 2000 or the like on a frame buffer provided in the RAM 2020 and displays it on the display device 2080. Instead of this, the graphic controller 2075 may include a frame buffer for storing image data generated by the CPU 2000 or the like.

I/Oコントローラ2084は、ホスト・コントローラ2082と、比較的高速な入出力装置である通信インターフェース2030、ハードディスクドライブ2040、CD−ROMドライブ2060を接続する。通信インターフェース2030は、ネットワークを介して他の装置と通信する。例えば通信インターフェース2030は、パターン発生部110、WFメモリ190、結果選択部180、およびキャプチャメモリ196等とデータを受け渡してよい。   The I / O controller 2084 connects the host controller 2082 to the communication interface 2030, the hard disk drive 2040, and the CD-ROM drive 2060 that are relatively high-speed input / output devices. The communication interface 2030 communicates with other devices via a network. For example, the communication interface 2030 may exchange data with the pattern generation unit 110, the WF memory 190, the result selection unit 180, the capture memory 196, and the like.

ハードディスクドライブ2040は、コンピュータ1900内のCPU2000が使用するプログラム及びデータを格納する。CD−ROMドライブ2060は、CD−ROM2095からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。   The hard disk drive 2040 stores programs and data used by the CPU 2000 in the computer 1900. The CD-ROM drive 2060 reads a program or data from the CD-ROM 2095 and provides it to the hard disk drive 2040 via the RAM 2020.

また、I/Oコントローラ2084には、ROM2010と、FDドライブ2050、及びI/Oチップ2070の比較的低速な入出力装置とが接続される。ROM2010は、コンピュータ1900が起動時に実行するブート・プログラム、コンピュータ1900のハードウェアに依存するプログラム等を格納する。FDドライブ2050は、フレキシブルディスク2090からプログラム又はデータを読み取り、RAM2020を介してハードディスクドライブ2040に提供する。I/Oチップ2070は、FDドライブ2050、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。   The I / O controller 2084 is connected to the ROM 2010, the FD drive 2050, and the relatively low-speed input / output device of the I / O chip 2070. The ROM 2010 stores a boot program that the computer 1900 executes at startup, a program that depends on the hardware of the computer 1900, and the like. The FD drive 2050 reads a program or data from the flexible disk 2090 and provides it to the hard disk drive 2040 via the RAM 2020. The I / O chip 2070 connects various input / output devices via the FD drive 2050, for example, a parallel port, a serial port, a keyboard port, a mouse port, and the like.

RAM2020を介してハードディスクドライブ2040に提供されるプログラムは、フレキシブルディスク2090、CD−ROM2095、又はICカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、RAM2020を介してコンピュータ1900内のハードディスクドライブ2040にインストールされ、CPU2000において実行される。   A program provided to the hard disk drive 2040 via the RAM 2020 is stored in a recording medium such as the flexible disk 2090, the CD-ROM 2095, or an IC card and provided by the user. The program is read from the recording medium, installed in the hard disk drive 2040 in the computer 1900 via the RAM 2020, and executed by the CPU 2000.

当該プログラムは、コンピュータ1900にインストールされる。当該プログラムは、CPU2000等に働きかけて、コンピュータ1900を、前述したサイト制御部100として機能させる。   The program is installed in the computer 1900. The program works on the CPU 2000 or the like to cause the computer 1900 to function as the site control unit 100 described above.

以上に示したプログラムは、外部の記録媒体に格納されてもよい。記録媒体としては、フレキシブルディスク2090、CD−ROM2095の他に、DVD、CD等の光学記録媒体、MO等の光磁気記録媒体、テープ媒体、ICカード等の半導体メモリ等を用いることができる。また、専用通信ネットワーク、インターネットに接続されたサーバシステムに設けたハードディスク又はRAM等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ1900に提供してもよい。   The program shown above may be stored in an external recording medium. As the recording medium, in addition to the flexible disk 2090 and the CD-ROM 2095, an optical recording medium such as DVD and CD, a magneto-optical recording medium such as MO, a tape medium, a semiconductor memory such as an IC card, and the like can be used. Further, a storage device such as a hard disk or a RAM provided in a server system connected to a dedicated communication network or the Internet may be used as a recording medium, and the program may be provided to the computer 1900 via the network.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更又は改良を加えることができる。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。   As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Various modifications or improvements can be added to the above embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

以上説明したように、本発明の実施形態によれば、エッジストローブモードおよびマルチストローブモードの両方の機能を有する試験装置を実現することができる。また、WFメモリ190の容量を低減すること等により、当該試験装置を低コストで実現することができる。   As described above, according to the embodiment of the present invention, it is possible to realize a test apparatus having both functions of the edge strobe mode and the multi-strobe mode. In addition, by reducing the capacity of the WF memory 190, the test apparatus can be realized at low cost.

Claims (13)

被試験デバイスを試験する試験装置であって、
前記試験装置は、順次指定された基準タイミングにおける前記被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブにおける前記出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの2つの動作モードを有し、
前記エッジストローブモードおよび前記マルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる変換制御部を備える試験装置。
A test apparatus for testing a device under test,
The test apparatus is generated with reference to the edge strobe mode for determining the quality of the output signal value of the device under test at the sequentially designated reference timing based on expected value information, and the respective reference timings. Having two operation modes of a multi-strobe mode for determining the quality of the value of the output signal in a plurality of strobes for each reference timing based on expected value information;
Conversion that converts a given expected value pattern into expected value information for edge strobe mode or expected value information for multi-strobe mode based on whether the edge strobe mode or the multi-strobe mode is selected A test apparatus including a control unit.
与えられる前記期待値パターンを前記期待値情報に変換して出力する変換部と、
前記エッジストローブモード、または、前記マルチストローブモードの一方を選択するモード選択部と
を更に備え、
前記変換制御部は、前記モード選択部が前記エッジストローブモード、または、前記マルチストローブモードのいずれを選択しているかに基づいて、前記変換部に、前記期待値パターンを前記エッジストローブモード用の期待値情報、または、前記マルチストローブモード用の期待値情報のいずれかに変換させる
請求項1に記載の試験装置。
A conversion unit for converting the expected value pattern to be given into the expected value information and outputting the expected value information;
A mode selection unit that selects one of the edge strobe mode or the multi-strobe mode;
The conversion control unit, based on whether the mode selection unit selects the edge strobe mode or the multi-strobe mode, causes the conversion unit to send the expected value pattern to the expectation for the edge strobe mode. The test apparatus according to claim 1, wherein the value is converted into either value information or expected value information for the multi-strobe mode.
前記変換部は、前記期待値パターンと、前記期待値情報とを対応付けて格納し、入力される前記期待値パターンに対応する前記期待値情報を出力し、
前記変換制御部は、前記モード選択部が前記エッジストローブモードを選択する場合に、各期待値パターンに対応する前記エッジストローブモード用の各期待値情報をメモリに予め書き込み、前記マルチストローブモードを選択する場合に、各期待値パターンに対応する前記マルチストローブモード用の各期待値情報を前記メモリに予め書き込む
請求項2に記載の試験装置。
The conversion unit stores the expected value pattern and the expected value information in association with each other, and outputs the expected value information corresponding to the expected value pattern that is input,
When the mode selection unit selects the edge strobe mode, the conversion control unit previously writes each expected value information for the edge strobe mode corresponding to each expected value pattern into a memory, and selects the multi-strobe mode. 3. The test apparatus according to claim 2, wherein in the case of performing, each expected value information for the multi-strobe mode corresponding to each expected value pattern is written in the memory in advance.
前記変換制御部は、前記エッジストローブモード用の前記期待値情報と、前記マルチストローブモード用の前記期待値情報として、同一のビット長の前記期待値情報を前記メモリに書き込む
請求項3に記載の試験装置。
The conversion control unit writes the expected value information having the same bit length in the memory as the expected value information for the edge strobe mode and the expected value information for the multi-strobe mode. Test equipment.
前記出力信号の値を指定された基準タイミングで取得し、取得した結果の良否を、与えられる期待値情報に基づいて判定するエッジストローブ部と、
前記出力信号の値を、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブのタイミングで取得し、取得した結果の良否を前記期待値情報に基づいて判定するマルチストローブ部と
を更に備える請求項4に記載の試験装置。
An edge strobe unit that acquires the value of the output signal at a designated reference timing, and determines the quality of the acquired result based on given expected value information;
A multi-strobe that obtains the value of the output signal at the timing of a plurality of strobes for each reference timing generated based on each of the reference timings, and determines the quality of the obtained result based on the expected value information The test apparatus according to claim 4, further comprising: a section.
前記エッジストローブ部および前記マルチストローブ部は、前記被試験デバイスの出力信号を並列に受け取り、前記メモリからの前記期待値情報を並列に受け取り、出力信号と期待値情報とを比較した判定結果を並列に出力し、
前記試験装置は、
前記エッジストローブモードが選択されている場合に、前記エッジストローブ部からの前記判定結果を選択し、前記マルチストローブモードが選択されている場合に、前記マルチストローブ部からの前記判定結果を選択する結果選択部と、
前記結果選択部が選択した前記判定結果を格納するキャプチャメモリと
を更に備える請求項5に記載の試験装置。
The edge strobe unit and the multi-strobe unit receive the output signal of the device under test in parallel, receive the expected value information from the memory in parallel, and determine the result of comparing the output signal and the expected value information in parallel Output to
The test apparatus comprises:
A result of selecting the determination result from the edge strobe unit when the edge strobe mode is selected, and selecting the determination result from the multi-strobe unit when the multi-strobe mode is selected. A selection section;
The test apparatus according to claim 5, further comprising: a capture memory that stores the determination result selected by the result selection unit.
前記エッジストローブ部が出力する前記判定結果を遅延させて前記結果選択部に入力する結果遅延部を更に備える
請求項6に記載の試験装置。
The test apparatus according to claim 6, further comprising a result delay unit that delays the determination result output from the edge strobe unit and inputs the determination result to the result selection unit.
前記マルチストローブ部は、
縦続接続され、出力信号を順次遅延させる複数の出力信号側遅延回路と、
前記複数の出力信号側遅延回路に一対一に対応して縦続接続され、それぞれ対応する前記出力信号側遅延回路とは異なる遅延量で基準タイミングを順次遅延させる複数のストローブ側遅延回路と、
前記複数の出力信号側遅延回路に対応して設けられ、対応する前記出力信号側遅延回路から出力される遅延された前記出力信号を、当該出力信号側遅延回路に対応して設けられた前記ストローブ側遅延回路から出力される遅延された前記基準タイミングで取得する複数の取得部と
を有し、
前記基準タイミングを発生し、前記マルチストローブ部に供給するタイミング発生部と、
前記タイミング発生部が発生した前記基準タイミングを遅延させて前記エッジストローブ部に供給するタイミング調整用遅延回路と
を更に備える請求項5に記載の試験装置。
The multi-strobe section is
A plurality of output signal side delay circuits that are cascaded and sequentially delay the output signal;
A plurality of strobe side delay circuits that are cascade-connected in a one-to-one correspondence with the plurality of output signal side delay circuits, and sequentially delay reference timing with a delay amount different from the corresponding output signal side delay circuits,
The strobe provided corresponding to the plurality of output signal side delay circuits and outputting the delayed output signal output from the corresponding output signal side delay circuit corresponding to the output signal side delay circuit. A plurality of acquisition units for acquiring at the reference timing delayed from the side delay circuit,
A timing generator for generating the reference timing and supplying the reference timing to the multi-strobe unit;
The test apparatus according to claim 5, further comprising: a timing adjustment delay circuit that delays the reference timing generated by the timing generation unit and supplies the delayed timing to the edge strobe unit.
前記出力信号の値を、指定された基準タイミングを基準として発生された互いに異なる複数のストローブのタイミングで取得するマルチストローブ部と、
前記マルチストローブモードが選択されている場合に、前記マルチストローブ部が前記基準タイミング毎に複数の前記ストローブで取得した値と前記期待値情報とを比較した結果を出力し、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部が前記基準タイミング毎に取得した値のうち、予め定められた前記ストローブに対応する値と前記期待値情報とを比較した結果を出力する結果選択部と
を更に備える請求項1から4のいずれかに記載の試験装置。
A multi-strobe unit that acquires the value of the output signal at a timing of a plurality of different strobes generated with reference to a designated reference timing;
When the multi-strobe mode is selected, the multi-strobe unit outputs a result of comparing the value acquired by the plurality of strobes at the reference timing with the expected value information, and the edge strobe mode is selected. A result selection unit that outputs a result of comparing the expected value information with a value corresponding to the predetermined strobe among the values acquired by the multi-strobe unit at each reference timing. The test apparatus according to claim 1, further comprising:
前記マルチストローブ部は、前記基準タイミング毎に複数の前記ストローブで取得した値と前記期待値情報とを比較した判定結果を出力し、
前記結果選択部は、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部から受け取った前記判定結果のうち、予め定められた前記ストローブに対応する前記判定結果を選択して出力する
請求項9に記載の試験装置。
The multi-strobe unit outputs a determination result obtained by comparing a value acquired by a plurality of the strobes and the expected value information for each reference timing,
The result selection unit selects and outputs the determination result corresponding to the predetermined strobe among the determination results received from the multi-strobe unit when the edge strobe mode is selected. Item 10. The test apparatus according to Item 9.
前記マルチストローブ部は、前記基準タイミング毎に複数の前記ストローブで取得した値を出力し、
前記結果選択部は、前記エッジストローブモードが選択されている場合に、前記マルチストローブ部から受け取った値のうち、予め定められた前記ストローブに対応する値と、前記期待値情報とを比較した判定結果を出力する
請求項9に記載の試験装置。
The multi-strobe unit outputs a value acquired by a plurality of the strobes for each reference timing,
When the edge strobe mode is selected, the result selection unit compares the expected value information with a value corresponding to the predetermined strobe among the values received from the multi-strobe unit. The test apparatus according to claim 9, which outputs a result.
被試験デバイスを試験する試験方法であって、
順次指定された基準タイミングにおける前記被試験デバイスの出力信号の値の良否を期待値情報に基づいて判定するエッジストローブモード、および、それぞれの前記基準タイミングを基準として発生された、前記基準タイミング毎の複数のストローブにおける前記出力信号の値の良否を期待値情報に基づいて判定するマルチストローブモードの2つの動作モードを有し、
前記エッジストローブモードおよび前記マルチストローブモードのいずれが選択されているかに基づいて、与えられる期待値パターンをエッジストローブモード用の期待値情報またはマルチストローブモード用の期待値情報のいずれかに変換させる試験方法。
A test method for testing a device under test,
Edge strobe mode for determining the quality of the output signal value of the device under test at the sequentially designated reference timing based on expected value information, and each reference timing generated based on each of the reference timings Having two operation modes of a multi-strobe mode for determining the quality of the value of the output signal in a plurality of strobes based on expected value information;
A test for converting a given expected value pattern into expected value information for edge strobe mode or expected value information for multi-strobe mode based on whether the edge strobe mode or the multi-strobe mode is selected Method.
電子デバイスを製造する製造方法であって、
前記電子デバイスを形成する段階と、
請求項12に記載の試験方法により、前記電子デバイスを試験する段階と、
前記電子デバイスの試験結果に基づいて、良品の前記電子デバイスを選別、及び/又は電気的特性別にランク分けすることにより、前記電子デバイスを製造する段階と
を備える製造方法。
A manufacturing method for manufacturing an electronic device, comprising:
Forming the electronic device;
Testing the electronic device according to the test method of claim 12;
A method of manufacturing the electronic device by selecting a non-defective electronic device based on a test result of the electronic device and / or ranking according to electrical characteristics.
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