JP5109684B2 - 検出装置及び電子機器 - Google Patents

Description

本発明は、検出装置、及び当該検出装置を搭載した電子機器に関する。

２次元センサ、イメージセンサ、光学式タッチセンサなどに用いられる検出装置の１つとして、次のようなものが知られている。すなわち、検出素子としての光電変換素子と、この光電変換素子の受光量に応じて蓄積電荷量が変化する容量素子と、トランジスタとを備え、トランジスタのオン・オフ動作により、容量素子での電荷蓄積量を読み出す構成の検出装置である（例えば、特許文献１参照）。

また、上記において光電変換素子を蓄積容量に置き換えると、上記容量素子の蓄積電荷量は、当該蓄積容量の外的要因による増減に応じて変化する。検出装置としては、このように検出素子として蓄積容量を用いた構成とすることもできる。

特開平４−２１２４５８号公報

上記のような検出装置は、検出素子を高密度に配置するほど検出分解能が向上する。しかしながら、トランジスタや、トランジスタの端子に接続される配線をはじめとする各種構成要素を高密度に配置しようとすると、トランジスタの特性が悪化したり、特性ばらつきが大きくなったりするという課題がある。あるいは、配線構造が複雑になることに起因して信号遅延が生じたり、歩留りが低下したりするという課題がある。

本発明は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］基板と、前記基板上に配置された、複数の走査線と、複数の検出線と、複数の第１電源線と、複数の第２電源線と、前記走査線と前記検出線との交差に対応して設けられた複数の単位回路と、を備え、前記単位回路は、第１端子が前記検出線に接続されるとともに第２端子が前記第１電源線に接続され、ゲート電極の電位に応じた検出信号を前記検出線に供給する第１トランジスタと、前記第１トランジスタのゲート電極と接続され、外的要因に応じて前記第１トランジスタのゲート電位を変化させる検出素子と、第１端子が前記第１トランジスタのゲート電極に接続されるとともに第２端子が前記第２電源線に接続され、かつゲート電極が前記走査線に接続された第２トランジスタと、前記第１トランジスタのゲート電位を保持する第１容量素子と、を有しており、前記第１トランジスタは、チャネル長の方向が、前記第２トランジスタのチャネル長の方向に沿っている検出装置。

このような構成によれば、第１トランジスタは外的要因に応じた大きさの電流を検出線に出力するため、走査線により選択された単位回路についての上記電流を順次検出することで、外的要因を検出することができる。ここで、第１トランジスタのチャネル長の方向は、第２トランジスタのチャネル長の方向に沿っているため、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域を最も小さな領域にまとめて配置することができる。ここで、チャネル長とは、チャネル領域のうちトランジスタの第１端子から第２端子へ向かう方向に沿った長さを指す。これにより、第１トランジスタと第２トランジスタとを高密度に配置することが可能となる。また、上記構成においては、第１電源線と第２電源線とは、電気的に接続されていてもよい。すなわち、第１電源線と第２電源線とは、共用化されていてもよい。このようにすれば、検出装置の回路構成を簡略化することができる。また、単位回路の層構造を簡略化すること、及び単位回路を高密度化することが可能となる。

［適用例２］上記検出装置であって、前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向及び前記検出線の延在方向と交差するように配置されている検出装置。

このような構成によれば、第１トランジスタ及び第２トランジスタのチャネル領域の配置ピッチを小さくすることができるため、単位回路の配置ピッチを低減することができる。これにより、検出装置の解像度を向上させることができる。上記において「平面視で」とは、「基板の法線方向から見て」の意味である。

［適用例３］上記検出装置であって、前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなすように配置されている検出装置。

このような構成によれば、第１トランジスタ及び第２トランジスタのチャネル領域の配置ピッチを走査線の延在方向、検出線の延在方向のいずれにおいても小さくすることができるため、これらの方向についての単位回路の配置ピッチを低減することができる。これにより、検出装置の解像度を向上させることができる。

［適用例４］上記検出装置であって、平面視で前記走査線の延在方向及び前記検出線の延在方向と交差する方向に沿って、前記第１トランジスタの第１端子及び第２端子が配置され、平面視で前記走査線の延在方向及び前記検出線の延在方向と交差する方向に沿って、前記第２トランジスタの第１端子及び第２端子が配置されている検出装置。

このような構成によれば、各トランジスタの第１端子と第２端子とを互いに離れた状態で配置することができる。また、走査線又は検出線の延在方向に沿って配線を配置するに際して、第１トランジスタ及び第２トランジスタに重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

［適用例５］上記検出装置であって、平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなす方向に沿って、前記第１トランジスタの第１端子及び第２端子が配置され、平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなす方向に沿って、前記第２トランジスタの第１端子及び第２端子が配置されている検出装置。

このような構成によれば、各トランジスタの第１端子と第２端子とを互いに離れた状態で配置することができる。また、走査線又は検出線の延在方向に沿って配線を配置するに際して、第１トランジスタ及び第２トランジスタに重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

［適用例６］上記検出装置であって、前記単位回路において、前記第１トランジスタ及び前記第２トランジスタは、平面視で前記検出線と前記第２電源線との間に配置されている検出装置。

このような構成によれば、第２電源線及び検出線を直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

［適用例７］上記検出装置であって、平面視で前記走査線の延在方向に沿って前記第１トランジスタの第１端子と前記第２トランジスタの第１端子とが配置され、平面視で前記走査線の延在方向に沿って前記第１トランジスタの第２端子と前記第２トランジスタの第２端子とが配置されている検出装置。

このような構成によれば、走査線に沿った方向に延在する配線を直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

［適用例８］上記検出装置であって、前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向と垂直である検出装置。

このような構成によれば、走査線と垂直な方向に延在する配線と第１トランジスタ、第２トランジスタとを重ねることができ、これらの構成要素を高密度に配置することができる。

［適用例９］上記検出装置であって、平面視で前記走査線の延在方向と垂直な方向に沿って前記第１トランジスタの第１端子と第２端子とが配置され、平面視で前記走査線の延在方向と垂直な方向に沿って前記第２トランジスタの第１端子と第２端子とが配置されている検出装置。

このような構成によれば、走査線に沿った方向に延在する配線の配置に際し、第１トランジスタ及び第２トランジスタに重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

［適用例１０］上記検出装置であって、平面視で前記走査線の延在方向に対して一定の角度をなす方向に沿って前記第１トランジスタのチャネル領域と前記第２トランジスタのチャネル領域とが配置されている検出装置。

このような構成によれば、走査線に平行な方向に延在する配線を、第１トランジスタ又は第２トランジスタのチャネル領域に接続する際に、当該配線を複雑に曲げる必要がなく、直線状に配置することができる。これにより、配線が複雑になることによる信号遅延を防止することができる。

［適用例１１］上記検出装置であって、前記第１トランジスタのゲート電極は、平面視で前記走査線の延在方向に沿って配置されている検出装置。

このような構成によれば、第１トランジスタのゲート電極を直線状に配置することができる。また、当該ゲート電極以外の配線も、走査線に沿った方向に直線状に配置しやすくなる。これにより、配線が複雑になることによる信号遅延を防止することができる。

［適用例１２］上記検出装置であって、前記検出素子は、光エネルギーを電気エネルギーに変換する光電変換素子である検出装置。

このような構成によれば、外的要因としての外光を検出することができる。

［適用例１３］上記検出装置であって、前記検出素子は、変形によって容量が変化する第２容量素子である検出装置。

このような構成によれば、外的要因としての、検出素子に印加される外力を検出することができる。

［適用例１４］基板と、前記基板上に配置された、複数の走査線と、複数の検出線と、複数の電源線と、前記走査線と前記検出線との交差に対応して設けられた複数の単位回路と、を備え、前記単位回路は、第１端子が前記検出線に接続されるとともに第２端子が前記電源線に接続され、ゲート電極の電位に応じた検出信号を前記検出線に供給する第１トランジスタと、前記第１トランジスタのゲート電極と接続され、外的要因に応じて前記第１トランジスタのゲート電位を変化させる検出素子と、第１端子が前記第１トランジスタのゲート電極に接続されるとともに第２端子が前記電源線に接続され、かつゲート電極が前記走査線に接続された第２トランジスタと、前記第１トランジスタのゲート電位を保持する第１容量素子と、を有しており、前記第１トランジスタは、チャネル長の方向が、前記第２トランジスタのチャネル長の方向に沿っている検出装置。

このような構成によれば、第１トランジスタは外的要因に応じた大きさの電流を検出線に出力するため、走査線により選択された単位回路についての上記電流を順次検出することで、外的要因を検出することができる。ここで、第１トランジスタのチャネル長の方向は、第２トランジスタのチャネル長の方向に沿っているため、第１のトランジスタのチャネル領域及び第２のトランジスタのチャネル領域を最も小さな領域にまとめて配置することができる。これにより、第１トランジスタと第２トランジスタとを高密度に配置することが可能となる。また、各単位回路は単一の電源線を有する構成とすることが可能なため、複数の電源線を有する構成と比較して検出装置の回路構成を簡略化することができる。また、電源線を異なる層に複数形成する必要がないため、単位回路の層構造を簡略化することができる。さらに、電源線の配置面積を低減させることができ、単位回路をより高密度に構成することができる。

［適用例１５］上記検出装置を備えた電子機器。

このような構成によれば、高検出感度の入力インターフェースを備える電子機器を実現することができる。

以下、図面を参照し、検出装置及び電子機器の実施形態について説明する。なお、以下に示す各図においては、各構成要素を図面上で認識され得る程度の大きさとするため、各構成要素の寸法や比率を実際のものとは適宜に異ならせてある。

＜第１の実施形態＞
（Ａ．回路の構成と動作）
図１に、第１の実施形態に係る検出装置の構成を示す。同図に示されるように、検出装置１は、画素領域Ａ、Ｙドライバ１００、第１Ｘドライバ２００Ａ、第２Ｘドライバ２００Ｂ、制御回路３００を備える。このうち画素領域Ａには、Ｘ方向に延在するｍ本の走査線１０と、各走査線１０に対をなしてＸ方向に延在するｍ本の第１電源線１１と、Ｘ方向に直交するＹ方向に延在するｎ本の第２電源線１２と、各第２電源線１２に対をなしてＹ方向に延在するｎ本の検出線１４とが形成されている。走査線１０と第２電源線１２との各交差に対応する位置には画素回路４０（単位回路）が配置される。したがって、これらの画素回路４０は、縦ｍ行×横ｎ列のマトリクス状に配列する。

Ｙドライバ１００は、画素領域Ａに配列する各画素回路４０を水平走査期間ごとに行単位で選択して、走査信号Ｙ１〜Ｙｍを各走査線１０に出力する。第１Ｘドライバ２００Ａは、ｎ本の検出線１４から供給される検出信号Ｘ１〜Ｘｎをサンプルホールドし、サンプルホールドの結果に基づいて統合検出信号ＶＩＤを生成する。また、第２Ｘドライバ２００Ｂは、第２電源線１２に電源電圧ＲＳＬを供給する。電源電圧ＲＳＬは第１電源電位ＶＤＤ又は第２電源電位ＶＳＳの一方となる。さらに、第１Ｘドライバ２００Ａは、各検出線１４を所定のタイミングで第２電源電位ＶＳＳにプリチャージする。後述するように第１電源線１１の電位が第１電源電位ＶＤＤのとき、各画素回路４０から入射光の光量に応じた大きさの検出信号Ｘ１〜Ｘｎが出力される。なお、検出信号Ｘ１〜Ｘｎの各々には、列方向に並ぶｍ個の画素回路４０から出力される信号が時分割多重される。制御回路３００は、クロック信号など各種の制御信号をＹドライバ１００、第１Ｘドライバ２００Ａ及び第２Ｘドライバ２００Ｂに供給する。

図２に画素回路４０の構成を示す。この画素回路４０はｉ（ｉは１≦ｉ≦ｍの整数）行ｊ（ｊは１≦ｊ≦ｎの整数）列目に配置されるが、他の画素回路４０も同様に構成されている。画素回路４０は、検出素子としてのフォトダイオード４７を備える。フォトダイオード４７は入射光の光量に応じた大きさの電流を出力するものであって、光エネルギーを電気エネルギーに変換する光電変換素子である。フォトダイオード４７の陽極は固定電位に接続されており、その陰極は第１トランジスタとしての増幅トランジスタ４５のゲートに接続されている。また、増幅トランジスタ４５のゲートと第１電源線１１との間には、増幅トランジスタ４５のゲート電位を保持する第１容量素子４３が設けられている。この第１容量素子４３にフォトダイオード４７から出力される電荷が蓄積される。増幅トランジスタ４５のゲートと第２電源線１２との間には第２トランジスタとしてのリセットトランジスタ４１が設けられている。このリセットトランジスタ４１はスイッチング素子として機能し、走査信号Ｙｉが選択電位になるとオン状態となり、非選択電位になるとオフ状態となる。リセットトランジスタ４１がオン状態のとき、第２電源線１２の電位が増幅トランジスタ４５のゲートに供給される。さらに、増幅トランジスタ４５のドレインは第１電源線１１と電気的に接続される一方、そのソースは検出線１４と電気的に接続される。なお、増幅トランジスタ４５におけるドレインとソースの関係は、電位が高い方をドレイン、電位が低い方をソースと定義するので、バイアスによってはドレインとソースとが逆転することがある。

図３に、第１Ｘドライバ２００Ａのブロック図を示す。第１Ｘドライバ２００Ａはｎ本の検出線１４に各々対応する処理ユニットＵａ１〜Ｕａｎを備える。ここでは、処理ユニットＵａ１について説明するが、他の処理ユニットも同様に構成されている。トランスファーゲート２０、容量素子２１及び容量素子２２は、サンプルホールド回路として機能する。トランスファーゲート２０はサンプリング信号ＳＨＧがハイレベルの場合、オン状態となり、ローレベルの場合、オフ状態となる。これにより、検出信号Ｘ１が取り込まれ保持される。また、インバータ２３は増幅回路として機能する。トランスファーゲート２４は、インバータ２３の入力を中間電位にバイアスするために用いられる。すなわち、制御信号ＡＭＧがハイレベルになるとインバータ２３の入力と出力とが短絡され、入力電位が中間電位にバイアスされる。インバータ２３の出力端子はスイッチングトランジスタ２５を介して配線Ｌに接続されている。スイッチングトランジスタ２５のゲートにはシフトレジスタ２６の出力信号が供給される。シフトレジスタ２６は、転送開始パルスＤＸをＸクロック信号ＸＣＫに従って順次転送して出力信号を生成する。この出力信号によって各処理ユニットＵａ１〜Ｕａｎは排他的に検出信号を配線Ｌに供給し、配線Ｌで検出信号が合成され、バッファＢを介して統合検出信号ＶＩＤとして出力される。なお、サンプリング信号ＳＨＧ、制御信号ＡＭＧ、転送開始パルスＤＸ、及びＸクロック信号ＸＣＫは、制御回路３００から供給される。

図４は、第２Ｘドライバ２００Ｂの構成を示すブロック図である。第２Ｘドライバ２００Ｂはｎ列に各々対応する処理ユニットＵｂ１〜Ｕｂｎを備える。ここでは、処理ユニットＵｂ１について説明するが、他の処理ユニットも同様に構成されている。トランジスタ２７とトランジスタ２８とは制御信号ＳＧ１及び制御信号ＳＧ２によってオン・オフが制御される。ここで制御信号ＳＧ２は制御信号ＳＧ１を反転したものである。したがって、トランジスタ２７とトランジスタ２８とは排他的にオン状態となり、第２電源線１２に第１電源電位ＶＤＤ又は第２電源電位ＶＳＳを供給する。また、トランジスタ２９は制御信号ＲＧがハイレベルになるとオン状態となり、検出線１４に第２電源電位ＶＳＳを供給する。これにより、検出線１４をプリチャージすることが可能となる。

次に、検出装置１の動作を説明する。図５は、検出装置１の各部の信号波形を示すタイミングチャートである。走査信号Ｙ１〜Ｙｍは各水平走査期間の一部の期間で順次ハイレベルとなる。この図に示すようにｉ番目の水平走査期間は、リセット期間Ｔrest、初期化期間Ｔini、検出期間Ｔdet、及び読出期間Ｔreadから構成される。

まず、リセット期間Ｔrestにおいては、増幅トランジスタ４５のゲート電位を第２電源電位ＶＳＳに設定する。図５に示すように当該期間では、走査信号Ｙｉがハイレベルとなるので、リセットトランジスタ４１がオン状態となる。このとき、制御信号ＳＧ１がローレベルとなる一方、制御信号ＳＧ２がハイレベルとなるので、トランジスタ２８がオン状態となって、第２電源電位ＶＳＳが第２電源線１２を介して増幅トランジスタ４５のゲートに供給される。さらに、制御信号ＲＧがハイレベルとなるので、トランジスタ２９がオン状態となり検出線１４に第２電源電位ＶＳＳがプリチャージされる。ｍ＝ｎ＝３の場合、図６に示すようにすべての画素回路４０において増幅トランジスタ４５のゲート電位が第２電源電位ＶＳＳに設定される。

次に、初期化期間Ｔiniでは、制御信号ＳＧ１がハイレベルとなりトランジスタ２７がオン状態となり、第１電源電位ＶＤＤが第２電源線１２及びリセットトランジスタ４１を介して増幅トランジスタ４５のゲートに供給される。図７に示されるように、初期化期間Ｔiniにおいて、第１電源電位ＶＤＤが供給されるのは、走査信号Ｙ１〜Ｙｍがハイレベルとなる行に限られる。図７に示す例では第２行である。その他の行の画素回路４０においては、リセット期間Ｔrestで書き込まれた第２電源電位ＶＳＳが第１容量素子４３によって保持される。また、初期化期間Ｔiniでは、サンプリング信号ＳＨＧ及び制御信号ＡＭＧがハイレベルとなるので、トランスファーゲート２０及び２４がオン状態となる。このとき、検出線１４には第２電源電位ＶＳＳが供給されるので、容量素子２１の一方の端子の電位は第２電源電位ＶＳＳとなり、他方の端子の電位は中間電位に設定される。これにより、容量素子２１の電位が初期化される。

次に、検出期間Ｔdetにおいては、図５に示すように電源信号ＧＰｉの電位が第１電源電位ＶＤＤとなる。また、制御信号ＲＧがローレベルとなるので、トランジスタ２９はオフ状態となり、検出線１４には第２電源電位ＶＳＳが供給されない。図８に示されるように、検出期間Ｔdetでは、選択された行（この例では、第２行）の画素回路４０から検出信号Ｘ１〜Ｘ３が出力される。

図９に、選択された第２行第２列の画素回路４０のバイアスを示す。この図に示すように増幅トランジスタ４５のゲート電位Ｖｇは、フォトダイオード４７の電圧をＶｐｄとすれば、Ｖｇ＝ＶＤＤ−Ｖｐｄとなる。電圧Ｖｐｄは、フォトダイオード４７への入射光の光量に応じて変化する。すなわち、フォトダイオード４７は、外的要因としての入射光の光量に応じて増幅トランジスタ４５のゲート電位を変化させる。そして、ゲート電位に応じて定まる電流が検出信号Ｘ２として検出線１４に出力される。換言すれば、増幅トランジスタ４５は、ゲート電極の電位に応じた検出信号Ｘ２を検出線１４に供給する。

検出線１４の電位をＶsenseとすると、電位Ｖsenseは図１０に示すように変化する。ここで、特性Ｑ１は入射光の光量が小さく暗い場合を示し、特性Ｑ２は入射光の光量が大きく明るい場合を示す。すなわち、暗い場合には、フォトダイオード４７の電圧Ｖｐｄが小さいので、ゲート電位Ｖｇが高い。このため、大きな電流が増幅トランジスタ４５のソースから流れ出し、検出線１４の電位Ｖsenseが急速に上昇する。一方、明るい場合にはフォトダイオード４７の電圧Ｖｐｄが大きいのでゲート電位Ｖｇが低い。このため、増幅トランジスタ４５のソースから流れ出す電流が小さいので、検出線１４の電位Ｖsenseは緩やかに上昇する。そして、Ｖsense＝Ｖｇ−Ｖｔｈとなると、増幅トランジスタ４５がオフ状態となる。このように入射光の光量に応じて検出線１４に流れ出る電荷量が相違するので、これを上述した処理ユニットＵａ２において電圧として検出する。

（Ｂ．画素回路の詳細な構成）
続いて、画素回路４０の詳細な構成について説明する。図１１は、検出装置１の、複数の画素回路４０を含む領域における平面図であり、図１２は画素回路４０の拡大平面図である。画素回路４０は、複数の行及び列に沿ってマトリクス状に配置されている。以下においては、画素回路４０の行又は列のことを単に「行」又は「列」とも呼ぶ。図１９、図２０は、それぞれ図１１中のＢ−Ｂ線、Ｃ−Ｃ線に沿った検出装置１の断面図である。図１９、図２０に示すように、画素回路４０は、半導体層４１ａ，４５ａを含む第１層と、ゲート電極４１ｇ，４５ｇを含む第２層と、第２電源線１２及び検出線１４等を含む第３層と、走査線１０及び第１電源線１１ｂ等を含む第４層と、第１電源線１１ａ等を含む第５層とを有している。図１３は、図１１に示した構成要素のうち、第１層及び第３層の構成要素を抽出して示す平面図である。図１４は、図１１に示した構成要素のうち、第１層、第２層及び第４層の構成要素を抽出して示す平面図である。図１５は、図１１に示した構成要素のうち、第１層及び第５層の構成要素を抽出して示す平面図である。

まず、図１９の断面図を参照しながら画素回路４０の構成について説明する。基板５上には、酸化シリコン等からなる下地絶縁膜５１が形成されている。基板５としては、石英基板やガラス基板等を用いることができる。下地絶縁膜５１上には半導体層４１ａ，４５ａを含む第１層が形成されている。第１層の上には、酸化シリコン等からなるゲート絶縁膜５２が形成され、その上にはゲート電極４１ｇ，４５ｇを含む第２層が形成されている。

半導体層４１ａは、例えばシリコン膜としてのポリシリコン膜からなり、ゲート電極４１ｇからの電界によりチャネルが形成されるチャネル領域４１ｃ、第１端子としてのドレイン領域４１ｄ、第２端子としてのソース領域４１ｓを備えている。半導体層４５ａも同様にポリシリコン膜からなり、ゲート電極４５ｇからの電界によりチャネルが形成されるチャネル領域４５ｃ、第１端子としてのドレイン領域４５ｄ、第２端子としてのソース領域４５ｓを備えている。半導体層４１ａ，４５ａは、ＬＤＤ（Lightly Doped Drain）構造としてもよい。例えば、チャネル領域４１ｃ（４５ｃ）とドレイン領域４１ｄ（４５ｄ）との間に低濃度ドレイン領域を設けるとともに、チャネル領域４１ｃ（４５ｃ）とソース領域４１ｓ（４５ｓ）との間に低濃度ソース領域を設ける構成としてもよい。

ゲート電極４１ｇ，４５ｇは、例えばＴｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、あるいは導電性ポリシリコン等から構成することができる。ゲート電極４１ｇ，４５ｇは、それぞれ平面視でチャネル領域４１ｃ，４５ｃと重なる領域に少なくとも形成されている。ここで「平面視で」とは、「基板５の法線方向から見て」の意味である（以下同様）。

図１４に示すように、半導体層４１ａと半導体層４５ａとは、互いに平行となるように配置されている。すなわち、半導体層４１ａは、半導体層４５ａの延在方向に沿って設けられている。このため、チャネル領域４１ｃのチャネル長の方向は、チャネル領域４５ｃのチャネル長の方向に沿った方向となっている。又は、チャネル領域４１ｃのチャネル長の方向は、チャネル領域４５ｃのチャネル長の方向と平行であってもよい。ここで、チャネル領域４１ｃ（４５ｃ）は、半導体層４１ａ（４５ａ）のうちゲート電極４１ｇ（４５ｇ）と重なった領域であり、チャネル長とは、チャネル領域４１ｃ（４５ｃ）のうちドレイン領域４１ｄ（４５ｄ）からソース領域４１ｓ（４５ｓ）へ向かう方向に沿った長さを指す。このような構成によれば、チャネル領域４１ｃとチャネル領域４５ｃとを最も小さな領域にまとめて配置することができるので、増幅トランジスタ４５とリセットトランジスタ４１とを高密度に配置することが可能となる。また、半導体層４１ａ，４５ａがレーザーアニール処理を経て形成された低温ポリシリコンである場合には、チャネル領域４１ｃ，４５ｃのサイズでトランジスタ特性を制御することができるという利点を有する。さらに、特に半導体層４１ａ，４５ａが低温ポリシリコンの場合には、増幅トランジスタ４５及びリセットトランジスタ４１の電流特性を揃えることができ、例えばオン電流やオフ電流を同様にすることができる。検出装置１において、ある画素回路４０を動作させない場合には、増幅トランジスタ４５及びリセットトランジスタ４１をともに確実にオフ状態としなければならないが、上記構成によればこの動作を行いやすい。

より詳しくは、増幅トランジスタ４５は、画素回路４０を動作させる際に、閾値領域付近でゲート電位に対する出力電流の感度を敏感にさせる必要がある。また、動作させない場合には、動作させる画素回路４０についての検出信号ＸｎのＳ／Ｎ比をとるため、確実にオフさせる必要がある。また、リセットトランジスタ４１は、走査線１０の電位がローレベルとなることに対応して確実にオフ状態とすることにより、光検出時の増幅トランジスタ４５のゲート電位を確実に保持させることができ、検出信号ＸｎのＳ／Ｎ比を向上させることができる。上記のようにチャネル領域４１ｃのチャネル長の方向がチャネル領域４５ｃのチャネル長に沿った方向となるように配置されることにより、これらの動作が行いやすくなる。

また、図１１に示すように、チャネル領域４１ｃ，４５ｃのチャネル長は、平面視での延在方向が、走査線１０の延在方向及び検出線１４の延在方向と交差するように配置されている。又は、上記チャネル長の延在方向が、画素回路４０の対角方向に沿った方向となるように配置されていてもよい。又は、上記チャネル長の延在方向は、走査線１０の延在方向及び検出線１４の延在方向に対して４５度の角度をなすように配置されていてもよい。同様に、第１電源線１１ａ，１１ｂ、第２電源線１２に対して交差するか、又は４５度の角度をなしていてもよい。なお、本実施形態において、走査線１０、第１電源線１１ａ，１１ｂは、図の横方向（行方向）に沿って配置され、第２電源線１２、検出線１４は、図の縦方向（列方向）に沿って配置されている。このような構成によれば、図１１の縦方向及び横方向についてチャネル領域４１ｃ，４５ｃの配置ピッチ、ひいては半導体層４１ａ，４５ａの配置ピッチを小さくすることができるため、画素回路４０の大きさを低減することができる。これにより、検出装置１の解像度を向上させることができる。

ここで、半導体層４１ａ，４５ａがレーザーアニールを経て形成される低温ポリシリコンである場合には、チャネル領域４１ｃ，４５ｃは、アニール用レーザーの光束の長手方向に対して４５度の角度をなすように配置されることが望ましい。このようにすれば、半導体層４１ａ，４５ａに対して、少ない数のレーザー照射でアニールを完了することができる。このため、レーザーアニールによる特性ばらつきを低減させることができる。

また、図１１に示すように、増幅トランジスタ４５は、ドレイン領域４５ｄ（第１端子）とソース領域４５ｓ（第２端子）とが、平面視で走査線１０、第１電源線１１ａ，１１ｂ、第２電源線１２、検出線１４の延在方向に対して交差する方向に沿って配置されている。又は、ドレイン領域４５ｄとソース領域４５ｓとが、画素回路４０の対角方向に沿って配置されていてもよい。又は、ドレイン領域４５ｄとソース領域４５ｓとが走査線１０に対して４５度の角度をなす方向に沿って配置されていてもよい。同様に、リセットトランジスタ４１は、ドレイン領域４１ｄ（第１端子）とソース領域４１ｓ（第２端子）とが、平面視で走査線１０、第１電源線１１ａ，１１ｂ、第２電源線１２、検出線１４の延在方向に対して交差する方向に沿って配置されている。又は、ドレイン領域４１ｄとソース領域４１ｓとが、画素回路４０の対角方向に沿って配置されていてもよい。又は、ドレイン領域４１ｄとソース領域４１ｓとが走査線１０に対して４５度の角度をなす方向に沿って配置されていてもよい。このような構成によれば、各トランジスタの第１端子と第２端子とを互いに離れた状態で配置することができる。また、図１１の縦方向及び横方向に延在する配線の配置に際し、増幅トランジスタ４５及びリセットトランジスタ４１に重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

さらに、図１１に示すように、増幅トランジスタ４５のドレイン領域４５ｄとリセットトランジスタ４１のドレイン領域４１ｄとは、平面視で走査線１０及び第１電源線１１ａ，１１ｂの延在方向に沿って配置されている。また、増幅トランジスタ４５のソース領域４５ｓとリセットトランジスタ４１のソース領域４１ｓとは、平面視で走査線１０及び第１電源線１１ａ，１１ｂの延在方向に沿って配置されている。このような構成によれば、図１１の横方向（行方向）に延在する配線、すなわち走査線１０、第１電源線１１ａ，１１ｂを直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

また、ゲート電極４５ｇは、平面視でリセットトランジスタ４１のドレイン領域４１ｄと重なる位置まで延設され、かつコンタクトホール７２（図１９）を介してドレイン領域４１ｄに電気的に接続されている。これにより、増幅トランジスタ４５を、リセットトランジスタ４１の出力により制御することが可能となる。半導体層４１ａ，４５ａが上述のような配置となっていることにより、ドレイン領域４１ｄは、チャネル領域４５ｃから半導体層４５ａの短軸方向に延ばした線分上、すなわち半導体層４５ａの垂直二等分線上に存在することとなる。このため、ゲート電極４５ｇは、チャネル領域４５ｃ上を始点とし、半導体層４５ａの短軸方向に単に延設していくことで、容易にドレイン領域４１ｄ上まで形成することができる。また、ドレイン領域４１ｄにおけるコンタクト部を広く確保することができる。

図１９に戻り、第２層の上には、酸化シリコン等からなる層間絶縁膜５３を挟んで第２電源線１２、検出線１４等を含む第３層が形成されている。また、この第３層には、中継電極６１，６２，６５（図１３、図２０）も形成されている。第２電源線１２は、層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール７１を介してリセットトランジスタ４１のソース領域４１ｓに電気的に接続されている。検出線１４は、層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール７３を介して増幅トランジスタ４５のドレイン領域４５ｄに電気的に接続されている。中継電極６１は、層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール７２を介してリセットトランジスタ４１のドレイン領域４１ｄに電気的に接続されている。中継電極６２，６５は、層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール７４を介して増幅トランジスタ４５のソース領域４５ｓに電気的に接続されている。

上記第３層の構成要素の平面的な配置は、図１３に示されている。第２電源線１２と検出線１４とは、画素回路４０（図１１）の列方向に沿って延在し、第２電源線１２は図１３において画素回路４０の左端側に配置され、検出線１４は図１３において画素回路４０の右端側に配置されている。よって、画素回路４０において、増幅トランジスタ４５及びリセットトランジスタ４１は、平面視で第２電源線１２と検出線１４との間に配置されている。換言すれば、第２電源線１２とリセットトランジスタ４１との接続部、及び検出線１４と増幅トランジスタ４５との接続部が、チャネル領域４１ｃ，４５ｃ（図１１）より画素回路４０の外縁部に近い領域に位置している。このような構成によれば、図１１の縦方向（列方向）に延在する配線、すなわち第２電源線１２及び検出線１４を直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

中継電極６１は、リセットトランジスタ４１のドレイン領域４１ｄ（図１１）のうちコンタクトホール７２に重なる領域に少なくとも配置されている。中継電極６２，６５は、増幅トランジスタ４５のソース領域４５ｓのうちコンタクトホール７４に重なる領域に少なくとも配置されている。ここで、ある行の画素回路４０には中継電極６２が、また当該画素回路４０に隣接する行の画素回路４０には中継電極６５が、配置されている。すなわち、中継電極６２，６５は、１行おきに配置されている。より詳しくは、第１電源線１１ａ（図１１）を有する画素回路４０には中継電極６２が形成され、第１電源線１１ｂ（図１１）を有する画素回路４０には中継電極６５が形成される。中継電極６５は、第１電源線１１ｂの配置領域のうち、コンタクトホール７８（図１４）の配置領域まで延在している。

図１９に戻り、第３層の上には、酸化シリコン等からなる層間絶縁膜５４を挟んで走査線１０等を含む第４層が形成されている。第４層には、走査線１０の他に、第１電源線１１ｂが形成されている（図１４、図２０）。走査線１０は、層間絶縁膜５４，５３を貫通して設けられたコンタクトホール７５を介してリセットトランジスタ４１のゲート電極４１ｇに電気的に接続されている。第１電源線１１ｂは、層間絶縁膜５４，５３を貫通して設けられたコンタクトホール７８を介して中継電極６５（図２０）に電気的に接続されている。ここで、中継電極６５は増幅トランジスタ４５のソース領域４５ｓに接続されているので、第１電源線１１ｂは当該ソース領域４５ｓに電気的に接続されている。後述するように、本実施形態では、第１電源線として、第１電源線１１ａ，１１ｂの２種類がそれぞれ異なる層に形成されている。第３層の第１電源線１１ｂは、そのうちの一方である。

上記第４層の構成要素の平面的な配置は、図１４に示されている。走査線１０は、平面視でリセットトランジスタ４１のゲート電極４１ｇの少なくとも一部に重なるように配置されている。本実施形態では、さらに増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃを横切るように、かつ直線状に配置されている。また、走査線１０は、チャネル領域４１ｃ，４５ｃのチャネル長の方向に対して一定の角度を有して配置されている。本実施形態では、当該一定の角度は４５度である。また、上記したように、走査線１０とリセットトランジスタ４１のゲート電極４１ｇとは、ゲート電極４１ｇ上において基板５の法線方向に形成されたコンタクトホール７５を介して電気的に接続されている。このように、走査線１０は、第２層、第３層とは異なる層において２つのトランジスタの上方を通るように配置され、かつ基板５の法線方向でゲート電極４１ｇと接続されているため、走査線１０の配線のための領域を別途設ける必要がなく、走査線１０とリセットトランジスタ４１との接続配線のための領域が不要となる。このため、増幅トランジスタ４５及びリセットトランジスタ４１を高密度に配置することができる。本明細書において、基板５の法線方向での接続とは、例えばコンタクトホールによる接続の場合、コンタクトホールの形成方向が基板５の法線方向の成分を有していることを意味し、コンタクトホールが厳密に基板５の法線方向に沿って形成されている場合に限られない。

第１電源線１１ｂは、走査線１０と平行に、すなわち行方向に沿って直線状に配置されている。第１電源線１１ｂは、１行おきに配置されている。

図１９に戻り、第４層の上には、酸化シリコン等からなる層間絶縁膜５５を挟んで第１電源線１１ａ、中継電極６３，６４（図２０）を含む第５層が形成されている。第１電源線１１ａは、２種類ある第１電源線１１のうちの他方である。第１電源線１１ａは、層間絶縁膜５５，５４を貫通して設けられたコンタクトホール７７を介して中継電極６２に電気的に接続されている。ここで、中継電極６２は増幅トランジスタ４５のソース領域４５ｓに接続されているので、第１電源線１１ａは当該ソース領域４５ｓに電気的に接続されている。中継電極６３は、層間絶縁膜５５，５４を貫通して設けられたコンタクトホール７６を介して中継電極６１に電気的に接続されている。中継電極６４は、層間絶縁膜５５，５４を貫通して設けられたコンタクトホール７７を介して中継電極６５に電気的に接続されている。

上記第５層の構成要素の平面的な配置は、図１５に示されている。第１電源線１１ａは、画素回路４０の行方向に沿って配置され、一部がコンタクトホール７４，７７の配置領域にせり出すように配置されている。中継電極６３は、リセットトランジスタ４１のドレイン領域４１ｄのうちコンタクトホール７２，７６に重なる領域に少なくとも配置されている。中継電極６４は、増幅トランジスタ４５のソース領域４５ｓのうちコンタクトホール７４，７７に重なる領域に少なくとも配置されている。中継電極６４は、第１電源線１１ｂを有する画素回路４０にのみ配置される。

ここで、第１電源線１１ａ，１１ｂの配置について、図１７を用いて説明する。図１７は、図１１から第１電源線１１ａ，１１ｂ、半導体層４１ａ，４５ａ等を抜き出して示す平面図である。第１電源線１１ａ，１１ｂは、ともに走査線１０と平行な方向に直線状に延設されている。より詳しくは、第１電源線１１ａは、図１７において画素回路４０の上端側に形成されており、第１電源線１１ｂは画素回路４０の下端側に形成されている。そして、第１電源線１１ａが形成されている画素回路４０の行と、第１電源線１１ｂが形成されている画素回路４０の行は、交互に配置されている。したがって、第１電源線１１ａと第１電源線１１ｂとは、平面視で互いに近接する位置に配置されている。

また、上述したように、第１電源線１１ａは第５層に形成され（図１９）、第１電源線１１ｂはこれとは異なる第４層に形成されている（図２０）。このため、第１電源線１１ａ，１１ｂを同層に形成する場合と比較して、第１電源線１１ａ，１１ｂを平面視でより近接した位置に配置することが可能となる。このため、図１７の縦方向（列方向）についての画素回路４０の配置ピッチを小さくすることができる。

また、図１８に示すように、第１電源線１１ａ，１１ｂを、平面視で一部が重なるように配置してもよい。このようにすれば、列方向についての画素回路４０の配置ピッチをさらに小さくすることができる。

図１９に戻り、第５層の上には、アクリル樹脂等からなる平坦化膜５６が形成され、平坦化膜５６上には、第１容量素子４３、検出素子としてのフォトダイオード４７がこの順に積層されている。第１容量素子４３及びフォトダイオード４７は、画素回路４０ごとに形成されている。

第１容量素子４３は、下層側から、Ａｌ−Ｎｄ等からなる第２電極４３ｂ、窒化シリコン等からなる絶縁膜４３ｄ、Ａｌ−Ｎｄ等からなる第１電極４３ａが順に積層された構成を有している。第２電極４３ｂは、平坦化膜５６に形成されたコンタクトホール７９ｂを介して第１電源線１１ａ又は中継電極６４（図２０）に電気的に接続されている。したがって、第２電極４３ｂは、中継電極６２又は中継電極６５を介して増幅トランジスタ４５のソース領域４５ｓに電気的に接続されている。コンタクトホール７９ｂは、平面視で第２電極４３ｂに重なる領域内に形成されている。また、第１電極４３ａは、平坦化膜５６に形成されたコンタクトホール７９ａを介して中継電極６３に電気的に接続されている。したがって、第１電極４３ａは、中継電極６１を介してリセットトランジスタ４１のドレイン領域４１ｄ及び増幅トランジスタ４５のゲート電極４５ｇに電気的に接続されている。コンタクトホール７９ａは、平面視で第１電極４３ａに重なる領域内に形成されている。このように、基板５の法線方向に設けられたコンタクトホール７９ａ，７９ｂにより電気的接続を行う構成によれば、接続を確実に行うことができるとともに、同一層に設けられる配線のライン／スペースを広くすることができる。また、第１電極４３ａは、平面視で半導体層４１ａと一部が重なっており、第２電極４３ｂは、平面視で半導体層４５ａと一部が重なっている。このような特徴によっても、同一層に設けられる配線のライン／スペースを広くすることができるという効果が得られる。

さらに、第１電極４３ａとリセットトランジスタ４１のドレイン領域４１ｄとの接続、及び増幅トランジスタ４５のゲート電極４５ｇとリセットトランジスタ４１のドレイン領域４１ｄとの接続は、同一のコンタクトホール７２を介して行われている（共通コンタクト構造）。このような構成によれば、平面視でコンタクトに用いる領域を低減することができ、画素回路４０を高密度に配置することができる。

第１電極４３ａ、第２電極４３ｂの平面的な配置は、図１６に示されている。第２電極４３ｂは、画素回路４０のうち、リセットトランジスタ４１のドレイン領域４１ｄを除いた領域に形成され、第１電極４３ａは、画素回路４０の略全面にわたって形成されている。このため、増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃは、平面視で第１電極４３ａ及び第２電極４３ｂの少なくとも一方によって覆われている。このような構成によれば、１つ又は２つの遮光層（第１電極４３ａ、第２電極４３ｂ）によりチャネル領域４５ｃ，４１ｃ（図１１）を遮光することができるため、増幅トランジスタ４５及びリセットトランジスタ４１のオフ電流を低減することができる。これにより、検出信号ＸｎのＳ／Ｎ比を向上させることができる。

図１９に戻り、第１容量素子４３の第１電極４３ａは、フォトダイオード４７の陰極を兼ねている。フォトダイオード４７は、下層側から、陰極としての第１電極４３ａ、アモルファスシリコンからなるｎ層４７ｎ、ｉ層４７ｉ、ｐ層４７ｐ、ＩＴＯ（Indium Tin Oxide）からなる透明な陽極４８がこの順に積層された構成を有している。フォトダイオード４７は、図１６に示すように、平面的には画素回路４０の中心付近の矩形領域に形成されている。フォトダイオード４７の矩形領域の周囲には、窒化シリコン等からなる絶縁層５７が形成されている。このように、第１容量素子４３の第１電極４３ａをフォトダイオード４７の陰極に兼用し、第１容量素子４３に重ねてフォトダイオード４７を形成する構成によれば、第１容量素子４３、フォトダイオード４７の占有面積をそれぞれ広くすることができる。

（変形例１−１）
本実施形態の検出装置１は、検出素子としてフォトダイオード４７を用いているが、この他にも種々の検出素子を用いることができる。図２１は、検出素子として第２容量素子４４を用いた検出装置１の断面図であり、断面の位置は、図１１におけるＢ−Ｂ線の位置に対応する。第２容量素子４４は、第１容量素子４３に重ねて形成されており、下層から第１電極４３ａ、絶縁層４４ｄ、第２電極４４ｂが積層された構成を有している。ここで、第１電極４３ａは、第１容量素子４３と共通の電極である。第２容量素子４４の上には、ガラス又は透明な樹脂等からなる基板６が配置されている。外的要因によって基板６が変形すると、絶縁層４４ｄの厚さが変化し、これにともなって第２容量素子４４の容量が変化する。この結果、第２容量素子４４に蓄積される電荷の量が変動し、増幅トランジスタ４５のゲート電位が変化する。このように、第２容量素子４４は、外的要因によって増幅トランジスタ４５のゲート電位を変化させる。したがって、検出素子として第２容量素子４４を用いた検出装置１によっても、外的要因を検出することができる。

（変形例１−２）
本実施形態の検出装置１は、各画素回路４０に２つの電源線（第１電源線１１、第２電源線１２）を有しているが、これらの電源線を電気的に接続させて共用化し、各画素回路４０に単一の電源線を有する構成とすることもできる。図２２は、こうした構成の画素回路４０を有する検出装置１の回路図である。各画素回路４０において、第１容量素子４３の一方の端子は、第２電源線１２（本変形例では、単に電源線１２とも呼ぶ）に電気的に接続されている。また、リセットトランジスタ４１及び増幅トランジスタ４５の一端（ソース又はドレイン）は、いずれも電源線１２に電気的に接続されている。このようにすれば、第１容量素子４３の端子及びリセットトランジスタ４１、増幅トランジスタ４５の一端に対し、電源線１２を介して電源電圧ＲＳＬを供給することができる。ここで、電源電圧ＲＳＬは、第１電源電位ＶＤＤ又は第２電源電位ＶＳＳの一方となる。

こうした構成によっても、上記実施形態と同様の検出動作を行うことができる。すなわち、まずリセット期間Ｔrestにおいては、リセットトランジスタ４１がオン状態となり、第２電源電位ＶＳＳが電源線１２を介して増幅トランジスタ４５のゲートに供給される。また、検出線１４に第２電源電位ＶＳＳがプリチャージされる。次に、初期化期間Ｔiniでは、走査信号Ｙ１〜Ｙｍがハイレベルとなる行において、第１電源電位ＶＤＤが電源線１２及びリセットトランジスタ４１を介して増幅トランジスタ４５のゲートに供給される。このとき、第１容量素子４３の他端にも電源線１２を介して第１電源電位ＶＤＤが供給される。次に、検出期間Ｔdetにおいては、選択された行の画素回路４０から、検出信号Ｘ１〜Ｘ３が出力される。このとき、増幅トランジスタ４５は、ゲート電位に応じた大きさの検出信号Ｘ１〜Ｘ３を出力する。ここで、増幅トランジスタ４５のゲート電位は、フォトダイオード４７に入射する光量に応じて変化するため、検出信号Ｘ１〜Ｘ３は、当該入射光量に応じた大きさとなる。

図２３は、本変形例に係る検出装置１の、複数の画素回路４０を含む領域における平面図である。また、図２４は、図２３の構成要素のうち第１層（半導体層４１ａ，４５ａが形成された層）、第３層（電源線１２が形成された層）の配置を示す平面図である。これらの図に示すように、電源線１２は、図の縦方向（列方向）に沿って配置されているとともに、各画素回路４０においてソース領域４１ｓとソース領域４５ｓとを接続させるための枝部１２ａを有している。枝部１２ａは、コンタクトホール７１，７４を介してソース領域４１ｓとソース領域４５ｓとを電気的に接続している。また、ソース領域４１ｓ，４５ｓは、コンタクトホール７７を介して第１容量素子４３の第２電極４３ｂと電気的に接続されている。

本変形例の検出装置１は、第１電源線１１ａ，１１ｂを持たない。したがって、第１の実施形態に含まれている、第１電源線１１ａ及び中継電極６３，６４を含む第５層（図１５）を省略することができる。この場合は、走査線１０を含む第４層に、中継電極６３，６４に相当する位置に新たに中継電極を設け、当該中継電極に第１容量素子４３の第１電極４３ａ、第２電極４３ｂをそれぞれ電気的に接続させればよい。

本変形例の構成によれば、各画素回路（単位回路）４０は単一の電源線１２を有しているため、複数の電源線を有する構成と比較して検出装置１の回路構成を簡略化することができる。また、電源線１２を異なる層に複数形成する必要がないため、画素回路４０の層構造を簡略化することができる。さらに、電源線１２の配置面積を低減させることができ、画素回路４０をより高密度に構成することができる。

（変形例１−３）
本実施形態又は上記変形例に係る検出装置１は、以下に列挙する特徴を含むものであるが、これらの特徴のすべてを包含している必要はなく、このうちの一部の特徴のみを含む検出装置であってもよい。以下の特徴のうち任意の１つ又は２つ以上の特徴を有する検出装置によれば、その特徴に対応する効果が得られる。

リセットトランジスタ４１のチャネル長の方向が、増幅トランジスタ４５のチャネル長の方向に沿っている構成。このような構成によれば、増幅トランジスタ４５とリセットトランジスタ４１とを高密度に配置することが可能となる。また、増幅トランジスタ４５及びリセットトランジスタ４１の電流特性を揃えることができ、例えばオン電流やオフ電流を同様にすることができる。

リセットトランジスタ４１のチャネル長の方向及び増幅トランジスタ４５のチャネル長の方向が、平面視で走査線１０の延在方向及び検出線１４の延在方向と交差している構成。又は、リセットトランジスタ４１のチャネル長の方向及び増幅トランジスタ４５のチャネル長の方向が、平面視で走査線１０の延在方向及び検出線１４の延在方向に対して４５度の角度をなしている構成。このような構成によれば、半導体層４１ａ，４５ａの列方向及び行方向の配置ピッチを小さくすることができるため、画素回路４０の縦方向の大きさを低減することができる。これにより、検出装置１の解像度を向上させることができる。

平面視で走査線１０の延在方向及び検出線１４の延在方向と交差する方向に沿って、増幅トランジスタ４５のドレイン領域４５ｄ（第１端子）とソース領域４５ｓ（第２端子）とが配置され、平面視で走査線１０の延在方向及び検出線１４の延在方向と交差する方向に沿って、リセットトランジスタ４１のドレイン領域４１ｄ（第１端子）とソース領域４１ｓ（第２端子）とが配置されている構成。又は、平面視で走査線１０の延在方向及び検出線１４の延在方向と４５度の角度をなす方向に沿って、増幅トランジスタ４５のドレイン領域４５ｄとソース領域４５ｓとが配置され、平面視で走査線１０の延在方向及び検出線１４の延在方向と４５度の角度をなす方向に沿って、リセットトランジスタ４１のドレイン領域４１ｄとソース領域４１ｓとが配置されている構成。このような構成によれば、列方向及び行方向に延在する配線の配置に際し、増幅トランジスタ４５及びリセットトランジスタ４１に重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

平面視で走査線１０の延在方向に沿って増幅トランジスタ４５のドレイン領域４５ｄとリセットトランジスタ４１のドレイン領域４１ｄとが配置され、平面視で走査線１０の延在方向に沿って増幅トランジスタ４５のソース領域４５ｓとリセットトランジスタ４１のソース領域４１ｓとが配置される構成。このような構成によれば、行方向に延在する配線を直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

第１電極４３ａとリセットトランジスタ４１のドレイン領域４１ｄとの接続、及び増幅トランジスタ４５のゲート電極４５ｇとリセットトランジスタ４１のドレイン領域４１ｄとの接続を、同一のコンタクトホール７２を介して行う構成（共通コンタクト構造）。このような構成によれば、平面視でコンタクトに用いる領域を低減することができ、画素回路４０を高密度に配置することができる。

各画素回路４０において、増幅トランジスタ４５及びリセットトランジスタ４１が、平面視で第２電源線１２と検出線１４との間に配置されている構成。又は、第２電源線１２とリセットトランジスタ４１との接続部、及び検出線１４と増幅トランジスタ４５との接続部が、チャネル領域４１ｃ，４５ｃより画素回路４０の外縁部に近い領域に位置している構成。このような構成によれば、列方向に延在する配線、すなわち第２電源線１２及び検出線１４を直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

走査線１０が、平面視でリセットトランジスタ４１のゲート電極４１ｇの少なくとも一部に重なっている構成。又は、走査線１０が、増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃを横切るように、かつ直線状に配置されている構成。又は、走査線１０とリセットトランジスタ４１のゲート電極４１ｇとが、ゲート電極４１ｇ上において基板５の法線方向に形成されたコンタクトホール７５を介して電気的に接続されている構成。このような構成によれば、走査線１０は、第２層、第３層とは異なる層において２つのトランジスタの上方を通るように配置され、かつ基板５の法線方向でゲート電極４１ｇと接続されるため、走査線１０の配線のための領域を別途設ける必要がなく、走査線１０とリセットトランジスタ４１との接続配線のための領域が不要となる。このため、増幅トランジスタ４５及びリセットトランジスタ４１を高密度に配置することができる。

第１電源線１１ａが画素回路４０の上端側に形成され、第１電源線１１ｂが画素回路４０の下端側に形成され、第１電源線１１ａが形成されている画素回路４０の行と、第１電源線１１ｂが形成されている画素回路４０の行とが交互に配置されている構成。又は、第１電源線１１ａと第１電源線１１ｂとが異なる層に形成されている構成。このような構成によれば、第１電源線１１ａ，１１ｂを平面視でより近接した位置に配置することが可能となる。このため、列方向についての画素回路４０の配置ピッチを小さくすることができる。

第１電源線１１ａ，１１ｂを、平面視で一部が重なるように配置する構成。このような構成によれば、列方向についての画素回路４０の配置ピッチを小さくすることができる。

第１容量素子４３の第１電極４３ａ、第２電極４３ｂが、基板５の法線方向に設けられたコンタクトホール７９ａ，７９ｂにより中継電極等と電気的接続を行う構成。又は、第１電極４３ａと半導体層４１ａとが平面視で一部重なっている構成、若しくは第２電極４３ｂと半導体層４５ａとが平面視で一部重なっている構成。このような構成によれば、接続を確実に行うことができるとともに、同一層に設けられる配線のライン／スペースを広くすることができる。

増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃが、平面視で第１容量素子４３の第１電極４３ａ及び第２電極４３ｂの少なくとも一方によって覆われている構成。このような構成によれば、１つ又は２つの遮光層（第１電極４３ａ、第２電極４３ｂ）によりチャネル領域４５ｃ，４１ｃを遮光することができるため、増幅トランジスタ４５及びリセットトランジスタ４１のオフ電流を低減することができる。これにより、検出信号ＸｎのＳ／Ｎ比を向上させることができる。

第１容量素子４３の第１電極４３ａが、フォトダイオード４７の陰極を兼ねている構成。このような構成によれば、第１容量素子４３、フォトダイオードの占有面積をそれぞれ広くすることができる。

検出素子として、フォトダイオード４７に代えて第２容量素子４４を用いた構成。このような構成によっても、外的要因を検出することができる。

各画素回路４０に単一の電源線１２を有する構成。このような構成によれば、検出装置の回路構成を簡略化することができる。また、単位回路の層構造を簡略化すること、及び単位回路を高密度化することが可能となる。

＜第２の実施形態＞
続いて、検出装置の第２の実施形態について説明する。本実施形態の検出装置は、画素回路４０の構成要素の配置が第１の実施形態と異なるものであり、その他の点は第１の実施形態と同様である。

図２５は、本実施形態に係る検出装置２の、複数の画素回路４０を含む領域における平面図であり、図２６は画素回路４０の拡大平面図である。図３０は、図２５中のＤ−Ｄ線に沿った検出装置２の断面図である。図３０に示すように、画素回路４０は、半導体層４１ａ、４５ａを含む第１層と、ゲート電極４１ｇ，４５ｇを含む第２層と、検出線１４等を含む第３層と、走査線１０、第１電源線１１等を含む第４層と、第２電源線１２等を含む第５層とを有している。図２７は、図２５に示した構成要素のうち、第１層及び第５層の構成要素を抽出して示す平面図である。図２８は、図２５に示した構成要素のうち、第１層及び第２層の構成要素を抽出して示す平面図である。図２９は、図２５に示した構成要素のうち、第１層、第３層及び第４層の構成要素を抽出して示す平面図である。

まず、図３０の断面図を参照しながら画素回路４０の構成について説明する。基板５上には、酸化シリコン等からなる下地絶縁膜５１が形成されている。下地絶縁膜５１上には半導体層４１ａ、４５ａを含む第１層が形成されている。第１層の上には、酸化シリコン等からなるゲート絶縁膜５２が形成され、その上にはゲート電極４１ｇ，４５ｇを含む第２層が形成されている。

半導体層４１ａは、例えばポリシリコン膜からなり、ゲート電極４１ｇからの電界によりチャネルが形成されるチャネル領域４１ｃ、第１端子としてのドレイン領域４１ｄ、第２端子としてのソース領域４１ｓを備えている。半導体層４５ａも同様に、ゲート電極４５ｇからの電界によりチャネルが形成されるチャネル領域４５ｃ、第１端子としてのドレイン領域４５ｄ、第２端子としてのソース領域４５ｓを備えている。半導体層４１ａ，４５ａは、ＬＤＤ構造としてもよい。ゲート電極４１ｇ，４５ｇは、それぞれ平面視でチャネル領域４１ｃ，４５ｃと重なる領域に少なくとも形成されている。

図２８に示すように、半導体層４１ａ，４５ａは、列方向について互い違いになるように、千鳥状に配置されている。また、半導体層４１ａ，４５ａは、いずれも隣接する２つの画素回路４０の境界線をまたいで一繋がりに形成されたシリコン膜によって構成されており、長手方向について対称な形状となっている。すなわち、１つの半導体層４１ａは、ドレイン領域４１ｄ、チャネル領域４１ｃ、ソース領域４１ｓ、チャネル領域４１ｃ、ドレイン領域４１ｄが一列に並んだ構成となっている。このうちソース領域４１ｓは、隣接する２つの画素回路４０において兼用され、第２電源線１２と電気的に接続される。同様に、１つの半導体層４５ａは、ドレイン領域４５ｄ、チャネル領域４５ｃ、ソース領域４５ｓ、チャネル領域４５ｃ、ドレイン領域４５ｄが一列に並んだ構成となっている。このうちソース領域４５ｓは、隣接する２つの画素回路４０において兼用され、第１電源線１１と電気的に接続される。上記において、チャネル領域４１ｃ，４５ｃは、半導体層４１ａ，４５ａのうちゲート電極４１ｇ，４５ｇと重なった領域である。このような構成によれば、半導体層４１ａ，４５ａと配線とのコンタクトの数を低減することができるため、製造工程における歩留りを向上させることができる。

また、半導体層４１ａと半導体層４５ａとは、互いに平行となるように配置されている。すなわち、半導体層４１ａは、半導体層４５ａの延在方向に沿って設けられている。このため、チャネル領域４１ｃのチャネル長の方向は、チャネル領域４５ｃのチャネル長の方向に沿った方向となっている。又は、チャネル領域４１ｃのチャネル長の方向は、チャネル領域４５ｃのチャネル長の方向と平行であってもよい。このような構成によれば、チャネル領域４１ｃとチャネル領域４５ｃとを最も小さな領域にまとめて配置することができるので、増幅トランジスタ４５とリセットトランジスタ４１とを高密度に配置することが可能となる。また、半導体層４１ａ，４５ａがレーザーアニール処理を経て形成された低温ポリシリコンである場合には、チャネル領域４１ｃ，４５ｃのサイズでトランジスタ特性を制御することができるという利点を有する。特に半導体層４１ａ，４５ａが低温ポリシリコンの場合には、増幅トランジスタ４５及びリセットトランジスタ４１の電流特性を揃えることができ、例えばオン電流やオフ電流を同様にすることができる。検出装置２において、ある画素回路４０を動作させない場合には、増幅トランジスタ４５及びリセットトランジスタ４１をともに確実にオフ状態としなければならないが、上記構成によればこの動作を行いやすい。

また、図２８に示すように、チャネル領域４１ｃ，４５ｃのチャネル長は、平面視での延在方向が、走査線１０（図２９）の延在方向（行方向）と垂直になっている。このような構成によれば、第２電源線１２、検出線１４等の列方向の配線と増幅トランジスタ４５、リセットトランジスタ４１とを重ねることができ、これらの構成要素を高密度に配置することができる。

また、増幅トランジスタ４５は、ドレイン領域４５ｄ（第１端子）とソース領域４５ｓ（第２端子）とが、平面視で走査線１０、第１電源線１１の延在方向（行方向）と垂直な方向に沿って配置されている。同様に、リセットトランジスタ４１は、ドレイン領域４１ｄ（第１端子）とソース領域４１ｓ（第２端子）とが、平面視で走査線１０、第１電源線１１の延在方向（行方向）と垂直な方向に沿って配置されている。このような構成によれば、行方向に延在する配線、すなわち走査線１０及び第１電源線１１の配置に際し、増幅トランジスタ４５及びリセットトランジスタ４１に重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。また、レーザーアニール処理を経て形成された低温ポリシリコンである場合には、画素回路４０の列方向に平行な線状のレーザー光によって半導体層４１ａ，４５ａを容易にアニール処理することができる。半導体層４１ａ，４５ａの電気特性は、結晶方向に対する依存性が強く、特にレーザーアニールの場合では、レーザーの照射の方向によりこの依存性が顕著である。このため、本実施形態の構成によれば、電気特性の均一性の高い半導体層４１ａ，４５ａが得られる。

また、図２８に示すように、各画素回路４０において、増幅トランジスタ４５のチャネル領域４５ｃとリセットトランジスタ４１のチャネル領域４１ｃとが列方向について互い違いになるように配置されている。同様に、増幅トランジスタ４５及びリセットトランジスタ４１と各種配線とのコンタクトも列方向について互い違いになるように配置されている。換言すれば、平面視で走査線１０の延在方向に対して一定の角度をなす方向に沿って、増幅トランジスタ４５のチャネル領域４５ｃと、リセットトランジスタ４１のチャネル領域４１ｃとが配置されている。このような構成によれば、行方向の配線、すなわち走査線１０及び第１電源線１１をチャネル領域４１ｃ，４５ｃやドレイン領域４１ｄ，４５ｄ、ソース領域４１ｓ，４５ｓに接続する際に、これら行方向の配線を複雑に曲げる必要がなく、直線状に配置することができる。これにより、配線が複雑になることによる信号遅延を防止することができる。

また、ゲート電極４５ｇは、平面視でリセットトランジスタ４１のドレイン領域４１ｄと重なる位置まで延設され、かつコンタクトホール８２を介してドレイン領域４１ｄに電気的に接続されている。これにより、増幅トランジスタ４５を、リセットトランジスタ４１の出力により制御することが可能となる。半導体層４１ａ，４５ａが上述のような配置となっていることにより、ドレイン領域４１ｄは、チャネル領域４５ｃから半導体層４５ａの短軸方向に延ばした線分上に存在することとなる。このため、ゲート電極４５ｇは、チャネル領域４５ｃ上を始点とし、半導体層４５ａの短軸方向に単に延設していくことで、容易にドレイン領域４１ｄ上まで形成することができる。また、ドレイン領域４１ｄにおけるコンタクト部を広く確保することができる。そして、ゲート電極４５ｇは、走査線１０の延在方向に沿って直線状に配置されている。これにより、ゲート電極４５ｇ以外の配線も、走査線１０に沿った方向に直線状に配置しやすくなる。これにより、配線が複雑になることによる信号遅延を防止することができる。

図３０に戻り、第２層の上には、酸化シリコン等からなる層間絶縁膜５３を挟んで検出線１４等を含む第３層が形成されている。また、この第３層には、中継電極６６，６７も形成されている。検出線１４は、層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール８３を介して増幅トランジスタ４５のドレイン領域４５ｄに電気的に接続されている。中継電極６６，６７は、それぞれ層間絶縁膜５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール８２，８１を介してリセットトランジスタ４１のドレイン領域４１ｄ、ソース領域４１ｓに電気的に接続されている。

上記第３層の構成要素の平面的な配置は、図２９に示されている。検出線１４は、図の縦方向（列方向）に平行に配置されており、第１電源線１１のコンタクトホール８４を避けるように一部くの字型に曲がっている。中継電極６６は、リセットトランジスタ４１のドレイン領域４１ｄのうちコンタクトホール８２に重なる領域に少なくとも配置されている。中継電極６７は、リセットトランジスタ４１のソース領域４１ｓのうちコンタクトホール８１に重なる領域に少なくとも配置されている。

図３０に戻り、第３層の上には、酸化シリコン等からなる層間絶縁膜５４を挟んで走査線１０、第１電源線１１等を含む第４層が形成されている。走査線１０は、層間絶縁膜５４，５３を貫通して設けられたコンタクトホール８５を介してリセットトランジスタ４１のゲート電極４１ｇに電気的に接続されている。第１電源線１１は、層間絶縁膜５４，５３及びゲート絶縁膜５２を貫通して設けられたコンタクトホール８４を介して増幅トランジスタ４５のソース領域４５ｓに電気的に接続されている。

上記第４層の構成要素の平面的な配置は、図２９に示されている。走査線１０は、図の横方向（行方向）に沿って延設され、平面視でリセットトランジスタ４１のゲート電極４１ｇの少なくとも一部に重なるように配置されている。また、上記したように、走査線１０とリセットトランジスタ４１のゲート電極４１ｇとは、ゲート電極４１ｇ上において基板５の法線方向に形成されたコンタクトホール８５を介して電気的に接続されている。このように、走査線１０は、第２層、第３層とは異なる層において２つのトランジスタの上方を通るように配置され、かつ基板５の法線方向でゲート電極４１ｇと接続されているため、走査線１０の配線のための領域を別途設ける必要がなく、走査線１０とリセットトランジスタ４１との接続配線のための領域が不要となる。このため、増幅トランジスタ４５及びリセットトランジスタ４１を高密度に配置することができる。

第１電源線１１は、図の横方向（行方向）に沿って延設され、平面視で増幅トランジスタ４５のソース領域４５ｓの少なくとも一部に重なるように配置されている。ここで、第１電源線１１は、画素回路４０の行のうち、隣接する２つの行に挟まれた位置に形成されるとともに、隣接する２つの行について１つ形成される。そして、各第１電源線は、隣接する２つの画素回路４０の行に電源を供給する。すなわち、第１電源線１１は、隣接する画素回路４０の行で共用化されている。さらに、第１電源線１１を挟んで隣接する２つの画素回路４０の構成要素は、第１電源線１１の延在方向に対して線対称に構成されている。このような構成によれば、第１電源線１１の数を最小限にすることにより、画素回路４０の配置密度を向上させることができる。すなわち、画素回路４０の隣接する行の間に第１電源線１１を２本形成する構成と比較すると、第１電源線１１の配置領域、及び２つの第１電源線の間のスペースを設ける必要がないため、画素回路４０の配置ピッチを小さくすることができる。また、画素回路４０の構成要素が線対称に配置されることにより、画素回路４０の特性ばらつきを低減することができる。

図３０に戻り、第４層の上には、酸化シリコン等からなる層間絶縁膜５５を挟んで第２電源線１２、中継電極６３，６４を含む第５層が形成されている。第２電源線１２は、層間絶縁膜５５，５４を貫通して設けられたコンタクトホール８６を介して中継電極６７に電気的に接続されている。ここで、中継電極６７はリセットトランジスタ４１のソース領域４１ｓに接続されているので、第２電源線１２は当該ソース領域４１ｓに電気的に接続されている。中継電極６３は、層間絶縁膜５５，５４を貫通して設けられたコンタクトホール８７を介して中継電極６６に電気的に接続されている。中継電極６４は、層間絶縁膜５５を貫通して設けられたコンタクトホール８８を介して第１電源線１１、ひいては増幅トランジスタ４５のソース領域４５ｓに電気的に接続されている。

中継電極６４と第１電源線１１との接続部、すなわちコンタクトホール８８の形成位置は、平面視で検出線１４と一部が重なっている。このように、本実施形態の構成によれば、検出線１４の上層の領域を有効に利用することができる。これにより、画素回路４０を高密度に形成することができる。

上記第５層の構成要素の平面的な配置は、図２７に示されている。第２電源線１２は、図の縦方向（列方向）に沿って延在しており、リセットトランジスタ４１のソース領域４１ｓに接続するための枝部を有している。上記したように、リセットトランジスタ４１のソース領域４１ｓは、隣接する２つの画素回路４０において兼用されているため、ソース領域４１ｓへの１つのコンタクトにより２つのリセットトランジスタ４１に対して電源を供給することができる。

ここで、図２５に示すように、第２電源線１２と検出線１４とは、ともに列方向に沿って延在する配線であり、また第２電源線１２は第５層、検出線１４は第３層と、互いに異なる層に形成されている。このため、第２電源線１２と検出線１４とは、平面視で少なくとも一部が重なるように配置することができる。本実施形態では、第２電源線１２と検出線１４とは、一部が重なっている。このような構成によれば、２つの配線を重ねることができるため、画素回路４０の行方向の配置ピッチを小さくすることができ、画素回路４０を高密度に形成することが可能となる。

図３０に戻り、第５層の上には、アクリル樹脂等からなる平坦化膜５６が形成され、平坦化膜５６上には、第１容量素子４３、検出素子としてのフォトダイオード４７がこの順に積層されている。第１容量素子４３及びフォトダイオード４７は、画素回路４０ごとに形成されている。

第１容量素子４３は、下層側から、Ａｌ−Ｎｄ等からなる第２電極４３ｂ、窒化シリコン等からなる絶縁膜４３ｄ、Ａｌ−Ｎｄ等からなる第１電極４３ａが順に積層された構成を有している。第２電極４３ｂは、平坦化膜５６に形成されたコンタクトホール７９ｂを介して中継電極６４に電気的に接続されている。したがって、第２電極４３ｂは、中継電極６４、第１電源線１１を介して増幅トランジスタ４５のソース領域４５ｓに電気的に接続されている。コンタクトホール７９ｂは、平面視で第２電極４３ｂに重なる領域内に形成されている。また、第１電極４３ａは、平坦化膜５６に形成されたコンタクトホール７９ａを介して中継電極６３に電気的に接続されている。したがって、第１電極４３ａは、中継電極６３，６６を介してリセットトランジスタ４１のドレイン領域４１ｄ及び増幅トランジスタ４５のゲート電極４５ｇに電気的に接続されている。コンタクトホール７９ａは、平面視で第１電極４３ａに重なる領域内に形成されている。このように、基板５の法線方向に設けられたコンタクトホール７９ａ，７９ｂにより電気的接続を行う構成によれば、接続を確実に行うことができるとともに、同一層に設けられる配線のライン／スペースを広くすることができる。また、第１電極４３ａは、平面視で半導体層４１ａと一部が重なっており、第２電極４３ｂは、平面視で半導体層４５ａと一部が重なっている。このような特徴によっても、同一層に設けられる配線のライン／スペースを広くすることができるという効果が得られる。

さらに、第１電極４３ａとリセットトランジスタ４１のドレイン領域４１ｄとの接続、及び増幅トランジスタ４５のゲート電極４５ｇとリセットトランジスタ４１のドレイン領域４１ｄとの接続は、同一のコンタクトホール８２を介して行われている（共通コンタクト構造）。このような構成によれば、平面視でコンタクトに用いる領域を低減することができ、画素回路４０を高密度に配置することができる。

第２電極４３ｂは、画素回路４０のうち、リセットトランジスタ４１のドレイン領域４１ｄ及びその近傍を除いた領域に形成され、第１電極４３ａは、画素回路４０の略全面にわたって形成されている。このため、増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃは、平面視で第１電極４３ａ及び第２電極４３ｂの少なくとも一方によって覆われている。このような構成によれば、１つ又は２つの遮光層（第１電極４３ａ、第２電極４３ｂ）によりチャネル領域４５ｃ，４１ｃを遮光することができるため、増幅トランジスタ４５及びリセットトランジスタ４１のオフ電流を低減することができる。これにより、検出信号ＸｎのＳ／Ｎ比を向上させることができる。

第１容量素子４３の第１電極４３ａは、フォトダイオード４７の陰極を兼ねている。フォトダイオード４７は、下層側から、陰極としての第１電極４３ａ、アモルファスシリコンからなるｎ層４７ｎ、ｉ層４７ｉ、ｐ層４７ｐ、ＩＴＯからなる透明な陽極４８がこの順に積層された構成を有している。フォトダイオード４７の周囲には、窒化シリコン等からなる絶縁層５７が形成されている。このように、第１容量素子４３の第１電極４３ａをフォトダイオード４７の陰極に兼用し、第１容量素子４３に重ねてフォトダイオード４７を形成する構成によれば、第１容量素子４３、フォトダイオード４７の占有面積をそれぞれ広くすることができる。

（変形例２−１）
本実施形態の検出装置２は、検出素子としてフォトダイオード４７を用いているが、この他にも種々の検出素子を用いることができる。図３１は、検出素子として第２容量素子４４を用いた検出装置２の断面図であり、断面の位置は、図２５におけるＤ−Ｄ線の位置に対応する。第２容量素子４４は、第１容量素子４３に重ねて形成されており、下層から第１電極４３ａ、絶縁層４４ｄ、第２電極４４ｂが積層された構成を有している。ここで、第１電極４３ａは、第１容量素子４３と共通の電極である。第２容量素子４４の上には、ガラス又は透明な樹脂等からなる基板６が配置されている。外的要因によって基板６が変形すると、絶縁層４４ｄの厚さが変化し、これにともなって第２容量素子４４の容量が変化する。この結果、第２容量素子４４に蓄積される電荷の量が変動し、増幅トランジスタ４５のゲート電位が変化する。このように、第２容量素子４４は、外的要因によって増幅トランジスタ４５のゲート電位を変化させる。したがって、検出素子として第２容量素子４４を用いた検出装置２によっても、外的要因を検出することができる。

（変形例２−２）
本実施形態の検出装置２は、各画素回路４０に２つの電源線（第１電源線１１、第２電源線１２）を有しているが、これらの電源線を電気的に接続させて共用化し、各画素回路４０に単一の電源線１２を有する構成とすることもできる。こうした構成の画素回路４０を有する検出装置２の回路図は、上述の変形例１−２と同様であり、図２２に示されている。こうした構成によっても、上記実施形態と同様の検出動作を行うことができる。

図３２は、本変形例に係る検出装置２の、複数の画素回路４０を含む領域における平面図である。また、図３３は、図３２の構成要素のうち第１層（半導体層４１ａ，４５ａが形成された層）、第５層（電源線１２が形成された層）の配置を示す平面図である。これらの図に示すように、電源線１２は、図の縦方向（列方向）に沿って配置されているとともに、列方向に交差する方向に延在する枝部においてコンタクトホール８１，８４，８６，８８と電気的に接続されている。より詳しくは、電源線１２は、コンタクトホール８１，８６を介してソース領域４１ｓと電気的に接続されており、またコンタクトホール８９を介してソース領域４５ｓと電気的に接続されている。さらに、電源線１２は、コンタクトホール７９ｂの位置で第１容量素子４３の第２電極４３ｂと電気的に接続されている。

本変形例の検出装置２は、第１電源線１１を持たない。したがって、第２の実施形態に含まれている、第１電源線１１及び走査線１０を含む第４層（図２９）において第１電源線１１を省略することができる。

本変形例の構成によれば、各画素回路（単位回路）４０は単一の電源線１２を有しているため、複数の電源線を有する構成と比較して検出装置２の回路構成を簡略化することができる。また、電源線１２を異なる層に複数形成する必要がないため、画素回路４０の層構造を簡略化することができる。さらに、電源線１２の配置面積を低減させることができ、画素回路４０をより高密度に構成することができる。

（変形例２−３）
本実施形態又は上記変形例に係る検出装置２は、以下に列挙する特徴を含むものであるが、これらの特徴のすべてを包含している必要はなく、このうちの一部の特徴のみを含む検出装置であってもよい。以下の特徴のうち任意の１つ又は２つ以上の特徴を有する検出装置によれば、その特徴に対応する効果が得られる。

半導体層４１ａ，４５ａは、いずれも隣接する２つの画素回路４０にわたって一繋がりに形成されたシリコン膜によって構成される。このうち半導体層４１ａのソース領域４１ｓは、隣接する２つの画素回路４０において兼用され、第２電源線１２と電気的に接続される。また、半導体層４５ａのソース領域４５ｓは、隣接する２つの画素回路４０において兼用され、第１電源線１１と電気的に接続される。このような構成によれば、半導体層４１ａ，４５ａと配線とのコンタクトの数を低減することができるため、製造工程における歩留りを向上させることができる。

リセットトランジスタ４１のチャネル長の方向が、増幅トランジスタ４５のチャネル長の方向に沿っている構成。このような構成によれば、増幅トランジスタ４５とリセットトランジスタ４１とを高密度に配置することが可能となる。また、増幅トランジスタ４５及びリセットトランジスタ４１の電流特性を揃えることができ、例えばオン電流やオフ電流を同様にすることができる。

平面視でのチャネル領域４１ｃ，４５ｃのチャネル長の延在方向が、走査線１０の延在方向と垂直になっている構成。このような構成によれば、第２電源線１２、検出線１４等の列方向の配線と増幅トランジスタ４５、リセットトランジスタ４１とを重ねることができ、これらの構成要素を高密度に配置することができる。

平面視で走査線１０、第１電源線１１の延在方向に垂直な方向に沿って、増幅トランジスタ４５のドレイン領域４５ｄ（第１端子）とソース領域４５ｓ（第２端子）とが配置され、またリセットトランジスタ４１のドレイン領域４１ｄ（第１端子）とソース領域４１ｓ（第２端子）とが配置されている構成。このような構成によれば、画素回路４０の列方向に平行な線状のレーザー光によって半導体層４１ａ，４５ａを容易にアニール処理することができる。また、行方向に延在する配線の配置に際し、増幅トランジスタ４５及びリセットトランジスタ４１に重なる領域を最小限に抑えながら直線状に配置することができる。このため、配線が複雑になることによる信号遅延を防止することができる。

各画素回路４０において、増幅トランジスタ４５のチャネル領域４５ｃとリセットトランジスタ４１のチャネル領域４１ｃとが列方向について互い違いになるように配置されている構成。又は、増幅トランジスタ４５及びリセットトランジスタ４１と各種配線とのコンタクトが列方向について互い違いになるように配置されている構成。又は、平面視で走査線１０の延在方向に対して一定の角度をなす方向に沿って、増幅トランジスタ４５のチャネル領域４５ｃと、リセットトランジスタ４１のチャネル領域４１ｃとが配置されている構成。このような構成によれば、行方向の配線、すなわち走査線１０及び第１電源線１１をチャネル領域４１ｃ，４５ｃやドレイン領域４１ｄ，４５ｄ、ソース領域４１ｓ，４５ｓに接続する際に、これら行方向の配線を複雑に曲げる必要がなく、直線状に配置することができる。これにより、配線が複雑になることによる信号遅延を防止することができる。

第１電極４３ａとリセットトランジスタ４１のドレイン領域４１ｄとの接続、及び増幅トランジスタ４５のゲート電極４５ｇとリセットトランジスタ４１のドレイン領域４１ｄとの接続を、同一のコンタクトホール８２を介して行う構成（共通コンタクト構造）。このような構成によれば、平面視でコンタクトに用いる領域を低減することができ、画素回路４０を高密度に配置することができる。

走査線１０が、平面視でリセットトランジスタ４１のゲート電極４１ｇの少なくとも一部に重なっている構成。走査線１０とリセットトランジスタ４１のゲート電極４１ｇとが、ゲート電極４１ｇ上において基板５の法線方向に形成されたコンタクトホール８５を介して電気的に接続されている。このような構成によれば、走査線１０は、第２層、第３層とは異なる層において２つのトランジスタの上方を通るように配置され、かつ基板５の法線方向でゲート電極４１ｇと接続されるため、走査線１０の配線のための領域を別途設ける必要がなく、走査線１０とリセットトランジスタ４１との接続配線のための領域が不要となる。このため、増幅トランジスタ４５及びリセットトランジスタ４１を高密度に配置することができる。

第１電源線１１が、画素回路４０の行のうち、隣接する２つの行に挟まれた位置に形成されるとともに、隣接する２つの行について１つ形成され、隣接する２つの画素回路４０の行に電源を供給する構成。このような構成によれば、第１電源線１１の数を最小限にすることにより、画素回路４０の配置密度を向上させることができる。すなわち、画素回路４０の隣接する行の間に第１電源線１１を２本形成する構成と比較すると、第１電源線１１の配置領域、及び２つの第１電源線の間にスペースを設ける必要がないため、画素回路４０の配置ピッチを小さくすることができる。

又は、第１電源線１１を挟んで隣接する２つの画素回路４０の構成要素が、第１電源線１１の延在方向に対して線対称に構成されている構成。このような構成によれば、画素回路４０の特性ばらつきを低減することができる。

第２電源線１２と検出線１４とが、ともに列方向に沿って延在し、互いに異なる層に形成されている構成。又は、第２電源線１２と検出線１４とが、平面視で少なくとも一部が重なるように配置されている構成。このような構成によれば、２つの配線を重ねることができるため、画素回路４０の行方向の配置ピッチを小さくすることができ、画素回路４０を高密度に形成することが可能となる。

第１容量素子４３の第１電極４３ａ、第２電極４３ｂが、基板５の法線方向に設けられたコンタクトホール７９ａ，７９ｂにより中継電極等と電気的接続を行う構成。このような構成によれば、接続を確実に行うことができるとともに、同一層に設けられる配線のライン／スペースを広くすることができる。

増幅トランジスタ４５のチャネル領域４５ｃ及びリセットトランジスタ４１のチャネル領域４１ｃが、平面視で第１容量素子４３の第１電極４３ａ及び第２電極４３ｂの少なくとも一方によって覆われている構成。このような構成によれば、１つ又は２つの遮光層（第１電極４３ａ、第２電極４３ｂ）によりチャネル領域４５ｃ，４１ｃを遮光することができるため、増幅トランジスタ４５及びリセットトランジスタ４１のオフ電流を低減することができる。これにより、検出信号ＸｎのＳ／Ｎ比を向上させることができる。

第１容量素子４３の第１電極４３ａが、フォトダイオード４７の陰極を兼ねている構成。このような構成によれば、第１容量素子４３、フォトダイオード４７の占有面積をそれぞれ広くすることができる。

検出素子として、フォトダイオード４７に代えて第２容量素子４４を用いた構成。このような構成によっても、外的要因を検出することができる。

各画素回路４０に単一の電源線１２を有する構成。このような構成によれば、検出装置の回路構成を簡略化することができる。また、単位回路の層構造を簡略化すること、及び単位回路を高密度化することが可能となる。

＜電子機器＞
上述した検出装置１（検出装置２を含む。以下同様。）は、例えば、図３４に示すような電子機器としての携帯電話機５００に搭載して用いることができる。携帯電話機５００は、表示部５１０及び操作ボタン５２０を有している。表示部５１０は、操作ボタン５２０で入力した内容や着信情報を始めとする様々な情報について表示を行うことができる。また、表示部５１０には、内部に検出装置１が組み込まれている。検出装置１にタッチペンや指等を近付けると、検出装置１によって入射光量の変化が検出され、その位置情報が電子機器に入力される。このように、携帯電話機５００は、検出装置１を用いたユーザーインターフェースを有している。

なお、検出装置１は、上記携帯電話機５００の他、モバイルコンピュータ、デジタルカメラ、デジタルビデオカメラ、車載機器、オーディオ機器などの各種電子機器に用いることができる。また、検出装置１は、スキャナーや撮像装置などの画像読取装置に適用することができる。

検出装置の構成を示すブロック図。 画素回路の構成を示す回路図。 第１Ｘドライバの構成を示すブロック図。 第２Ｘドライバの構成を示すブロック図。 検出装置の各部の信号波形を示すタイミングチャート。 リセット期間における信号の流れを示す説明図。 初期化期間における信号の流れを示す説明図。 検出期間における信号の流れを示す説明図。 画素回路のバイアスを示す説明図。 検出線の電位の時間変化を示すグラフ。 検出装置の、複数の画素回路を含む領域における平面図。 画素回路の拡大平面図。 図１１の構成要素のうち第１層、第３層の配置を示す平面図。 図１１の構成要素のうち第１層、第２層、第４層の配置を示す平面図。 図１１の構成要素のうち第１層、第５層の配置を示す平面図。 第１容量素子及びフォトダイオードの配置を示す平面図。 図１１から第１電源線、半導体層等を抜き出して示す平面図。 第１電源線の配置の変形例を示す平面図。 図１１中のＢ−Ｂ線に沿った検出装置の断面図。 図１１中のＣ−Ｃ線に沿った検出装置の断面図。 検出素子として第２容量素子を用いた検出装置の断面図。 変形例１−２に係る検出装置の回路図。 変形例１−２に係る検出装置の、複数の画素回路を含む領域における平面図。 図２３の構成要素のうち第１層、第３層の配置を示す平面図。 検出装置の、複数の画素回路を含む領域における平面図。 画素回路の拡大平面図。 図２５の構成要素のうち第１層、第５層の配置を示す平面図。 図２５の構成要素のうち第１層、第２層の配置を示す平面図。 図２５の構成要素のうち第１層、第３層、第４層の配置を示す平面図。 図２５中のＤ−Ｄ線に沿った検出装置の断面図。 検出素子として第２容量素子を用いた検出装置の断面図。 変形例２−２に係る検出装置の、複数の画素回路を含む領域における平面図。 図３２の構成要素のうち第１層、第５層の配置を示す平面図。 電子機器としての携帯電話機の斜視図。

符号の説明

１，２…検出装置、５，６…基板、１０…走査線、１１，１１ａ，１１ｂ…第１電源線、１２…第２電源線、１４…検出線、４０…単位回路としての画素回路、４１…第２トランジスタとしてのリセットトランジスタ、４１ａ，４５ａ…半導体層、４１ｃ，４５ｃ…チャネル領域、４１ｄ，４５ｄ…ドレイン領域、４１ｇ，４５ｇ…ゲート電極、４１ｓ，４５ｓ…ソース領域、４３…第１容量素子、４３ａ…第１電極、４３ｂ…第２電極、４３ｄ…絶縁膜、４４…第２容量素子、４４ｂ…第２電極、４４ｄ…絶縁層、４５…第１トランジスタとしての増幅トランジスタ、４７…検出素子としてのフォトダイオード、４８…陽極、５１…下地絶縁膜、５２…ゲート絶縁膜、５３，５４，５５…層間絶縁膜、５６…平坦化膜、５７…絶縁層、６１〜６７…中継電極、７１〜７８，７９ａ，７９ｂ，８１〜８９…コンタクトホール、５００…電子機器としての携帯電話機。

Claims (15)

1. 基板と、
   前記基板上に配置された、複数の走査線と、複数の検出線と、複数の第１電源線と、複数の第２電源線と、前記走査線と前記検出線との交差に対応して設けられた複数の単位回路と、を備え、
   前記単位回路は、
   第１端子が前記検出線に接続されるとともに第２端子が前記第１電源線に接続され、ゲート電極の電位に応じた検出信号を前記検出線に供給する第１トランジスタと、
   前記第１トランジスタのゲート電極と接続され、外的要因に応じて前記第１トランジスタのゲート電位を変化させる検出素子と、
   第１端子が前記第１トランジスタのゲート電極に接続されるとともに第２端子が前記第２電源線に接続され、かつゲート電極が前記走査線に接続された第２トランジスタと、
   前記第１トランジスタのゲート電極と前記第１電源線との間に設けられ、前記第１トランジスタのゲート電位を保持する第１容量素子と、を有しており、
   前記第１トランジスタは、チャネル長の方向が、前記第２トランジスタのチャネル長の方向に沿っていることを特徴とする検出装置。
2. 請求項１に記載の検出装置であって、
   前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向及び前記検出線の延在方向と交差するように配置されていることを特徴とする検出装置。
3. 請求項１又は２に記載の検出装置であって、
   前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなすように配置されていることを特徴とする検出装置。
4. 請求項１から３のいずれか一項に記載の検出装置であって、
   平面視で前記走査線の延在方向及び前記検出線の延在方向と交差する方向に沿って、前記第１トランジスタの第１端子及び第２端子が配置され、平面視で前記走査線の延在方向及び前記検出線の延在方向と交差する方向に沿って、前記第２トランジスタの第１端子及び第２端子が配置されていることを特徴とする検出装置。
5. 請求項１から４のいずれか一項に記載の検出装置であって、
   平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなす方向に沿って、前記第１トランジスタの第１端子及び第２端子が配置され、平面視で前記走査線の延在方向及び前記検出線の延在方向に対して４５度の角度をなす方向に沿って、前記第２トランジスタの第１端子及び第２端子が配置されていることを特徴とする検出装置。
6. 請求項１から５のいずれか一項に記載の検出装置であって、
   前記単位回路において、前記第１トランジスタ及び前記第２トランジスタは、平面視で前記検出線と前記第２電源線との間に配置されていることを特徴とする検出装置。
7. 請求項１から６のいずれか一項に記載の検出装置であって、
   平面視で前記走査線の延在方向に沿って前記第１トランジスタの第１端子と前記第２トランジスタの第１端子とが配置され、平面視で前記走査線の延在方向に沿って前記第１トランジスタの第２端子と前記第２トランジスタの第２端子とが配置されていることを特徴とする検出装置。
8. 請求項１に記載の検出装置であって、
   前記第１トランジスタ及び前記第２トランジスタは、チャネル長の方向が、平面視で前記走査線の延在方向と垂直であることを特徴とする検出装置。
9. 請求項８に記載の検出装置であって、
   平面視で前記走査線の延在方向と垂直な方向に沿って前記第１トランジスタの第１端子と第２端子とが配置され、平面視で前記走査線の延在方向と垂直な方向に沿って前記第２トランジスタの第１端子と第２端子とが配置されていることを特徴とする検出装置。
10. 請求項８又は９に記載の検出装置であって、
    平面視で前記走査線の延在方向に対して一定の角度をなす方向に沿って前記第１トランジスタのチャネル領域と前記第２トランジスタのチャネル領域とが配置されていることを特徴とする検出装置。
11. 請求項８から１０のいずれか一項に記載の検出装置であって、
    前記第１トランジスタのゲート電極は、平面視で前記走査線の延在方向に沿って配置されていることを特徴とする検出装置。
12. 請求項１から１１のいずれか一項に記載の検出装置であって、
    前記検出素子は、光エネルギーを電気エネルギーに変換する光電変換素子であることを特徴とする検出装置。
13. 請求項１から１１のいずれか一項に記載の検出装置であって、
    前記検出素子は、変形によって容量が変化する第２容量素子であることを特徴とする検出装置。
14. 基板と、
    前記基板上に配置された、複数の走査線と、複数の検出線と、複数の電源線と、前記走査線と前記検出線との交差に対応して設けられた複数の単位回路と、を備え、
    前記単位回路は、
    第１端子が前記検出線に接続されるとともに第２端子が前記電源線に接続され、ゲート電極の電位に応じた検出信号を前記検出線に供給する第１トランジスタと、
    前記第１トランジスタのゲート電極と接続され、外的要因に応じて前記第１トランジスタのゲート電位を変化させる検出素子と、
    第１端子が前記第１トランジスタのゲート電極に接続されるとともに第２端子が前記電源線に接続され、かつゲート電極が前記走査線に接続された第２トランジスタと、
    前記第１トランジスタのゲート電極と前記第１電源線との間に設けられ、前記第１トランジスタのゲート電位を保持する第１容量素子と、を有しており、
    前記第１トランジスタは、チャネル長の方向が、前記第２トランジスタのチャネル長の方向に沿っていることを特徴とする検出装置。
15. 請求項１から１４のいずれか一項に記載の検出装置を備えたことを特徴とする電子機器。

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