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JP5107027B2 - ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法 - Google Patents

ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法 Download PDF

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Description

本発明は、ゲート絶縁膜によりチャネルから分離されたゲート電極により制御されるチャネルと接続されたソース及びドレインを含み、前記チャネルがダイアモンド状のカーボン層により形成されるような電界効果トランジスタの製造方法に関する。
電界効果トランジスタは、チャネルと接続されたソース及びドレインを含む。ゲート絶縁膜によりチャネルから分離されたゲート電極は、チャネルのオン状態又はオフ状態を制御可能にする。従来は、電界効果トランジスタのソース、ドレイン及びチャネルは半導体材料、例えば、シリコンから作られる。
CMOS型インバータを製造するためには、PMOS型トランジスタ及びNMOS型トランジスタが組み合わせられる。インバータの最適な動作には、NMOSトランジスタの飽和電流が等しいPMOSトランジスタの飽和電流が必要となる。NMOS型トランジスタでは、チャネルにおける電流の流れは電子の流れであり、PMOS型トランジスタでは、チャネルにおける電流の流れはホールの流れである。電流は、対応する電荷担体の移動度に比例する。シリコンにおける電子の移動度はシリコンにおけるホールの移動度より大きいので、NMOS型トランジスタ及びPMOS型トランジスタにおける等しい飽和電流を得られるように、NMOS型トランジスタ及びPMOS型トランジスタの寸法が合わせられる。従って、CMOSインバータのPMOS型トランジスタは、例えば、NMOS型トランジスタに関連するチャネル幅より大きなチャネル幅を有する。CMOSインバータの小型化は、結果的には、PMOSトランジスタの寸法により制限される。
ダイアモンド製のチャネルを含む電界効果トランジスタが公知である。文献US5107315号は、例えば、シリコン基板上に形成されたダイアモンドの絶縁層上に配置された金属/絶縁膜/半導体(MIS)型の電界効果トランジスタについて開示している。P型半導電ダイアモンドの層はチャネルを形成する。ソース及びドレインはN型半導電ダイアモンドの層により形成される。ダイアモンド製のゲート絶縁膜はチャネル上に配置され、ゲート電極はこのゲート絶縁膜上に配置される。文献US5107315号は、N型チャネル、並びにP型ソース及びP型ドレインを有するトランジスタについても開示している。トランジスタの製造は、ソース及びドレイン、ゲート絶縁膜、並びにゲートを連続的に作ることにある。上記トランジスタは、トランジスタの性能を下げるようなドレインとゲートの間の浮遊容量及びソースとゲートの間の浮遊容量を与え得る。
本発明の目的は、これらの欠点を改善することであって、特に、小さな浮遊容量を与える小さい寸法のトランジスタ及び論理ゲートが製造されることを可能とすることである。
本発明によれば、この目的は、添付の特許請求の範囲により達成され、特に、その方法が、
−ダイアモンド状のカーボン層を基板上に堆積させ、
−前記ダイアモンド状のカーボン層上に絶縁ゲート層を堆積させ、
−前記絶縁ゲート層上に少なくとも1つの導電層を堆積させ、ゲート電極を形成するために前記絶縁ゲート層をエッチングし、
−側面の絶縁膜を形成するために前記ゲート電極の側面に絶縁材料を堆積させ、
−前記ゲート絶縁層をエッチングし、
−前記チャネルの輪郭を描くように前記ダイアモンド状のカーボン層をエッチングし、
−前記チャネルの両側にソースを形成するための半導体材料及びドレインを形成するための半導体材料を堆積させること
を含むという事実により達成される。
さらに、本発明の目的は、本発明に係る方法により得られるトランジスタ及び上記トランジスタを含むCMOS型論理ゲートを提供することである。
他の利点及び特徴は、非制限的な例としてのみ与えられ、添付の図面において説明される以下の本発明の詳細な実施例の記述から、より明確になるであろう。
本発明に係る電界効果トランジスタは、ダイアモンド状のカーボン層により形成されるチャネルを含む。チャネルは、PMOS型トランジスタを形成するためのN型ドーパント又はNMOS型トランジスタを形成するためのP型ドーパントによりドープされ得る。1015atoms/cmでのドーピングに関しては、ダイアモンド状のカーボンは、室温で1800cm/Vsの電子移動度及び1800cm/Vsのホール移動度を有する。それぞれが等しい幅のチャネルを有するNMOS型トランジスタ及びPMOS型トランジスタのような2つのトランジスタは、結果的に、等しい飽和電流を有する。このことは、例えば、同じ寸法と、シリコンベースCMOSインバータの表面より28%だけ小さい表面とを有するPMOS型トランジスタ及びNMOS型トランジスタを含むCMOSインバータのような論理ゲートが構成されることを可能とする。
本発明によれば、図1に示されるように、ダイアモンド状のカーボン層1が基板2上に堆積される。基板は、基板表面上に薄い絶縁層、例えば、高い誘電率を有する酸化膜の層、例えば、アルミナを含んでも良い。次に、ゲート絶縁層3がダイアモンド状のカーボン層1上に堆積される。次に、導電層4がゲート絶縁層3上に堆積される。図1に示されるように、導電層4は、第1の導電層4aと、導電層又は非導電層のどちらでも良いような第2の層4bとの重ね合わせにより形成されても良く、エッチング又は埋め込みのためのマスキング層として用いられ得る。導電層4aは、定圧化学的気相成長法又はエピタキシーにより堆積し得る。エッチングステップは、ゲート電極5を形成するために、マスク(図示されない)を用いて導電層4が側面に輪郭を描かれることを可能とする。次に、ゲート電極5の側面への絶縁材料の堆積は、ゲート電極5の側面の絶縁膜6が形成されることを可能とする。側面の電気絶縁膜6は、ゲート電極5の周りの導電層4の厚さに対応する厚さを有する層を堆積させることにより達成され得るものであって、マスク(図示されない)を用いたエッチングが後に続く。
図2では、ゲート電極5及び絶縁膜6に覆われていない基板2の区域のゲート絶縁層3のエッチングが示される。このエッチングは、塩素混合物及びホットカソード型技術を用いて行われ得る。
図3に示されるダイアモンド状のカーボン層1のエッチングは、チャネル7が側面に輪郭を描かれることを可能とする。カーボンが酸化されるだけで、ダイアモンド状のカーボンをエッチングできる。2C+O=2CO又はC+O=COという反応が促進される。キャリアガスとして機能し、エッチングレートを精細に調整するために酸素が希釈されることを可能とするような酸素とアルゴンの混合物が用いられ得る。図3に示されるように、ダイアモンド状のカーボン層1は、異方性エッチング又は等方性エッチングによりエッチングされ得る。等方性エッチングにより、好ましくは、ゲート電極5の下部にまで伸びる陥没部分を形成するようなゲート絶縁層3の下部のダイアモンド状のカーボン層1の除去部分8が得られる。等方性エッチングは、低エネルギー酸素プラズマにより、又はダイアモンド状のカーボン層1方向に流れる酸素を用いて行われる。異方性エッチングは、酸素プラズマを用いた反応性イオンエッチングにより行われても良い。基板2は、ダイアモンド状のカーボン層1のエッチングの最後で酸素プラズマにより高密度化されても良い。
図4は、例えば、チャネル7の両側の基板2上のエピタキシーによるソース及びドレインをそれぞれ形成するための半導体材料9a及び9bの堆積を示す。
図5に示されるように、ゲート電極及び側面の絶縁膜6に覆われていない基板2の区域の半導体材料9a及び9bの異方性エッチングは、半導体材料9a及び9bが側面に輪郭を描かれることを可能とし、ソース10及びドレイン11が形成されることを可能とする。半導体材料のエッチングは、特に、小さいサイズのトランジスタが得られることを可能とする。トランジスタの製造は、ソース10及びドレイン11に接続されるコンタクト素子を形成し、基板2上へ金属12を堆積させ、例えば、機械的化学手段により金属12をエッチングする平坦化により完了する。
別の手段として、ソース10及びドレイン11が異なる材料から作られても良い。この場合には、例えば、ソース10を形成するための半導体材料9aを堆積させている間にドレイン11に対応する区域のマスキングを行い、次に、マスクを除去し、次に、半導体材料9bを堆積させている間に半導体材料9aをマスクし、次に、この2番目のマスクを除去することにより可能となる。材料9a及び9bは、次に、ソース10及びドレイン11のそれぞれの輪郭を描くために、前述のように異方性エッチングされ得る。
半導体材料9aは、例えば、NMOS型トランジスタ又はPMOS型トランジスタのソース10を形成するダイアモンドであっても良い。半導体材料9bは、例えば、NMOS型トランジスタのドレイン11を形成するダイアモンド、ゲルマニウム、ガリウム砒素又はインジウムアンチモンであっても良く、PMOS型トランジスタのドレイン11を形成するダイアモンド又はゲルマニウムであっても良い。
上記の方法は、特に、ソース及びドレインをゲートに対して自動的に位置決めさせ得る。このことは、トランジスタの性能に悪い影響を与えるようなドレインとゲートの間及びソースとゲートの間の浮遊容量の形成を防ぐ。実際には、ゲートが作られる前にソース及びドレインが作られるような文献5107315による製造方法とは違って、上述の方法ではこれらのステップが逆順である。ゲート電極5、側面の絶縁膜6及びゲート絶縁膜3に対応する部分により形成される集合物は、チャネル7の輪郭を描くようにダイアモンド状のカーボン層1をエッチングするためのマスキングの目的を果たす。次に、ソース及びドレインが前記集合物の下のチャネルの周りに同レベルで配置される。
図6では、CMOSインバータを形成するPMOS型トランジスタ13及びNMOS型トランジスタ14は、それぞれ、ソース10、ドレイン11及びゲート電極を含む。それらのゲート電極5は共通の導体15と接続される。PMOSトランジスタ及びNMOSトランジスタは、ほぼ同じ寸法を有し、特に、チャネル幅Lは完全に一致する。
本発明に係るトランジスタの製造方法の詳細な実施例を図示するものである。 本発明に係るトランジスタの製造方法の詳細な実施例を図示するものである。 本発明に係るトランジスタの製造方法の詳細な実施例を図示するものである。 本発明に係るトランジスタの製造方法の詳細な実施例を図示するものである。 本発明に係るトランジスタの製造方法の詳細な実施例を図示するものである。 本発明に係るトランジスタを含むCMOS型インバータを概略的に図示するものである。

Claims (3)

  1. ゲート絶縁(3)によりチャネル(7)から分離されたゲート電極(5)により制御される単結晶チャネル(7)により接続される単結晶ソース(10)及び単結晶ドレイン(11)を含む電界効果トランジスタの製造方法であって、前記チャネル(7)はダイアモンド状のカーボン層(1)により形成され、前記方法は、
    アルミナの層によって覆われた基板を用意し、
    ダイアモンド状のカーボン層(1)を基板(2)上に堆積させ、
    前記ダイアモンド状のカーボン層(1)上に前記ゲート絶縁層(3)を堆積させ、
    前記ゲート絶縁層(3)上に少なくとも1つの導電層(4)を堆積させ、前記ゲート電極(5)を形成するように前記導電層(4)をエッチングし、
    前記ゲート電極(5)の側面に絶縁材料を堆積させて側面の絶縁体(6)を形成し、
    前記ゲート絶縁層(3)をエッチングし、
    前記ダイアモンド状のカーボン層(1)をエッチングして前記チャネルを画定し、
    前記単結晶ソース(10)を形成するための半導体材料(9a)及び前記単結晶ドレイン(11)を形成するための半導体材料(9b)を前記チャネル(7)の両側にエピタキシーにより堆積させて、前記半導体材料(9b)は、NMOSタイプの前記単結晶ドレイン(11)を形成する際には、ダイアモンド、ゲルマニウム、ガリウム砒素又はインジウムアンチモンを含む一群から選択され、PMOSタイプの前記単結晶ドレイン(11)を形成する際には、ダイアモンドおよびゲルマニウムを含む一群から選択されることを含むことを特徴とする方法。
  2. 請求項1に記載の方法であって、前記ダイアモンド状のカーボン層(1)のエッチングは、前記ゲート絶縁層(3)の下に前記ダイアモンド状のカーボン層(1)の陥没部分を得るための等方性エッチングであることを特徴とする方法。
  3. 請求項2に記載の方法であって、前記ゲート電極(5)及び前記側面の絶縁(6)に覆われていない前記基板(2)の区域において、前記半導体材料(9a、9b)を異方性エッチングすることを含むことを特徴とする方法。
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