JP5198847B2 - 二重経路プロセッサの処理制御のための装置および方法 - Google Patents

Description

本発明はコンピュータプロセッサ、同じ動作の方法、及びコンピュータのための命令セットを備えるコンピュータプログラム製品に関する。

コンピュータプロセッサの速度を上げるために、先行技術アーキテクチャは、命令を実行するために、二重実行経路（dual execution path）を使用している。二重実行経路プロセッサは、プロセッサ速度を上げるために、機能の並行処理を使用して、単一命令複数データ（ＳＩＭＤ）原則に従い機能することができる。

しかしながら、二重実行経路及びＳＩＭＤ処理の使用にもかかわらず、プロセッサ速度を増加させる継続的な必要性がある。典型的な二重実行経路プロセッサは２つの実質的に同一のチャンネルを使用し、その結果それぞれのチャンネルは制御コードとデータ経路コードを取り扱う。既知のプロセッサが３２ビット標準符号化と１６ビットの「深い（dense）」符号化の組合せをサポートする一方で、そのような方式は、１６ビットフォーマットの利用できる少ないビットによる意味内容の不足を含むいくつかの不都合に苦しむ。

さらに、従来の多目的デジタル信号プロセッサは、例えば畳み込み、高速フーリエ変換、トレリス／ビタビ符号化、相互関係、有限インパルス応答フィルタ、及びその他の機能のような専門化された機能を実行することを具備する多目的の特定アルゴリズムのアプリケーションに適合できない。

本発明による一実施形態において、コンピュータプロセッサが提供される。上記コンピュータプロセッサは、（ａ）メモリからそれぞれが複数の命令を備える命令パケットの流れを復号する復号ユニットと、（ｂ）複数の機能ユニットを備え、制御処理機能を実行可能である第１処理チャンネルと、（ｃ）複数の機能ユニットを備え、データ処理機能を実行可能である第２処理チャンネルとを備え、上記復号ユニットは命令パケットを受信し、命令パケットが（ｉ）複数の制御命令か、（ｉｉ）１以上のいずれかがデータ処理命令である複数の命令を定義するかを検出し、上記復号ユニットが上記命令パケットが複数の制御命令を備えることを検出するときに、上記制御命令がプログラム順の実行のために第１処理チャンネルに提供される。

関連した実施形態において、上記復号ユニットが、３つの制御命令を備える命令パケットを検出可能であり、それらが命令パケットに現れる順序で３つの制御命令のそれぞれを実行するように制御プロセスを制御可能である可能性がある。また、上記復号ユニットが、等しい長さの複数の制御命令を具備する命令パケットを検出可能であるか、または、１８ビットと２４ビットとの間のビット長の制御命令を命令パケットの範囲内で検出可能であるか、特に、それぞれ２１ビットのビット長を有する複数の制御命令を命令パケットの範囲内で検出可能である可能性がある。上記復号ユニットが、６４ビットのビット長の命令パケットを受信し、復号可能である可能性がある。

更なる関連した実施形態において、上記復号ユニットが、上記命令パケットの中に少なくとも１つのデータ処理命令がいつ存在するかを検出可能であり、それに応答して、関連するデータにデータ処理チャンネルへ提供させることを可能とする可能性がある。また、上記復号ユニットが、命令パケットが少なくとも１以上のデータ処理命令と、メモリアクセス命令、制御命令、及びデータ処理命令の１以上から選択された更なる命令とを備えることを検出可能である可能性がある。上記少なくとも１つのデータ処理命令と上記更なる命令が同時に実行される可能性がある。上記第２処理チャンネルが、データ処理機能の実行のために専用とされ、データ処理命令がアセンブラ言語で提供される可能性がある。上記制御処理機能が第１の予め定められたビット幅までオペランド上で実行され、上記データ処理機能が第２の予め定められたビット幅までデータ上で実行され、上記第２の予め定められたビット幅が上記第１の予め定められたビット幅より大きい可能性がある。

更なる関連した実施形態において、上記第１処理チャンネルが、制御レジスタファイル、制御実行ユニット、分岐実行ユニット、及びロード／ストアユニットの１以上から選択されるユニットを備える可能性がある。上記第２処理チャンネルが設定可変なデータ実行ユニットを具備するデータ実行パスを備える可能性がある。また、上記第２処理チャンネルが固定データ実行ユニットを具備するデータ実行パスを備える可能性がある。使用中、１以上の上記設定可変及びデータ実行ユニットが、単一命令複数データ原則に従い機能する可能性がある。上記データ処理チャネルが１以上のデータレジスタファイルとロード／ストアユニットを備える可能性がある。単一のロード／ストアユニットが制御処理パスおよびそれぞれのポートによるデータ処理チャンネルの両方によりアクセスされる可能性がある。

更なる関連した実施形態において、上記復号ユニットが、少なくとも１つのデータ処理命令を備える命令パケットを検出可能であり、上記少なくとも１つのデータ処理命令のビット長が３０ビットと３８ビットの間である可能性があり、例えばビット長が３４ビットである可能性がある。また、上記復号ユニットが、データ処理機能とメモリアクセス命令とを備える命令パケットを検出可能である可能性がある。上記メモリアクセス命令のビット長が２８ビットである可能性がある。また、上記復号ユニットが、データ処理命令と制御処理命令とを備える命令パケットを検出可能である可能性がある。上記復号ユニットが、Ｃコードまたはその変形で制御処理命令を検出可能である可能性がある。また、上記復号ユニットが、アセンブラ言語のデータ処理命令を検出するように操作可能である可能性がある。

本発明による別の実施形態において、それぞれが複数の機能ユニットを有する第１および第２処理チャンネルを備え、上記第１処理チャンネルが制御処理機能の実行を可能とし、上記第２処理チャンネルがデータ処理機能の実行を可能とするコンピュータを動作する方法が提供される。上記方法は、（ａ）メモリから１連の命令パケットを受信し、上記命令パケットのそれぞれが機能を定義する複数の命令を備え、（ｂ）上記命令パケットが（ｉ）複数の制御命令か、（ｉｉ）少なくとも１つのデータ処理命令を定義するかどうかを決定することにより順番にそれぞれの命令パケットを復号し、上記復号ユニットが上記命令パケットが複数の制御命令を備えることを検出するときに、上記複数の制御命令を上記第１処理チャンネルに連続して実行するために提供する。

本発明による別の実施形態において、上記の方法に従いコンピュータに動作させるプログラムコード手段を備えるコンピュータプログラム製品が提供される。

本発明による更なる実施形態において、上記の方法に従いコンピュータに動作させる１連の命令を備えるコンピュータプログラムコードが提供される。

本発明による別の実施形態において、順次実行する複数の制御命令をそれぞれ備える命令パケットの第１クラスと、少なくともデータ処理命令と同時に実行する更なる命令を備える命令パケットの第２クラスとを具備し、上記更なる命令がメモリアクセス命令、制御命令、及びデータ処理命令の１以上から選択されることを特徴とするコンピュータ用の命令セットが開示される。

本発明のさらなる効果と新しい特徴は、以下の記載の一部で述べられ、以下に添付された図面の精査と同時に、当業者によりある程度明らかになるか、あるいは本発明の実施により学ばれる可能性がある。

本発明のさらなる理解のために、そして同じ内容をどのように実行に移すかを示すために、参照は添付の図面に、例証のためだけにここでなされる。

図１は、本発明の一実施形態による非対称の二重経路コンピュータプロセッサのブロック図である。図１のプロセッサは、１つの命令流れ１００の処理を２つの異なるハードウェア実行経路、すなわち制御コード処理のために使用される制御実行経路１０２と、データコード処理のために使用されるデータ実行経路１０３に分配する。２つの実行経路１０２，１０３のデータ幅、オペレータ、及び他の特徴は、制御コードとデータ経路コードの異なる特徴に従い異なる。典型的に、制御コードはより少なく、より狭いレジスタを支持し、並行処理するのが難しく、そして典型的にしかし排他的でなくＣコードや別の高級言語で記載され、そして通常そのコード密度はその速度パフォーマンスより重要である。対照的に、データ経路コードは典型的に広いレジスタの大きなファイルを支持し、非常に並行処理がしやすく、アセンブリ言語で記載され、そしてそのパフォーマンスはそのコード密度より重要である。図１のプロセッサにおいて、２本の異なる実行経路１０２と１０３は、コードの２つの異なる形式を取り扱うために使用され、それぞれの端部には、例えば制御レジスタファイル１０４とデータレジスタファイル１０５のような、実行経路自身の構造上のレジスタファイルが備えられる。これらはレジスタの幅と数で差別化され、制御レジスタは一例として３２ビットのビット数より狭い幅であり、そしてデータレジスタは一例として６４ビットのより広い幅である。その２つの実行経路は、それらがそれぞれ異なる特別の機能を実行するという事実のために異なるビット幅であるという点により、プロセッサは非対称である。

図１のプロセッサにおいて、命令流れ１００は、一連の命令パケットから設定される。提供されるそれぞれの命令パケットは、さらに以下で記載されるように、制御命令をデータ命令から切り離す命令復号ユニット１０１により復号される。制御実行経路１０２は命令流れのために制御流れ機能を取り扱い、分岐ユニット１０６、実行ユニット１０７、及びこの実施形態ではデータ実行経路１０３と共有されるロードストアユニット１０８を使用して機械の状態レジスタを管理する。プロセッサの制御側だけは、Ｃ、Ｃ＋＋のコンパイラ、あるいはＪＡＶＡ（登録商標）言語、あるいは別の高級言語コンパイラのようなコンパイラに見えなければならない。制御側の範囲内で、分岐ユニット１０６と実行ユニット１０７の機能は、当業者に知られた従来のプロセッサ設計による。

固定実行ユニット１０９と設定可変の深い実行ユニット１１０の両方において、データ実行経路１０３は、単一命令複数データ（ＳＩＭＤ）の並行処理を採用する。さらに以下で記載されるように、設定可変の深い実行ユニット１１０は処理の深さの値を提供し、そして、従来のＳＩＭＤプロセッサにより使用される幅の値を加えて、命令当たりの仕事を増加させる。

もし復号された命令が制御命令を定義するならば、それは機械の制御実行経路上で例えば分岐ユニット１０６、実行ユニット１０７、及びロードストアユニット１０８のような、適切な機能ユニットに適用される。もし復号された命令が固定あるいは設定可変のいずれかのデータ処理機能で命令を定義するならば、それはデータ処理実行経路に提供される。命令パケットのデータ命令部分の範囲内で、指定されたビットは命令が固定あるいは設定可変データ処理命令であるかどうかを示し、設定可変命令の場合、更に指定されたビットは設定情報を定義する。復号されたデータ処理命令の下位形式に従い、データは機械のデータ処理経路の固定あるいは設定可変実行下位経路に提供される。

ここで「設定可変」は、複数のあらかじめ定義された（「疑似固定」）オペレータ設定の中からオペレータ設定を選択する能力を示す。オペレータの疑似固定設定は、オペレータ（i）にある形式の機能を実施させ、または(ii)にある方法で関連要素と相互接続させ、または（iii）に上記（i）と（ii）の組合せとさせるために効果的である。実際には、選択された疑似固定設定は、一度に多くのオペレータ要素の動作と相互接続性を決定する可能性がある。それはデータ経路と関連して設定の切り替えを制御することもできる。好ましい実施形態において、少なくとも複数の疑似固定オペレータ設定のいくつかは、さらに以下で示されるように、データ処理命令の機能コード部分により選択可能である。またこの実施形態によれば、「設定可変命令」は、例えば４ビット以上のマルチビット値のレベルまたはワードのレベルのようなマルチビット値のレベルで、カスタマイズされた機能の実施を許可する。

機械のそれぞれの異なる側で実施される、制御とデータ処理命令がメモリアクセス（ロード／ストア）と基本的な算術演算を定義することができることが注目される。制御機能のための入力／オペランドは、制御レジスタファイル１０４に提供し、あるいは提供される可能性がある一方で、データ処理機能のためのデータ／オペランドはレジスタファイル１０５に提供し、あるいは提供される可能性がある。

本発明の一実施形態によれば、それぞれのデータ処理機能の少なくとも１つの入力は、ベクトルである可能性がある。この点で、設定可変データ経路の設定可変オペレータや切り替え回路は、実施される機能の性質やその間の相互接続性によりベクトル機能を実施するために設定可変であると考えられる。例えば、データ処理機能への６４ビットベクトル入力は、４つの１６ビットスカラオペランドを具備する可能性がある。ここで、「ベクトル」はスカラオペランドの組み合わせである。ベクトル算術は、複数のスカラオペランド上で実施される可能性があり、スカラ要素の方向（steering）、動き（movement）、及び置換（permutation）を具備する可能性がある。ベクトル機能の全てのオペランドが、ベクトルである必要があるというわけではなく、例えばベクトル機能には入力としてスカラと少なくとも１つのベクトルを有する可能性があり、スカラかベクトルのいずれかである結果を出力する可能性がある。

ここで、「制御命令」は、プログラムフロー、分岐、及びアドレス生成、しかしデータ処理ではない、に使用される命令を具備する。「データ処理命令」は、論理演算のための命令、または少なくとも１つの入力がベクトルである算術演算を具備する。データ処理命令は、複数のデータ命令で、例えばＳＩＭＤ処理において、または、データエレメントの短いベクトルをより広くする処理において、機能する可能性がある。制御命令の重要な機能と、今述べられたデータ処理命令は重複しないが、共通性は両方の形式のコードが論理及びスカラ算術能力を有するということである。

図２は、図１のプロセッサのために、３形式の命令パケットを示す。それぞれの形式の命令パケットは、長さ６４ビットである。命令パケット２１１は、深い制御コードのための３スカラ形式であって、３つの２１ビット制御命令（ｃ２１）を具備する。命令パケット２１２と２１３は、データ経路コードの並行実行のためのＬＩＷ（長い命令ワード）形式である。この例では、それぞれの命令パケット２１２，２１３は２つの命令を具備するが、異なる数が必要に応じて具備される可能性がある。命令パケット２１２は、３４ビットのデータ命令（ｄ３４）と２８ビットの記憶命令（ｍ２８）を具備し、データ側ロードストア機能（上記ｍ２８命令）とデータ側算術（上記ｄ３４命令）の並行実行のために使用される。メモリクラス命令（ｍ２８）は、制御側からのアドレスを使用して、プロセッサの制御側あるいはデータ側から、読み込まれあるいは書き込まれることができる。命令パケット２１３は、３４ビットのデータ命令（ｄ３４）と２１ビット制御命令（ｃ２１）を具備し、例えば制御側算術、分岐、またはロードストア機能のような制御側機能（上記ｃ２１命令）とデータ側算術（上記ｄ３４命令）の並行実行のために使用される。

図１の実施形態の命令復号ユニット１０１は、どの形式のパケットが復号されているかについて決定するそれぞれの命令パケットの、最初の識別ビットまたは予め定められたビット位置の他の指定の識別ビットを使用する。例えば、図２で示すように、最初のビット「１」は、命令パケットが３つの制御命令を有するスカラ制御命令形式であることを示すが、最初のビット「０１」と「００」が、パケット２１２のデータおよびメモリ命令、あるいはパケット２１３のデータ及び制御命令である、形式２１２及び２１３の命令パケットを示す。それぞれの命令パケットの最初のビットを復号した後、図１の復号ユニット１０１は、命令パケットの上記形式に従い、制御実行経路１０２かデータ実行経路１０３のいずれかに適切にそれぞれのパケットの命令を渡す。

図２の命令パケットを実行するために、図１の実施形態のプロセッサの命令復号ユニット１０１は、メモリからプログラムパケットを連続して取り出し、上記プログラムパケットは連続して実行される。命令パケットの範囲内で、パケット２１１の命令は、最初に実行される６４ビットのワードの最も重要でない終わりの２１ビットの制御命令、次いで２１ビットの制御命令、次いで最も重要な２１ビットの制御命令で終わる順で、連続して実行される。命令パケット２１２と２１３の範囲内で、上記命令は同時に実行されることができる。これは、必ずしも本発明による実施形態でなければならないというわけではない。従って、図１の実施形態のプロセッサのプログラム順序において、プログラムパケットは連続して実行されるが、パケットの範囲内の命令は、パケット形式２１１のものは連続して、あるいはパケット形式２１２と２１３のものは同時に、のいずれかで実行されることを可能とする。以下では、形式２１２と２１３の命令パケットは、１メモリと１データ命令、及び１制御命令と１データ命令をそれぞれ具備するＭＤ及びＣＤパケットとして簡略化される。

２１ビット制御命令の使用において、図１の実施形態は、他の長さの命令を有するプロセッサにおいて、特にデータ命令のための３２ビット標準符号化と制御コードのための１６ビットの「深い」符号化との組み合わせを提供するプロセッサにおいて、発見されるかなりの不都合を克服する。このような二重１６／３２ビットのプロセッサにおいて、分岐、アドレス取得、あるいはその他の手段による符号化方式間で切り替える手段により、それぞれの命令のための二重符号化を使用すること、または２つの別の復号器を使用することに起因する冗長性が存在する。本発明の一実施形態によれば、この冗長性は、全ての制御命令に１つの２１ビット長を使用することにより取り除かれる。さらにまた、２１ビット制御命令の使用は、１６ビットの「深い」符号化スキームの意味内容の不足に起因する不都合を取り除く。意味内容の不足のため、一般的に１６ビットスキームを使用するプロセッサは、設計の譲歩のいくらかの混合を必要とする。例えば、コピーによる対応するコード膨張による、２オペランドの有害な機能の使用、流出／十分のコードの膨張、あるいはウインドウポインタ操作による、レジスタファイルの下位セットへのウインドウ表示のアクセスの使用、あるいは全ての機能が極めて少ない利用できる１６ビットフォーマットのオペコードビットにより表現される訳ではないので、３２ビットフォーマットへしばしば復帰すること等である。本発明の一実施形態において、これらの不都合は、２１ビット制御命令の使用により軽減される。

本発明の一実施形態によれば、多種多様な命令が使用される可能性がある。例えば、命令符号は以下の表１に示すいずれかである可能性があり、ここではＣフォーマット、Ｍフォーマット、及びＤフォーマットは、それぞれ制御、メモリアクセス、データフォーマットを意味する。

また本発明の一実施形態によれば、Ｃフォーマット命令は全てＳＩＳＤ（単一命令単一データ）機能を提供するが、ＭフォーマットとＤフォーマット命令はＳＩＳＤかＳＩＭＤ機能のいずれかを提供する。例えば、制御命令は、一般的な算術、比較、及び論理命令、制御フロー命令、メモリロード／ストア命令、及びその他を提供する可能性がある。データ命令は、一般的な算術、シフト、論理、及び比較命令、シャッフル、ソート、バイト拡張、順序変換命令、線形フィードバックシフトレジスタ命令、及び以下で記載される設定可変の深い実行装置１１０を介するユーザー定義命令を提供する可能性がある。メモリ命令は、メモリロード／ストア、コピーは、データレジスタに制御レジスタを選択されたコピー、データレジスタに制御レジスタを放送するコピー、及び差し迫ったレジスタ命令を提供する可能性がある。

本発明の一実施形態によれば、図１のプロセッサは、第１の固定データ実行経路と第２の設定可変データ実行経路を特徴とする。第１データ経路は、従来のＳＩＭＤ処理設計と同様の方法で、通路に分配される固定ＳＩＭＤ実行ユニットを有する。第２データ経路は、設定可変の深い実行ユニット１１０を有する。「深い実行」は、レジスタファイルに結果を返信する前に、１度発行された命令により提供されるデータで複数の連続的な機能を実行するプロセッサの能力を示す。深い実行の１つの例は、１回の命令からのデータで２つの機能（１つの乗算と１つの加算）を実行する従来のＭＡＣ機能（乗じる、及び蓄積する）に見られ、それゆえ順位２の深さを有する。深い実行は、結果出力の数と等しい入力オペランドの数により特徴づけられ、または同等に入力結合価（valency-in）が出力結合価（valency-out）に等しい。このように、例えば、１つの結果を生ずる従来の２オペランドの加算は、オペランドの数が結果の数と等しくないので、深い実行の例ではないが、反対に、畳み込み、高速フーリエ変換、トレリス／ビタビ符号化、相関器（correlators）、有限インパルス応答フィルタ、及びその他の信号処理アルゴリズムは、深い実行の例である。一般的にビットレベルで、そして、メモリマップの方法において、アプリケーションに特有のデジタル信号処理（ＤＳＰ）アルゴリズムは、深い実行を実行する。しかしながら、従来のレジスタマップされた多目的ＤＳＰのものは、深い実行を実行せず、その代わりにＭＡＣ機能において、最高でも順序２の濃さで命令を実行する。対照的に、図１のプロセッサは、直接２より大きい順序のワードレベルの設定可変命令の深い実行を可能とするレジスタマップの多目的プロセッサを提供する。図１のプロセッサにおいて、深い実行命令の性質、すなわち実行される数学的機能のグラフは、命令そのものにおいて、設定情報により、調節されあるいはカスタマイズされることを可能とする。好ましい実施形態において、フォーマット命令は、設定情報に割り当てられるビット位置を具備する。この能力を提供するために、深い実行ユニット１１０は、それぞれのアプリケーションに適合するために、アップロードされることを可能とする、オペレータモード、相互接続、及び定数を意味する設定可変実行資源を有する。深い実行は、並行実行に深さの大きさを加える。そして、それはＳＩＭＤとＬＩＷ処理の以前の概念により提供される幅の大きさに対して直角であり、したがってそれは多目的プロセッサの命令対仕事率を増加するための更なる大きさを表現する。

本発明の一実施形態によれば、図３は設定可変の深い実行ユニット３１０の設定要素を示す。図１に示すように、設定可変の深い実行ユニット１１０はデータ実行経路１０３の部分であり、したがって、図２のＭＤ及びＣＤの命令パケットからデータ側命令により命令される可能性がある。図３の命令３１４とオペランド３１５は、図１の命令復号ユニット１０１とデータレジスタファイル１０５から深い実行ユニット３１０に提供される。命令３１４のマルチビット設定コードは制御マップ３１６にアクセスするのに使用され、それはマルチビットコードを上記深い実行ユニットの設定可変オペレータの設定信号の比較的複雑なセットに拡大する。上記制御マップ３１６は、例えば、参照テーブルとして具体化される可能性がある。そこでは上記命令の異なる可能なマルチビットコードは、深い実行ユニットの異なる可能なオペレータ設定にマップされる。制御マップ３１６の参照テーブルの参照結果に基づき、クロスバー相互接続３１７は、マルチビット命令コードにより示されるオペレータ設定を実行するのに必要などんなものでも配置し、オペレータ３１８〜３２１のセットを設定する。例えば、上記オペレータは、乗算オペレータ３１８、算術論理ユニット（ＡＬＵ）オペレータ３１９、状態オペレータ３２０、あるいはクロス通路交換器３２１を具備する可能性がある。一実施形態において、深い実行ユニットは、１５のオペレータ、すなわち１つの乗算オペレータ３１８、８つのＡＬＵオペレータ３１９、４つの状態オペレータ３２０、及び２つのクロス通路交換器３２１を具備する。他の数のオペレータも可能である。深い実行ユニットに提供されるオペランド３１５は、例えば、２つの１６ビットオペランドである可能性があり、これらは、適切なオペレータ３１８〜３２１にオペランドを提供する可能性のある第２クロスバー相互接続３２２に提供される。第２クロスバー相互接続３２２もオペレータ３１８〜３２２から中間結果のフィードバック３２４を受信し、それは次の順番で第２クロスバー相互接続３２２により適切なオペレータ３１８〜３２１にも提供される可能性がある。第３クロスバー相互接続３２３は、上記オペレータ３１８〜３２１からの結果を多重化し、最終結果３２５を出力する。様々な制御信号は、オペレータを設定するのに使用され、例えば、図３の実施形態の制御マップ３１６は、１つの参照テーブルとして必ずしも具体化される必要があるわけではなく、一連の２以上の縦列の参照テーブルとして具体化される可能性がある。第１参照テーブルのエントリは所定のマルチビット命令コードから第２参照テーブルを示すことができれば、それにより複雑なオペレータ設定のためのそれぞれの参照テーブルで必要とされる記録の量を減少できる。例えば、第１参照テーブルが設定カテゴリーのライブラリに組織されることができれば、その結果複数のマルチビット命令コードは、特定の設定をグループのそれぞれのマルチビットコードに提供する以降の参照テーブルを示しているそれぞれのグループとともに第１参照テーブルに集められる。

図３の実施形態によれば、上記オペレータは様々なオペレータクラスに有利に予め設定される。実際には、これは配線接続の戦略計画レベルで達成される。このアプローチの特徴は、それがより少ない予め定義された設定が記憶される必要があることを意味し、その制御回路がより単純にできることを意味する。例えば、オペレータ３１８が乗算オペレータのクラスの中で予め設定され、オペレータ３１９は、ＡＬＵオペレータとして予め設定され、オペレータ３２０は、状態オペレータとして予め設定され、そしてオペレータ３２１はクロス通路交換器として予め設定され、そして他の予め設定されたオペレータクラスが可能である。しかしながら、たとえオペレータのクラスが予め設定されるとしても、命令に少なくとも、所定のアルゴリズムを実施する特定の設定の最終的配置のための、（i）それぞれのクラス内のオペレータの連結性、（ii）その他のクラスからのオペレータとの連結性、及び（iii）任意の関連する切換手段の連結性、を取り決めることを可能とするように実行時の柔軟性が存在する。

上述は何が発明を実施する最良の形態であり必要に応じた他の方法であると考えられるかについて述べる一方で、本発明が好ましい実施形態のこの記載で明らかにされる特定の装置設定または方法段階に限定されてはならないことを熟練した読者は認める。当業者は本発明がアプリケーションの幅広い範囲を有し、実施形態が発明の概念から離れることなく、広範囲にわたる異なる実施と修正の余地があることを認める。特に、ここに述べられる典型的なビット幅は制限することを目的とせず、半ワード、ワード、長さ等と呼ばれるビット幅の任意の選択も制限しない。

本発明の一実施形態による非対称二重実行経路コンピュータプロセッサのブロック図である。 本発明の一実施形態による図１のプロセッサのための命令の典型的なクラスを示す図である。 本発明の一実施形態による設定可変の深い実行装置の設定要素を示す概略図である。

符号の説明

１０１ 命令復号ユニット
１０２ 制御実行経路
１０３ データ実行経路
１０４ 制御レジスタファイル
１０５ データレジスタファイル
１０６ 分岐ユニット
１０７ 実行ユニット
１０８ ロードストアユニット
１０９ ＳＩＭＤ固定実行ユニット
１１０ 設定可変の深い実行ユニット

Claims (33)

1. （ａ）メモリからそれぞれが複数の命令を備える命令パケットの流れを復号する復号ユニットと、
   （ｂ）複数の機能ユニットを備え、プログラムフロー、分岐、及びアドレス生成に使用される制御命令に応答して、制御処理機能を実行可能である第１処理チャンネルと、
   （ｃ）複数の機能ユニットを備え、データ処理機能を実行可能である第２処理チャンネルと
   を備え、
   上記復号ユニットは命令パケットを順次受信し、
   それぞれの命令パケットが
   （ｉ）複数の制御命令を定義する第１クラスか、または、
   （ｉｉ）１以上のいずれかがデータ処理命令である複数の命令を定義する第２クラスかを検出し、
   上記復号ユニットが、命令パケットが第１又は第２クラスであることを検出するために、パケットにおける予め定められたビット位置の少なくとも１つの識別ビットを使用し、
   上記復号ユニットが上記命令パケットが複数の制御命令を備えることを検出するときに、上記制御命令が順次実行のために第１処理チャンネルに提供され、
   上記復号ユニットが命令パケットが第２クラスであることを検出するときに、上記複数の命令が同時に実行され、かつ、
   上記制御命令は上記データ処理命令より短いビット長を有する
   ことを特徴とするコンピュータプロセッサ。
2. 上記復号ユニットが、３つの制御命令を備える命令パケットを検出可能であり、
   最も重要でない終わりと最も重要な終わりとの間の命令パケットにおける命令の位置で特定される順序で実行するために、３つの制御命令のそれぞれを供給可能であることを特徴とする上記請求項１に記載のコンピュータプロセッサ。
3. 上記復号ユニットが、等しい長さの複数の制御命令を具備する命令パケットを検出可能であることを特徴とする上記請求項１又は２に記載のコンピュータプロセッサ。
4. 上記復号ユニットが、１８ビットと２４ビットとの間のビット長の制御命令を命令パケットの範囲内で検出可能であることを特徴とする上記請求項３に記載のコンピュータプロセッサ。
5. 上記復号ユニットが、それぞれ２１ビットのビット長を有する複数の制御命令を命令パケットの範囲内で検出可能であることを特徴とする上記請求項４に記載のコンピュータプロセッサ。
6. 上記復号ユニットが、６４ビットのビット長の命令パケットを受信し、復号可能であることを特徴とする上記請求項１乃至５のいずれか１項に記載のコンピュータプロセッサ。
7. 上記復号ユニットが、
   上記命令パケットの中に少なくとも１つのデータ処理命令が存在することを検出するときに、それに応答して、関連するデータを上記第２処理チャンネルへ提供させることを可能とすることを特徴とする上記請求項１乃至６のいずれか１項に記載のコンピュータプロセッサ。
8. 上記復号ユニットが、上記第２クラスの命令パケットが少なくとも１以上のデータ処理命令と、メモリアクセス命令、制御命令、及びデータ処理命令の１以上から選択された更なる命令とを備えることを検出可能であることを特徴とする上記請求項１乃至７のいずれか１項に記載のコンピュータプロセッサ。
9. 上記少なくとも１つのデータ処理命令と上記更なる命令が同時に実行されることを特徴とする上記請求項８に記載のコンピュータプロセッサ。
10. 上記第２処理チャンネルが、データ処理機能の実行のために専用とされ、データ処理命令がアセンブラ言語で提供されることを特徴とする上記請求項１乃至９のいずれか１項に記載のコンピュータプロセッサ。
11. 上記制御処理機能が第１の予め定められたビット幅までのオペランドに対して実行され、
    上記データ処理機能が第２の予め定められたビット幅までのデータに対して実行され、
    上記第２の予め定められたビット幅が上記第１の予め定められたビット幅より大きいことを特徴とする上記請求項１乃至１０のいずれか１項に記載のコンピュータプロセッサ。
12. 上記第１処理チャンネルが、制御レジスタファイル、制御実行ユニット、分岐実行ユニット、及びロード／ストアユニットの１以上から選択されるユニットを備えることを特徴とする上記請求項１乃至１１のいずれか１項に記載のコンピュータプロセッサ。
13. 上記第２処理チャンネルが構成可能なデータ実行ユニットを具備するデータ実行パスを備えることを特徴とする上記請求項１乃至１２のいずれか１項に記載のコンピュータプロセッサ。
14. 上記第２処理チャンネルが固定的なデータ実行ユニットを具備するデータ実行パスを備えることを特徴とする上記請求項１乃至１３のいずれか１項に記載のコンピュータプロセッサ。
15. 上記構成可能なデータ実行ユニットが、使用中単一命令複数データ原則に従い機能することを特徴とする上記請求項１３に記載のコンピュータプロセッサ。
16. 上記固定的なデータ実行ユニットが、使用中単一命令複数データ原則に従い機能することを特徴とする上記請求項１４に記載のコンピュータプロセッサ。
17. 上記第２処理チャネルが１以上のデータレジスタファイルとロード／ストアユニットを備えることを特徴とする上記請求項１乃至１６のいずれか１項に記載のコンピュータプロセッサ。
18. 単一のロード／ストアユニットが上記第１処理チャンネルおよびそれぞれのポートによる上記第２処理チャンネルの両方によりアクセスされることを特徴とする上記請求項１乃至１７のいずれか１項に記載のコンピュータプロセッサ。
19. 上記復号ユニットが、少なくとも１つのデータ処理命令を備える命令パケットを検出可能であり、上記少なくとも１つのデータ処理命令のビット長が３０ビットと３８ビットの間であることを特徴とする上記請求項１乃至１８のいずれか１項に記載のコンピュータプロセッサ。
20. 上記復号ユニットが、少なくとも１つのデータ処理命令を備える命令パケットを検出可能であり、上記少なくとも１つのデータ処理命令のビット長が３４ビットであることを特徴とする上記請求項１９に記載のコンピュータプロセッサ。
21. 上記復号ユニットが、データ処理機能とメモリアクセス命令とを備える命令パケットを検出可能であることを特徴とする上記請求項１乃至２０のいずれか１項に記載のコンピュータプロセッサ。
22. 上記メモリアクセス命令のビット長が２８ビットであることを特徴とする上記請求項２１に記載のコンピュータプロセッサ。
23. 上記復号ユニットが、データ処理命令と制御命令とを備える命令パケットを検出可能であることを特徴とする上記請求項１乃至２２のいずれか１項に記載のコンピュータプロセッサ。
24. 上記復号ユニットが、制御命令を検出可能であり、上記制御命令はＣコードまたはその変形で書かれることを特徴とする上記請求項１乃至２３のいずれか１項に記載のコンピュータプロセッサ。
25. 上記復号ユニットが、アセンブラ言語のデータ処理命令を検出するように操作可能であることを特徴とする上記請求項１乃至２４のいずれか１項に記載のコンピュータプロセッサ。
26. それぞれが複数の機能ユニットを有する第１および第２処理チャンネルを備え、
    上記第１処理チャンネルが、プログラムフロー、分岐、及びアドレス生成に使用される制御命令に応答して、制御処理機能の実行を可能とし、
    上記第２処理チャンネルがデータ処理機能の実行を可能とし、
    （ａ）メモリから１連の命令パケットを受信し、上記命令パケットのそれぞれが機能を定義する複数の命令を備え、
    （ｂ）上記命令パケットが（ｉ）複数の制御命令を定義する第１クラスか、または、（ｉｉ）少なくとも１つのデータ処理命令を定義する第２クラスかどうかを決定することにより順番にそれぞれの命令パケットを復号し、
    上記復号ユニットが、命令パケットが第１又は第２クラスであることを検出するために、パケットにおける予め定められたビット位置の少なくとも１つの識別ビットを使用し、
    上記復号ユニットが上記命令パケットが複数の制御命令を備えることを検出するときに、上記複数の制御命令を上記第１処理チャンネルに連続して実行するために提供し、
    上記復号ユニットが命令パケットが第２クラスであることを検出するときに、上記複数の命令が同時に実行され、かつ、
    上記制御命令は上記データ処理命令より短いビット長を有することを特徴とするコンピュータの動作方法。
27. コンピュータに上記請求項２６に記載の方法を実行させるためのコンピュータプログラム。
28. コンピュータに上記請求項２６に記載の方法を実行させるためのプログラムを記録したコンピュータ読み取り可能な記録媒体。
29. メモリからそれぞれが複数の命令を備える命令パケットの流れを復号する復号ユニットと、
    複数の機能ユニットを備え、かつ、制御処理機能を実行可能である処理チャンネルと
    を備え、
    上記復号ユニットは、６４ビットのビット長の命令パケットを受信し、かつ、復号可能であり、かつ、上記命令パケットが２１ビットのビット長をそれぞれ有する３つの制御命令を定義するかどうかを検出可能であり、かつ、
    上記復号ユニットが上記命令パケットが３つのその制御命令を備えることを検出するときに、上記制御命令は、最も重要でない終わりと最も重要な終わりとの間の命令パケットにおける命令の位置で特定される順序での実行のために上記処理チャンネルに提供され、上記検出は、上記命令パケットにおいて識別ビットを使用することを特徴とするコンピュータプロセッサ。
30. 上記処理チャンネルは、制御レジスタファイル、制御実行ユニット、分岐実行ユニット、及びロード／ストアユニットの１以上から選択されるユニットを備えることを特徴
    とする上記請求項２９に記載のコンピュータプロセッサ。
31. 処理チャンネルを備え、かつ、
    複数の機能ユニットを備えた制御処理機能を実行可能とし、
    （ａ）メモリから１連の命令パケットを受信し、上記命令パケットのそれぞれは機能を定義する複数の命令を備え、上記命令パケットは６４ビットのビット長を有するパケットのクラスを具備し、
    （ｂ）上記命令パケットが２１ビットのビット長をそれぞれ有する３つの制御命令を定義するかどうかを決定することにより、順番にそれぞれの命令パケットを復号し、上記命令パケットにおいて識別ビットを使用し、上記復号ユニットが上記命令パケットが３つのその制御命令を備えることを検出するときに、上記複数の制御命令を上記第１処理チャンネルに最も重要でない終わりと最も重要な終わりとの間の命令パケットにおける命令の位置で特定される順序での実行のために提供することを特徴とするコンピュータの動作方法。
32. コンピュータに上記請求項３１に記載の方法を実行させるためのコンピュータプログラム。
33. 上記請求項３１に記載の方法に従いコンピュータに動作させる１連の命令を備えること
    を特徴とするコンピュータプログラム。

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