JP5189032B2 - Semiconductor device and multilayer wiring board - Google Patents
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Description
本出願は、半導体装置に作用する擾乱ノイズをシールドする作用を有する半導体装置およびこれを構成する多層配線基板に関する。 The present application relates to a semiconductor device having an effect of shielding disturbance noise acting on a semiconductor device and a multilayer wiring board constituting the semiconductor device.
半導体装置の信号線間における輻射によるノイズや、外部からの電磁ノイズによる誤動作を抑えることを目的として、信号線を擾乱ノイズからシールドする手段がなされてきた。たとえば、複数層に積層された配線基板の内層に接地層を設けて、接地層を外部からのノイズを遮断するシールド層として利用する方法、信号線に沿ってシールドパターンを配置し、高速信号を伝送する信号線間において輻射によって生じるノイズを抑えるといった方法である。また、配線基板上に搭載された半導体素子を覆うように金属キャップを被せ、半導体素子に外部から作用する電磁ノイズを防止することもなされている。 Means for shielding signal lines from disturbance noise have been made for the purpose of suppressing malfunction caused by radiation between signal lines of a semiconductor device and electromagnetic noise from the outside. For example, a ground layer is provided on the inner layer of a wiring board stacked in multiple layers, and the ground layer is used as a shield layer that blocks noise from the outside. This is a method of suppressing noise caused by radiation between signal lines to be transmitted. In addition, a metal cap is covered so as to cover the semiconductor element mounted on the wiring board, thereby preventing electromagnetic noise acting on the semiconductor element from the outside.
ところで、近年の電子機器は、高速化及び高密度化が進むとともに、マルチチップパッケージのように一つの半導体装置内に、異なる機能を備える複数の半導体素子を搭載した製品や、SoC（システム・オン・チップ）のように、複数の異なる機能を一つのチップによって実現した半導体素子を搭載した製品が用いられるようになってきた。
これらの製品においては、異なる機能を備えるチップ間における電磁的なノイズや、一つのチップ内における異なる機能部分間における電磁的なノイズが、半導体装置の動作の安定性、信頼性に影響を及ぼすことが考えられる。
By the way, as electronic devices in recent years have been increased in speed and density, products such as a multi-chip package in which a plurality of semiconductor elements having different functions are mounted in a single semiconductor device, SoC (System On As in the case of chips, products equipped with semiconductor elements in which a plurality of different functions are realized by one chip have been used.
In these products, electromagnetic noise between chips with different functions and electromagnetic noise between different functional parts in one chip can affect the stability and reliability of semiconductor device operation. Can be considered.
本発明は、このような複数の機能を備える半導体装置において、半導体素子間、あるいは異なる機能部分間における電磁的なノイズを抑制し、動作特性の安定性、信頼性を高めることができる半導体装置、およびこれを構成する多層配線基板を提供することを目的とする。 In a semiconductor device having a plurality of functions as described above, the present invention suppresses electromagnetic noise between semiconductor elements or between different functional parts, and improves the stability and reliability of operation characteristics , Another object of the present invention is to provide a multilayer wiring board constituting the same.
上記目的を達成するために、本発明は次の構成を備える。
すなわち、本発明に係る半導体装置は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板と、前記多層配線基板に搭載された半導体素子とを備え、前記絶縁層に第２ビアが形成されている半導体装置であって、前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられており、前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられている。
In order to achieve the above object, the present invention comprises the following arrangement.
That is, a semiconductor device according to the present invention includes a multilayer wiring board in which wiring layers and insulating layers are alternately stacked, and the wiring layers are electrically connected through the first vias formed in the insulating layers; A semiconductor device comprising a semiconductor element mounted on a multilayer wiring board, wherein a second via is formed in the insulating layer, wherein the second via is stacked, and the multilayer wiring board is formed in a thickness direction. In the semiconductor element, a plurality of functional parts are formed by being divided in a plane, and in the multilayer wiring board, a planar region including a specific functional part of the semiconductor element is formed. A plurality of stack vias are provided in a plane arrangement that divides from the other functional parts and surrounds the plane area along the periphery of the plane area, and along the periphery of the plane area. The provided stack The top of each of said second via vias, same layer, connection patterns are formed on, provided the plane region so as to go around continuously by the connection pattern.
更に前記多層配線基板の外周縁部に沿って該外周縁部を一周する配置に、前記スタックビアが複数設けられていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることが好ましい。
また、前記多層配線基板の一方の面に単数または複数の前記半導体素子が搭載され、前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることが好ましい。
また、前記平面領域の周縁部に沿って設けられた前記スタックビアは、二重以上の配置に設けられていることが好ましい。
Furthermore, it is preferable that a plurality of the stack vias are provided in an arrangement that goes around the outer peripheral edge along the outer peripheral edge of the multilayer wiring board.
One or more of the semiconductor elements are mounted on one surface of the multilayer wiring board, and a cap made of metal is sealed on the one surface of the multilayer wiring board so as to cover the semiconductor elements. Is preferred.
One or more of the semiconductor elements are mounted on one surface of the multilayer wiring board, and a cap made of metal is sealed on one surface of the multilayer wiring board so as to cover the semiconductor elements, It is preferable that the flange portion is connected to the stack via provided along the outer peripheral edge portion of the multilayer wiring board.
Moreover, it is preferable that the said stack via provided along the peripheral part of the said plane area | region is provided in the arrangement | positioning more than double .
本発明に係る多層配線基板は、配線層と絶縁層とが交互に積層され、前記絶縁層に形成された第１ビアを介して配線層が電気的に接続された多層配線基板であって、前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、前記多層配線基板の他方の面には、外部接続端子が設けられ、前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが複数設けられており、前記スタックビアは、複数の第２ビアが積層して構成され、前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成され、前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられている。 A multilayer wiring board according to the present invention is a multilayer wiring board in which wiring layers and insulating layers are alternately laminated, and the wiring layers are electrically connected through first vias formed in the insulating layer, One surface of the multilayer wiring board has a semiconductor element mounting surface on which a semiconductor element formed by dividing a plurality of functional parts in a plane is mounted, and the other surface of the multilayer wiring board has an external surface A connection terminal is provided, and is a planar arrangement that divides a planar region including a specific functional part of the mounted semiconductor element from other functional parts on the semiconductor element mounting surface, and is along a peripheral edge of the planar region A plurality of stack vias penetrating the multilayer wiring board in the thickness direction are provided in an arrangement surrounding the planar region, and the stack via is formed by laminating a plurality of second vias, and the first via And the same layer as the wiring layer Layered the second via is formed, the stacked vias provided along the periphery of the planar region, the top portion of each of said second via of the same layer is formed on the connecting patterns, said planar area It is provided so as to continuously make a round by the connection pattern .
本発明に係る多層配線基板を備えた半導体装置によれば、半導体素子の特定の機能部分あるいは半導体素子自体に作用する電磁ノイズを抑制することができ、半導体素子の動作の安定性を向上させることができる。 According to the semiconductor device including the multilayer wiring board according to the present invention, it is possible to suppress electromagnetic noise acting on a specific functional portion of the semiconductor element or the semiconductor element itself, and improve the operation stability of the semiconductor element. Can do.
（第１の実施の形態）
図１（ａ）は、本発明に係る半導体装置の第１の実施の形態についての断面図、図１（ｂ）は平面図を示す。
図１（ａ）に示すように、本実施形態の半導体装置１０は、配線層を複数に積層して形成した配線基板２０と、配線基板２０の一方の面に搭載された半導体素子３０と、半導体素子３０を覆って配線基板２０の一方の面に封着したキャップ４０とを備える。
(First embodiment)
FIG. 1A is a sectional view of a semiconductor device according to a first embodiment of the present invention, and FIG. 1B is a plan view.
As shown in FIG. 1A, a semiconductor device 10 of this embodiment includes a wiring board 20 formed by laminating a plurality of wiring layers, a semiconductor element 30 mounted on one surface of the wiring board 20, And a cap 40 that covers the semiconductor element 30 and is sealed to one surface of the wiring board 20.
配線基板２０の一方の面（半導体素子搭載面）には半導体素子３０を搭載するパッドが形成され、半導体素子３０はフリップチップ接続により、パッドにバンプを接合して搭載されている。半導体素子３０は、ワイヤボンディングにより配線基板２０に搭載することもできる。
配線基板２０の他方の面（実装面）にはマザーボード等の実装基板に実装するための外部接続端子２２が設けられている。
A pad for mounting the semiconductor element 30 is formed on one surface (semiconductor element mounting surface) of the wiring board 20, and the semiconductor element 30 is mounted by bonding bumps to the pad by flip chip connection. The semiconductor element 30 can also be mounted on the wiring board 20 by wire bonding.
On the other surface (mounting surface) of the wiring substrate 20, external connection terminals 22 for mounting on a mounting substrate such as a mother board are provided.
キャップ４０は外形形状を配線基板２０の外形形状に一致させ、キャップ４０の周縁部を配線基板２０の周縁部に接着して半導体素子３０を封止している。
金属からなるキャップ４０により半導体素子３０を封止することによって、半導体素子３０が損傷しないように保護され、外部から半導体素子３０に作用する電磁ノイズを遮蔽し、半導体素子３０の誤動作を防止することができる。
The cap 40 has an outer shape matched to the outer shape of the wiring substrate 20, and the peripheral portion of the cap 40 is bonded to the peripheral portion of the wiring substrate 20 to seal the semiconductor element 30.
By sealing the semiconductor element 30 with the cap 40 made of metal, the semiconductor element 30 is protected from being damaged, electromagnetic noise acting on the semiconductor element 30 from the outside is shielded, and malfunction of the semiconductor element 30 is prevented. Can do.
本実施形態において配線基板２０に搭載している半導体素子３０は、SoC（システム・オン・チップ）のような、複数の機能部分（アンプ部分等）を一つのチップ内に備えたものであり、各機能部分が平面的に区分されて形成されたチップである。
このような半導体素子３０においては、１チップ内においても、特定の機能部分については他の機能部分からの電磁的な干渉作用（電磁ノイズ）を受けて動作が不安定になる場合がある。本実施形態の配線基板２０においては、特定の機能部分に対する他の機能部分による電磁ノイズによる作用を抑えるため、特定の機能部分の平面領域を囲むように配線基板２０を厚さ方向に貫通するスタックビア２４を配置する構成としている。
In this embodiment, the semiconductor element 30 mounted on the wiring board 20 is provided with a plurality of functional parts (amplifier part etc.) in one chip, such as SoC (system on chip). This is a chip formed by dividing each functional part in a plane.
In such a semiconductor element 30, even within one chip, a specific functional part may receive an electromagnetic interference action (electromagnetic noise) from other functional parts and may become unstable. In the wiring board 20 of the present embodiment, a stack that penetrates the wiring board 20 in the thickness direction so as to surround a planar region of the specific functional part in order to suppress the effect of electromagnetic noise by other functional parts on the specific functional part. The via 24 is arranged.
図１（ｂ）では、電磁ノイズによる作用を抑える機能部分（図のＡ部分）をスタックビア２４によって囲む配置とした状態を示す。
スタックビア２４は、図１（ａ）に示すように、下層のビアの直上に上層のビアを配置し、配線基板２０の厚さ方向に柱状に導体部が貫通するように設けられている。スタックビア２４は、隣り合ったスタックビア２４との間に若干、隙間をあけて配置する。
FIG. 1B shows a state in which a functional portion (A portion in the figure) that suppresses the action due to electromagnetic noise is surrounded by the stack via 24.
As shown in FIG. 1A, the stack via 24 is provided so that the upper via is disposed immediately above the lower via and the conductor portion penetrates in a column shape in the thickness direction of the wiring board 20. The stack via 24 is arranged with a slight gap between adjacent stack vias 24.
このように半導体素子３０の特定の機能部分を含む平面領域部分をスタックビア２４によって囲む配置にすると、スタックビア２４によって囲まれた平面領域部分は、近似的に導体からなる壁面によって囲まれた形態となり、スタックビア２４によって囲まれた領域内に外部から電磁ノイズが侵入することを抑制することができる。
スタックビア２４によって囲まれた平面領域内には特定の機能部分に接続される信号線が配置されるから、これらの信号線に作用する外部からの電磁ノイズがシールドされ、特定の機能部分の動作を安定化させることができる。
When the planar region portion including the specific functional portion of the semiconductor element 30 is arranged so as to be surrounded by the stack via 24 as described above, the planar region portion surrounded by the stack via 24 is approximately surrounded by a wall surface made of a conductor. Thus, electromagnetic noise can be prevented from entering the area surrounded by the stack via 24 from the outside.
Since signal lines connected to specific function parts are arranged in a plane region surrounded by the stack via 24, electromagnetic noise from the outside acting on these signal lines is shielded, and the operation of the specific function parts is performed. Can be stabilized.
半導体装置１０には半導体素子３０内における各機能部分相互の電磁的な作用の他に、半導体装置１０の外部からさまざまな電磁ノイズが作用する。配線基板２０を厚さ方向に貫通するようにスタックビア２４を設け、スタックビア２４を林立させるように配置して、特定の機能部分をスタックビア２４によって囲む配置とすることで、このような外部から侵入する電磁ノイズについても抑制することができ、半導体素子３０の機能を安定化させることができる。 Various electromagnetic noises act on the semiconductor device 10 from the outside of the semiconductor device 10 in addition to the electromagnetic operation between the functional parts in the semiconductor element 30. The stack via 24 is provided so as to penetrate the wiring board 20 in the thickness direction, and the stack via 24 is arranged so as to stand, and the specific functional portion is surrounded by the stack via 24, so that the external Electromagnetic noise that intrudes from can also be suppressed, and the function of the semiconductor element 30 can be stabilized.
図２は、特定機能部分をスタックビア２４により平面的に包囲する配置とする場合に、スタックビア２４を千鳥配置状として二重に配置し、外部から特定の機能部分に侵入する電磁ノイズのシールド性を向上させるようにした例である。スタックビア２４をさらに多重配置として、特定の機能部分に侵入する電磁ノイズのシールド性をさらに高めることも可能である。スタックビア２４のパッド径は１００〜３００μｍ程度であり、スタックビア２４の配置間隔（隣接する外縁間の間隔）は、５０〜１５０μｍ程度の範囲で適宜選択すればよい。 FIG. 2 shows a shield for electromagnetic noise that penetrates a specific functional part from the outside by arranging the stacked vias 24 in a staggered arrangement when the specific functional part is surrounded by the stack via 24 in a plane. This is an example of improving the performance. It is also possible to further improve the shielding performance of electromagnetic noise that intrudes into a specific functional portion by further stacking the stack vias 24. The pad diameter of the stack via 24 is about 100 to 300 μm, and the arrangement interval (interval between adjacent outer edges) of the stack via 24 may be appropriately selected within a range of about 50 to 150 μm.
（スタックビアの形成方法）
スタックビア２４は、ビルドアップ法等により配線層、電源層、接地層を積層して形成する一般的な配線基板の製造方法において、配線パターン等を形成する際に、同時に形成することができる。
図３に、スタックビア２４を形成する工程例を示す。図３（ａ）は、金属板等の支持体２５の表面に外部接続端子を接合するパッド２２ａとスタックビア２４の下地２２ｂを形成し、絶縁性フィルムをラミネートして第１層目の絶縁層２１１を形成し、レーザ加工によりスタックビア２４の第１段目のビア穴と層間で配線パターンを電気的に接続するためのビア穴を形成し、さらにめっきシード層２３１を形成した状態を示す。
(Stack via formation method)
The stack via 24 can be formed simultaneously with the formation of a wiring pattern or the like in a general method for manufacturing a wiring substrate in which a wiring layer, a power supply layer, and a grounding layer are formed by a build-up method or the like.
FIG. 3 shows an example of a process for forming the stacked via 24. FIG. 3A shows a first insulating layer formed by laminating an insulating film by forming a pad 22a for joining an external connection terminal and a base 22b of a stack via 24 on the surface of a support 25 such as a metal plate. 211 shows a state in which the via hole for electrically connecting the wiring pattern between the first via hole and the interlayer of the stacked via 24 is formed by laser processing, and the plating seed layer 231 is further formed.
図３（ｂ）は、めっきシード層２３１の表面の全面をレジスト２６により被覆し、露光及び現像操作によりレジストパターンを形成した後、めっきシード層２３１をめっき給電層とする電解銅めっきを施した状態を示す。レジストパターンはスタックビアを形成する部位と配線パターンとビアを形成する部位が、底面にめっきシード層２３１が露出するようにパターン形成する。
図３（ｃ）は、レジスト２６を除去し、レジスト２６を除去して露出するめっきシード層２３１の部位を選択的にエッチングし、スタックビア２４の第１段目のビア２４１と、配線パターン２７、ビア２７１を形成した状態を示す。
In FIG. 3B, the entire surface of the plating seed layer 231 is covered with a resist 26, a resist pattern is formed by exposure and development operations, and then electrolytic copper plating is performed using the plating seed layer 231 as a plating power feeding layer. Indicates the state. The resist pattern is formed so that the part where the stack via is formed and the part where the wiring pattern and via are formed are exposed so that the plating seed layer 231 is exposed on the bottom surface.
3C, the resist 26 is removed, the portion of the plating seed layer 231 that is exposed by removing the resist 26 is selectively etched, and the first-stage via 241 of the stack via 24 and the wiring pattern 27 are removed. The state in which the via 271 is formed is shown.
図３（ｄ）は、ワークの表面に第２層目の絶縁層２１２となる絶縁フィルムをラミネートし、レーザ加工によりスタックビア２４の２段目のビアを形成するためのビア穴２１２ａと、層間で配線パターンを接続するビア穴２１２ｂを形成し、ワークの表面の全面をめっきシード層２３２によって被覆した状態を示す。めっきシード層２３２は無電解銅めっき、スパッタリング等によって形成する。
スタックビア２４の２段目のビア形成のためのビア穴２１２ａは、第１段目のビア２４１の直上に形成する。図３は一つのスタックビア２４の部分を示しているが、所定の平面配置に設けるすべてのスタックビア２４について、下段のビアの上に上段のビア穴を位置合わせして形成する。
FIG. 3D shows a via hole 212a for laminating an insulating film to be the second insulating layer 212 on the surface of the workpiece, and forming a second via of the stacked via 24 by laser processing, and an interlayer. 5 shows a state in which via holes 212b for connecting wiring patterns are formed and the entire surface of the workpiece is covered with a plating seed layer 232. The plating seed layer 232 is formed by electroless copper plating, sputtering, or the like.
The via hole 212 a for forming the second-stage via of the stacked via 24 is formed immediately above the first-stage via 241. Although FIG. 3 shows a portion of one stack via 24, the upper via hole is formed on the lower via by aligning all the stacked vias 24 provided in a predetermined planar arrangement.
図３（ｅ）は、めっきシード層２３２が被着しているワークの表面をレジスト２８により被覆し、レジスト２８を露光及び現像した状態を示す。スタックビア２４を形成する部位においては、２段目のビアを形成する部位が露出するようにレジスト２８をパターニングする。
図３（ｆ）は、めっきシード層２３２をめっき給電層として電解銅めっきを施した後、レジスト２８を除去し、めっきシード層２３２の不要部分を除去した状態を示す。スタックビア２４の２段目のビア２４２が１段目のビア２４１の上に形成され、第２層目の絶縁層２１２の上に配線パターン２９が形成される。
FIG. 3E shows a state in which the surface of the work on which the plating seed layer 232 is deposited is covered with a resist 28, and the resist 28 is exposed and developed. In the part where the stacked via 24 is formed, the resist 28 is patterned so that the part where the second-stage via is formed is exposed.
FIG. 3F shows a state in which after the electrolytic copper plating is performed using the plating seed layer 232 as a plating power feeding layer, the resist 28 is removed and unnecessary portions of the plating seed layer 232 are removed. A second-stage via 242 of the stacked via 24 is formed on the first-stage via 241, and a wiring pattern 29 is formed on the second-layer insulating layer 212.
図３（ｇ）は、第３層目の絶縁層２１３を形成し、上述した工程と同様の工程により、スタックビア２４の第３段目のビア２４３を形成した状態を示す。図示例の配線基板２０は絶縁層を３層構造とした例であり、絶縁層２１１、２１２、２１３を厚さ方向に貫通するようにスタックビア２４が形成されている。絶縁層２１３の表面には、半導体素子３０と接続されるパッド３０ａが形成される。
支持体２５は各層を積層形成した後、最終的に除去され、単体としての配線基板２０が得られる。
FIG. 3G shows a state in which the third-layer insulating layer 213 is formed and the third-stage via 243 of the stacked via 24 is formed by the same process as described above. The illustrated wiring board 20 is an example in which an insulating layer has a three-layer structure, and a stack via 24 is formed so as to penetrate the insulating layers 211, 212, and 213 in the thickness direction. A pad 30 a connected to the semiconductor element 30 is formed on the surface of the insulating layer 213.
The support body 25 is formed by laminating each layer and then finally removed to obtain the wiring board 20 as a single body.
上述したスタックビアの形成工程は、セミアディティブ法により配線基板２０を形成する際にスタックビア２４をあわせて形成する例である。スタックビア２４となる各層のビア２４１、２４２、２４３は、各層に配線パターンを形成する際に、レジストパターンを任意にパターニングすることによって形成することができる。したがって、半導体素子３０の製品に応じて、所定の位置にスタックビア２４を配置することは容易である。また、配線パターンを形成する工程において同時にスタックビア２４を形成できることから、従来の配線基板の製造工程を大きく変えずにスタックビア２４を形成することができる。 The stack via formation process described above is an example in which the stack via 24 is formed when the wiring substrate 20 is formed by the semi-additive method. The vias 241, 242, and 243 of each layer to be the stack via 24 can be formed by arbitrarily patterning a resist pattern when forming a wiring pattern in each layer. Therefore, it is easy to arrange the stack via 24 at a predetermined position according to the product of the semiconductor element 30. Further, since the stack via 24 can be formed simultaneously in the process of forming the wiring pattern, the stack via 24 can be formed without greatly changing the conventional manufacturing process of the wiring board.
図３に示す配線基板２０は、絶縁層を３層に形成した例である。４層以上に絶縁層を形成する場合もまったく同様にスタックビア２４を形成することができる。
また、上記例はセミアディティブ法によって配線パターンを形成する例であるが、セミアディティブ法以外の方法によって配線基板を形成する場合も、配線基板の製造方法をそのまま利用してスタックビア２４を形成することができる。
The wiring board 20 shown in FIG. 3 is an example in which three insulating layers are formed. In the case where four or more insulating layers are formed, the stack via 24 can be formed in exactly the same manner.
Further, the above example is an example in which the wiring pattern is formed by the semi-additive method. However, when the wiring substrate is formed by a method other than the semi-additive method, the stack via 24 is formed by using the manufacturing method of the wiring substrate as it is. be able to.
また、配線基板２０の中間層に連続するシート状の配置に接地層や電源層を設ける場合にも所定配置にスタックビア２４を形成することができる。接地層や電源層も、配線パターンを形成する工程と同様に、所定のパターンにレジストパターンを形成し、電解めっき等を施すことによって形成される。
上述した配線基板２０はコアレス基板にスタックビア２４を形成する例であるが、コア基板を有する配線基板の場合は、スタックビアの平面配置に合わせてコア基板を貫通するようにスルーホールを設けることによって、配線基板を厚さ方向に貫通するように導体部を設けることができる。
Further, even when the ground layer and the power supply layer are provided in a sheet-like arrangement continuous with the intermediate layer of the wiring board 20, the stack via 24 can be formed in a predetermined arrangement. Similarly to the step of forming the wiring pattern, the ground layer and the power supply layer are also formed by forming a resist pattern in a predetermined pattern and performing electrolytic plating or the like.
The wiring board 20 described above is an example in which the stack via 24 is formed in the coreless board. However, in the case of the wiring board having the core board, a through hole is provided so as to penetrate the core board in accordance with the planar arrangement of the stack via. Thus, the conductor portion can be provided so as to penetrate the wiring board in the thickness direction.
図４は、スタックビア２４の変形例を示す。上述したスタックビア２４は、隣り合ったスタックビア２４同士が干渉しないように（重複しないように）並置している。図４（ａ）は、同一層内のビア２４ａについて、ビア２４ａの頂部を互いに連結する連結パターン２４ｂを設けてビア２４ａを形成した例である。図４（ａ）はスタックビア２４の並び方向の断面を見た状態、図４（ｂ）は連結パターン２４ｂを設けた状態を平面方向から見た状態を示す。
連結パターン２４ｂによりスタックビア２４を連結すると、図４（ｂ）に示すように、スタックビア２４によって囲まれた領域の周縁部に沿って導体が連続して一周する配置となる。これによって、スタックビア２４を互いに離間させて配置した場合と比較して、スタックビア２４によって囲まれた領域内に電磁ノイズが侵入することを抑制することができる。
FIG. 4 shows a modification of the stacked via 24. Stacked vias 24 described above, (so as not to overlap) stacked vias 24 each other adjacent the like do not want to interfere are juxtaposed. FIG. 4A shows an example in which vias 24a are formed by providing connection patterns 24b for connecting the tops of vias 24a to each other in vias 24a in the same layer. FIG. 4A shows a state in which the cross-section of the stacked vias 24 is viewed in the arrangement direction, and FIG.
When the stack vias 24 are connected by the connection pattern 24b, as shown in FIG. 4B, the conductor is continuously arranged along the peripheral edge of the region surrounded by the stack vias 24. As a result, it is possible to suppress the electromagnetic noise from entering the region surrounded by the stack via 24 as compared with the case where the stack via 24 is arranged apart from each other.
スタックビアを構成するビア２４ａの頂部を互いに連結する配置とするには、ビア２４ａを形成するレジストパターンを形成する際に、連結パターン２４ｂが形成されるようにパターニングするだけでよい。したがって、図３に示す工程を変えることなく、連結パターン２４ｂを備えるスタックビア２４を形成することができる。 In order to arrange the top portions of the vias 24a constituting the stacked vias to be connected to each other, it is only necessary to pattern the connection patterns 24b when the resist pattern for forming the vias 24a is formed. Therefore, the stacked via 24 including the connection pattern 24b can be formed without changing the process shown in FIG.
スタックビア２４の他の構成として、スタックビア２４同士を離間させず、スタックビア２４が相互に完全に連結する形状にすることも可能である。図３に示す製造工程において、絶縁層２１１、２１２、２１３に、それぞれスタックビア２４用のビア穴を形成する際に、電磁ノイズを遮蔽する領域の周縁でビア穴が連通する溝状に（平面領域を一周する配置）絶縁層２１１、２１２、２１３を加工し、電解めっきにより溝内にめっき金属（銅）を充填させるようにする。各絶縁層ごと一周する溝状にビア（導体部）を形成して順次、積み上げるようにすることにより、電磁ノイズを遮蔽する平面領域が導体壁によって囲まれた形状となり、外部から特定機能の平面領域内に侵入する電磁ノイズをさらに効果的に遮蔽することができる。 As another configuration of the stacked via 24, the stacked vias 24 may be completely connected to each other without being separated from each other. In the manufacturing process shown in FIG. 3, when forming the via holes for the stack vias 24 in the insulating layers 211, 212, and 213, respectively, the via holes communicate with each other at the peripheral edge of the region that shields electromagnetic noise (planar surface). Arrangement that goes around the region) The insulating layers 211, 212, and 213 are processed, and the plating metal (copper) is filled in the groove by electrolytic plating. By forming vias (conductor parts) in the shape of a groove that goes around each insulating layer and stacking them sequentially, the planar area that shields electromagnetic noise is surrounded by a conductor wall, and a plane with a specific function from the outside. Electromagnetic noise that enters the region can be shielded more effectively.
（第２の実施の形態）
図５は、電磁ノイズを遮蔽するスタックビア２４を備える半導体装置の他の例を示す。本実施形態の半導体装置１１は、配線基板２０の周縁部に沿ってスタックビア２４０を配置し、キャップ４０のフランジ部４０ａにスタックビア２４０を接続させる配置とする例である。
図５（ｂ）に示すように、キャップ４０は配線基板２０と同一の外形形状に形成され、キャップ４０の周縁部はフランジ部４０ａ（図のＢ部分）として、配線基板２０の外周縁部を一周するように設けられている。スタックビア２４０はこのキャップ４０のフランジ部４０ａの平面領域内に位置し、導電性接着剤によりキャップ４０を配線基板２０に接着することによって、スタックビア２４０とキャップ４０とが電気的に接続される。
(Second Embodiment)
FIG. 5 shows another example of a semiconductor device including a stack via 24 that shields electromagnetic noise. The semiconductor device 11 of the present embodiment is an example in which the stack via 240 is disposed along the peripheral edge of the wiring substrate 20 and the stack via 240 is connected to the flange portion 40 a of the cap 40.
As shown in FIG. 5 (b), the cap 40 is formed in the same outer shape as the wiring board 20, and the peripheral edge of the cap 40 is a flange portion 40a (B portion in the figure). It is provided to go around. The stack via 240 is located in the plane region of the flange portion 40a of the cap 40, and the stack via 240 and the cap 40 are electrically connected by bonding the cap 40 to the wiring board 20 with a conductive adhesive. .
本実施形態の半導体装置１１においては、半導体装置１１をマザーボード（実装基板）に実装した際に、スタックビア２４が実装基板の接地線に電気的に接続される設定とすることにより、スタックビア２４とキャップ４０とが接地電位となり、スタックビア２４０が配線基板２０の外周縁部を一周するように設けられること、キャップ４０によって半導体素子３１が保護されることによって、半導体装置１１に外部から電磁ノイズが侵入することを効果的に抑制することができる。 In the semiconductor device 11 of the present embodiment, when the semiconductor device 11 is mounted on a mother board (mounting substrate), the stack via 24 is set to be electrically connected to the ground line of the mounting substrate. And the cap 40 are grounded, and the stack via 240 is provided so as to go around the outer peripheral edge of the wiring board 20, and the semiconductor element 31 is protected by the cap 40. Can be effectively prevented from entering.
半導体装置１１に搭載されている半導体素子３１についてその特定の機能部分が、他の機能部分からの電磁的影響を受ける場合には、特定の機能部分の領域を囲むようにスタックビア２４を配置することによって、他の機能部分からの電磁的影響を抑えることができる。本実施形態においては、半導体素子３１を二分するようにスタックビア２４を配置し、相互間の電磁ノイズによる影響を遮断するようにしている。
図６は、半導体素子３１の平面領域のうち、２つの平面領域部分をスタックビア２４によって囲む配置とした例である。このように、一つの半導体素子について複数の平面領域をスタックビア２４によって区画する配置とすることもできる。スタックビア２４についても、接地電位とする。スタックビア２４、２４０は、前述した連結パターンを備えるビア形態とすることもできる。
When a specific functional portion of the semiconductor element 31 mounted on the semiconductor device 11 is electromagnetically affected by other functional portions, the stack via 24 is disposed so as to surround the region of the specific functional portion. Thus, the electromagnetic influence from other functional parts can be suppressed. In the present embodiment, the stack via 24 is arranged so as to divide the semiconductor element 31 into two parts, and the influence of electromagnetic noise between them is cut off.
FIG. 6 shows an example in which two planar area portions of the planar area of the semiconductor element 31 are surrounded by the stack via 24. In this way, a plurality of planar regions can be partitioned by the stack via 24 for one semiconductor element. The stack via 24 is also set to the ground potential. The stacked vias 24 and 240 can also be in the form of vias having the connection pattern described above.
（参考例）
図７は、２つの半導体素子３２、３３を搭載する半導体装置（マルチチップパッケージ）において、スタックビア２４を用いて半導体素子３２、３３間における電磁ノイズを遮蔽するように設けた参考例を示す。配線基板２０の周縁部に沿ってスタックビア２４０を配置し、半導体素子３２、３３を覆う配置にキャップ４０を配置し、スタックビア２４０にキャップ４０のフランジ部４０ａを接続する配置とする。
半導体素子３２と半導体素子３３との間における電磁ノイズを遮断するため、半導体素子３２、３３を仕切るように、半導体素子３２、３３の中間位置を通過する配置にスタックビア２４を配置している。
( Reference example )
FIG. 7 shows a reference example provided in a semiconductor device (multichip package) on which two semiconductor elements 32 and 33 are mounted so as to shield electromagnetic noise between the semiconductor elements 32 and 33 using the stack via 24. The stack via 240 is disposed along the peripheral edge of the wiring substrate 20, the cap 40 is disposed so as to cover the semiconductor elements 32 and 33, and the flange portion 40 a of the cap 40 is connected to the stack via 240.
In order to block electromagnetic noise between the semiconductor element 32 and the semiconductor element 33, the stack via 24 is disposed so as to partition the semiconductor elements 32 and 33 so as to pass through an intermediate position between the semiconductor elements 32 and 33.
このようにマルチチップパッケージの場合も、半導体素子間での電磁ノイズを遮断する必要がある場合には、半導体素子が搭載されている平面領域を区画するようにスタックビア２４を配置することにより、半導体素子間に生じる電磁ノイズを抑えることができる。本参考例においても、配線基板２０の周縁部に配置したスタックビア２４０を接地電位とすることによりキャップ４０を接地電位とすることにより半導体素子３２、３３に作用する電磁ノイズを効果的に抑制することができる。 As described above, even in the case of a multi-chip package, when it is necessary to block electromagnetic noise between semiconductor elements, by arranging the stack via 24 so as to partition a planar region on which the semiconductor elements are mounted, Electromagnetic noise generated between the semiconductor elements can be suppressed. Also in this reference example , the electromagnetic noise acting on the semiconductor elements 32 and 33 is effectively suppressed by setting the cap 40 to the ground potential by setting the stack via 240 arranged at the peripheral portion of the wiring board 20 to the ground potential. be able to.
図７においては、２つの半導体素子３２、３３を搭載した半導体装置１２について示したが、３つ以上の半導体素子を搭載する場合も同様に適用できる。また、SoCのような複数の機能を備えた半導体素子と合わせて、一つの配線基板に搭載することもできる。その場合には、半導体素子の特定の機能部分の平面領域を囲む配置にスタックビアを配置する構成と半導体素子の平面領域の全体をスタックビアによって囲む配置を複合させた配置とすることもできる。
また、配線基板に搭載された半導体素子については、前述した各実施形態のように、半導体素子をキャップ４０によって覆う配置とすることが有効であるが、キャップ４０は必ずしも必須の構成ではない。
Although FIG. 7 shows the semiconductor device 12 on which the two semiconductor elements 32 and 33 are mounted, the present invention can be similarly applied to the case where three or more semiconductor elements are mounted. Also, it can be mounted on a single wiring board together with a semiconductor device having multiple functions such as SoC. In that case, a configuration in which a stack via is disposed in an arrangement surrounding a planar area of a specific functional portion of the semiconductor element and an arrangement in which the entire planar area of the semiconductor element is surrounded by the stack via may be combined.
For the semiconductor element mounted on the wiring board, it is effective to cover the semiconductor element with the cap 40 as in the above-described embodiments, but the cap 40 is not necessarily an essential configuration.
１０、１１、１２ 半導体装置
２０ 配線基板
２４、２４０ スタックビア
２４ａ ビア
２４ｂ 連結パターン
３０、３１、３２、３３ 半導体素子
４０ キャップ
４０ａ フランジ部
２１１、２１２、２１３ 絶縁層
２４１ １段目のビア
２４２ ２段目のビア
２４３ ３段目のビア
10, 11, 12 Semiconductor device 20 Wiring board 24, 240 Stack via 24a Via 24b Connection pattern 30, 31, 32, 33 Semiconductor element 40 Cap 40a Flange portion 211, 212, 213 Insulating layer 241 First-stage via 242 Two-stage Eye Via 243 3rd Via
Claims (6)
前記多層配線基板に搭載された半導体素子と
を備え、前記絶縁層に第２ビアが形成されている半導体装置であって、
前記第２ビアが積層して構成され、前記多層配線基板を厚さ方向に貫通するスタックビアを備えており、
前記半導体素子では、複数の機能部分が平面的に区分されて形成されており、
前記多層配線基板では、前記半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記スタックビアが複数設けられており、
前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることを特徴とする半導体装置。 A multilayer wiring board in which wiring layers and insulating layers are alternately stacked, and the wiring layers are electrically connected through first vias formed in the insulating layers;
A semiconductor device comprising: a semiconductor element mounted on the multilayer wiring board; and a second via formed in the insulating layer,
The second via is configured by stacking, and includes a stack via that penetrates the multilayer wiring board in a thickness direction,
In the semiconductor element, a plurality of functional parts are formed by being divided in a plane,
In the multilayer wiring board, a planar area including a specific functional part of the semiconductor element is a planar arrangement for partitioning from other functional parts, and in an arrangement surrounding the planar area along the peripheral edge of the planar area, A plurality of the stack vias are provided ,
The tops of the second vias in the same layer of the stacked vias provided along the peripheral edge of the planar region are formed in a connection pattern, and the planar region is continuously circled by the connection pattern. wherein a is provided.
前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着されていることを特徴とする請求項１または２記載の半導体装置。 One or more of the semiconductor elements are mounted on one surface of the multilayer wiring board,
3. The semiconductor device according to claim 1, wherein a cap made of metal is sealed on one surface of the multilayer wiring board so as to cover the semiconductor element.
前記多層配線基板の一方の面に、前記半導体素子を覆う配置に金属からなるキャップが封着され、
前記キャップのフランジ部が、前記多層配線基板の外周縁部に沿って設けられた前記スタックビアに接続されていることを特徴とする請求項２記載の半導体装置。 One or more of the semiconductor elements are mounted on one surface of the multilayer wiring board,
On one surface of the multilayer wiring board, a cap made of metal is sealed in an arrangement covering the semiconductor element,
The semiconductor device according to claim 2, wherein a flange portion of the cap is connected to the stack via provided along an outer peripheral edge portion of the multilayer wiring board.
前記多層配線基板の一方の面は、複数の機能部分が平面的に区分されて形成された半導体素子が搭載される半導体素子搭載面を有し、
前記多層配線基板の他方の面には、外部接続端子が設けられ、
前記半導体素子搭載面において、搭載される半導体素子の特定の機能部分を含む平面領域を、他の機能部分と区画する平面配置であって、前記平面領域の周縁部に沿って該平面領域を囲む配置に、前記多層配線基板を厚さ方向に貫通するスタックビアが複数設けられており、
前記スタックビアは、複数の第２ビアが積層して構成され、
前記第１ビアおよび配線層が形成された層と同一層に、前記第２ビアが形成され、
前記平面領域の周縁部に沿って設けられた前記スタックビアの、同層の各前記第２ビアの頂部は、連結パターンに形成され、前記平面領域を前記連結パターンにより連続して一周するように設けられていることを特徴とする多層配線基板。 A multilayer wiring board in which wiring layers and insulating layers are alternately stacked, and the wiring layers are electrically connected through first vias formed in the insulating layer,
One surface of the multilayer wiring board has a semiconductor element mounting surface on which a semiconductor element formed by dividing a plurality of functional parts in a plane is mounted;
External connection terminals are provided on the other surface of the multilayer wiring board,
In the semiconductor element mounting surface, a planar arrangement including a specific functional part of the semiconductor element to be mounted is separated from other functional parts, and surrounds the planar area along the peripheral edge of the planar area In the arrangement , a plurality of stack vias penetrating the multilayer wiring board in the thickness direction are provided ,
The stacked via is configured by stacking a plurality of second vias,
The second via is formed in the same layer as the layer in which the first via and the wiring layer are formed ,
The tops of the second vias in the same layer of the stacked vias provided along the peripheral edge of the planar region are formed in a connection pattern, and the planar region is continuously circled by the connection pattern. A multilayer wiring board characterized by being provided .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009143235A JP5189032B2 (en) | 2009-06-16 | 2009-06-16 | Semiconductor device and multilayer wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009143235A JP5189032B2 (en) | 2009-06-16 | 2009-06-16 | Semiconductor device and multilayer wiring board |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2011003584A JP2011003584A (en) | 2011-01-06 |
| JP2011003584A5 JP2011003584A5 (en) | 2012-05-24 |
| JP5189032B2 true JP5189032B2 (en) | 2013-04-24 |
Family
ID=43561350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009143235A Active JP5189032B2 (en) | 2009-06-16 | 2009-06-16 | Semiconductor device and multilayer wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5189032B2 (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8541849B2 (en) * | 2012-02-14 | 2013-09-24 | Genia Technologies, Inc. | Noise shielding techniques for ultra low current measurements in biochemical applications |
| US9054096B2 (en) * | 2012-09-25 | 2015-06-09 | Xilinx, Inc. | Noise attenuation wall |
| WO2014083908A1 (en) * | 2012-11-29 | 2014-06-05 | 株式会社村田製作所 | High frequency module |
| WO2016121491A1 (en) * | 2015-01-30 | 2016-08-04 | 株式会社村田製作所 | Electronic circuit module |
| JP6443263B2 (en) | 2015-08-10 | 2018-12-26 | 株式会社村田製作所 | High frequency module |
| KR102140554B1 (en) * | 2018-09-12 | 2020-08-03 | 삼성전자주식회사 | Semiconductor package and board for mounting the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09252191A (en) * | 1996-03-14 | 1997-09-22 | Toshiba Corp | Circuit substrate device |
| JPH1154944A (en) * | 1997-08-07 | 1999-02-26 | Toshiba Corp | Circuit board |
| JP4380167B2 (en) * | 2002-01-31 | 2009-12-09 | 住友ベークライト株式会社 | Multilayer wiring board and semiconductor device |
-
2009
- 2009-06-16 JP JP2009143235A patent/JP5189032B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011003584A (en) | 2011-01-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120402 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120402 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121025 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130115 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130123 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160201 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5189032 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |