JP5185061B2 - Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 - Google Patents
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本発明はＳＯＩ(Silicon On Insulator)構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、低コストの疑似歪みＳＯＩ基板を形成し、この疑似歪みＳＯＩ基板に、高速、低電力、高性能、高信頼(特に高温特性を保証)且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタ(ＭＩＳＦＥＴ)を含む半導体集積回路を形成することに関する。
図２４は従来の第１のＭＩＳ電界効果トランジスタの模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51はｐ型のシリコン基板、52は貼り合わせ用酸化膜、53はｐ型のＳＯＩ基板、54は素子分離領域形成用トレンチ及び埋め込み酸化膜、55はn+型ソースドレイン領域、56はｎ型ソースドレイン領域、57はゲート酸化膜(SiO2)、58はゲート電極(WSi／polySi)、59はサイドウォール(SiO2)、60はＰＳＧ膜、61はバリアメタル(Ti／TiN)、62は導電プラグ(W)、63はバリアメタル(Ti／TiN)、64はAl配線、65 はバリアメタル(Ti／TiN)を示している。
同図においては、ｐ型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板53が形成され、このｐ型のＳＯＩ基板53には慣例的なＮチャネルのＬＤＤ(Lightly Doped Drain)構造のＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないために、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。(オン／オフ状態が反対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成するＣＭＯＳの場合は、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となる。この点がネックになり、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することには難がある。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
さらに、このようなＳＯＩ構造をつくるために、市販されている貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点もあった
同図においては、ｐ型のシリコン基板51上に酸化膜52を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜54により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板53が形成され、このｐ型のＳＯＩ基板53には慣例的なＮチャネルのＬＤＤ(Lightly Doped Drain)構造のＭＩＳ電界効果トランジスタが形成されている。
したがつて、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし薄膜のＳＯＩ基板に形成するため、ソースドレイン領域のコンタクト抵抗が増大すること及び各要素の抵抗の低減がなされていないこと等から微細化を計っている割には高速化が達成されていないという欠点があった。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として、従来技術のＬＤＤ構造を形成することにより、ショートチャネルのＭＩＳ電界効果トランジスタを形成しているために、不必要なソース領域にも低濃度領域が形成されてしまい、ソース領域の抵抗の低減ができないために、さらなる高速化及び高集積化が達成できないという欠点もあった。
またＳＯＩ基板下の導電体(半導体基板又は下層配線)に、ゲート電極に印加される電圧と異なる電圧が印加された場合、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったことによる高信頼性が達成されていないという欠点もあった。(オン／オフ状態が反対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを形成するＣＭＯＳの場合は、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となる。この点がネックになり、低電力を目標とするＣＭＯＳ型半導体集積回路を製造することには難がある。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおいては製造バラツキの制御が極めて難しく、ＭＩＳ電界効果トランジスタの特性を許容範囲に制御することが難しいため、高速化及び高性能化を達成することが難しいという欠点もあった。
さらに、このようなＳＯＩ構造をつくるために、市販されている貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点もあった
図２５は従来の第２のＭＩＳ電界効果トランジスタの模式側断面図で、ＳＩＭＯＸ(Separation by Implanted Oxygen)法を使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、51、54〜65は図24と同じ物を、66 はｐ型の歪みシリコン(Si)層、67 はｐ型のエピタキシャルシリコンゲルマニウム(SiGe)層、68は埋め込み酸化膜(ＳＩＭＯＸ法により形成したSiO2)を示している。
同図においては、ｐ型のシリコン基板51上にｐ型のエピタキシャルSiGe層67が積層され、このSiGe層67に酸素イオンを注入し、高温の熱処理によりSiGe層67内部に埋め込み酸化膜68を形成した後、SiGe層67上にｐ型の歪みエピタキシャルシリコン層66を積層させた歪みＳＯＩ基板に慣例的なＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、第１の従来例と同様の効果が得られ、さらに歪みシリコン基板を使用しているため、通常のシリコン基板よりも大きなキャリア移動度が得られるが、ＳＩＭＯＸ法により形成する酸化膜の膜厚の制御が難しく、したがって完全空乏型の歪みシリコン層を得ることが難しいため、速度特性が安定しないという欠点があった。
また第１の従来例と同様の欠点は依然として改善されておらず、さらにＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
同図においては、ｐ型のシリコン基板51上にｐ型のエピタキシャルSiGe層67が積層され、このSiGe層67に酸素イオンを注入し、高温の熱処理によりSiGe層67内部に埋め込み酸化膜68を形成した後、SiGe層67上にｐ型の歪みエピタキシャルシリコン層66を積層させた歪みＳＯＩ基板に慣例的なＮチャネルのＬＤＤ構造のＭＩＳ電界効果トランジスタが形成されている。
したがって、第１の従来例と同様の効果が得られ、さらに歪みシリコン基板を使用しているため、通常のシリコン基板よりも大きなキャリア移動度が得られるが、ＳＩＭＯＸ法により形成する酸化膜の膜厚の制御が難しく、したがって完全空乏型の歪みシリコン層を得ることが難しいため、速度特性が安定しないという欠点があった。
また第１の従来例と同様の欠点は依然として改善されておらず、さらにＳＩＭＯＸ法によるＳＯＩ基板の形成を行うため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために、極めて長い製造時間を要することによるコスト高の問題、あるいは10インチ〜12インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
本発明が解決しょうとする課題は、従来例に示されるように、高速性を改善したＭＩＳ電界効果トランジスタを得るためには完全空乏化させた薄膜のＳＯＩ基板が必要とされ、この薄膜化されたＳＯＩ基板にソースドレイン領域を形成するため、導電プラグ形成用の層間絶縁膜のエッチングの際、ソースドレイン領域を形成しているＳＯＩ基板がオーバーエッチングされることは避けられず、導電プラグとのコンタクトは取れるもののソースドレイン領域のコンタクト抵抗が増大してしまうこと、また容量の低減はできるものの薄層のソースドレイン領域の抵抗及びゲート電極の抵抗が低減できないこと等により微細化している割には高速化が達成できなかったこと、ＣＭＯＳを形成する場合またはＳＯＩ基板上にゲート電極に印加される電圧と異なる電圧が印加される下層配線(半導体基板を含む)が存在する場合、バックチャネルリークを防止できないことによる高信頼性が得られなかったこと、ＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存しているため、大口径ウエハーにおける製造バラツキの制御性が悪いことにより、安定した特性を有するＭＩＳ電界効果トランジスタを得ることが難しいことによる高速化及び高性能化が難しかったこと、またＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、現状の技術においては歩留りが悪く、かなりのコスト高になるため、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと、またＭＩＳ電界効果トランジスタの超高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、許容温度範囲を保証できなくなりつつあるという問題には何らの対策も得られていなかったことである。
上記課題は、半導体基板あるいは直下部に酸化膜を有する半導体基板と、前記半導体基板上に筒状構造を有し、選択的に積層された縦方向(半導体基板の主面に垂直方向)エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の内側面に接し、一定の幅を有して設けられた、前記縦方向エピタキシャル半導体層より格子定数がやや大きい横方向(半導体基板の主面に平行方向)エピタキシャル半導体層と、前記横方向エピタキシャル半導体層の上部側面間に設けられた導電膜と、前記導電膜の底面の一部に接し、且つ前記横方向エピタキシャル半導体層の内側面に接して、一定の幅に設けられた絶縁膜と、前記導電膜の残りの底面直下及び前記絶縁膜の側面間に設けられた空孔と、前記縦方向エピタキシャル半導体層の外側面にゲート絶縁膜を介して設けられたゲート電極と、少なくとも、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなる本発明のＭＩＳ電界効果トランジスタによって解決される。
本発明によれば、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の筒状構造の半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された筒状構造の半導体層を形成できるため、疑似ＳＯＩ構造を形成することが可能で、ドレイン領域の接合容量を低減(実質ゼロ)することができる。(半導体基板と同じ電圧が印加される場合のソース領域の接合容量もゼロで、異なる電圧が印加される場合のソース領域の接合容量は低減できないし、また絶縁膜上に島状に絶縁分離されたシリコン基板があるわけではないため、いわゆるＳＯＩ構造ではなく、疑似ＳＯＩ構造と称している。)
また完全空乏化した疑似ＳＯＩ基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第1の半導体層に自己整合して、格子定数がやや大きい第２の半導体を横方向にエピタキシャル成長させることにより、容易に第１の半導体層を歪み半導体層に変形でき、この歪み半導体層にチャネルを形成できるため、キャリア移動度を1.5倍〜２倍程度に増加させることができるので、高速化が可能となる。
また第２の半導体層間に絶縁膜を介して、自己整合して放熱用の空孔を形成できるので、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制できるため、セルフヒーティング現象(温度上昇によるトランジスタの速度特性の劣化現象)を防止でき、保証温度範囲の広い半導体集積回路の形成が可能である。(半導体においては、温度が上がるとキャリア移動度が減少するため、ＭＩＳ電界効果トランジスタの速度が落ちる。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネルをゲート電極で完全に包囲できるので、極めてリーク特性に優れ、バックチャネルリークを完全に抑制したＭＩＳ電界効果トランジスタを得ることができ、高性能なＣＭＯＳ型半導体集積回路を形成することも可能である。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート絶縁膜として使用できるため、ゲート絶縁膜の厚膜化が可能で、ゲート電極とチャネルを形成する半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また積層する筒状構造の歪み半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、格子定数がやや大きい第２の半導体層、放熱用空孔及び放熱用空孔の栓兼ドレイン接続領域の導電膜)を形成することもできる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保証温度範囲が広い半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
また完全空乏化した疑似ＳＯＩ基板を容易に形成できるため、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第1の半導体層に自己整合して、格子定数がやや大きい第２の半導体を横方向にエピタキシャル成長させることにより、容易に第１の半導体層を歪み半導体層に変形でき、この歪み半導体層にチャネルを形成できるため、キャリア移動度を1.5倍〜２倍程度に増加させることができるので、高速化が可能となる。
また第２の半導体層間に絶縁膜を介して、自己整合して放熱用の空孔を形成できるので、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制できるため、セルフヒーティング現象(温度上昇によるトランジスタの速度特性の劣化現象)を防止でき、保証温度範囲の広い半導体集積回路の形成が可能である。(半導体においては、温度が上がるとキャリア移動度が減少するため、ＭＩＳ電界効果トランジスタの速度が落ちる。)
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネルをゲート電極で完全に包囲できるので、極めてリーク特性に優れ、バックチャネルリークを完全に抑制したＭＩＳ電界効果トランジスタを得ることができ、高性能なＣＭＯＳ型半導体集積回路を形成することも可能である。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート絶縁膜として使用できるため、ゲート絶縁膜の厚膜化が可能で、ゲート電極とチャネルを形成する半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また積層する筒状構造の歪み半導体層に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、格子定数がやや大きい第２の半導体層、放熱用空孔及び放熱用空孔の栓兼ドレイン接続領域の導電膜)を形成することもできる。
即ち、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保証温度範囲が広い半導体集積回路の製造を可能とする、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
本願発明は、半導体基板に絶縁膜を埋め込んだ素子分離領域形成用のトレンチを選択的に設け、この素子分離領域形成用のトレンチの底部にはチャネルストッパー領域を設けている。この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体層を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体層を横方向にエピタキシャル成長させることにより、第１の半導体層を歪み半導体層に変形させる。この第２の半導体層の上部側面を除く側面に接して薄膜の絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部側面間に選択気相成長導電膜を設ける。一方歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部には高濃度及び低濃度のドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面には高濃度のソース領域を設けておき、導電プラグを介して配線体をそれぞれ接続している構造の縦型のＭＩＳ電界効果トランジスタを形成したものである。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、平面図においては、図を見易くするため、配線及び導電プラグは省略しており、波線の矩形は電極コンタクト用のビアを示している。また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１及び図２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第１の実施例(図１は模式側断面図、図２は模式平面図)で、ｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のｐ型のシリコン(Si)基板、2は素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)、3は1017cm−3程度のｐ型チャネルストッパー領域、4は高さ200nm程度、幅50nm程度、濃度1016cm−3程度の筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)、5は10nm程度の酸化膜(SiO2)、6は30nm程度の窒化膜(Si3N4)、7は幅30nm程度、濃度1016cm−3程度のｐ型のエピタキシャルシリコンゲルマニウム層(SiGe、Ge濃度30％程度)、8は20nm程度の窒化膜(Si3N4)、9aは1020cm−3程度のn+型ソース領域、9bは1017cm−3程度のｎ型ドレイン領域、9cは1020cm−3程度のn+型ドレイン領域、10は40nm程度の選択気相成長タングステン(W)膜(空孔の栓兼ドレイン接続領域)、11は放熱用空孔、12は10nm程度のゲート酸化膜(Ta2O5／SiO2)、13は膜厚100nm程度のゲート電極(Al)、14は50nm程度の酸化膜(SiO2)、15は160nm程度の燐珪酸ガラス(ＰＳＧ)、16は400nm程度の酸化膜(SiO2)、17は10nm程度のバリアメタル(TiN)、18は導電プラグ(W)、19は50nm程度のバリアメタル(TiN)、20は500nm程度のAl 配線、21は50nm程度のバリアメタル(TiN)を示している。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上に選択的に筒状構造(中抜き柱状構造)のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔1lとなっており、この空孔11に栓をするように、SiGe層7の上部側面間にはタングステン膜10が設けられている。一方歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。また歪みSi層4及びSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、歪みSi層4及びSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl 配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。(チャネル長は30nm程度に形成される。)
図２における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。ｐ型のエピタキシャルシリコン層4は格子定数のやや大きいｐ型のエピタキシャルSiGe層7による引っ張り応力のために格子間隔が広げられ、歪みSi層4となり、この歪みSi層4に形成されるＭＩＳ電界効果トランジスタのキャリア移動度は1.5倍程度に増加している。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の筒状構造の歪み半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された歪み半導体層を形成できるため、完全空乏化した疑似ＳＯＩ構造を容易に形成することが可能で、ドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。(ソースドレイン領域の一方のドレイン領域だけしか接合容量を低減できないので、疑似 ＳＯＩ構造と称している。)
また縦方向及び横方向のエピタキシャル成長により、自己整合して、容易に完全空乏型の歪み半導体層を形成できるため、極めて高速なＭＩＳ電界効果トランジスタを得ることができる。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散(特に極浅拡散層は必要ではない)により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、バックチャネルリークを完全に抑制でき、極めてリーク特性に優れた高性能及び高信頼のＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪み半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また筒状構造のエピタキシャル半導体層(歪み半導体層)に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、バリアメタル、放熱用空孔、導電膜(放熱用空孔の栓兼ドレイン接続領域)及び横方向のエピタキシャル半導体層(歪み半導体層に引っ張り応力を与える格子定数のやや大きい半導体層))を形成することもできる。
また放熱用空孔付のＭＩＳ電界効果トランジスタを形成できるため、高速化によって発生する熱による温度上昇を予防でき、許容温度範囲での速度特性の劣化を改善することもできる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
図１及び図２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第１の実施例(図１は模式側断面図、図２は模式平面図)で、ｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1は1015cm−3程度のｐ型のシリコン(Si)基板、2は素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)、3は1017cm−3程度のｐ型チャネルストッパー領域、4は高さ200nm程度、幅50nm程度、濃度1016cm−3程度の筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)、5は10nm程度の酸化膜(SiO2)、6は30nm程度の窒化膜(Si3N4)、7は幅30nm程度、濃度1016cm−3程度のｐ型のエピタキシャルシリコンゲルマニウム層(SiGe、Ge濃度30％程度)、8は20nm程度の窒化膜(Si3N4)、9aは1020cm−3程度のn+型ソース領域、9bは1017cm−3程度のｎ型ドレイン領域、9cは1020cm−3程度のn+型ドレイン領域、10は40nm程度の選択気相成長タングステン(W)膜(空孔の栓兼ドレイン接続領域)、11は放熱用空孔、12は10nm程度のゲート酸化膜(Ta2O5／SiO2)、13は膜厚100nm程度のゲート電極(Al)、14は50nm程度の酸化膜(SiO2)、15は160nm程度の燐珪酸ガラス(ＰＳＧ)、16は400nm程度の酸化膜(SiO2)、17は10nm程度のバリアメタル(TiN)、18は導電プラグ(W)、19は50nm程度のバリアメタル(TiN)、20は500nm程度のAl 配線、21は50nm程度のバリアメタル(TiN)を示している。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上に選択的に筒状構造(中抜き柱状構造)のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔1lとなっており、この空孔11に栓をするように、SiGe層7の上部側面間にはタングステン膜10が設けられている。一方歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。また歪みSi層4及びSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、歪みSi層4及びSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl 配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。(チャネル長は30nm程度に形成される。)
図２における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。ｐ型のエピタキシャルシリコン層4は格子定数のやや大きいｐ型のエピタキシャルSiGe層7による引っ張り応力のために格子間隔が広げられ、歪みSi層4となり、この歪みSi層4に形成されるＭＩＳ電界効果トランジスタのキャリア移動度は1.5倍程度に増加している。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して選択的に形成した完全空乏型の筒状構造の歪み半導体層にドレイン領域、チャネル領域、ソース領域を形成でき、ソース領域により電気的に半導体基板と絶縁分離された歪み半導体層を形成できるため、完全空乏化した疑似ＳＯＩ構造を容易に形成することが可能で、ドレイン領域の接合容量の低減(実質ゼロ)、空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。(ソースドレイン領域の一方のドレイン領域だけしか接合容量を低減できないので、疑似 ＳＯＩ構造と称している。)
また縦方向及び横方向のエピタキシャル成長により、自己整合して、容易に完全空乏型の歪み半導体層を形成できるため、極めて高速なＭＩＳ電界効果トランジスタを得ることができる。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による不純物の拡散(特に極浅拡散層は必要ではない)により決定できるため、大口径ウエハーにおいても特性の安定したＭＩＳ電界効果トランジスタを得ることができる。
またチャネル領域をゲート電極で完全に包囲できるので、バックチャネルリークを完全に抑制でき、極めてリーク特性に優れた高性能及び高信頼のＭＩＳ電界効果トランジスタを得ることができる。
またＮチャネルのＭＩＳ電界効果トランジスタに特有であるドレイン領域近傍の強電界のために生じるホットキャリア効果による寿命上の伝達コンダクタンスの劣化を改善する手段として形成する低濃度領域をドレイン領域のみに形成し、ソース領域には設けずに形成できるため、ソース領域の抵抗の低減が可能であり、耐圧を劣化させずによりチャネル長を微細にすることもできる。
また高誘電率を有するTa2O5をゲート酸化膜として使用できるため、ゲート酸化膜の厚膜化が可能で、ゲート電極と歪み半導体層間の微小な電流リークの改善及びゲート容量の低減も可能である。
また不純物領域の活性化に高温の熱処理が必要なソースドレイン領域をゲート電極の形成前に自己整合して形成できることにより、多結晶シリコン膜(半導体層)を使用せずに、低抵抗な低融点金属(Al)からなるゲート電極を形成できるため、ゲート電極配線の低抵抗化及びゲート電極での空乏層容量を除去できることにより、閾値電圧の低減化による低電力化を可能にすることもできる。
また筒状構造のエピタキシャル半導体層(歪み半導体層)に自己整合して、各要素(低濃度及び高濃度のドレイン領域、高濃度のソース領域、ゲート酸化膜、ゲート電極、バリアメタル、放熱用空孔、導電膜(放熱用空孔の栓兼ドレイン接続領域)及び横方向のエピタキシャル半導体層(歪み半導体層に引っ張り応力を与える格子定数のやや大きい半導体層))を形成することもできる。
また放熱用空孔付のＭＩＳ電界効果トランジスタを形成できるため、高速化によって発生する熱による温度上昇を予防でき、許容温度範囲での速度特性の劣化を改善することもできる。
この結果、高価なＳＯＩ構造を有する半導体基板を使用することなく、半導体基板に容易なプロセスで形成した筒状構造の歪み半導体層を使用することにより、高速、低電力、高信頼、高性能及び高集積を併せ持つ放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを得ることができる。
次いで本発明に係るＭＩＳ界効果トランジスタの製造方法の一実施例について図１３〜図２３及び図１を参照して説明する。ただし、ここでは本発明のＭＩＳ電界効果トランジスタの形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図１３
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ｐ型のシリコン基板1を選択的に1000nm程度異方性ドライエッチングし、素子分離領域形成用のトレンチ2を形成する。次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ2底部にｐ型のチャネルストッパー領域3を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、500nm程度の酸化膜(SiO2)を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後ＣＭＰと略称する)し、素子分離領域形成用のトレンチ2に酸化膜を平坦に埋め込む。
図１４
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、30nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)30を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜30、窒化膜6及び酸化膜5を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。
図１５
次いで露出したｐ型のシリコン基板1上に筒状構造のｐ型のエピタキシャルシリコン層4を縦方向(ｐ型のシリコン基板1の主面に垂直方向)に250nm程度成長する。(幅は50nm程度、内径は100nm程度)次いで化学的機械研磨(ＣＭＰ)し、酸化膜30平坦面より突出したｐ型のエピタキシャルシリコシ層4を除去し、平坦化する。次いでｐ型のエピタキシャルシリコン層4を30nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、40nm程度のタングステン膜(W)31を成長する。次いで化学的機械研磨(ＣＭＰ)し、酸化膜30上のタングステン膜を除去し、ｐ型のエピタキシャルシリコン層4上に平坦に埋め込む。
図１６
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びタングステン膜31 をマスク層として、筒状構造のｐ型のエピタキシャルシリコン層4の内側の酸化膜30を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した筒状構造のｐ型のエピタキシャルシリコン層4の内側面に接してｐ型のエピタキシャルSiGe層7を横方向(ｐ型のシリコン基板1の主面に平行方向)に30nm程度成長する。次いで1000℃程度で熱処理を行い、ｐ型のエピタキシャルSiGe層7の歪みを緩和させ、格子定数の違いにより、ｐ型のエピタキシャルシリコン層4に引っ張り応力を加えることにより歪みシリコン層4を形成する。
図１７
次いでタングステン膜31及び酸化膜30を順次異方性ドライエッチングする。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでn+型ソースドレイン領域形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、筒状構造のｐ型のエピタキシャルシリコン層4、ｐ型のエピタキシャルSiGe層7及びｐ型のシリコン基板1上面にn+型ソースドレイン領域形成用の砒素が自己整合してイオン注入される。破線で示す。)次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図１８
次いで化学気相成長により、200nm程度の酸化膜(SiO2)32を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上の酸化膜を除去し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7をマスク層として、ｐ型のエピタキシャルSiGe層7の内側の酸化膜32を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度の窒化膜(Si3N4)8を成長する。次いでｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面にｎ型ドレイン領域形成用の燐のイオン注入をおこなう。(この際、ｐ型のシリコン基板1には燐がイオン注入されないような加速電圧を選択する。)次いで窒化膜(Si3N4)8を異方性ドライエッチングし、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の上部側面の一部を露出するように、ｐ型のエピタキシャルSiGe層7の側面に窒化膜8を残す。(この際、ｐ型のエピタキシャルSiGe層7の内側の窒化膜6はエッチング除去される。)
図１９
次いで選択化学気相成長により、40nm程度のタングステン膜(W)10を成長する。(この際、タングステン膜10はｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の露出した上部側面のみに成長する。)次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のタングステン膜(W)l0を除去し、平坦化する。こうして露出したｐ型のエピタキシャルSiGe層7の上部側面に栓をするようにタングステン膜10が形成され、ｐ型のエピタキシャルSiGe層7の側面に存在する窒化膜(Si3N4)8の内側には空孔11が形成される。次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上部には垂直方向に拡散してn+型ドレイン領域9c及びｎ型ドレイン領域9bが、ｐ型のシリコン基板1の上面には垂直方向及び横方向に拡散してｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の下部を充満したn+型ソース領域9aが形成される。次いで酸化膜32を全面異方性ドライエッチングする。
図２０
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する。次いで100nm程度のゲート電極となるAl13をスパッタにより成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)14を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層上のAl13(高さが一番高い部分のAl)上の酸化膜14を除去し、平坦化する。
図２１
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ゲート電極の配線部となるAl13上の酸化膜14のみを残すように酸化膜14を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜14をマスク層として、オーバーエッチングを含みAl13を150nm程度異方性ドライエッチングする。次いでオーバーエッチングを含み余分のゲート酸化膜12を50nm程度異方性ドライエッチングする。(こうしてn+型ドレイン領域9cの上面よりゲート電極の上面を低くする。)
図２２
次いで化学気相成長により、160nm程度の燐珪酸ガラス(ＰＳＧ)膜15を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のＰＳＧ膜15を除去し、平坦化する。次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する
図２３
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、 酸化膜(16、14)、ＰＳＧ膜15、窒化膜(Si3N4)6及び酸化膜5を順次異方性ドライエッチングして選択的にビアを開孔する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、導電ブラグ(W)18を形成する。
図１
次いでスパッタにより、バリアメタルとなるTiN19を50nm程度成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)20を500nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN21を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル(TiN)21、Al(数％のCuを含む)20及びバリアメタル(TiN)19を順次異方性ドライエッチングしてAl配線20を形成し、本願発明の放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを完成する。
図１３
通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ｐ型のシリコン基板1を選択的に1000nm程度異方性ドライエッチングし、素子分離領域形成用のトレンチ2を形成する。次いで硼素のイオン注入をおこない、素子分離領域形成用のトレンチ2底部にｐ型のチャネルストッパー領域3を形成する。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、500nm程度の酸化膜(SiO2)を成長する。次いで化学的機械研磨(Chemical Mechanical Polishing 以後ＣＭＰと略称する)し、素子分離領域形成用のトレンチ2に酸化膜を平坦に埋め込む。
図１４
次いで化学気相成長により、10nm程度の酸化膜(SiO2)5を成長する。次いで化学気相成長により、30nm程度の窒化膜(Si3N4)6を成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)30を成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、酸化膜30、窒化膜6及び酸化膜5を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。
図１５
次いで露出したｐ型のシリコン基板1上に筒状構造のｐ型のエピタキシャルシリコン層4を縦方向(ｐ型のシリコン基板1の主面に垂直方向)に250nm程度成長する。(幅は50nm程度、内径は100nm程度)次いで化学的機械研磨(ＣＭＰ)し、酸化膜30平坦面より突出したｐ型のエピタキシャルシリコシ層4を除去し、平坦化する。次いでｐ型のエピタキシャルシリコン層4を30nm程度異方性ドライエッチングし、段差部を形成する。次いで化学気相成長により、40nm程度のタングステン膜(W)31を成長する。次いで化学的機械研磨(ＣＭＰ)し、酸化膜30上のタングステン膜を除去し、ｐ型のエピタキシャルシリコン層4上に平坦に埋め込む。
図１６
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)及びタングステン膜31 をマスク層として、筒状構造のｐ型のエピタキシャルシリコン層4の内側の酸化膜30を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで露出した筒状構造のｐ型のエピタキシャルシリコン層4の内側面に接してｐ型のエピタキシャルSiGe層7を横方向(ｐ型のシリコン基板1の主面に平行方向)に30nm程度成長する。次いで1000℃程度で熱処理を行い、ｐ型のエピタキシャルSiGe層7の歪みを緩和させ、格子定数の違いにより、ｐ型のエピタキシャルシリコン層4に引っ張り応力を加えることにより歪みシリコン層4を形成する。
図１７
次いでタングステン膜31及び酸化膜30を順次異方性ドライエッチングする。次いで化学気相成長により、10nm程度のイオン注入用の酸化膜(図示せず)を成長する。次いでn+型ソースドレイン領域形成用の砒素のイオン注入をおこなう。(こうしてマスク層なしで、筒状構造のｐ型のエピタキシャルシリコン層4、ｐ型のエピタキシャルSiGe層7及びｐ型のシリコン基板1上面にn+型ソースドレイン領域形成用の砒素が自己整合してイオン注入される。破線で示す。)次いでイオン注入用の酸化膜(図示せず)を等方性ドライエッチングする。
図１８
次いで化学気相成長により、200nm程度の酸化膜(SiO2)32を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上の酸化膜を除去し、平坦化する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7をマスク層として、ｐ型のエピタキシャルSiGe層7の内側の酸化膜32を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで化学気相成長により、10nm程度の窒化膜(Si3N4)8を成長する。次いでｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面にｎ型ドレイン領域形成用の燐のイオン注入をおこなう。(この際、ｐ型のシリコン基板1には燐がイオン注入されないような加速電圧を選択する。)次いで窒化膜(Si3N4)8を異方性ドライエッチングし、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の上部側面の一部を露出するように、ｐ型のエピタキシャルSiGe層7の側面に窒化膜8を残す。(この際、ｐ型のエピタキシャルSiGe層7の内側の窒化膜6はエッチング除去される。)
図１９
次いで選択化学気相成長により、40nm程度のタングステン膜(W)10を成長する。(この際、タングステン膜10はｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上面及びｐ型のエピタキシャルSiGe層7の露出した上部側面のみに成長する。)次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のタングステン膜(W)l0を除去し、平坦化する。こうして露出したｐ型のエピタキシャルSiGe層7の上部側面に栓をするようにタングステン膜10が形成され、ｐ型のエピタキシャルSiGe層7の側面に存在する窒化膜(Si3N4)8の内側には空孔11が形成される。次いでＲＴＰ法(Rapid Thermal Processing)によりアニールをおこなうことにより、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の上部には垂直方向に拡散してn+型ドレイン領域9c及びｎ型ドレイン領域9bが、ｐ型のシリコン基板1の上面には垂直方向及び横方向に拡散してｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7の下部を充満したn+型ソース領域9aが形成される。次いで酸化膜32を全面異方性ドライエッチングする。
図２０
次いで10nm程度のゲート酸化膜(Ta2O5／SiO2)12を成長する。次いで100nm程度のゲート電極となるAl13をスパッタにより成長する。次いで化学気相成長により、200nm程度の酸化膜(SiO2)14を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層上のAl13(高さが一番高い部分のAl)上の酸化膜14を除去し、平坦化する。
図２１
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、ゲート電極の配線部となるAl13上の酸化膜14のみを残すように酸化膜14を異方性ドライエッチングする。次いでレジスト(図示せず)を除去する。次いで残された酸化膜14をマスク層として、オーバーエッチングを含みAl13を150nm程度異方性ドライエッチングする。次いでオーバーエッチングを含み余分のゲート酸化膜12を50nm程度異方性ドライエッチングする。(こうしてn+型ドレイン領域9cの上面よりゲート電極の上面を低くする。)
図２２
次いで化学気相成長により、160nm程度の燐珪酸ガラス(ＰＳＧ)膜15を成長する。次いで化学的機械研磨(ＣＭＰ)し、ｐ型のエピタキシャルシリコン層4及びｐ型のエピタキシャルSiGe層7上のＰＳＧ膜15を除去し、平坦化する。次いで化学気相成長により、400nm程度の酸化膜(SiO2)16を成長する
図２３
次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、 酸化膜(16、14)、ＰＳＧ膜15、窒化膜(Si3N4)6及び酸化膜5を順次異方性ドライエッチングして選択的にビアを開孔する。次いでレジスト(図示せず)を除去する。次いでスパッタにより、バリアメタルとなるTiN17を成長する。次いで化学気相成長により、タングステン(W)18を成長する。次いで化学的機械研磨(ＣＭＰ)により、ビアに平坦に埋め込み、導電ブラグ(W)18を形成する。
図１
次いでスパッタにより、バリアメタルとなるTiN19を50nm程度成長する。次いでスパッタにより、配線となるAl(数％のCuを含む)20を500nm程度成長する。次いでスパッタにより、バリアメタルとなるTiN21を50nm程度成長する。次いで通常のフォトリソグラフィー技術を利用し、レジスト(図示せず)をマスク層として、バリアメタル(TiN)21、Al(数％のCuを含む)20及びバリアメタル(TiN)19を順次異方性ドライエッチングしてAl配線20を形成し、本願発明の放熱用空孔付のチャネル包囲型低抵抗メタルゲート電極を有する疑似歪みＳＯＩ構造の縦型のＭＩＳ電界効果トランジスタを完成する。
図３は本発明の縦型のＭＩＳ電界効果トランジスタにおける第２の実施例の模式側断面図で、筒状構造のｐ型エピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜10、12〜21は図１と同じ物を示している。
同図においては、空孔11の替りに絶縁膜8(特に窒化膜(Si3N4)である必要はない)を埋め込んでいる以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。
同図においては、空孔11の替りに絶縁膜8(特に窒化膜(Si3N4)である必要はない)を埋め込んでいる以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。
図４は本発明の縦型のＭＩＳ電界効果トランジスタにおける第３の実施例の模式側断面図で、筒状構造のｐ型エピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜7、9a〜9c、12〜21は図１と同じ物を示している。
同図においては、絶縁膜8、空孔11及び導電膜10の替りにｐ型のエピタキシャルSiGe層7が設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。
同図においては、絶縁膜8、空孔11及び導電膜10の替りにｐ型のエピタキシャルSiGe層7が設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、放熱用空孔が形成されていないので、かなりの高温での動作保証があるものには使用は難しいが、それ以外は第１の実施例と同じ効果を得ることができ、また製造方法を簡略化することが可能である。
図５は本発明の縦型のＭＩＳ電界効果トランジスタにおける第４の実施例の模式側断面図で、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜21は図１と同じ物を、22はｐ型のエピタキシャルゲルマニウム(Ge)層を示している。
同図においては、ｐ型のエピタキシャルSiGe層7の内側面に格子定数がさらに大きいｐ型のエピタキシャルGe層22が形成されている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができ、また格子定数がさらに大きいｐ型のエピタキシャルGe層による引っ張り応力が歪みSi層に加えられるので、さらなる高速化が可能になる。
同図においては、ｐ型のエピタキシャルSiGe層7の内側面に格子定数がさらに大きいｐ型のエピタキシャルGe層22が形成されている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果を得ることができ、また格子定数がさらに大きいｐ型のエピタキシャルGe層による引っ張り応力が歪みSi層に加えられるので、さらなる高速化が可能になる。
図６及び図７は本発明の縦型のＭＩＳ電界効果トランジスタにおける第５の実施例(図６は模式側断面図、図７は模式平面図)で、二重の筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1〜12、14〜21は図1と同じ物を、13aは外側面ゲート電極、13bは内側面ゲート電極を示している。
同図においては、ソースドレイン領域を形成するｐ型のエピタキシャルシリコン層(歪みSi層)4が二重に形成されていること、ｐ型のエピタキシャルシリコン層(歪みSi層)4の外側面及び内側面にそれぞれゲート酸化膜12を介して外側面ゲート電極13a及び内側面ゲート電極13bが設けられていること及びｐ型のエピタキシャルシリコン層(歪みSi層)4間の両側面に横方向のｐ型のエピタキシャルSiGe層7が設けられていること以外は図１とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。図７における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。
本実施例においては、第１の実施例と同じ効果のほかに、表面上の占有面積は大きくなるが、外側面及び最内側面にチャネルを形成できるので大きなチャネル幅を持ち且つ大きな放熱用空孔を持つＭＩＳ電界効果トランジスタを形成することが可能となる。
同図においては、ソースドレイン領域を形成するｐ型のエピタキシャルシリコン層(歪みSi層)4が二重に形成されていること、ｐ型のエピタキシャルシリコン層(歪みSi層)4の外側面及び内側面にそれぞれゲート酸化膜12を介して外側面ゲート電極13a及び内側面ゲート電極13bが設けられていること及びｐ型のエピタキシャルシリコン層(歪みSi層)4間の両側面に横方向のｐ型のエピタキシャルSiGe層7が設けられていること以外は図１とほぼ同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。図７における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部より歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を示している。
本実施例においては、第１の実施例と同じ効果のほかに、表面上の占有面積は大きくなるが、外側面及び最内側面にチャネルを形成できるので大きなチャネル幅を持ち且つ大きな放熱用空孔を持つＭＩＳ電界効果トランジスタを形成することが可能となる。
図８及び図９は本発明の縦型のＭＩＳ電界効果トランジスタにおける第６の実施例(図８は模式側断面図、図９は模式平面図)で、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)及びｎ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のシリコン基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、1〜21は図１と同じ物を、23はｎ型不純物ウエル領域、24はｎ型のエピタキシャルシリコン層(歪みSi層)、25aはp+型ソース領域、25bはp+型ドレイン領域、26はｎ型のエピタキシャルシリコンゲルマニウム層(SiGe、Ge濃度30％程度)を示している。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上の右半分には選択的に筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このｐ型のSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｐ型のSiGe層7の上部側面間にはタングステン膜10が設けられている。またｐ型の歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｐ型の歪みSi層4及びｐ型のSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、ｐ型の歪みSi層4及びｐ型のSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、絶縁分離されたｐ型のシリコン基板1上の左半分にはｎ型不純物ウエル領域23が設けられ、このｎ型不純物ウエル領域23上に選択的に筒状構造のｎ型のエピタキシャルシリコン層(歪みSi層)24が設けられ、このｎ型の歪みSi層24の内側面に接してｎ型のエピタキシャルSiGe層26が設けられ、このｎ型のSiGe層26の上部側面を除く側面に接して薄膜の窒化膜8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｎ型のSiGe層26の上部側面間にはタングステン膜10が設けられている。またｎ型の歪みSi層24の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｎ型の歪みSi層24及びｎ型のSiGe層26の上部にはp+型ドレイン領域25bが設けられ、ｎ型の歪みSi層24及びｎ型のSiGe層26の下部且つｎ型不純物ウエル領域23の上面にはp+型ソース領域25aが設けられ、バリアメタル17を有する導電ブラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。図9における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部よりｐ型の歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を、25a、25bは下部よりｎ型の歪みSi層24に形成されるp+型ソース領域、p+型ドレイン領域を示している。
本実施例においては、ＣＭＯＳの場合にも無理なく第１の実施例と同じ効果を得ることが可能である。
同図においては、ｐ型のシリコン基板1に絶縁膜を埋め込んだ素子分離領域形成用のトレンチ2が選択的に設けられ、この素子分離領域形成用のトレンチ2底部にはｐ型チャネルストッパー領域3が設けられている。この絶縁分離されたｐ型のシリコン基板1上の右半分には選択的に筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)4が設けられ、この歪みSi層4の内側面に接してｐ型のエピタキシャルSiGe層7が設けられ、このｐ型のSiGe層7の上部側面を除く側面に接して薄膜の窒化膜(Si3N4)8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｐ型のSiGe層7の上部側面間にはタングステン膜10が設けられている。またｐ型の歪みSi層4の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｐ型の歪みSi層4及びｐ型のSiGe層7の上部にはn+型ドレイン領域9c及びｎ型ドレイン領域9bが設けられ、ｐ型の歪みSi層4及びｐ型のSiGe層7の下部且つｐ型のシリコン基板1の表面にはn+型ソース領域9aが設けられ、バリアメタル17を有する導電プラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、絶縁分離されたｐ型のシリコン基板1上の左半分にはｎ型不純物ウエル領域23が設けられ、このｎ型不純物ウエル領域23上に選択的に筒状構造のｎ型のエピタキシャルシリコン層(歪みSi層)24が設けられ、このｎ型の歪みSi層24の内側面に接してｎ型のエピタキシャルSiGe層26が設けられ、このｎ型のSiGe層26の上部側面を除く側面に接して薄膜の窒化膜8が設けられ、この窒化膜8の側面間は空孔11となっており、この空孔11に栓をするように、ｎ型のSiGe層26の上部側面間にはタングステン膜10が設けられている。またｎ型の歪みSi層24の外側面にはゲート酸化膜(Ta2O5／SiO2)12を介してゲート電極13が設けられている。ｎ型の歪みSi層24及びｎ型のSiGe層26の上部にはp+型ドレイン領域25bが設けられ、ｎ型の歪みSi層24及びｎ型のSiGe層26の下部且つｎ型不純物ウエル領域23の上面にはp+型ソース領域25aが設けられ、バリアメタル17を有する導電ブラグ18を介して上下にバリアメタル(19、21)を有するAl配線20にそれぞれ接続されている構造の縦型のＰチャネルのＭＩＳ電界効果トランジスタが形成されている。図9における( )内の数字、11はタングステン膜(空孔の栓兼ドレイン接続領域)10直下に存在する空孔を、9a、9b、9cは下部よりｐ型の歪みSi層4に形成されるn+型ソース領域、ｎ型ドレイン領域、n+型ドレイン領域を、25a、25bは下部よりｎ型の歪みSi層24に形成されるp+型ソース領域、p+型ドレイン領域を示している。
本実施例においては、ＣＭＯＳの場合にも無理なく第１の実施例と同じ効果を得ることが可能である。
図１０は本発明の縦型のＭＩＳ電界効果トランジスタにおける第７の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、27は絶縁膜(SiO2、ＳＯＩ用)、28はｐ型のＳＯＩ基板を示している。
同図においては、筒状構造のｐ型エピタキシャルシリコン層4が、何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられたｐ型のＳＯＩ基板上に設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。
同図においては、筒状構造のｐ型エピタキシャルシリコン層4が、何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられたｐ型のＳＯＩ基板上に設けられている以外は図１と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。
図１１は本発明の縦型のＭＩＳ電界効果トランジスタにおける第８の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、27、28は図１０と同じ物を示している。
同図においては、放熱用空孔がＳＯＩ基板上ばかりでなく、ＳＯＩ基板を貫通して絶縁膜27内部にまで形成されている以外は図１０と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第７の実施例と同じ効果のほかに、より大きな放熱用空孔を持つことができるため、極めて高温に強い高速なＭＩＳ電界効果トランジスタを得ることが可能となる。
同図においては、放熱用空孔がＳＯＩ基板上ばかりでなく、ＳＯＩ基板を貫通して絶縁膜27内部にまで形成されている以外は図１０と同じ構造の縦型のショートチャネルのＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第７の実施例と同じ効果のほかに、より大きな放熱用空孔を持つことができるため、極めて高温に強い高速なＭＩＳ電界効果トランジスタを得ることが可能となる。
図１２は本発明の縦型のＭＩＳ電界効果トランジスタにおける第９の実施例の模式側断面図で、ｐ型のシリコン基板上に絶縁膜を介して貼り合わせられ、筒状構造のｐ型のエピタキシャルシリコン層(歪みSi層)及びｎ型のエピタキシャルシリコン層(歪みSi層)を形成したｐ型のＳＯＩ基板を使用して形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、1、2、4〜21は図１と同じ物を、24〜26は図８と同じ物を、27、28は図１０と同じ物を、29はｎ型のＳＯＩ基板を示している。
同図においては、筒状構造のｐ型のエピタキシャルシリコン層4がｐ型のＳＯＩ基板28上に設けられ、筒状構造のｎ型のエピタキシャルシリコン層24がｎ型のＳＯＩ基板29上に設けられ、このｐ型のＳＯＩ基板28及びｎ型のＳＯＩ基板29が何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられている以外は図８と同じ構造のショートチャネルの縦型のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。
同図においては、筒状構造のｐ型のエピタキシャルシリコン層4がｐ型のＳＯＩ基板28上に設けられ、筒状構造のｎ型のエピタキシャルシリコン層24がｎ型のＳＯＩ基板29上に設けられ、このｐ型のＳＯＩ基板28及びｎ型のＳＯＩ基板29が何も形成されていないｐ型のシリコン基板上に絶縁膜を介して貼り合わせられている以外は図８と同じ構造のショートチャネルの縦型のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、第１の実施例と同じ効果のほかに、貼り合わせＳＯＩ基板を使用することから、ややコスト高にはなるが、ソース領域の接合容量も低減でき、完全なＳＯＩ構造に形成できるので、さらなる高速化が可能である。
上記説明においては、シリコン基板にエピタキシャルシリコン層を形成する場合を説明しているが、シリコン基板に成分量の異なる複数の化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また筒状構造の半導体層を形成する際、エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、筒状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相成長によるばかりでなく、分子線成長法(ＭＢＥ)によっても、有機金属気相成長法(ＭＯＣＶＤ)によっても、原子層結晶成長法(ＡＬＥ)によっても、また他のいかなる結晶成長法を利用してもよい。
また筒状構造のエピタキシャル半導体層の平面形状は直線的であっても、曲線的であっても、その他の幾何学上の形であっても、また２重であっても３重であってもよいし、一部が分断された筒状構造でも、一部の厚みが異なる筒状構造でも本願発明は成立する。
また上記実施例においては、空孔形成用の栓となる導電膜として選択化学気相成長タングステン膜を使用しているが、これに限定されず、他の金属膜あるいは金属化合物膜であってもよいし、また横方向にエピタキシャル形成する半導体層であってもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
上記実施例においては、ゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN)を設けた二層構造としてもよい。
また上記実施例のすべてはエピタキシャル半導体層の上部にドレイン領域を形成し、下部にソース領域を形成しているが、これらを反対にして形成してもよい。ただし、この場合はソース領域の接合容量は低減できるが、ドレイン領域の接合容量は低減できないことになる。(エピタキシャル半導体層の上部を複雑にする方が下部を複雑にするより製造は容易である。)
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デプリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また本願発明の空孔は放熱用に使用しているが、他の目的、例えば容量の低減、強度増強、軽量化等に利用してもよい。
また筒状構造の半導体層を形成する際、エピタキシャル半導体層を使用しているが、半導体基板にトレンチを設けることにより、筒状構造に形成した半導体基板を使用してもよいし、半導体層を積層する場合は化学気相成長によるばかりでなく、分子線成長法(ＭＢＥ)によっても、有機金属気相成長法(ＭＯＣＶＤ)によっても、原子層結晶成長法(ＡＬＥ)によっても、また他のいかなる結晶成長法を利用してもよい。
また筒状構造のエピタキシャル半導体層の平面形状は直線的であっても、曲線的であっても、その他の幾何学上の形であっても、また２重であっても３重であってもよいし、一部が分断された筒状構造でも、一部の厚みが異なる筒状構造でも本願発明は成立する。
また上記実施例においては、空孔形成用の栓となる導電膜として選択化学気相成長タングステン膜を使用しているが、これに限定されず、他の金属膜あるいは金属化合物膜であってもよいし、また横方向にエピタキシャル形成する半導体層であってもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用しても差し支えない。
上記実施例においては、ゲート電極はAlの一層構造からなっているが、Alの下にバリアメタル(TiN)を設けた二層構造としてもよい。
また上記実施例のすべてはエピタキシャル半導体層の上部にドレイン領域を形成し、下部にソース領域を形成しているが、これらを反対にして形成してもよい。ただし、この場合はソース領域の接合容量は低減できるが、ドレイン領域の接合容量は低減できないことになる。(エピタキシャル半導体層の上部を複雑にする方が下部を複雑にするより製造は容易である。)
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デプリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また本願発明の空孔は放熱用に使用しているが、他の目的、例えば容量の低減、強度増強、軽量化等に利用してもよい。
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、すべてのＭＩＳ電界効果トランジスタを搭載する半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、電流駆動素子、光電変換素子等に利用できる可能性がある。
1 ｐ型のシリコン(Si)基板
2 素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)
3 ｐ型チャネルストッパー領域
4 筒状構造のｐ型のエピタキシャルシリコン(Si)層(歪みSi層)
5 酸化膜(SiO2)
6 窒化膜(Si3N4)
7 ｐ型のエピタキシャルシリコンゲルマニウム(SiGe)層
8 窒化膜(Si3N4)
9a n+型ソース領域
9b ｎ型ドレイン領域
9a n+型ドレイン領域
10 選択気相成長タングステン(W)膜(空孔の栓及びn+型ドレイン領域への接続領域)
11 放熱用空孔
12 ゲート酸化膜(Ta2O5／SiO2)
13 ゲート電極(Al)
13a 外側面ゲート電極(Al)
13b 内側面ゲート電極(Al)
14 酸化膜(SiO2)
15 燐珪酸ガラス(ＰＳＧ)膜
16 酸化膜(SiO2)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 バリアメタル(TiN)
20 Al配線
21 バリアメタル(TiN)
22 ｐ型のエピタキシャルゲルマニウム(Ge)層
23 ｎ型不純物ウエル領域
24 ｎ型のエピタキシャルシリコン(Si)層
25a p+型ソース領域
25b p+型ドレイン領域
26 ｎ型のエピタキシャルシリコンゲルマニウム(SiGe)層
27 ＳＯＩ用の酸化膜(SiO2)
28 ｐ型のＳＯＩ基板
29 ｎ型のＳＯＩ基板
2 素子分離領域形成用のトレンチ及び埋め込み絶縁膜(SiO2)
3 ｐ型チャネルストッパー領域
4 筒状構造のｐ型のエピタキシャルシリコン(Si)層(歪みSi層)
5 酸化膜(SiO2)
6 窒化膜(Si3N4)
7 ｐ型のエピタキシャルシリコンゲルマニウム(SiGe)層
8 窒化膜(Si3N4)
9a n+型ソース領域
9b ｎ型ドレイン領域
9a n+型ドレイン領域
10 選択気相成長タングステン(W)膜(空孔の栓及びn+型ドレイン領域への接続領域)
11 放熱用空孔
12 ゲート酸化膜(Ta2O5／SiO2)
13 ゲート電極(Al)
13a 外側面ゲート電極(Al)
13b 内側面ゲート電極(Al)
14 酸化膜(SiO2)
15 燐珪酸ガラス(ＰＳＧ)膜
16 酸化膜(SiO2)
17 バリアメタル(TiN)
18 導電プラグ(W)
19 バリアメタル(TiN)
20 Al配線
21 バリアメタル(TiN)
22 ｐ型のエピタキシャルゲルマニウム(Ge)層
23 ｎ型不純物ウエル領域
24 ｎ型のエピタキシャルシリコン(Si)層
25a p+型ソース領域
25b p+型ドレイン領域
26 ｎ型のエピタキシャルシリコンゲルマニウム(SiGe)層
27 ＳＯＩ用の酸化膜(SiO2)
28 ｐ型のＳＯＩ基板
29 ｎ型のＳＯＩ基板
Claims (6)
- 半導体基板あるいは直下部に酸化膜を有する半導体基板と、前記半導体基板上に筒状構造を有し、選択的に積層された縦方向(半導体基板の主面に垂直方向)エピタキシャル半導体層と、前記縦方向エピタキシャル半導体層の内側面に接し、一定の幅を有して設けられた、前記縦方向エピタキシャル半導体層より格子定数がやや大きい横方向(半導体基板の主面に平行方向)エピタキシャル半導体層と、前記横方向エピタキシャル半導体層の上部側面間に設けられた導電膜と、前記導電膜の底面の一部に接し、且つ前記横方向エピタキシャル半導体層の内側面に接して、一定の幅に設けられた絶縁膜と、前記導電膜の残りの底面直下及び前記絶縁膜の側面間に設けられた空孔と、前記縦方向エピタキシャル半導体層の外側面にゲート絶縁膜を介して設けられたゲート電極と、少なくとも、前記縦方向エピタキシャル半導体層の上部に設けられたドレイン領域(あるいはソース領域)と、前記ドレイン領域(あるいはソース領域)と離間して前記ドレイン領域(あるいはソース領域)に相対して前記縦方向エピタキシャル半導体層の下部に設けられたソース領域(あるいはドレイン領域)と、前記ドレイン領域、前記ソース領域及び前記ゲート電極に配設された配線体とを備えてなることを特徴とするＭＩＳ電界効果トランジスタ。
- 前記縦方向エピタキシャル半導体層の内側に存在する前記絶縁膜及び前記空孔の替りに前記横方向エピタキシャル半導体層が充填されていることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
- 前記縦方向エピタキシャル半導体層の内側に存在する前記空孔の替りに前記絶縁膜が充填されていることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
- 前記横方向エピタキシャル半導体層が格子定数の異なる複数のエピタキシャル半導体層からなることを特徴とする特許請求の範囲請求項１記載のＭＩＳ電界効果トランジスタ。
- 半導体基板上に選択的に筒状構造の縦方向エピタキシャル半導体層を形成する工程と、前記縦方向エピタキシャル半導体層の内側面に横方向エピタキシャル半導体層を形成する工程と、熱処理を施し、前記横方向エピタキシャル半導体層を緩和させ且つ前記縦方向エピタキシャル半導体層にひずみを加える工程とを含むことを特徴とする半導体基板の製造方法。
- 半導体基板上に選択的に筒状構造の半導体層を積層する工程と、前記半導体層の外側面に第１の絶縁膜を形成する工程と、前記半導体層の上部内側面を除く内側面に第２の絶縁膜を形成する工程と、前記半導体層の露出した内側面に選択的に導電膜を形成する工程とを含み、前記筒状構造の半導体層間に空孔を形成したことを特徴とする半導体基板の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008269338A JP5185061B2 (ja) | 2008-10-20 | 2008-10-20 | Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010098205A JP2010098205A (ja) | 2010-04-30 |
| JP5185061B2 true JP5185061B2 (ja) | 2013-04-17 |
Family
ID=42259669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008269338A Expired - Fee Related JP5185061B2 (ja) | 2008-10-20 | 2008-10-20 | Ｍｉｓ電界効果トランジスタ及び半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5185061B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5666961B2 (ja) * | 2011-03-31 | 2015-02-12 | 猛英 白土 | 半導体記憶装置 |
| WO2019150856A1 (ja) * | 2018-01-30 | 2019-08-08 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3428124B2 (ja) * | 1994-03-15 | 2003-07-22 | 三菱電機株式会社 | Ｍｉｓ型トランジスタおよびその製造方法 |
| JP2002057329A (ja) * | 2000-08-09 | 2002-02-22 | Toshiba Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2003249648A (ja) * | 2002-02-26 | 2003-09-05 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JP5118347B2 (ja) * | 2007-01-05 | 2013-01-16 | 株式会社東芝 | 半導体装置 |
-
2008
- 2008-10-20 JP JP2008269338A patent/JP5185061B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010098205A (ja) | 2010-04-30 |
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| JP2015115353A (ja) | 半導体装置及びその製造方法 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
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