JP5176689B2 - データドライバ、集積回路装置及び電子機器 - Google Patents

Description

本発明は、データドライバ、集積回路装置及び電子機器等に関する。

従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置、表示パネル）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor）などのスイッチ素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。

そして、近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのデータ線（ソース線）の本数が増大する一方、各データ線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのデータ線を駆動するデータドライバ（ソースドライバ）の低消費電力化やチップサイズの縮小化も要求されている。

例えば、特許文献１及び特許文献２には、データドライバのデータ線を駆動する出力回路のRail-to-Rail動作を可能にする一方で、高精度にデータ線に電圧を供給できる構成が開示されている。

しかしながら、特許文献１及び特許文献２に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してRail-to-Rail動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、データドライバの回路規模が大きくなるという問題があった。また、データ線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくせざるを得なかった。

また、データ線に高精度の電圧を供給するためには、階調データに対応した階調電圧を出力するＤ／Ａ変換回路からの電圧をそのままデータ線に供給する必要があった。このため、階調数が増加すると、階調電圧線の本数も増やす必要があり、チップサイズが大きくなるという問題があった。

また、一般的な演算増幅器では、出力電圧のばらつきを考慮する必要がある。そのため、演算増幅器を構成するトランジスタのサイズを大きくし、出力電圧のばらつきを抑制する必要があった。
特開２００５−１７５８１１号公報 特開２００５−１７５８１２号公報

本発明の幾つかの態様によれば、階調数が増加した場合にも、小規模な回路構成でデータ線に電圧を供給できるデータドライバ、集積回路装置及び電子機器を提供できる。また本発明の他の態様によれば、バラツキの少ない高精度の電圧をデータ線に供給できるデータドライバ、集積回路装置及び電子機器を提供できる。

本発明は、電気光学装置のデータ線を駆動するためのデータドライバであって、階調データを受け、前記階調データに対応した第１、第２の階調電圧を、第１〜第Ｎ（Ｎは２以上の整数）のサンプリング期間の各サンプリング期間に時分割に出力するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路を共用する第１〜第Ｎのデータ線駆動回路を含み、前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路は、前記第１〜第Ｎのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記第１、第２の階調電圧をサンプリングし、前記第１の階調電圧と前記第２の階調電圧の間の階調電圧を生成する階調生成アンプを含むデータドライバに関係する。

本発明では、Ｄ／Ａ変換回路は、階調データに対応した第１、第２の階調電圧を、第１〜第Ｎのサンプリング期間の各サンプリング期間に時分割に出力する。そして第１〜第Ｎのデータ線駆動回路の各データ線駆動回路の階調生成アンプは、第１〜第Ｎのサンプリング期間の各サンプリング期間において出力された第１、第２の階調電圧をサンプリングし、第１、第２の階調電圧の間の階調電圧を生成する。このようにすれば、第１〜第Ｎのデータ線駆動回路に対して１つのＤ／Ａ変換回路を設ければ済むため、Ｄ／Ａ変換回路の占有面積を縮小できる。そして本発明では、Ｄ／Ａ変換回路が時分割に第１、第２の階調電圧を出力したとしても、階調生成アンプのサンプリング機能により、第１〜第Ｎの各サンプリング期間での電圧の適正なサンプリングが可能になる。従って、階調数が増加した場合にも、小規模な回路構成でデータ線に電圧を供給できるデータドライバを提供できる。

また本発明では、前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されてもよい。

このようなフリップアラウンド型サンプルホールド回路を用いれば、階調生成アンプに電圧のサンプルホールド機能を持たせることができる共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をデータ線に供給できる。

また本発明では、前記階調生成アンプは、演算増幅器と、前記演算増幅器の第１の入力端子と前記階調生成アンプの前記第１の入力ノードとの間に設けられ、サンプリング期間において前記第１の入力ノードの入力電圧に応じた電荷が蓄積される第１のサンプリング用キャパシタと、前記演算増幅器の前記第１の入力端子と前記階調生成アンプの前記第２の入力ノードとの間に設けられ、前記サンプリング期間において前記第２の入力ノードの入力電圧に応じた電荷が蓄積される第２のサンプリング用キャパシタとを含み、前記サンプリング期間において前記第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力してもよい。

このようにすれば、サンプリング期間において第１、第２の入力ノードへの入力電圧を第１、第２のサンプリング用キャパシタにサンプリングし、第１、第２のサンプリング用キャパシタのフリップアラウンド動作を行うことで、第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力できるようになる。

また本発明では、前記階調生成アンプは、その第２の入力端子に所与の基準電圧が設定される演算増幅器と、前記階調生成アンプの前記第１の入力ノードと前記演算増幅器の第１の入力端子との間に設けられた第１のサンプリング用スイッチ素子及び第１のサンプリング用キャパシタと、前記階調生成アンプの前記第２の入力ノードと前記演算増幅器の前記第１の入力端子との間に設けられた第２のサンプリング用スイッチ素子及び第２のサンプリング用キャパシタと、前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、前記第１のサンプリング用スイッチ素子と前記第１のサンプリング用キャパシタとの間の第１の接続ノードと、前記演算増幅器の出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、前記第２のサンプリング用スイッチ素子と前記第２のサンプリング用キャパシタとの間の第２の接続ノードと、前記演算増幅器の出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子を含んでもよい。

このようにすれば、第１、第２のサンプリング用スイッチ素子や帰還用スイッチ素子を用いて第１、第２のサンプリング用キャパシタへの入力電圧のサンプリングを実現し、第１、第２のフリップアラウンド用スイッチ素子を用いて、第１、第２のサンプリング用キャパシタのフリップアラウンド動作を実現できる。

また本発明では、前記サンプリング期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオフになり、ホールド期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオンになってもよい。

このように、サンプリング期間において第１、第２のサンプリング用スイッチ素子及び帰還用スイッチ素子がオンになることで、演算増幅器のイマジナリーショート機能を利用して、第１、第２のサンプリング用キャパシタに入力電圧に応じた電荷を蓄積できる。またホールド期間において第１、第２のフリップアラウンド用スイッチ素子をオンにすることで、第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、階調生成アンプの出力ノードに出力できる。

また本発明では、前記階調生成アンプは、前記演算増幅器の前記出力端子と前記階調生成アンプの出力ノードとの間に設けられた出力用スイッチ素子を含み、サンプリング期間においては、前記出力用スイッチ素子がオフになり、ホールド期間においては、前記出力用スイッチ素子がオンになってもよい。

このようにサンプリング期間において出力用スイッチ素子がオフになることで、サンプリング期間での不確定な電圧が後段に伝達されてしまう事態を防止できる。

また本発明では、前記第１、第２のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになってもよい。

このようにすれば、第１、第２のサンプリング用スイッチ素子等からのチャージインジェクションによる悪影響を最小限に抑えることができる。

また本発明では、前記第１、第２のサンプリング用スイッチ素子、前記帰還用スイッチ素子、前記第１、第２のフリップアラウンド用スイッチ素子のスイッチ制御信号の高電位側電源電圧をＶＤＤとし低電位側電源電圧をＶＳＳとした場合に、前記演算増幅器の前記第２の入力端子に設定される前記基準電圧は、ＶＤＤとＶＳＳの中間の電圧に設定されてもよい。

このように基準電圧を設定すれば、チャージインジェクションによる悪影響を更に低減できる。

また本発明では、前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路は、前記階調生成アンプの後段に設けられた駆動アンプを含んでもよい。

このような駆動アンプを設ければ、データ線の駆動時間を長くすることが可能になり、表示品質を向上できる。

また本発明では前記駆動アンプはフリップアラウンド型サンプルホールド回路により構成されてもよい。

このようなフリップアラウンド型サンプルホールド回路を用いれば、駆動アンプに電圧のサンプルホールド機能を持たせることが可能になると共に、いわゆるオフセットフリーを実現できるため、バラツキの少ない高精度の電圧をデータ線に供給できる。

また本発明では、前記駆動アンプは、第２の演算増幅器と、前記第２の演算増幅器の第１の入力端子と前記駆動アンプの入力ノードとの間に設けられ、駆動アンプ用サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、前記駆動アンプ用サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力してもよい。

このようにすれば、駆動アンプ用サンプリング期間において入力ノードへの入力電圧をサンプリング用キャパシタにサンプリングし、サンプリング用キャパシタのフリップアラウンド動作を行うことで、サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力できる。

また本発明では、前記駆動アンプは、その第２の入力端子に所与の基準電圧が設定される第２の演算増幅器と、前記駆動アンプの入力ノードと前記第２の演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、前記第２の演算増幅器の出力端子と前記第１の入力端子との間に設けられた第２の帰還用スイッチ素子と、前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと、前記第２の演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含んでもよい。

このようにすれば、サンプリング用スイッチ素子や第２の帰還用スイッチ素子を用いてサンプリング用キャパシタへの入力電圧のサンプリングを実現し、フリップアラウンド用スイッチ素子を用いて、サンプリング用キャパシタのフリップアラウンド動作を実現できる。

また本発明では、前記階調生成アンプが含む演算増幅器は、Ａ級の増幅動作を行う増幅器により構成され、前記駆動アンプが含む前記第２の演算増幅器は、ＡＢ級の増幅動作を行う増幅器により構成されてもよい。

このようにすれば低消費電力化とデータ線への供給電圧の高精度化を両立できる。なお駆動アンプの演算増幅器は、サンプリング期間においてＡ級の増幅動作を行い、ホールド期間においてＡＢ級の増幅動作を行う増幅器であってもよい。

また本発明では、前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路が含む前記駆動アンプは、前記第１〜第Ｎのサンプリング期間の後の駆動アンプ用サンプリング期間において、前記階調生成アンプの出力電圧をサンプリングし、前記駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングした前記出力電圧を出力してもよい。

このようにすれば、第１〜第Ｎのサンプリング期間の総和時間が長くなった場合にも、その第１〜第Ｎのサンプリング期間の間、駆動アンプがホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できるようになる。

また本発明では、前記駆動アンプ用サンプリング期間において、前記駆動アンプの出力線が共通電位に設定されてもよい。

このようにすれば、駆動アンプ用サンプリング期間を有効活用して駆動アンプの出力線を共通電位に設定し、電荷の再利用を行うことで、低消費電力化を実現できる。

また本発明では、前記Ｄ／Ａ変換回路は、階調データの全てのビットが第１の論理レベルである場合には、前記第１の階調電圧として最大階調電圧を出力すると共に前記第２の階調電圧としても前記最大階調電圧を出力し、階調データの全てのビットが第２の論理レベルである場合には、前記第１の階調電圧として最小階調電圧を出力すると共に前記第２の階調電圧としても前記最小階調電圧を出力してもよい。

このようにすれば、最大階調電圧や最小階調電圧を、階調の刻みとは独立に調整することが可能になり、利便性を向上できる。

また本発明は、上記のいずれかに記載のデータドライバを含む集積回路装置に関係する。

また本発明は、上記に記載の集積回路装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．集積回路装置
図１に本実施形態のデータドライバを含む集積回路装置１０（表示ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置１０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネル４００（広義には電気光学装置）は、複数のデータ線（例えばソース線）と、複数の走査線（例えばゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、例えばＴＦＴ、ＴＦＤなどのスイッチ素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。

表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ、表示データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データ（階調データ）に対応する電圧（データ電圧）を選択して、表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電圧と低電位側電圧の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

２．データドライバ
図２に本実施形態のデータドライバ（ソースドライバ）の構成例を示す。このデータドライバは液晶パネルなどの表示パネル４００（電気光学装置）のデータ線を駆動するものであり、Ｄ／Ａ変換回路５２、データ線駆動回路６０-1〜６０-Ｎを含む。そして図２では、１つのＤ／Ａ変換回路５２が、複数のデータ線駆動回路６０-1〜６０-N（第１〜第Ｎのデータ線駆動回路）により共用される。なおデータ線駆動回路等を表示パネルの各データ線毎に設けてもよいし、データ線駆動回路が複数のデータ線を時分割に駆動するようにしてもよい。またデータドライバ（集積回路装置）の一部又は全部を表示パネル上に一体に形成してもよい。

Ｄ／Ａ変換回路５２（電圧生成回路）は、例えば図１のメモリ２０から階調データＤＧ（画像データ、表示データ）を受ける。そして階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。

具体的には、Ｄ／Ａ変換回路５２は、階調データを受け、階調データに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を、第１〜第Ｎのサンプリング期間の各サンプリング期間に時分割に出力する。

データ線駆動回路６０-1〜６０-Nは階調生成アンプ６２-1〜６２-N（ＧＡ１〜ＧＡＮ）を含む。これらの階調生成アンプ６２-1〜６２-Nの各々は、第１〜第Ｎのサンプリング期間の各サンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、ＶＧ１とＶＧ２の間の階調電圧を生成する。

図３にデータドライバの第２の構成例を示す。図３では、データ線駆動回路６０-1〜６０-Nは、階調生成アンプ６２-1〜６２-Nの後段に設けられた駆動アンプ６４-1〜６４-Nを更に含む。

なお駆動アンプ６４-1〜６４-Nを設けない変形実施も可能である。またＤ／Ａ変換器５２、データ線駆動回路６０-1〜６０-N、階調生成アンプ６２-1〜６２-N、駆動アンプ６４-1〜６４-Nの詳細については後述する。

データ線駆動回路６０-1〜６０-Nが含む駆動アンプ６４-1〜６４-N（ＤＡ１〜ＤＡＮ）は、第１〜第Ｎのサンプリング期間の後の駆動アンプ用サンプリング期間において、階調生成アンプ６２-1〜６２-Nの出力電圧をサンプリングする。そして駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングされた出力電圧を出力する。

例えば図４に、６個のデータ線駆動回路ＧＡ１〜ＧＡ６によりＤ／Ａ変換回路５２が共用される場合の信号波形例を示す。データ線駆動回路ＧＡ１〜ＧＡ６はサンプリング期間ＴＳ１〜ＴＳ６（第１〜第Ｎのサンプリング期間）においてサンプリング動作を行い、その後のホールド期間ＴＨ１〜ＴＨ６（第１〜第Ｎのホールド期間）においてホールド動作を行う。

そして駆動アンプＤＡ１〜ＤＡ６は、サンプリング期間ＴＳ１〜ＴＳ６の後の駆動アンプ用サンプリング期間ＴＤＳにおいて、サンプリング動作を行い、その後の駆動アンプ用ホールド期間ＴＤＨにおいて、ホールド動作を行う。

図２、図３の構成によれば、データ線駆動回路毎にＤ／Ａ変換回路を設ける必要はなく、複数のデータ線駆動回路６０-1〜６０-Nに対して１つのＤ／Ａ変換回路５２を設ければ済む。従って、集積回路装置内でのＤ／Ａ変換回路５２の占有面積を削減でき、集積回路装置の小規模化を図れる。

そしてこのように、Ｄ／Ａ変換回路５２が時分割に第１、第２の階調電圧ＶＧ１、ＶＧ２を出力したとしても、階調生成アンプ６２-1〜６２-Nのサンプリング機能により、第１〜第Ｎの各サンプリング期間での電圧の適正なサンプリングが可能になる。

また、このようにＤ／Ａ変換回路５２を時分割に使用すると、図４に示すようにサンプリング期間ＴＳ１〜ＴＳ６の総和時間が長くなってしまう。このため、例えば階調生成アンプＧＡ６のホールド期間ＴＨ６が短くなり、データ線の駆動時間に余裕が無くなってしまう。

この点、図３に示すように階調生成アンプＧＡ１〜ＧＡ６の後段に駆動アンプＤＡ１〜ＤＡ６を設ければ、図４のＥ１５に示すように、サンプリング期間ＴＳ１〜ＴＳ６の間、駆動アンプＤＡ１〜ＤＡ６がホールド動作モードになってデータ線を駆動できる。従って、データ線の駆動時間を長くすることができ、データ線に高精度な電圧を供給できる。

また、これまでのデータドライバでは、データ線に供給する電圧を高精度化するために、例えば駆動期間の後半にＤ／Ａ変換回路によりデータ線を直接駆動するＤＡＣ駆動を行っていた。このために、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要があり、Ｄ／Ａ変換回路のレイアウト面積が原因となって集積回路装置の大規模化を招いていた。

この点、後述するように、階調生成アンプや駆動アンプにサンプルホールド機能を持たせて、例えばフリップアラウンド型サンプルホールド回路により構成すれば、いわゆるオフセットフリーを実現できる。従って、データ線への出力電圧のバラツキを最小限に抑えて、データ線に高精度な電圧を供給できるようになるため、上記のＤＡＣ駆動が不要になる。従って、各データ線毎に同じ構成のＤ／Ａ変換回路を設ける必要がなくなり、図２、図３に示すように、１つのＤ／Ａ変換回路を複数のデータ線駆動回路で共用できるようになる。従って、データ線の電圧の高精度化とデータドライバの小面積化を両立できる。

また図２、図３の構成によれば、階調電圧線を、Ｒ用（赤）、Ｇ用（緑）、Ｂ用（青）に時分割に共用できるという利点もある。

具体的には本実施形態では、図１のメモリ２０とデータドライバ５０とを接続する階調データバスは例えば１６ビットのバスになっている。一方、Ｒ、Ｇ、Ｂの各サブピクセルのビット数は８ビットであり、Ｒ、Ｇ、Ｂのサブピクセルから構成されるピクセルのビット数は８×３＝２４ビットになる。

そこで図４のＥ１、Ｅ２では、第１の画素のサブピクセルＲ０の８ビットの階調データと、第１の画素の隣の第２の画素のサブピクセルＲ１の８ビットの階調データが、１６ビットの階調データバスを介してメモリ２０からデータドライバ５０に転送される。

そして図４のＥ３ではＤ／Ａ変換回路５２は、サブピクセルＲ０の８ビットの階調データに対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ４に示すように階調生成アンプＧＡ１は、サンプリング期間ＴＳ１においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ５ではＤ／Ａ変換回路５２は、サブピクセルＲ１の８ビットの階調データに対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ６に示すように階調生成アンプＧＡ２は、サンプリング期間ＴＳ２においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ７、Ｅ８では、第１の画素のサブピクセルＧ０の８ビットの階調データと、第２の画素のサブピクセルＧ１の８ビットの階調データが、１６ビットの階調データバスを介してメモリ２０からデータドライバ５０に転送される。

そしてＥ９ではＤ／Ａ変換回路５２は、サブピクセルＧ０の８ビットの階調データに対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１０に示すように階調生成アンプＧＡ３は、サンプリング期間ＴＳ３においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。

またＥ１１ではＤ／Ａ変換回路５２は、サブピクセルＧ１の８ビットの階調データに対応する第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。するとＥ１２に示すように階調生成アンプＧＡ４は、サンプリング期間ＴＳ４においてＶＧ１、ＶＧ２のサンプリング動作を行って、ＶＧ１とＶＧ２の間の階調電圧を生成する。なおＥ１３、E１４ではサブピクセルＢ０、Ｂ１の階調データが転送され、上記の同様の処理が行われる。

このようにＲ０、Ｒ１、Ｇ０、Ｇ１、Ｂ０、Ｂ１の階調データを転送すれば、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設けなくも済むようになり、１本の階調電圧線をＲ用、Ｇ用、Ｂ用の階調データの転送に時分割に使用できるようになる。例えば図４のＥ１、Ｅ２では階調電圧線をＲ用に使用し、Ｅ７、Ｅ８では階調電圧線をＧ用に使用し、Ｅ１３、Ｅ１４では階調電圧線をＢ用に使用できる。

例えば、Ｒ用、Ｇ用、Ｂ用に、各々、６４本の階調電圧線が必要な場合に、Ｒ用、Ｇ用、Ｂ用に別々の階調電圧線を設ける手法では、６４×３＝１９２本の階調電圧線が必要になる。

この点、本実施形態では、１本の階調電圧線をＲ用、Ｇ用、Ｂ用に時分割に使用しているため、６４本の階調電圧線で済むようになり、階調電圧線の配線領域を大幅に削減でき、集積回路装置の小面積化を図れる。

３．データ線の共通電位設定
本実施形態では低消費電力化を実現するために、データ線の共通電位設定手法（イコライズ）を採用している。具体的には図４のＥ１６に示すように、駆動アンプ用サンプリング期間ＴＤＳにおいて、駆動アンプＤＡ１〜ＤＡ６の出力線を共通電位に設定する。

例えば図５においてＶＣＯＭ生成回路１８０（コモン電圧生成回路）は、表示パネルの画素の対向電極であるコモン電極に供給するコモン電圧ＶＣＯＭ（対向電極電圧）を生成して出力する。そして生成されたコモン電圧ＶＣＯＭは、ＶＣＯＭのパッド（バンプ）を介して表示パネルのコモン電極に供給される。

具体的にはＶＣＯＭ生成回路１８０は、図示しない極性反転信号に基づいて、高電位側コモン電圧ＶＣＯＭＨと低電位側コモン電圧ＶＣＯＭＬのいずれかを、コモン電圧ＶＣＯＭとして出力する。例えばライン反転駆動の場合には、１走査期間毎に液晶素子に印加される電圧の極性が反転するため、ＶＣＯＭ生成回路１８０は、１走査期間毎に、ＶＣＯＭＨとＶＣＯＭＬのいずれかを切り替えて出力する。

そして図５では、駆動アンプＤＡ１〜ＤＡ６の出力線を、駆動アンプ用サンプリング期間ＴＤＳにおいて、図４のＥ１６に示すように共通電位であるコモン電圧ＶＣＯＭに設定する。具体的には、駆動アンプ用サンプリング期間において、図５のスイッチ素子ＳＶＤをオンにして、駆動アンプＤＡ１〜ＤＡ６の出力線であるデータ線を、コモン電圧ＶＣＯＭに設定する。なお共通電位はＶＣＯＭに限定されず、例えばＧＮＤの電位などであってもよい。

図５のようにすれば、表示パネルに蓄積された電荷を再利用して、表示パネルのデータ線への電荷の充放電が行われるようになるため、より一層の低消費電力化を図れる。

また、後述するように駆動アンプＤＡ１〜ＤＡ６の出力用スイッチ素子ＳＱＤは、駆動アンプ用サンプリング期間ＴＤＳにおいてオフになり、ＤＡ１〜ＤＡ６の出力はハイインピーダンス状態になる。従って、このように駆動アンプＤＡ１〜ＤＡ６の出力がハイインピーダンス状態になる期間ＴＤＳを利用すれば、効率的にデータ線をコモン電圧ＶＣＯＭに設定できるようになる。またコモン電圧ＶＣＯＭに設定したことの悪影響が、駆動アンプＤＡ１〜ＤＡ６に及ぶのも防止できる。

４．スイッチ回路
以下、本実施形態のデータドライバの種々の変形例について説明する。なお、以下では説明を簡素化するために、１つのＤ／Ａ変換回路５２を共用するデータ線駆動回路６０-1〜６０-N、階調生成アンプ６２-1〜６２-N、駆動アンプ６４-1〜６４-Nを、各々、代表してデータ線駆動回路６０、階調生成アンプ６２、駆動アンプ６４と記載して、説明を行う。

図６に本実施形態のデータドライバの第１の変形例を示す。図６の第１の変形例では、スイッチ回路５４が新たに追加されている。

図６において、Ｄ／Ａ変換回路５２は、図１の階調電圧生成回路１１０から階調電圧線を介して複数の階調電圧（例えばＶ０〜Ｖ１２８、Ｖ０〜Ｖ６４）を受ける。そしてこれらの複数の階調電圧の中から階調データＤＧに対応した第１、第２の階調電圧ＶＧ１、ＶＧ２を選択して出力する。この場合に、Ｄ／Ａ変換回路５２が出力する第１、第２の階調電圧ＶＧ１、ＶＧ２は、隣り合う階調電圧になる。具体的には、階調電圧線を介してＤ／Ａ変換回路５２に入力される複数の階調電圧（Ｖ０〜Ｖ１２８、Ｖ０〜Ｖ６４）において隣り合う階調電圧（例えばＶ０とＶ１、Ｖ１とＶ２、Ｖ２とＶ３）になる。

例えば図７において階調データＤＧはＤ７〜Ｄ０の８ビット（２５６階調）のデータになっている。またＤ／Ａ変換回路５２には複数の階調電圧Ｖ０〜Ｖ１２８が入力される。ここでは、Ｖ０〜Ｖ１２８には、Ｖ０＞Ｖ１＞Ｖ２・・・・Ｖ１２７＞Ｖ１２８という単調減少の関係が成り立っている。但しＶ０＜Ｖ１＜Ｖ２・・・・Ｖ１２７＜Ｖ１２８という単調増加の関係が成り立つようにしてもよい。

Ｄ／Ａ変換回路５２は、階調データがＤＧ（Ｄ７〜Ｄ０）＝（００００００００）、（０００００００１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力し、（００００００１０）、（００００００１１）の場合には、ＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またＤＧ＝（０００００１００）、（０００００１０１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ２を出力し、（０００００１１０）、（０００００１１１）の場合には、ＶＧ１＝Ｖ３、ＶＧ２＝Ｖ４を出力する。

このようにＤ／Ａ変換回路５２は、階調電圧生成回路１１０から入力される階調電圧Ｖ０〜Ｖ１２８のうち、階調データＤＧに応じた階調電圧であって、隣り合う第１、第２の階調電圧ＶＧ１、ＶＧ２を出力する。なお図６、図７はＤ／Ａ変換回路５２が第１、第２の階調電圧ＶＧ１、ＶＧ２の２種類の階調電圧を生成する例であるが、出力される階調電圧の種類（数）はこれに限定されるものではない。

データ線駆動回路６０（データ線駆動回路６０-1〜６０-N）は表示パネル４００のデータ線を駆動する回路であり、階調生成アンプ６２（階調生成アンプ６２-1〜６２-N）を含む。この階調生成アンプ６２（階調生成サンプルホールド回路）は、第１の階調電圧ＶＧ１と第２の階調電圧ＶＧ２の間の階調電圧を生成して出力できる。

図７において階調生成アンプ６２は、階調データがＤＧ＝（０００００００１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ０の間の階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を生成（サンプリング）して出力する。なお階調データがＤＧ＝（００００００００）の場合にはＶＳ＝ＶＧ２＝Ｖ０を出力する。また階調データがＤＧ＝（００００００１１）の場合には、ＶＧ１＝Ｖ１とＶＧ２＝Ｖ２の間の階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を生成して出力する。なお階調データがＤＧ＝（００００００１０）の場合にはＶＳ＝ＶＧ１＝Ｖ１を出力する。

スイッチ回路５４はＤ／Ａ変換回路５２とデータ線駆動回路６０との間に設けられる。なおスイッチ回路５４はＤ／Ａ変換回路５２又はデータ線駆動回路６０の構成要素であってもよい。

スイッチ回路５４は複数のスイッチ素子を含む。例えば図６では第１〜第４のスイッチ素子ＳＷ１〜ＳＷ４を含む。なおスイッチ素子の個数はこれに限定されず、例えば後述するように８個、１６個等であってもよい。また各スイッチ素子ＳＷ１〜ＳＷ４はＣＭＯＳのトランジスタにより構成できる。具体的にはＰ型トランジスタとＮ型トランジスタとからなるトランスファーゲートにより構成できる。そしてこれらのトランジスタは、図示しないスイッチ制御信号生成回路からのスイッチ制御信号によりオン・オフされる。

スイッチ素子ＳＷ１は、Ｄ／Ａ変換回路５２の第１の階調電圧ＶＧ１の出力ノードである第１の電圧出力ノードＮＧ１と、階調生成アンプ６２（データ線駆動回路６０）の第１の入力ノードＮＩ１との間に設けられる。スイッチ素子ＳＷ２は、Ｄ／Ａ変換回路５２の第２の階調電圧ＶＧ２の出力ノードである第２の電圧出力ノードＮＧ２と、階調生成アンプ６２の入力ノードＮＩ１との間に設けられる。これらのスイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフになる。例えば図７に示すように階調データがＤＧ＝（００００００００）の場合にはＳＷ１がオフになる一方でＳＷ２がオンになり、ＤＧ＝（０００００００１）の場合にはＳＷ１がオンになる一方でＳＷ２がオフになる。

スイッチ素子ＳＷ３は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ１と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。スイッチ素子ＳＷ４は、Ｄ／Ａ変換回路５２の電圧出力ノードＮＧ２と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。これらのスイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフになる。例えばＤＧ＝（０００００００１）の場合にはＳＷ３がオフになる一方でＳＷ４がオンになり、ＤＧ＝（００００００１０）の場合にはＳＷ３がオンになる一方でＳＷ４がオフになる。

図７に示すように、階調データがＤＧ＝（００００００００）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ０を出力する。またスイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになる。従って階調生成アンプ６２の入力ノードＮＩ１、ＮＩ２には、各々、ＶＩ１＝ＶＧ２＝Ｖ０、ＶＩ２＝ＶＧ２＝Ｖ０が入力される。これにより階調生成アンプ６２は階調電圧（サンプリング電圧）ＶＳ＝Ｖ０を出力する。

一方、階調データがＤＧ＝（０００００００１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オフ、オンになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ２＝Ｖ０が入力され、階調電圧ＶＳ＝Ｖ０−（Ｖ０−Ｖ１）／２を出力する。即ち階調データＤＧ＝（０００００００１）に対応する階調電圧を出力する。

階調データがＤＧ＝（００００００１０）の場合には、Ｄ／Ａ変換回路５２はＶＧ１＝Ｖ１、ＶＧ２＝Ｖ２を出力する。またスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オン、オフ、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ１＝Ｖ１、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１を出力する。

一方、階調データがＤＧ＝（００００００１１）の場合には、スイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オン、オフになる。従って階調生成アンプ６２は、その入力ノードＮＩ１、ＮＩ２にＶＩ１＝ＶＧ２＝Ｖ２、ＶＩ２＝ＶＧ１＝Ｖ１が入力され、階調電圧ＶＳ＝Ｖ１−（Ｖ１−Ｖ２）／２を出力する。即ち階調データＤＧ＝（００００００１１）に対応する階調電圧を出力する。

そして図７から明らかなように、スイッチ素子ＳＷ１〜ＳＷ４は、階調データＤＧの下位ビットに基づいてオン・オフされる。即ち階調データＤＧの下位ビットに基づき生成されたスイッチ制御信号に基づいて、スイッチ素子ＳＷ１〜ＳＷ４はオン・オフされる。例えば階調データＤＧの下位ビットであるＤ１、Ｄ０が（００）の場合には、図７に示すようにスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は、各々、オフ、オン、オフ、オンになり、（０１）の場合には、各々、オン、オフ、オフ、オンになる。また（１０）の場合には、オン、オフ、オン、オフになり、（１１）の場合にはオフ、オン、オン、オフになる。

以上に説明した本実施形態のデータドライバによれば、階調生成アンプ６２により階調電圧を生成できるため、図１の階調電圧生成回路１１０が生成する階調電圧の個数（種類）を削減できる。これにより階調電圧線の本数を削減できると共に、Ｄ／Ａ変換回路５２の回路規模を削減できる。

例えば階調データＤＧが８ビットであり、階調数が２^８＝２５６階調である場合に、従来の手法では、階調電圧生成回路１１０は２５６個の階調電圧を生成する必要があり、Ｄ／Ａ変換回路５２には、これらの２５６個の階調電圧の中から階調データＤＧに応じた階調電圧を選択するセレクタ群が必要になる。従って、階調電圧生成回路１１０やＤ／Ａ変換回路５２の大規模化を招く。また階調電圧線の本数も２５６本になるため、配線領域の占有面積も大きくなる。

この点、図６の本実施形態のデータドライバによれば、階調生成アンプ６２により階調電圧が生成されるため、階調電圧生成回路１１０は例えば１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路５２には、これらの１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、従来の手法に比べて回路規模の大幅な削減が可能になる。また階調電圧線の本数も１２８本にすることができ、配線領域の面積も大幅に削減できる。なお、実際には、階調生成アンプ６２が第１、第２の階調電圧ＶＧ１、ＶＧ２を分割した電圧を生成するため、上記の場合に階調電圧線は１２８＋１＝１２９本必要になる。

また図６のデータドライバによれば、階調生成アンプ６２にサンプルホールド機能を持たせることができる。従って、Ｄ／Ａ変換回路５２によりデータ線を直接駆動するＤＡＣ駆動を行わなくても、バラツキが少ない電圧をデータ線に供給できる。即ち比較的小規模で簡素な回路構成で、精度の高い電圧をデータ線に供給できる。更に階調生成アンプ６２にサンプルホールド機能を持たせることで、１つのＤ／Ａ変換回路５２を複数のデータ線駆動回路６０で共有する構成が可能になり、更なる回路の小規模化を図れる。

また図６のデータドライバによれば、Ｄ／Ａ変換回路５２とデータ線駆動回路６０の間にスイッチ回路５４が設けられる。従って、Ｄ／Ａ変換回路５２からの第１、第２の階調電圧ＶＧ１、ＶＧ２に基づいて、例えば図７に示すように（ＶＩ１、ＶＩ２）＝（Ｖ０、Ｖ０）、（Ｖ１、Ｖ０）、（Ｖ１、Ｖ１）、（Ｖ２、Ｖ１）・・・というような入力電圧を階調生成アンプ６２に入力できる。これにより階調生成アンプ６２は、例えばＶＳ＝Ｖ０、Ｖ０−（Ｖ０−Ｖ１）／２、Ｖ１、Ｖ１−（Ｖ１−Ｖ２）／２、Ｖ２・・・というような単調減少（或いは単調増加）する階調電圧を出力できるようになり、簡素な回路構成で適正な階調電圧出力を実現できる。

５．フリップアラウンド型サンプルホールド回路
階調生成アンプ６２は、いわゆるフリップアラウンド型サンプルホールド回路により構成できる。ここでフリップアラウンド型サンプルホールド回路は、例えば、サンプリング期間において、入力電圧に応じた電荷をサンプリング用キャパシタにサンプリングし、ホールド期間において、このサンプリング用キャパシタのフリップアラウンド動作を行って、蓄積された電荷に対応する電圧をその出力ノードに出力する回路である。

図８（Ａ）、図８（Ｂ）を用いてフリップアラウンド型サンプルホールド回路について更に詳細に説明する。

例えば図８（Ａ）、図８（Ｂ）において、フリップアラウンド型サンプルホールド回路により構成される階調生成アンプ６２は、演算増幅器ＯＰ１と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２（複数のサンプリング用キャパシタ）を含む。

サンプリング用キャパシタＣＳ１は、演算増幅器ＯＰ１の反転入力端子（広義には第１の入力端子）と階調生成アンプ６２の入力ノードＮＩ１との間に設けられる。そして図８（Ａ）に示すようにキャパシタＣＳ１には、サンプリング期間において入力ノードＮＩ１の入力電圧ＶＩ１に応じた電荷が蓄積される。

サンプリング用キャパシタＣＳ２は、演算増幅器ＯＰ１の反転入力端子と階調生成アンプ６２の入力ノードＮＩ２との間に設けられる。そしてキャパシタＣＳ２には、サンプリング期間において入力ノードＮＩ２の入力電圧ＶＩ２に応じた電荷が蓄積される。

なお図８（Ａ）に示すようにサンプリング期間では演算増幅器ＯＰ１の出力がＯＰ１の反転入力端子のノードＮＥＧに帰還される。また、演算増幅器ＯＰ１の非反転入力端子（広義には第２の入力端子）は、アナログの基準電圧であるＡＧＮＤに設定される。従って演算増幅器ＯＰ１のイマジナリーショート機能により、キャパシタＣＳ１、ＣＳ２の一端が接続されるノードＮＥＧは、ＡＧＮＤに設定される。これによりキャパシタＣＳ１、ＣＳ２には、入力電圧ＶＩ１、ＶＩ２に応じた電荷が蓄積されるようになる。

図８（Ｂ）に示すようにホールド期間においては、階調生成アンプ６２は、サンプリング期間においてサンプリング用キャパシタＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧ（＝ＶＳ）を、その出力ノードＮＱＧに出力する。具体的には、その一端にノードＮＥＧが接続されるキャパシタＣＳ１、ＣＳ２の他端を、演算増幅器ＯＰ１の出力端子に接続するフリップアラウンド動作を行うことで、ＣＳ１、ＣＳ２に蓄積された電荷に応じた出力電圧ＶＱＧを出力する。

以上のようなフリップアラウンド型サンプルホールド回路により階調生成アンプ６２を構成すれば、いわゆるオフセットフリーを実現できる。

例えば演算増幅器ＯＰ１の反転入力端子と非反転入力端子の間に発生するオフセット電圧をＶＯＦとし、ＡＧＮＤ＝０とし、サンプリング期間での入力電圧をＶＩ１＝ＶＩ２＝ＶＩとし、並列接続されるキャパシタＣＳ１、ＣＳ２の並列容量値をＣＳとする。すると、サンプリング期間において蓄積される電荷Ｑは下式のように表される。

Ｑ＝（ＶＩ−ＶＯＦ）×ＣＳ （１）
一方、ホールド期間でのノードＮＥＧの電圧をＶＸとし、出力電圧をＶＱＧとすると、ホールド期間において蓄積される電荷Ｑ’は下式のように表される。

Ｑ’＝（ＶＱＧ−ＶＸ）×ＣＳ （２）
また演算増幅器ＯＰ１の増幅率をＡとすると、ＶＱＧは下式のように表される。

ＶＱＧ＝−Ａ×（ＶＸ−ＶＯＦ） （３）
すると電荷保存の法則によりＱ＝Ｑ’となるため、下式が成立する。

（ＶＩ−ＶＯＦ）×ＣＳ＝（ＶＱＧ−ＶＸ）×ＣＳ （４）
従って上式（３）、（４）により、
ＶＱＧ＝ＶＩ−ＶＯＦ＋ＶＸ＝ＶＩ−ＶＯＦ＋ＶＯＦ−ＶＱＧ／Ａ
が成立する。従って、階調生成アンプ６２の出力電圧ＶＱＧは下式のように表される。

ＶＱＧ＝｛１／（１＋１／Ａ）｝×ＶＩ （５）
上式（５）から明らかなように、階調生成アンプ６２の出力電圧ＶＱＧは、オフセット電圧ＶＯＦに依存せず、オフセットをキャンセルできるため、オフセットフリーを実現できる。

例えば複数のデータ線駆動回路６０により複数のデータ線が駆動される場合に、出力電圧ＶＱＧにオフセット電圧ＶＯＦが表れると、データ線間で出力電圧ＶＱＧがばらついてしまい、表示品質が劣化する。

この点、フリップアラウンド型サンプルホールド回路を用いれば、オフセットをキャンセルできるため、データ線間での出力電圧ＶＱＧのバラツキを最小限に抑えることができる。従って、バラツキの少ない高精度の電圧をデータ線に供給でき、表示品質を向上できる。また、Ｄ／Ａ変換回路５２によりデータ線を直接駆動するＤＡＣ駆動が不要になるため、高速駆動や制御の簡素化を実現できる。

図９（Ａ）、図９（Ｂ）にフリップアラウンド型サンプルホールド回路を用いた階調生成アンプ６２の詳細な構成例を示す。

図９（Ａ）、図９（Ｂ）の階調生成アンプ６２は、演算増幅器ＯＰ１と、第１、第２のサンプリング用スイッチ素子ＳＳ１、ＳＳ２と、第１、第２のサンプリング用キャパシタＣＳ１、ＣＳ２と、帰還用スイッチ素子ＳＦＧと、第１、第２のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２を含む。また出力用スイッチ素子ＳＱＧを含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの変形実施も可能である。またスイッチ素子ＳＳ１、ＳＳ２、ＳＡ１、ＳＡ２、ＳＦＧ、ＳＱＧは、例えばトランスファーゲートなどのＣＭＯＳトランジスタにより構成できる。

演算増幅器ＯＰ１の非反転入力端子（第２の入力端子）には、アナログの基準電圧ＡＧＮＤ（広義には所与の基準電圧）が設定される。

サンプリング用スイッチ素子ＳＳ１及びサンプリング用キャパシタＣＳ１は、階調生成アンプ６２の入力ノードＮＩ１と演算増幅器ＯＰ１の反転入力端子（第１の入力端子）との間に設けられる。サンプリング用スイッチ素子ＳＳ２及びサンプリング用キャパシタＣＳ２は、階調生成アンプ６２の入力ノードＮＩ２と演算増幅器ＯＰ１の反転入力端子との間に設けられる。

帰還用スイッチ素子ＳＦＧは、演算増幅器ＯＰ１の出力端子とＯＰ１の反転入力端子との間に設けられる。

フリップアラウンド用スイッチ素子ＳＡ１は、スイッチ素子ＳＳ１とキャパシタＣＳ１との間の第１の接続ノードＮＳ１と、演算増幅器ＯＰ１の出力端子との間に設けられる。フリップアラウンド用スイッチ素子ＳＡ２は、スイッチ素子ＳＳ２とキャパシタＣＳ２との間の第２の接続ノードＮＳ２と、演算増幅器ＯＰ１の出力端子との間に設けられる。

そして図９（Ａ）に示すようにサンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオンになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオフになる。これにより、図８（Ａ）で説明したフリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。

一方、図９（Ｂ）に示すようにホールド期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２及び帰還用スイッチ素子ＳＦＧがオフになると共に、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２がオンになる。これにより、図８（Ｂ）で説明したフリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

また出力用スイッチ素子ＳＱＧは、演算増幅器ＯＰ１の出力端子と階調生成アンプ６２の出力ノードＮＱＧとの間に設けられる。そして図９（Ａ）に示すようにサンプリング期間においては、出力用スイッチ素子ＳＱＧはオフになる。これにより、階調生成アンプ６２の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。

一方、図９（Ｂ）に示すように、ホールド期間においては、出力用スイッチ素子ＳＱＧはオンになる。これにより、サンプリング期間において生成された階調電圧である電圧ＶＱＧを出力できる。

次に図１０を用いて、図９（Ａ）、図９（Ｂ）の回路動作を説明する。ノードＮＧ１には、Ｄ／Ａ変換回路５２からの第１の階調電圧ＶＧ１が入力され、ノードＮＧ２には、図７で説明したように、ＶＧ１とは電圧レベルが異なる第２の階調電圧ＶＧ２が入力される。

スイッチ回路５４のスイッチ素子ＳＷ１、ＳＷ２は、図７で説明したように、階調データＤＧに応じていずれか一方が排他的にオンになる。スイッチ素子ＳＷ３、ＳＷ４も、階調データＤＧに応じていずれか一方が排他的にオンになる。

サンプリング期間においては、サンプリング用スイッチ素子ＳＳ１、ＳＳ２、帰還用スイッチ素子ＳＦＧに入力されるスイッチ制御信号がアクティブ（Ｈレベル）になるため、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧはオンになる。一方、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧに入力されるスイッチ制御信号が非アクティブ（Ｌレベル）になるため、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧはオフになる。

ホールド期間においては、スイッチ素子ＳＳ１、ＳＳ２、ＳＦＧに入力されるスイッチ制御信号が非アクティブになるため、ＳＳ１、ＳＳ２、ＳＦＧはオフになる。一方、スイッチ素子ＳＡ１、ＳＡ２、ＳＱＧに入力されるスイッチ制御信号がアクティブになるため、ＳＡ１、ＳＡ２、ＳＱＧはオンになる。

なお図１０のＡ１、Ａ２に示すように、サンプリング用スイッチ素子ＳＳ１、ＳＳ２は、帰還用スイッチ素子ＳＦＧがオフになった後にオフになる。このようにすれば、後述するようにチャージインジェクションの悪影響を最小限に抑えることができる。そしてＡ３に示すように、フリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２、出力用スイッチ素子ＳＱＧは、サンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになった後にオンになる。

図１１（Ａ）、図１１（Ｂ）に、第２の構成例の階調生成アンプを示し、図１２にその回路動作の説明図を示す。

図１２のＢ１、Ｂ２に示すように、図１１（Ａ）、図１１（Ｂ）の第２の構成例では、Ｄ／Ａ変換回路５２からの第１、第２の階調電圧がサンプリング期間において時分割に階調生成アンプ６２に入力される。そして図１２のＢ３に示すようにサンプリング用スイッチ素子ＳＳ１がオフになることで、Ｂ１で入力されてサンプリングされた第１の階調電圧がホールドされる。またＢ４に示すようにサンプリング用スイッチ素子ＳＳ２がオフになることで、Ｂ２で入力されてサンプリングされた第２の階調電圧がホールドされる。

この図１１（Ａ）〜図１２の第２の構成例では、図９（Ａ）〜図１０に比べてサンプリング期間が短くなってしまうため、サンプリング動作に時間的な余裕が無くなり、出力電圧ＶＱＧの精度が低下するおそれがある。

これに対して図９（Ａ）〜図１０の構成では、サンプリング期間を十分に長く取れるため、精度の良いサンプルホールド動作を実現でき、高精度な出力電圧ＶＱＧを出力できる。

また、第２の構成例では時系列にスイッチ素子ＳＳ１、ＳＳ２をオフにする必要があるため、図１２のＢ３、Ｂ５に示すようにスイッチ素子ＳＦＧがオフになる前にスイッチ素子ＳＳ１がオフになってしまう。従って、スイッチ素子ＳＳ１がオフになるタイミングでは、スイッチ素子ＳＦＧがオン状態であり、ノードＮＥＧがハイインピーダンス状態になっていないため、スイッチ素子ＳＳ１でのチャージインジェクションやクロックフィードスルーによる悪影響を受けてしまう。

これに対して、図９（Ａ）〜図１０の構成では、図１０のＡ１、Ａ２、Ａ３に示すタイミングでのスイッチ制御が可能になるため、チャージインジェクション等の悪影響を最小限に抑えることができ、出力電圧ＶＱＧの変動を最小限にできる。

例えば図１３（Ａ）に、スイッチ素子となるトランスファーゲートＴＧの例を示す。トランスファーゲートＴＧを構成するＮ型トランジスタＴＮ、Ｐ型トランジスタＴＰのゲートにはスイッチ制御信号ＣＮＮ、ＣＮＰが入力されている。そしてトランスファーゲートＴＧがオフになる時に、ゲート・ドレイン間やゲート・ソース間の寄生容量Ｃｇｄ、Ｃｇｓを原因とするクロックフィードスルーが発生する。またトランスファーゲートＴＧのオフ時に、チャネルの電荷がドレインやソースに流れ込み、チャージインジェクションが発生する。

この点、本実施形態では、図１３（Ｂ）に示すように帰還用スイッチ素子ＳＦＧがオフになった後に、図１３（Ｃ）に示すようにサンプリング用スイッチ素子ＳＳ１、ＳＳ２がオフになるため、チャージインジェクションやクロックフィードスルーによる悪影響を図１１（Ａ）〜図１２の第２の構成例に比べて低減できる。

即ち図１３（Ｂ）のようにスイッチ素子ＳＳ１、ＳＳ２がオン状態の時にスイッチ素子ＳＦＧがオフになると、スイッチ素子ＳＦＧでのチャージインジェクションやクロックフィードスルーの影響は受けてしまう。しかしながら、図１３（Ｃ）に示すようにスイッチ素子ＳＳ１、ＳＳ２がオフになるタイミングでは、スイッチ素子ＳＦＧがオフなっておりノードＮＥＧがハイインピーダンス状態になっている。従って、ＳＳ１、ＳＳ２でのクロックフィードスルーやチャージインジェクションによる影響は受けないようになるため、第２の構成例に比べてチャージインジェクションやフィードスルーによる悪影響を低減できる。

なお図１３（Ａ）のトランスファーゲートＴＧのトランジスタＴＮ、ＴＰのゲートには、ＶＤＤ〜ＶＳＳの振幅のスイッチ制御信号ＣＮＮ、ＣＮＰが入力される。従って、トランスファーゲートＴＧのドレイン又はソースの電位がＶＳＳやＶＤＤに設定されると、Ｎ型トランジスタＴＮからの電荷量とＰ型トランジスタＴＰからの電荷量にアンバランスが生じ、チャージインジェクションによる電荷が相殺されずに残るようになる。

この点、図１３（Ｂ）のようにスイッチ素子ＳＦＧがオフになる直前では、演算増幅器ＯＰ１の非反転入力端子には、ＶＤＤ（広義には第２の電源）とＶＳＳ（広義には第１の電源）の中間電圧となるＡＧＮＤが設定され、演算増幅器ＯＰ１のイマジナリーショート機能により、ノードＮＥＧの電位はＡＧＮＤ＝（ＶＤＤ＋ＶＳＳ）／２に設定される。従って、スイッチ素子ＳＦＧがオフになる直前ではＳＦＧのソース及びドレインはＡＧＮＤに設定され、入力される階調電圧の依存性がないと共に、トランスファーゲートＴＧのＮ型トランジスタからの電荷量とＰ型トランジスタからの電荷量のアンバランスを低減できるため、スイッチ素子ＳＦＧがオフになることによるチャージインジェクションの悪影響を最小限に抑えることができる。

なお図１４に演算増幅器ＯＰ１の構成例を示す。この演算増幅器ＯＰ１はＡ級の増幅動作を行う。図１４において、トランジスタＴＤ１、ＴＤ２、ＴＤ３、ＴＤ４、ＴＤ５により演算増幅器ＯＰ１の差動部（差動段）が構成され、トランジスタＴＤ６、ＴＤ７によりＯＰ１の出力部（出力段）が構成される。そして図１４では、差動部の出力ノードＮＤ１と、演算増幅器ＯＰ１の出力ノードＮＤ２との間に、位相補償用キャパシタＣＣＰが設けられている。

６．駆動アンプ
図１５にデータドライバの第２の変形例を示す。図１５では図６と比較して、データ線駆動回路６０が駆動アンプ６４（駆動アンプ６４-1〜６４-N）を更に含んでいる。

この駆動アンプ６４（駆動用サンプルホールド回路、出力アンプ）は、階調生成アンプ６２の後段に設けられ、表示パネル４００のデータ線を駆動する。この駆動アンプ６４も、図８（Ａ）、図８（Ｂ）で説明したフリップアラウンド型サンプルホールド回路により構成できる。このようにすれば、フリップアラウンド型サンプルホールド回路のオフセットキャンセル機能により、駆動アンプ６４の出力電圧のバラツキを最小限に抑えることができ、表示品質を向上できる。

図１６、図１７に駆動アンプ６４の具体的な構成例を示す。なお駆動アンプ６４の構成はこれに限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

駆動アンプ６４は、第２の演算増幅器ＯＰ２と、サンプリング用キャパシタＣＳを含む。サンプリング用キャパシタＣＳは、演算増幅器ＯＰ２の反転入力端子（第１の入力端子）と駆動アンプ６４の入力ノードＮＱＧとの間に設けられる。

そして図１６に示すように、サンプリング用キャパシタＣＳには、駆動アンプ用サンプリング期間において入力ノードＮＱＧの入力電圧ＶＱＧに応じた電荷が蓄積される。即ち駆動アンプ用サンプリング期間では、階調生成アンプ６２はホールド動作を行っており、サンプリング期間で蓄積された電荷に対応した電圧ＶＱＧを出力している。駆動アンプ６４は、駆動アンプ用サンプリング期間において、この出力された電圧ＶＱＧをサンプリングする。

そして駆動アンプ６４は、図１６の駆動アンプ用サンプリング期間においてキャパシタＣＳに蓄積された電荷に応じた出力電圧ＶＱＤを、図１７に示すように駆動アンプ用ホールド期間において出力する。この時、階調生成アンプ６２はサンプリング動作を行っており、その出力用スイッチ素子ＳＱＧはオフになっている。

更に具体的には、駆動アンプ６４は、演算増幅器ＯＰ２と、サンプリング用スイッチ素子ＳＳ及びサンプリング用キャパシタＣＳと、第２の帰還用スイッチ素子ＳＦＤと、フリップアラウンド用スイッチ素子ＳＡを含む。また出力用スイッチ素子ＳＱＤを含む。

ここで演算増幅器ＯＰ２の非反転入力端子（第２の入力端子）にはＡＧＮＤの基準電圧（所与の基準電圧）が設定される。

サンプリング用スイッチ素子ＳＳ及びサンプリング用キャパシタＣＳは、駆動アンプ６４の入力ノードＮＱＧと演算増幅器のＯＰ２の反転入力端子（第１の入力端子）との間に設けられる。帰還用スイッチ素子ＳＦＤは、演算増幅器ＯＰ２の出力端子と反転入力端子との間に設けられる。

フリップアラウンド用スイッチ素子ＳＡは、スイッチ素子ＳＳとキャパシタＣＳとの間の接続ノードＮＳと、演算増幅器ＯＰ２の出力端子との間に設けられる。出力用スイッチ素子ＳＱＤは、演算増幅器ＯＰ２の出力端子と駆動アンプ６４の出力ノードＮＱＤとの間に設けられる。

そして図１６に示すように駆動アンプ用サンプリング期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦＤがオンになると共に、フリップアラウンド用スイッチ素子ＳＡがオフになる。これにより、フリップアラウンド型サンプルホールド回路のサンプリング動作を実現できる。

一方、図１７に示すように駆動アンプ用ホールド期間においては、サンプリング用スイッチ素子ＳＳ及び帰還用スイッチ素子ＳＦＤがオフになると共に、フリップアラウンド用スイッチ素子ＳＡがオンになる。これにより、フリップアラウンド型サンプルホールド回路のホールド動作を実現できる。

なお図１６に示すように、駆動アンプ用サンプリング期間においては、出力用スイッチ素子ＳＱＤはオフになる。これにより、駆動アンプ６４の出力がハイインピーダンス状態になり、サンプリング期間中の不確定な電圧が後段に伝達されるのを防止できる。また図１７に示すように駆動アンプ用ホールド期間においては、スイッチ素子ＳＱＤはオンになる。これにより、サンプリング期間においてサンプリングされた電圧を後段に出力できる。

以上のような駆動アンプ６４を設ければ、図１６のように階調生成アンプ６２がそのホールド期間において出力した電圧ＶＱＧを、駆動アンプ用サンプリング期間においてサンプルできる。そして図１７のように階調生成アンプ６２のサンプリング期間中に、駆動アンプ６４は、電圧ＶＱＧに応じた電圧ＶＱＤを階調生成アンプ６２に代わってデータ線に出力できる。

例えば階調生成アンプ６２のサンプリング期間を長くすると、その長いサンプリング期間の間は、階調生成アンプ６２の出力がハイインピーダンス状態になってしまうため、データ線を駆動できず、駆動時間に余裕が無くなる。

これに対して図１６、図１７のような駆動アンプ６４を設ければ、階調生成アンプ６２のサンプリング期間の間、駆動アンプ６４がホールド動作モードになってデータ線を駆動できる。この結果、駆動時間を長くすることができ、表示品質を向上できる。

特に、Ｄ／Ａ変換回路５２を複数のデータ線駆動回路６０で共有し、Ｄ／Ａ変換回路５２が複数のデータ線駆動回路６０に対して時分割で階調電圧を供給する構成の場合に、複数のデータ線駆動回路６０の複数のサンプリング期間の総和時間は非常に長くなってしまう。

この点、図１６、図１７のような駆動アンプ６４を設ければ、これらの複数のデータ線駆動回路６０の複数のサンプリング期間の間、駆動アンプ６４がホールド動作モードになってデータ線を駆動できる。従って、高精度の電圧をデータ線に供給することができ、表示品質を向上できる。

なお階調生成アンプ６２の他に駆動アンプ６４を設けた場合には、階調生成アンプ６２が含む演算増幅器ＯＰ１を、例えばＡ級の増幅動作を行う増幅器により構成し、駆動アンプ６４が含む演算増幅器ＯＰ２を、例えばＡＢ級の増幅動作を行う増幅器により構成してもよい。具体的には、演算増幅器ＯＰ２を、サンプリング期間ではＡ級増幅動作を行い、ホールド期間ではＡＢ級増幅動作を行う増幅器により構成する。

例えば階調生成アンプ６２を構成する図１４の演算増幅器ＯＰ１はＡ級増幅動作の増幅器になっている。このようなＡ級増幅動作の増幅器を用いれば、回路を簡素化できると共に低消費電力化も容易になる。そして後段に駆動アンプ６４を設けた場合には、階調生成アンプ６２の駆動負荷は、駆動アンプ６４のサンプリング用キャパシタＣＳ等だけになり、低負荷であるため、問題なく駆動できる。

一方、駆動アンプ６４は、そのホールド期間において、大きな寄生容量を有するデータ線を駆動する必要があり、その駆動負荷は高負荷になる。そこで駆動アンプ６４の演算増幅器ＯＰ２についてはＡＢ級増幅動作が可能な増幅器により構成する。

図１８にＡＢ級の増幅動作が可能な演算増幅器ＯＰ２の構成例を示す。この演算増幅器ＯＰ２は、トランジスタＴＥ１、ＴＥ２、ＴＥ３、ＴＥ４、ＴＥ５により構成される差動部（差動段）と、トランジスタＴＥ６、ＴＥ７により構成される出力部（出力段）を含む。

図１８の演算増幅器ＯＰ２では、図１４の演算増幅器ＯＰ１とは異なり、その一端にバイアス電圧ＢＳが供給され、その他端が出力部のトランジスタＴＥ７のゲートノードＮＥ３に接続されるスイッチ素子ＳＥ１が設けられている。またキャパシタＣＣＰ２は、差動部の出力ノードＮＥ１と、トランジスタＴＥ７のゲートノードＮＥ３との間に設けられる。

スイッチ素子ＳＥ１は、駆動アンプ用サンプリング期間ではオンになる。これにより図１８の演算増幅器ＯＰ２は、その出力部のトランジスタＴＥ７のゲートにバイアス電圧ＢＳが入力されるようになるため、Ａ級増幅動作の増幅器として機能する。一方、スイッチ素子ＳＥ１は、駆動アンプ用ホールド期間ではオフになる。これによりトランジスタＴＥ７のゲートノードＮＥ３がフローティング状態になり、キャパシタＣＣＰ２により、ノードＮＥ１の電圧変動に応じてノードＮＥ２の電圧も変動するようになる。これにより図１８の演算増幅器ＯＰ２はＡＢ級増幅動作の増幅器として機能するようになる。

７．スイッチ素子の個数
図１９にデータドライバの第３の変形例を示す。図１６ではスイッチ回路５４には４個のスイッチ素子ＳＷ１〜ＳＷ４が設けられているが、本実施形態はこれに限定されない。例えば図１９のスイッチ回路５４には８個のスイッチ素子ＳＷ１〜ＳＷ８が設けられている。なおスイッチ素子の個数を８個よりも多くしてもよい（例えば１６個、３２個等）。

また図１６では階調生成アンプ６２には、２個のサンプリング用スイッチ素子ＳＳ１、ＳＳ２、２個のサンプリング用キャパシタＣＳ１、ＣＳ２、２個のフリップアラウンド用スイッチ素子ＳＡ１、ＳＡ２が設けられているが、これらの個数も２個に限定されない。例えば図１９では、４個のサンプリング用スイッチ素子ＳＳ１〜ＳＳ４、４個のサンプリング用キャパシタＣＳ１〜ＣＳ４、４個のフリップアラウンド用スイッチ素子ＳＡ１〜ＳＡ４が設けられている。なおこれらの個数を４個よりも多くしてもよい（例えば８個、１６個等）。

図１９においてもスイッチ素子ＳＷ１とＳＷ２、ＳＷ３とＳＷ４、ＳＷ５とＳＷ６、ＳＷ７とＳＷ８は、各々、互いに排他的にオン・オフされる。そしてこれらのスイッチ素子ＳＷ１〜ＳＷ８のオン又はオフの設定により、図７と同様の手法で、階調生成アンプ６２に第１、第２の階調電圧ＶＧ１、ＶＧ２の間の階調電圧を生成させることができる。具体的には図７では、ＶＧ１とＶＧ２の間の１つの階調電圧が生成されるが、図１９では、ＶＧ１とＶＧ２の間の３つの階調電圧の生成が可能になる。

例えば階調データが８ビットであり、階調数が２^８＝２５６階調である場合に、図１６の構成では、階調電圧生成回路１１０は１２８個の階調電圧を生成すればよく、Ｄ／Ａ変換回路５２には、１２８個の階調電圧の中から電圧を選択するセレクタ群を設ければよい。

これに対して図１９の構成によれば、階調電圧生成回路１１０は６４個の階調電圧を生成すればよく、Ｄ／Ａ変換回路５２には、６４個の階調電圧の中から電圧を選択するセレクタ群を設ければ済む。従って、階調電圧生成回路１１０やＤ／Ａ変換回路５２の回路規模や、階調電圧線の本数を更に削減でき、データドライバを含む集積回路装置の更なる小面積化を図れる。

８．Ｄ／Ａ変換回路の構成例
図２０にＤ／Ａ変換回路５２の構成例を示す。このＤ／Ａ変換回路５２は第１のＤ／Ａ変換器ＤＡＣＡと第２のＤ／Ａ変換器ＤＡＣＢを含む。

ここで、第１のＤ／Ａ変換器ＤＡＣＡ（奇数ＤＡＣ）は、複数の階調電圧Ｖ１、Ｖ３、Ｖ５、Ｖ７・・・Ｖm-1（広義には複数の入力電圧）の中から階調データ（広義には入力データ）に対応する階調電圧（広義には電圧）を選択することで、第１の階調電圧ＶＧ１（広義には第１の電圧）を出力する。

一方、第２のＤ／Ａ変換器ＤＡＣＢ（偶数ＤＡＣ）は、複数の階調電圧Ｖ０、Ｖ２、Ｖ４、Ｖ６、Ｖ８・・・Ｖｍ（複数の入力電圧）の中から階調データ（入力データ）に対応する階調電圧（電圧）を選択することで、第２の階調電圧ＶＧ２（広義には第２の電圧）を出力する。なお第１、第２の階調電圧ＶＧ１、ＶＧ２は、その電圧差が階調データ（入力データ）の例えば少なくとも１ＬＳＢ分の電圧になっている。

ＤＡＣＡは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックＢＬ１Ａ、ＢＬ２Ａ、ＢＬ３Ａを含む。一方、ＤＡＣＢは、前段のセレクタブロックが有するセレクタの出力が後段のセレクタブロックが有するセレクタに入力される複数段のセレクタブロックＢＬ１Ｂ、ＢＬ２Ｂ、ＢＬ３Ｂを含む。なおセレクタブロックの段数は図２０のような３段には限定されず、２段や４段以上であってもよい。

図２１に第１、第２のＤ／Ａ変換器ＤＡＣＡ、ＤＡＣＢの詳細な構成例を示す。これらのＤＡＣＡ、ＤＡＣＢの各々は、いわゆるトーナメント方式で複数の階調電圧から１つの階調電圧を選択して、第１、第２の階調電圧ＶＧ１、ＶＧ２として出力する。

図２１に示すようにＤＡＣＡの１段目のセレクタブロックＢＬ１Ａは、複数の２入力セレクタＳ１０Ａ〜Ｓ１３Ａ（２ｔｏ１セレクタ）を含む。一方、ＤＡＣＢの１段目のセレクタブロックＢＬ１Ｂは、複数の３入力セレクタＳ１０Ｂ〜Ｓ１３Ｂ（３ｔｏ１セレクタ）を含む。これらのセレクタが含むスイッチ素子は、例えばＰ型トランジスタとＮ型トランジスタからなるトランスファーゲートにより構成できる。

ＤＡＣＡの複数の２入力セレクタのうちの２入力セレクタＳ１０Ａ（第ｉの２入力セレクタ。ｉ＝０）は、階調データ（入力データ）に基づいて、Ｖ１（第４ｉ＋１の入力電圧）とＶ３（第４ｉ＋３）の階調電圧（入力電圧）のいずれかを選択して、後段のセレクタブロックＢＬ２Ａの４入力セレクタＳ２０Ａに出力する。

また２入力セレクタＳ１１Ａ（第ｉの２入力セレクタ。ｉ＝１）は、階調データに基づいてＶ５とＶ７の階調電圧（第４ｉ＋１、第４ｉ＋３の入力電圧）のいずれかを選択して、後段の４入力セレクタＳ２０Ａに出力する。２入力セレクタＳ１２Ａ、Ｓ１３Ａについても同様である。

そして４入力セレクタＳ２０Ａは、２入力セレクタＳ１０Ａ、Ｓ１１Ａ、Ｓ１２Ａ、Ｓ１３Ａのいずれかの出力電圧を選択して、第１の階調電圧ＶＧ１として出力する。

ＤＡＣＢの複数の３入力セレクタのうちの３入力セレクタＳ１０Ｂ（第ｉの３入力セレクタ。ｉ＝０）は、階調データ（入力データ）に基づいて、Ｖ０とＶ２とＶ４の階調電圧（第４ｉ、第４ｉ＋２、第４ｉ＋４の入力電圧）のいずれかを選択して、後段のセレクタブロックＢＬ２Ｂの４入力セレクタＳ２０Ｂに出力する。

また３入力セレクタＳ１１Ｂ（第ｉの３入力セレクタ。ｉ＝１）は、階調データに基づいて、Ｖ４とＶ６とＶ８の階調電圧（第４ｉ、第４ｉ＋２、第４ｉ＋４の入力電圧）のいずれかを選択して、後段の４入力セレクタＳ２０Ｂに出力する。３入力セレクタＳ１２Ｂ、Ｓ１３Ｂについても同様である。

そして４入力セレクタＳ２０Ｂは、３入力セレクタＳ１０Ｂ、Ｓ１１Ｂ、Ｓ１２Ｂ、Ｓ１３Ｂのいずれかの出力電圧を選択して、第２の階調電圧ＶＧ２として出力する。

なお図２１に示すようにＤＡＣＢでは、階調電圧Ｖ４は３入力セレクタＳ１０Ｂ、Ｓ１１Ｂに共通に入力される。また階調電圧Ｖ８は３入力セレクタＳ１１Ｂ、Ｓ１２Ｂに共通に入力され、階調電圧Ｖ１２は３入力セレクタＳ１２Ｂ、Ｓ１３Ｂに共通に入力される。

ＤＡＣＡの２入力セレクタＳ１０Ａ〜Ｓ１３Ａは、ＤＡＣＡ専用のセレクタ制御信号ＥＮ１Ａに基づき制御される。

具体的には、セレクタ制御信号ＥＮ１Ａの電圧レベルに基づいて、２入力セレクタＳ１０Ａ〜Ｓ１３Ａが有する２つのスイッチ素子のいずれか一方のスイッチ素子がオンになり、他方のスイッチ素子がオフになる。

ＤＡＣＢの３入力セレクタＳ１０Ｂ〜Ｓ１３Ｂは、ＤＡＣＢ専用のセレクタ制御信号ＥＮ１Ｂ[２]〜ＥＮ１Ｂ[０]に基づき制御される。

具体的には、セレクタ制御信号ＥＮ１Ｂ[２]〜ＥＮ１Ｂ[０]の電圧レベルに基づいて、３入力セレクタＳ１０Ｂ〜Ｓ１３Ｂが有する３つのスイッチ素子のうちのいずれか１つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。

一方、ＤＡＣＡの２段目（２段目以降）のセレクタブロックＢＬ２Ａが含む４入力セレクタＳ２０Ａと、ＤＡＣＢの２段目（２段目以降）のセレクタブロックＢＬ２Ｂが含む４入力セレクタＳ２０Ｂは、共通のセレクタ制御信号ＥＮ２[３]〜ＥＮ２[０]に基づき制御される。

具体的には、セレクタ制御信号ＥＮ２[３]〜ＥＮ２[０]の電圧レベルに基づいて、４入力セレクタＳ２０Ａが有する４つのスイッチ素子のうちのいずれか１つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりＤＡＣＡから第１の階調電圧ＶＧ１が出力されるようになる。

またセレクタ制御信号ＥＮ２[３]〜ＥＮ２[０]の電圧レベルに基づいて、４入力セレクタＳ２０Ｂが有する４つのスイッチ素子のうちのいずれか１つのスイッチ素子がオンになり、他のスイッチ素子がオフになる。これによりＤＡＣＢから第２の階調電圧ＶＧ２が出力されるようになる。

図２１の構成によればＤＡＣＡ、ＤＡＣＢのセレクタのスイッチ素子の個数を減らすことができると共に、セレクタ制御信号の本数も減らすことができる。

例えば図２２にＤＡＣＡ、ＤＡＣＢの第２の構成例を示す。図２２では、ＤＡＣＡは、１６個の階調電圧Ｖ０〜Ｖ１５の中から１つの階調電圧を選択できる構成になっている。ＤＡＣＢも、１６個の階調電圧Ｖ０〜Ｖ１５の中から１つの階調電圧を選択できる構成になっている。

そして、ＤＡＣＡの１段目のセレクタブロックＢＬ１Ａが含む４入力セレクタは、セレクタ制御信号ＥＮ１Ａ[３]〜ＥＮ１Ａ[０]に基づき制御され、２段目のセレクタブロックＢＬ２Ａが含む４入力セレクタは、セレクタ制御信号ＥＮ２Ａ[３]〜ＥＮ２Ａ[０]に基づき制御される。

同様に、ＤＡＣＢの１段目のセレクタブロックＢＬ１Ｂが含む４入力セレクタは、セレクタ制御信号ＥＮ１Ｂ[３]〜ＥＮ１Ｂ[０]に基づき制御され、２段目のセレクタブロックＢＬ２Ｂが含む４入力セレクタは、セレクタ制御信号ＥＮ２Ｂ[３]〜ＥＮ２Ｂ[０]に基づき制御される。

図２１の第１の構成例によれば、図２２の第２の構成例に比べて、スイッチ素子の個数を４０個から２８個に減らすことができる。またセレクタ制御信号の本数を１６本から８本に減らすことができる。従って、Ｄ／Ａ変換回路５２の回路面積を図２２に比べて縮小化できる。またセレクタ制御信号の本数が減ることで、信号線の配線領域を縮小化でき、集積回路装置の小面積化を図れる。

９．最小階調電圧、最大階調電圧の調整
図２３にＤ／Ａ変換回路５２の変形例を示す。図２３では最小階調電圧ＶＧＭＬ（例えば０Ｖを基準とした最小階調電圧）と、最大階調電圧ＶＧＭＨ（例えば０Ｖを基準とした最大階調電圧）の調整が可能になっている。

具体的には図２３の第１のＤ／Ａ変換器ＤＡＣＡは、階調電圧Ｖ１、Ｖ３、Ｖ５・・・Ｖ６３を受け、階調データに対応する電圧を選択して、階調電圧ＶＧ１’として出力する。また第２のＤ／Ａ変換器ＤＡＣＢは、階調電圧Ｖ０、Ｖ２、Ｖ４・・・Ｖ６４を受け、階調データに対応する電圧を選択して、階調電圧ＶＧ２’として出力する。これらのＤＡＣＡ、ＤＡＣＢとしては例えば図２１で説明した構成（１６階調から６４階調に拡張した構成）を採用できる。なお図２２で説明した構成を採用してもよい。

３入力セレクタＳＧＡは、ＤＡＣＡからの階調電圧ＶＧ１’と、最大階調電圧ＶＧＭＨと、最小階調電圧ＶＧＭＬのいずれかを選択して、第１の階調電圧ＶＧ１として出力する。３入力セレクタＳＧＢは、ＤＡＣＢからの階調電圧ＶＧ２’と、最大階調電圧ＶＧＭＨと、最小階調電圧ＶＧＭＬのいずれかを選択して、第２の階調電圧ＶＧ２として出力する。

そして図２４に示すように階調データＤＧの全てのビットＤ７〜Ｄ０が「０」（広義には第１の論理レベル）である場合（ＤＧ＝（００００００００）である場合）には、Ｄ／Ａ変換回路５２は第１の階調電圧ＶＧ１として最大階調電圧ＶＧＭＨを出力すると共に、第２の階調電圧ＶＧ２としても最大階調電圧ＶＧＭＨを出力する。即ち図２３の３入力セレクタＳＧＡ、ＳＧＢは共に最大階調電圧ＶＧＭＨを選択して出力する。

一方、階調データＤＧの全てのビットＤ７〜Ｄ０が「１」（広義には第２の論理レベル）である場合（ＤＧ＝（１１１１１１１１）である場合）には、Ｄ／Ａ変換回路５２は第１の階調電圧ＶＧ１として最小階調電圧ＶＧＭＬを出力すると共に、第２の階調電圧ＶＧ２としても最小階調電圧ＶＧＭＬを出力する。即ち図２３の３入力セレクタＳＧＡ、ＳＧＢは共に最小階調電圧ＶＧＭＬを選択して出力する。

一方、階調データがＤＧ＝（００００００００）又は（１１１１１１１１）以外である場合には、セレクタＳＧＡ、ＳＧＢは、ＤＡＣＡ、ＤＡＣＢからのＶＧ１’、ＶＧ２’を、第１、第２の階調電圧ＶＧ１、ＶＧ２として出力する。即ち図７等で説明した手法によりＤＡＣＡ、ＤＡＣＢが出力したＶＧ１’、ＶＧ２’を、ＶＧ１、ＶＧ２として出力する。

図２５に、図２３、図２４の手法を実現するための階調電圧生成回路１１０の構成例を示す。図２５では、アンプＯＰＢＨが最大階調電圧ＶＧＭＨを生成して出力し、アンプＯＰＢＬが最小階調電圧ＶＧＭＬを生成して出力する。そしてこれらの最大階調電圧ＶＧＭＨ、最小階調電圧ＶＧＭＬを、ラダー抵抗回路ＲＤＬにより抵抗分割することで、ＲＤＬの各タップ位置に階調電圧Ｖ０、Ｖ１、Ｖ２・・・・Ｖ６３、Ｖ６４が生成されて、Ｄ／Ａ変換回路５２に出力される。

なお図２４、図２５ではＶ０が高電位側電圧であり、Ｖ６４が低電位側電圧になっているが、Ｖ０が低電位側電圧であり、Ｖ６４が高電位側電圧であってもよい。

またアンプＯＰＢＨ、ＯＰＢＬは、最大階調電圧ＶＧＭＨ、最小階調電圧ＶＧＭＬの電圧値を可変に設定できることが望ましい。具体的にはコマンドに基づくレジスタ設定により、電圧値を可変に設定する。なおラダー抵抗回路ＲＤＬにより抵抗分割した電圧をインピーダンス変換する演算増幅器等を更に設けてもよい。

本実施形態では図７等で説明したように、階調生成アンプ６２が、例えばＶ０とＶ１の間、Ｖ１とＶ２の間、Ｖ２とＶ３の間などの階調電圧を生成する。この場合の階調電圧の刻み幅は、図７に示すように等間隔になる。

ところが、図２５のＶＧＭＨとＶ０の間や、Ｖ６４とＶＧＭＬの間については、等間隔に階調を刻まない方が望ましい場合がある。例えばガンマ補正とは独立に、コントラストを調整する場合には、ＶＧＭＬ、ＶＧＭＨだけを独立に制御できることが望ましい。

そこで図２４、図２５では、Ｄ／Ａ変換回路５２は、階調データが例えばＤＧ＝（００００００００）である場合にはＶＧ１＝ＶＧ２＝ＶＧＭＨを出力し、階調データが例えばＤＧ＝（１１１１１１１１）である場合にはＶＧ１＝ＶＧ２＝ＶＧＭＬを出力するようにしている。このようにすれば、ＶＧＭＨとＶ０の間の電圧差や、Ｖ６４とＶＧＭＬの間の電圧差については、等間隔に階調が刻まれずに、任意に設定できるようになる。従って、Ｖ０〜Ｖ６４の設定によるガンマ階調カーブの調整とは独立に、ＶＧＭＨ、ＶＧＭＬの設定によるコントラスト等の調整が可能になり、利便性を向上できる。

１０．電子機器
図２６（Ａ）、図２６（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の構成例を示す。なお図２６（Ａ）、図２６（Ｂ）の構成要素の一部を省略したり、他の構成要素（例えばカメラ、操作部又は電源等）を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２６（Ａ）、図２６（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（電気光学装置、第１の入力端子、第２の入力端子、基準電圧、第１の電源、第２の電源等）と共に記載された用語（表示パネル、反転入力端子、非反転入力端子、ＡＧＮＤ、ＶＳＳ、ＶＤＤ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またデータドライバ、Ｄ／Ａ変換回路、スイッチ回路、データ線駆動回路、階調生成アンプ、駆動アンプ、集積回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

本実施形態の集積回路装置の構成例。 本実施形態のデータドライバの構成例。 データドライバの第２の構成例。 本実施形態の動作を説明するための信号波形例。 データ線の共通電位設定手法の説明図。 データドライバの第１の変形例。 Ｄ／Ａ変換回路、スイッチ回路、階調生成アンプの動作説明図。 図８（Ａ）、図８（Ｂ）はフリップアラウンド型サンプルホールド回路の説明図。 図９（Ａ）、図９（Ｂ）はフリップアラウンド型サンプルホールド回路を用いた階調生成アンプの構成例。 階調生成アンプの回路動作の説明図。 図１１（Ａ）、図１１（Ｂ）は階調生成アンプの第２の構成例。 第２の構成例の階調生成アンプの回路動作の説明図。 図１３（Ａ）〜図１３（Ｃ）は本実施形態のスイッチ制御手法の説明図。 階調生成アンプの演算増幅器の構成例。 データドライバの第２の変形例。 駆動アンプの詳細な構成例。 駆動アンプの詳細な構成例。 駆動アンプの演算増幅器の構成例。 データドライバの第３の変形例。 Ｄ／Ａ変換回路の構成例。 第１、第２のＤ／Ａ変換器の第１の構成例。 第１、第２のＤ／Ａ変換器の第２の構成例。 Ｄ／Ａ変換回路の変形例。 変形例のＤ／Ａ変換回路の動作説明図。 階調電圧生成回路の構成例。 図２６（Ａ）、図２６（Ｂ）は電子機器の構成例。

符号の説明

ＶＧ１、ＶＧ２ 第１、第２の階調電圧、ＳＷ１〜ＳＷ８ スイッチ素子、
ＯＰ１、ＯＰ２ 演算増幅器、ＳＳ、ＳＳ１〜ＳＳ４ サンプリング用スイッチ素子、
ＣＳ、ＣＳ１〜ＣＳ４ サンプリング用キャパシタ、
ＳＦＧ、ＳＦＤ 帰還用スイッチ素子、
ＳＡ、ＳＡ１〜ＳＡ４ フリップアラウンド用スイッチ素子、
ＳＱＧ、ＳＱＤ 出力用スイッチ素子、
１０ 集積回路装置、２０ メモリ、２２ メモリセルアレイ、
２４ ローアドレスデコーダ、２６ カラムアドレスデコーダ、
２８ ライト／リード回路、４０ ロジック回路、４２ 制御回路、
４４ 表示タイミング制御回路、４６ ホストインターフェース回路、
４８ ＲＧＢインターフェース回路、５０ データドライバ、
５２ Ｄ／Ａ変換回路、５４ スイッチ回路、
６０ ６０-1〜６０-N データ線駆動回路、６２、６２-1〜６２-N 階調生成アンプ、
６４ ６４-1〜６４-N 駆動アンプ、７０ 走査ドライバ、
９０ 電源回路、１１０ 階調電圧生成回路、４００ 表示パネル、
４１０ ホストデバイス、４２０ 画像処理コントローラ

Claims (17)

1. 電気光学装置のデータ線を駆動するためのデータドライバであって、
   階調データを受け、前記階調データに対応した第１、第２の階調電圧を、第１〜第Ｎ（Ｎは２以上の整数）のサンプリング期間の各サンプリング期間に時分割に出力するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路を共用する第１〜第Ｎのデータ線駆動回路を含み、
   前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路は、
   前記第１〜第Ｎのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記第１、第２の階調電圧をサンプリングし、前記第１の階調電圧と前記第２の階調電圧の間の階調電圧を生成する階調生成アンプと、
   前記階調生成アンプの後段に設けられた駆動アンプとを含み、
   前記駆動アンプはフリップアラウンド型サンプルホールド回路により構成されることを特徴とするデータドライバ。
2. 請求項１において、
   前記階調生成アンプは、フリップアラウンド型サンプルホールド回路により構成されることを特徴とするデータドライバ。
3. 請求項２において、
   前記階調生成アンプは、
   演算増幅器と、
   前記演算増幅器の第１の入力端子と前記階調生成アンプの第１の入力ノードとの間に設けられ、サンプリング期間において前記第１の入力ノードの入力電圧に応じた電荷が蓄積される第１のサンプリング用キャパシタと、
   前記演算増幅器の前記第１の入力端子と前記階調生成アンプの第２の入力ノードとの間に設けられ、前記サンプリング期間において前記第２の入力ノードの入力電圧に応じた電荷が蓄積される第２のサンプリング用キャパシタとを含み、
   前記サンプリング期間において前記第１、第２のサンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、ホールド期間において出力することを特徴とするデータドライバ。
4. 請求項２において、
   前記階調生成アンプは、
   その第２の入力端子に所与の基準電圧が設定される演算増幅器と、
   前記階調生成アンプの第１の入力ノードと前記演算増幅器の第１の入力端子との間に設けられた第１のサンプリング用スイッチ素子及び第１のサンプリング用キャパシタと、
   前記階調生成アンプの第２の入力ノードと前記演算増幅器の前記第１の入力端子との間に設けられた第２のサンプリング用スイッチ素子及び第２のサンプリング用キャパシタと、
   前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
   前記第１のサンプリング用スイッチ素子と前記第１のサンプリング用キャパシタとの間の第１の接続ノードと、前記演算増幅器の出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、
   前記第２のサンプリング用スイッチ素子と前記第２のサンプリング用キャパシタとの間の第２の接続ノードと、前記演算増幅器の出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子を含むことを特徴とするデータドライバ。
5. 請求項４において、
   前記サンプリング期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオフになり、
   ホールド期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオンになることを特徴とするデータドライバ。
6. 請求項５において、
   前記階調生成アンプは、
   前記演算増幅器の前記出力端子と前記階調生成アンプの出力ノードとの間に設けられた出力用スイッチ素子を含み、
   サンプリング期間においては、前記出力用スイッチ素子がオフになり、
   ホールド期間においては、前記出力用スイッチ素子がオンになることを特徴とするデータドライバ。
7. 請求項５又は６において、
   前記第１、第２のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになることを特徴とするデータドライバ。
8. 電気光学装置のデータ線を駆動するためのデータドライバであって、
   階調データを受け、前記階調データに対応した第１、第２の階調電圧を、第１〜第Ｎ（Ｎは２以上の整数）のサンプリング期間の各サンプリング期間に時分割に出力するＤ／Ａ変換回路と、
   前記Ｄ／Ａ変換回路を共用する第１〜第Ｎのデータ線駆動回路を含み、
   前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路は、
   前記第１〜第Ｎのサンプリング期間の各サンプリング期間において前記Ｄ／Ａ変換回路から出力された前記第１、第２の階調電圧をサンプリングし、前記第１の階調電圧と前記第２の階調電圧の間の階調電圧を生成する階調生成アンプを含み、
   前記階調生成アンプは、
   その第２の入力端子に所与の基準電圧が設定される演算増幅器と、
   前記階調生成アンプの第１の入力ノードと前記演算増幅器の第１の入力端子との間に設けられた第１のサンプリング用スイッチ素子及び第１のサンプリング用キャパシタと、
   前記階調生成アンプの第２の入力ノードと前記演算増幅器の前記第１の入力端子との間に設けられた第２のサンプリング用スイッチ素子及び第２のサンプリング用キャパシタと、
   前記演算増幅器の出力端子と前記第１の入力端子との間に設けられた帰還用スイッチ素子と、
   前記第１のサンプリング用スイッチ素子と前記第１のサンプリング用キャパシタとの間の第１の接続ノードと、前記演算増幅器の出力端子との間に設けられた第１のフリップアラウンド用スイッチ素子と、
   前記第２のサンプリング用スイッチ素子と前記第２のサンプリング用キャパシタとの間の第２の接続ノードと、前記演算増幅器の出力端子との間に設けられた第２のフリップアラウンド用スイッチ素子を含み、
   前記サンプリング期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオンになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオフになり、
   ホールド期間においては、前記第１、第２のサンプリング用スイッチ素子及び前記帰還用スイッチ素子がオフになると共に、前記第１、第２のフリップアラウンド用スイッチ素子がオンになり、
   前記第１、第２のサンプリング用スイッチ素子は、前記帰還用スイッチ素子がオフになった後にオフになることを特徴とするデータドライバ。
9. 請求項４乃至８のいずれかにおいて、
   前記第１、第２のサンプリング用スイッチ素子、前記帰還用スイッチ素子、前記第１、第２のフリップアラウンド用スイッチ素子のスイッチ制御信号の高電位側電源電圧をＶＤＤとし低電位側電源電圧をＶＳＳとした場合に、前記演算増幅器の前記第２の入力端子に設定される前記基準電圧は、ＶＤＤとＶＳＳの中間の電圧に設定されることを特徴とするデータドライバ。
10. 請求項１乃至７のいずれかにおいて、
    前記駆動アンプは、
    第２の演算増幅器と、
    前記第２の演算増幅器の第１の入力端子と前記駆動アンプの入力ノードとの間に設けられ、駆動アンプ用サンプリング期間において前記入力ノードの入力電圧に応じた電荷が蓄積されるサンプリング用キャパシタとを含み、
    前記駆動アンプ用サンプリング期間において前記サンプリング用キャパシタに蓄積された電荷に応じた出力電圧を、駆動アンプ用ホールド期間において出力することを特徴とするデータドライバ。
11. 請求項１乃至７のいずれかにおいて、
    前記駆動アンプは、
    その第２の入力端子に所与の基準電圧が設定される第２の演算増幅器と、
    前記駆動アンプの入力ノードと前記第２の演算増幅器の第１の入力端子との間に設けられたサンプリング用スイッチ素子及びサンプリング用キャパシタと、
    前記第２の演算増幅器の出力端子と前記第１の入力端子との間に設けられた第２の帰還用スイッチ素子と、
    前記サンプリング用スイッチ素子と前記サンプリング用キャパシタとの間の接続ノードと、前記第２の演算増幅器の出力端子との間に設けられたフリップアラウンド用スイッチ素子とを含むことを特徴とするデータドライバ。
12. 請求項１０又は１１において、
    前記階調生成アンプが含む演算増幅器は、Ａ級の増幅動作を行う増幅器により構成され、
    前記駆動アンプが含む前記第２の演算増幅器は、ＡＢ級の増幅動作を行う増幅器により構成されることを特徴とするデータドライバ。
13. 請求項１乃至７及び１０乃至１２のいずれかにおいて、
    前記第１〜第Ｎのデータ線駆動回路の各データ線駆動回路が含む前記駆動アンプは、
    前記第１〜第Ｎのサンプリング期間の後の駆動アンプ用サンプリング期間において、前記階調生成アンプの出力電圧をサンプリングし、前記駆動アンプ用サンプリング期間の後の駆動アンプ用ホールド期間において、サンプリングした前記出力電圧を出力することを特徴とするデータドライバ。
14. 請求項１３において、
    前記駆動アンプ用サンプリング期間において、前記駆動アンプの出力線が共通電位に設定されることを特徴とするデータドライバ。
15. 請求項１乃至１４のいずれかにおいて、
    前記Ｄ／Ａ変換回路は、
    階調データの全てのビットが第１の論理レベルである場合には、前記第１の階調電圧として最大階調電圧を出力すると共に前記第２の階調電圧としても前記最大階調電圧を出力し、階調データの全てのビットが第２の論理レベルである場合には、前記第１の階調電圧として最小階調電圧を出力すると共に前記第２の階調電圧としても前記最小階調電圧を出力することを特徴とするデータドライバ。
16. 請求項１乃至１５のいずれかに記載のデータドライバを含むことを特徴とする集積回路装置。
17. 請求項１６に記載の集積回路装置を含むことを特徴とする電子機器。

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