JP5174050B2

JP5174050B2 - 半導体装置の製造方法

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Publication number: JP5174050B2
Application number: JP2010006274A
Authority: JP
Inventors: 忠弘大見; 雄久新田; 和英伊野; 壽邦篠原
Original assignee: 公益財団法人国際科学振興財団
Priority date: 2010-01-14
Filing date: 2010-01-14
Publication date: 2013-04-03
Anticipated expiration: 2017-12-02
Also published as: JP2010109385A

Description

本発明は、高速動作を実現する金属ゲート電極を有したＭＯＳトランジスタの信頼性向上のために、新たな構造を導入した半導体装置の製造方法に関する。

過去３０年近くにわたり、半導体デバイスの素子寸法の縮少により、半導体集積回路の動作速度の増大が実現されてきた。現在までは半導体デバイスのチャネル長といった素子寸法の縮小により、デバイスの電流駆動能力の増大、すなわち、回路の高速化が可能であったが、デバイス寸法がサブクオーターミクロンの領域に入り、回路速度が寄生抵抗・寄生容量により決定されつつある。

これらの問題を回避するために、ＭＯＳデバイスのゲート・ソース・ドレイン領域を自己整合的にシリサイド化するサリサイド技術、あるいは、ゲートのシート抵抗をさらに小さくするために、ゲート電極を高濃度にドーピングされた多結晶シリコンと金属シリサイドの積層構造としたポリサイド技術が開発されてきた。また、配線構造においても、低抵抗化のために銅配線が、低負荷容量化のために低誘電率層間絶縁膜が導入されつつある。しかし、次世代のＭＯＳデバイス高速化のためには、さらに寄生抵抗を小さくしなければならない。そのための解決手段として、近年、金属をゲート電極に用いたＭＯＳデバイス構造が注目を浴びている。

しかし、金属をゲート電極材料として用いることにより高速化は実現されるが、信頼性が劣化するという問題があり、この解決手段が強く求められている。

特に大きな問題は、ゲート・ソース間、あるいは、ゲート・ドレイン間の耐圧の減少である。多結晶シリコンをゲート電極材料として用いた場合、ゲート電極を異方性エッチングにより形成した後に、酸化雰囲気で熱処理し（再酸化工程と一般に呼ばれる）ゲート電極エッジ部を丸め、エッジ部での電界集中を緩和し、さらに、ゲート電極エッジ部のシリコン酸化膜ＳｉＯ₂（ゲート絶縁膜）を厚くすることにより、ゲート・ソース間、および、ゲート・ドレイン間の耐圧をゲート・基板（チャネル）間の耐圧より大きくすることが可能であった。しかし、金属をゲート電極に用いた場合、薄く良質な絶縁膜を形成することができない。

本発明は、上記従来例の問題点を解決すべく、金属ゲート電極表面を低温で金属絶縁膜に変え、デバイスの、すなわち、回路・システムの信頼性を向上するデバイス構造、および、その製作方法を提供することを目的とする。

本発明の半導体装置の製造方法は、MOS(Metal-Oxide-Semiconductor)デバイスのゲート電極を金属により形成する半導体装置の製造方法において、ゲート電極となる前記金属の表面を、Ａｒ/Ｎ ₂ を用いて当該金属の窒化物またはＡｒ／ＳｉＨ ₄ を用いてシリコンで覆う工程と、前記金属と、前記窒化物またはシリコンとをパターニングしてゲート電極を形成する工程を有し、前記シリコンは、多結晶シリコン、アモルファスシリコン又はドーピングされたシリコンであり、その後の工程で前記金属のシリサイドに変換されることを特徴とする。
前記窒化物は前記金属の表面を窒化して形成されることを特徴とする。
このようにすることにより、ゲート金属表面の酸化を防止することができ、またゲート
の抵抗上昇や配線金属とのコンタクト抵抗の上昇を抑えることができる。

実施例１のデバイスの製作フロー概略図である。製作の際用いたクラスターツールの一部を示す図である。Ｔａ₂Ｏ₅薄膜の改質に用いたプラズマ装置の概略図である。実施例１のクラスターチャンバを示す図である。実施例２のデバイスの製作フロー概略図である。

以下、図面を参照して本発明の実施例を示す。

（実施例１）
図１に本発明のデバイスの製作フロー概略図を、図２に製作の際用いたクラスターツー
ルの一部を示す。フィールド酸化膜１０２により素子分離を行ない、室温ウェット洗浄を
枚葉洗浄装置２０２でおこなった後、水分・ハイドロカーボン等の不純物濃度が１０ｐｐ
ｂ以下の乾燥空気雰囲気の搬送路２０１を経て、基板はクラスターツールのローディング
チャンバ２０３に搬送される。本クラスターツールは全てのチャンバが、窒素を適量流す
ことにより数ｍＴｏｒｒの圧力に維持されており、常に、微量のガスを流すことによりガ
ス排気系からの不純物逆拡散を抑えている。プロセスチャンバ２０４でゲート絶縁膜Ｔａ
₂Ｏ₅を有機金属ガスソースを用いた化学気相成長（ＭＯＣＶＤ）により膜厚８ｎｍ成膜後
、プロセスチャンバ２０５で、Ｔａ₂Ｏ₅薄膜の改質をＸｅ／Ｈｅ（２０％）／Ｏ₂（３％
）プラズマを用いて行う。

Ｔａ₂Ｏ₅の成膜はＴａ（ＯＣ₂Ｈ₅）₅／Ｏ₂／Ａｒを用い、基板温度４５０℃、圧力１Ｔｏｒｒで行った。但し、成膜条件はこれに限定されるものではなく、ＴａのソースガスとしてＴａＣｌ₅、Ｔａ（Ｎ（ＣＨ₃）₂）₅、Ｈ₃Ｔａ（Ｃ₂Ｈ₅）₂などを用いてもよい。また、Ｔａ₂Ｏ₅の替わりにＳｉＯ₂、Ｓｉ₃Ｎ₄、ＴｉＯ₂、ＢＳＴ［（Ｂａ，Ｓｒ）ＴｉＯ₃］などの他の絶縁膜、あるいはＰＺＴなどの強誘電体薄膜を用いてもよいことは言うまでもない。さらに、成膜・改質時の酸化種として、Ｏ₂を用いているが、Ｈ₂Ｏ・Ｈ₂Ｏ／Ｈ₂・Ｎ₂・ＮＯ₂等の酸化種を用いても同様の結果が得られることは言うまでもない。

Ｔａ₂Ｏ₅薄膜の改質に用いたプラズマ装置の概略図を図３に示す。このプラズマ装置は、真空容器３０１と前記容器内でプラズマを生成させるために必要な原料ガスの導入口３０２、前記容器内に導入された原料ガスを排気する真空ポンプ３０３を有し、前記容器を構成する壁部の一部はマイクロ波を略略損失なく透過できる材料からなる誘電体板３０４であり、その誘電体板をはさんで前記容器の外側にはマイクロ波を放射するアンテナ３０５が設置されている。前記容器の内側には、処理される基板３０８を載置するための電極３０６が設けられており、前記アンテナのマイクロ波の放射面と基体のプラズマ処理を行う面とを略々平行に対向して配置されている。電極３０６には加熱機構が設けられており、プロセス中、基板温度を上昇させることが可能となっている。アンテナより放射されたマイクロ波を排気口側へ伝搬するのを防ぎ、前記基板上だけに均一にプラズマを生成させる目的で反射板３０９が設けられている。また、原料ガス導入の均一化のため、本装置の原料ガスは、シャワープレート３０７をとうして多数の小孔からプロセス空間に導入される。この原料ガスは複数の真空ポンプ３０３より外部へ排気される。各真空ポンプの上部には、ガスのコンダクタンスを低下させないよう比較的広い空間が設けてある。このように前記基体側部に略々等間隔に並べられた複数の真空ポンプから排気すると、ガスのコンダクタンスをほとんど低下させることなく回転方向に均一な基体上のガス流を実現することができる。

本例では、マイクロ波アンテナとしてラジアルラインスロットアンテナを用い、基板温
度５００℃で行った。本マイクロ波プラズマの特徴は電子温度が約１ｅＶと低く、基板に
入射するイオンのエネルギを１０ｅＶ以下に制御できる点である。また、質量の重いＸｅ
イオンを用いることにより下地Ｓｉ基板に欠陥を入れることなく、表面近傍にのみエネル
ギを伝えることが可能となる。一般によく使用されるＡｒの原子半径が１．８８Åである
のに比べ、Ｘｅの原子半径は２．１７Åと大きく、基板中に打ち込まれづらく、基板表面
にのみ効率よくエネルギを伝えることができるためである。また、ＡｒおよびＸｅの原子
量はそれぞれ３９．９５、１３１．３であり、ＸｅはＡｒなどにくらべ重く、基板表面へ
のエネルギおよび運動量の伝達効率が低く欠陥をつくりづらいという効果もあり、欠陥に
非常に敏感なゲート酸化膜の改質をイオン照射を用いて行う際、適している。ＭＯＣＶＤ
により成膜したＴａ₂Ｏ₅は改質を行わない場合、１０^-6Ａ/ｃｍ²程度のリーク電流が流れ
てしまうが、Ｘｅ／Ｈｅ（２０％）／Ｏ₂（３％）プラズマを用いて改質を行うと、リー
ク電流を１０^-9 Ａ／ｃｍ²に減少させられる。これは、膜中の酸素欠損がなくなったこと
に起因する。改質前のＯ/Ｔａ比が２．４３であったのに対し、改質することによりＯ/Ｔ
ａ比を化学量論的な２．５０にすることができた。これは、Ｈｅをガス中に添加すること
で酸素ラジカルの生成率を向上し、加えて高圧にしたことで分子間衝突が効果的に発生し、
より酸素ラジカルを効率よく生成できるようになったことと、低エネルギのＸｅイオン照
射により下地にダメージを与えること無く表面近傍のみを活性化できたためである。

ゲート絶縁膜形成後、大気に曝すことなくプロセスチャンバ２０６でゲート電極として用いるＴａ薄膜１０４をスッパタ法により成膜した。Ｘｅプラズマを用い、Ｔａ原子の入射に対し２５倍の量のＸｅイオンを成膜表面に照射し、かつ、イオン照射エネルギを４０ｅＶに制御し、ｂｃｃ構造のＴａを成膜できた。成膜したｂｃｃ−Ｔａの比抵抗は１４μΩｃｍであり、β−Ｔａ（比抵抗が１６０μΩｃｍ程度）に比べ一桁以上小さな値を得ることができ、２００ｎｍ厚で０．７／□の低シート抵抗が実現された。

ゲート電極堆積後、金属表面の酸化を防止するために、Ｔａ表面の窒化処理を図3に示したラジアルラインスロットアンテナを用いたマイクロ波プラズマによりプロセスチャンバ２０７で行い、５ｎｍ厚のＴａＮ層１０５を形成した。このとき、用いたガスはＡｒ/Ｎ₂（５％）である。その後、マスク用のＳｉＯ₂膜１０６の堆積を行い、クラスターチャンバから搬出した。

リソグラフィ工程によりゲートのレジストマスクを形成し、図４に示すクラスターチャンバでゲートの加工およびゲート電極側壁の再酸化工程を行った。ローディングチャンバ４０１より基板を搬入し、エッチングチャンバ４０２でマスクＳｉＯ₂膜１０６の異方性エッチングをＣ₄Ｆ₈ ^/ＣＯ/Ａｒ/Ｏ₂プラズマにより行い、その後、プロセスチャンバ４０３でレジストのアッシングをＸｅ／Ｏ₂プラズマにより行った。引き続きエッチングチャンバ４０４でＴａ薄膜１０４の異方性エッチングをＳｉＣｌ₄プラズマにより行った。

本発明の特徴であるＴａゲート電極側壁の再酸化工程をプロセスチャンバ４０５で行った。本プロセスに用いたプロセス装置は前記図３と同様のラジアルラインスロットアンテナを用いたマイクロ波励起プラズマ装置である。その際の処理条件は、使用ガスＸｅ／Ｈｅ／Ｏ₂、ガス圧５００ｍＴｏｒｒ、分圧比はＸｅ：Ｈｅ：Ｏ₂＝６８％：３０％：２％、マイクロ波電力は１２００Ｗ、酸化処理時間は１５分、前記基板は電気的にフローティング状態に保持、被処理体の温度は４５０℃とした。但し、成膜条件はこれに限定されるものではなく、Ｘｅの変わりにＡｒを用いても構わないが、Ｘｅを用いる方が好適である。

Ｔａ₂Ｏ₅の改質の場合と同様に、Ｈｅを添加したことにより酸素ラジカルを効率よく生成でき、また、Ｘｅプラズマを用いることによりゲート酸化膜に欠陥を導入することなく、ゲート電極側壁にＴａ₂Ｏ₅を形成しゲートエッジ部を丸め、電界集中を緩和することができた。Ｘｅを含むガスプラズマを用いてゲート電極側壁の酸化を施すことにより、ゲート・ソース間、および、ゲート・ドレイン間の耐圧（電流密度１００ｍＡ／ｃｍ²のときの電圧）を３Ｖから５Ｖにすることができた。

以後、従来のプロセスを用いて、ソース・ドレイン層１０８，１０９、サイドウォール
１１０を形成した。ＴａゲートＳｉＯ₂ゲート絶縁膜において、７００℃以上の履歴が
あるものでは、高周波Ｃ−Ｖ特性により計測した電気的な酸化膜厚が実際の膜厚の２〜３
倍となる。リーク電流の観点からすると８００℃の履歴も許されるが、長期信頼性等を考
慮すると、プロセス温度の上限を７００℃とする必要がある。また、大口径ウエハでの面
内均一性・プロセス時間の短縮、さらには、大量生産におけるプロセスマージンに加え、
シリサイド形成等のプロセスにおけるプロセス時間・最低反応温度等を考慮すると、６０
０℃以下でプロセスを行う方がより好適である。

以上示した成膜条件はこれに限定されるものではなく、同様な結果が得られるのであれば他のプラズマ源、プロセス条件で行ってもよい。また、マスク用ＳｉＯ₂膜１０６の堆積を行なわずに、ゲートの加工を行ってもよいが、ソース・ドレイン層をイオン注入により形成する場合、ゲートＴａ膜中にも不純物が打ち込まれ、ゲート電極のシート抵抗の上昇を引き起こすため、マスク用ＳｉＯ₂膜を用いた方が好適である。マスク用ＳｉＯ₂膜を用いない場合、レジストマスクでＴａ薄膜１０４のエッチングを行い、その後、レジストのアッシング工程とＴａの再酸化工程を同時に行うこととなるため、Ｔａゲート電極側壁のＴａ₂Ｏ₅膜の特性が前記プロセスに比べ劣化する。したがって、アッシングを行う際は、マイクロ波電力を５００Ｗにし、その後マイクロ波電力を１２００Ｗにし、Ｔａゲート電極側壁の酸化を行うことにより改善可能であり、このときのゲート・ソース間、および、ゲート・ドレイン間の耐圧（電流密度１００ｍＡ／ｃｍ²のときの電圧）は４．７Ｖであった。

（実施例２）
図５に本発明の別のデバイス製作フロー概略図を示す。実施例１と異なる点は、Ｔａ₂Ｏ₅膜の形成をＴａの直接酸化により行った点と、ゲートのＴａ薄膜成膜後に、ノンドープの多結晶シリコン５０５をプラズマＣＶＤ法（ＰＥＣＶＤ）により５ｎｍ厚成膜し、その後にマスク用ＳｉＯ₂膜１０６を堆積した点である。

Ｔａ₂Ｏ₅膜の形成は、まず、Ｔａを６ｎｍ厚成膜した後に、Ｔａの直接酸化をＸｅＨｅ／Ｏ₂プラズマを用いて行った。本プロセスに用いたプロセス装置は前記図３と同様のラジアルラインスロットアンテナを用いたマイクロ波励起プラズマ装置である。その際の処理条件は、使用ガスＸｅ／Ｈｅ／Ｏ₂、ガス圧５００ｍＴｏｒｒ、分圧比はＸｅ：Ｈｅ：Ｏ₂＝６８％：３０％：２％、マイクロ波電力は１２００Ｗ、酸化処理時間は１５分、前記基板は電気的にフローティング状態に保持、被処理体の温度は４５０℃とした。但し、成膜条件はこれに限定されるものではなく、Ｘｅの変わりにＡｒを用いても構わないが、Ｘｅを用いる方が好適である。

前記ノンドープ多結晶シリコンの成膜は、Ａｒ／ＳｉＨ₄（１％）を用い、ガス圧１００ｍＴｏｒｒ、基板温度３００℃で行った。今回は多結晶シリコンを用いたが、アモルファスシリコンを用いても、あるいはドーピングされたシリコンを適用しても構わない。これらシリコン層は下地ゲート金属の酸化を防止するために用いられている。このシリコン層あるいは、実施例１に記載のＴａＮ層がない場合、ゲートと配線金属の間のコンタクト抵抗が上昇するという問題が起こる。ただし、ゲートと配線金属とのコンタクトがない場合、すなわち、フローティングゲートに本発明を適用する際は、前記シリコン層あるいは、ＴａＮ層がなくてもよいが、ゲートの抵抗上昇を抑えるために使用した方がよい。

前記ノンドープシリコン層は、例えばソース・ドレイン領域の活性化アニール時に下地Ｔａとシリサイド反応によりＴａ₅Ｓｉ₃、あるいはＴａＳｉ₂となるため、配線金属とのコンタクト抵抗の上昇をきたすような問題はない。

本発明よれば、金属ゲート電極表面を低温で金属絶縁膜に変え、デバイスの、すなわち、回路・システムの信頼性を向上するデバイス構造、および、その製作方法を提供できる。

１０２フィールド酸化膜、
２０１搬送路、
２０２枚葉洗浄装置、
２０３ローディングチャンバ、
２０４プロセスチャンバ、
２０５プロセスチャンバ、
３０１真空容器、
３０２導入口、
３０３真空ポンプ、
３０４誘電体板、
３０５アンテナ、
３０６電極、
３０７シャワープレート、
３０９反射板、
４０１ローディングチャンバ、
４０２エッチングチャンバ、
４０３プロセスチャンバ、
４０４エッチングチャンバ、
４０５プロセスチャンバ。

Claims

MOS(Metal-Oxide-Semiconductor)デバイスのゲート電極を金属により形成する半導体装
置の製造方法において、
ゲート電極となる前記金属の表面を、Ａｒ/Ｎ ₂ を用いて当該金属の窒化物またはＡｒ／ＳｉＨ ₄ を用いてシリコンで覆う工程と、
前記金属と、前記窒化物またはシリコンとをパターニングしてゲート電極を形成する工
程を有し、
前記シリコンは、多結晶シリコン、アモルファスシリコン又はドーピングされたシリコ
ンであり、その後の工程で前記金属のシリサイドに変換されることを特徴とする半導体装置の製造方法。
前記窒化物は前記金属の表面を窒化して形成されることを特徴とする請求項１に記載の
半導体装置の製造方法。