JP5172904B2 - ワイドギャップ半導体基板及びこれを用いた半導体装置の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 140
- 239000004065 semiconductor Substances 0.000 title claims description 135
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 238000001459 lithography Methods 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 150
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 80
- 229910002601 GaN Inorganic materials 0.000 description 79
- 238000001514 detection method Methods 0.000 description 32
- 238000000034 method Methods 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 18
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 229910002704 AlGaN Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 239000003960 organic solvent Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 3
- 238000000992 sputter etching Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
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- G03F9/7073—Alignment marks and their environment
- G03F9/7076—Mark details, e.g. phase grating mark, temporary mark
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- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/708—Mark formation
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- H—ELECTRICITY
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
本発明は、アラインメントマーク付き半導体基板および半導体装置の製造方法に関し、特に透明な半導体基板に加工時の位置検出に用いるアラインメントマークを付与したアランメントマーク付き半導体基板および半導体装置の製造方法に関する。
半導体装置において、高出力、高耐圧、低オン抵抗を実現するには、高い臨界電界を有する材料を用いるのが有効であることから、ワイドギャップ半導体が用いられる。ワイドギャップ半導体としては、窒化物半導体、炭化珪素、ダイヤモンドなどが知られており、これらの半導体を用いることにより、高出力、高耐圧、低オン抵抗を有する半導体装置が得られる。窒化物半導体の場合、各種の基板材料の上に、窒化物半導体層をエピタキシャル成長させることが可能であり、Ｓｉ基板材料上に窒化物半導体層のエピタキシャル成長を行うことにより、Ｓｉ基板上に大面積で低コストな窒化物半導体基板を形成できる。
半導体装置を製造するには、露光装置を用いたリソグラフィーが必要であるが、近年微細化が進み、精度の高い位置合わせが要求されている。微細化および高精度のウェハーの位置合わせには、露光用、ウェハー検出用光源それぞれに波長の短い光を用いることが重要になる。波長の長い光を用いた場合は、光の広がりが増えるため、微細化も高精度のウェハーの位置合わせも困難となる。従って、露光工程等で必要なパターンの位置合せに使用する半導体製造装置は、位置合せ用の光源としては、赤外光より波長のより短い可視光の光源を用いることが望ましい。位置合わせには、半導体ウェハー上に形成されたアライメントマークに対して、検出光を照射し、アライメントマークからの反射光を検出することにより、ウェハー位置を検出し、位置合わせを行う。
特に電力素子や高周波素子を形成する場合には、例えば透明なサファイア基板上やＳｉＣ基板上に窒化ガリウムや窒化アルミニウムガリウムといった、赤外光に対してのみならず可視光に対しても透明なワイドギャップ半導体層をエピタキシャル成長により積層した基板を用いる。またＧａＮ層をＳｉ基板上にエピタキシャル成長させる場合は、大面積で低コストな窒化物半導体基板を得ることができるが、いずれの場合も、それぞれ図６（ａ）および（ｂ）に示すように、表面層であるＧａＮエピタキシャル層に彫り込みマーク６２を形成しこれをアラインメントマークとして基板の位置合わせを行う。
しかしながら、検出光はＧａＮ等のワイドギャップ半導体層の彫り込みマークを透過するため、彫り込みマークのエッジでの反射光を検出して、ウェハーの位置合わせを行うこととなるが、その反射光の強度は弱いため、彫り込みの形状を２段の凹形状にすることにより反射光の強度を上げようとする提案もなされている(特許文献１)。
すなわち基板検出器側で十分な反射光を得ることができなければ、半導体基板の位置、基板上の所定位置を精度よく検出し特定することができないという課題があった。また、透明な半導体基板に対しては、上述したような彫り込みマーク６２ではなく、図６（ｃ）に示すように、金属膜で形成した、いわゆるメタルマーク６３を用いて検出光を反射させることもできる。しかし、メタルマーク６３を用いる場合、別途の専用の工程を必要とするため、製造工程が増加し、またその際に用いたメタルによる絶縁層の汚染の問題が生じる可能性もあり、製造工程の複雑化および信頼性低下の要因となっていた。
ワイドギャップ半導体は可視光を透過するために、半導体製造装置である露光装置でのウェハー位置検出を行う場合、ワイドギャップ半導体を彫り込むことで形成された彫り込みマークからなるアライメントマークで反射する検出光の反射強度は弱く、位置検出が困難となる。また、ワイドギャップ半導体上に金属やその他の材料でアライメントマークを形成した場合、その後半導体装置製造過程において、アライメントマークを形成した材料により、汚染が発生する。例えば、アライメントマークとして基板上に金属マークを作製し、その後、層間絶縁膜等の作製を行うと、アライメントマーク形成に使った金属が絶縁体成膜装置に付着し、素子破壊耐圧を低下させる等、絶縁膜の信頼性の問題が発生する。
また、アライメントマークが形成されたＳｉ基板に対して、Ｓｉをエピタキシャル成長すると、アライメントマークが変形する。このため、位置合わせ精度が著しく低下する。これを防ぐ方法としては、(特許文献２)に記されている方法があるが、この手法は１μｍ以上の波長をもつ検出光で位置検出を行う必要があるため、高精度の位置合わせを行うには限界があった。
より波長の短い可視光を検出光として高精度の位置合わせを行うことが出来ないと、製造されるワイドギャップ半導体装置のオン抵抗を下げること、及びオン抵抗のバラツキを抑制するには限界があった。
本発明は、上記課題に鑑みてなされたものであり、ワイドギャップ半導体層を有する基板（以後、「ワイドギャップ半導体基板」という）に対して、高精度の位置検出を行うための彫り込み型アライメントマークが埋め込まれたワイドギャップ半導体基板及び、ワイドギャップ半導体装置の製造方法を提供することを目的とする。
本発明の一態様のワイドギャップ半導体基板は、主面の所定の位置に彫り込み型のアライメントマークが形成された面方位（１１１）のナローギャップＳｉ基板の前記主面上にワイドギャップ窒化物半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれ、前記Ｓｉ基板における前記彫り込み型のアライメントマークの彫り込みマークの深さをｄとするとき、前記アライメントマークが形成されていない前記Ｓｉ基板上における前記ワイドギャップ半導体層の厚さが２ｄ以上である。
更に、本発明の他態様の前記ワイドギャップ半導体基板を用いた半導体装置の製造方法は、前記ワイドギャップ半導体基板上にレジスト層を形成し、前記レジスト層のリソグラフィーを行う際に、前記ワイドギャップ半導体基板内に埋め込まれた前記アライメントマークに可視光を照射し、前記アライメントマークからの反射光を検出することにより、前記ワイドギャップ半導体基板の位置決めを行う。
以下に、本発明の実施形態の概略を、図面を参照しながら詳細に説明する。なお、各図は発明の説明とその理解を促すため模式図である。その形状や寸法比などは実際と異なる場合がある。これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るアライメントマーク付き半導体基板を示す平面図である。図１に示した本実施形態では、このアライメントマーク付き半導体基板１上に複数の半導体素子を形成する場合をモデル化して示している。第１の実施形態においては、ワイドギャップ半導体は、窒化物半導体であり、具体的にはＧａＮ（窒化ガリウム）層を主半導体層とする「ワイドギャップ半導体基板」を用いて説明する。
図１は、本発明の第１の実施形態に係るアライメントマーク付き半導体基板を示す平面図である。図１に示した本実施形態では、このアライメントマーク付き半導体基板１上に複数の半導体素子を形成する場合をモデル化して示している。第１の実施形態においては、ワイドギャップ半導体は、窒化物半導体であり、具体的にはＧａＮ（窒化ガリウム）層を主半導体層とする「ワイドギャップ半導体基板」を用いて説明する。
すなわち、図１（ａ）に示すように、アライメントマーク付きワイドギャップ半導体基板１のベースとなるＳｉ基板２上には、ＧａＮ素子を形成するための素子形成領域３が複数設けられている。これら素子形成領域３の所定の位置には、図１（ｂ）に示すように、Ｘ方向の位置情報を検出するための彫り込み型のアライメントマーク４、及びＹ方向の位置情報を検出するための彫り込み型のアライメントマーク５がＳｉ基板２上に形成され、そのＳｉ基板２上にＧａＮ層がエピタキシャル成長により主半導体層（ワイドギャップ半導体装置等を形成する層）として形成されている。これらアライメントマーク４及び５は、方形・凹状の彫り込みマーク６がそれぞれＸ方向及びＹ方向に所定の間隔で複数個配列されて成る。
図２は、アライメントマーク付きワイドギャップ半導体基板１に埋め込まれたアライメントマークの断面をモデル化して示す断面図である。図２は、図１（ｂ）におけるアライメントマーク４のII−II線に沿った断面を示している。なお、Ｙ方向のアライメントマーク５も同様の断面を有する。図２に破線で示すように、このアライメントマーク４は、ベースとなるＳｉ基板２を彫りこんで形成した４個の彫り込みマーク６が所定の間隔で配列されている。これらの彫り込みマーク６のそれぞれは、凹状に彫りこまれた角形をなしている。ここで、彫り込みの深さは、例えば、０．２μｍから０．５μｍ程度で、幅は５μｍ、隣接する彫り込み６の間隔は数十μｍである。さらに、このアライメントマーク付きＳｉ基板２上には、バッファ層を介してエピタキシャル成長させたＧａＮ層１０が１μｍから２μｍ程度の膜厚で形成されている。
すなわち、ナローギャップ半導体基板（例えばＳｉ基板２）の主面の所定の位置に彫り込み型のアライメントマーク４が形成されたナローギャップ半導体基板のその主面上にワイドギャップ半導体層（例えばＧａＮ層１０）をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれているワイドギャップ半導体基板である。本実施例では、GaN層10のみ図示しているが、さらにAlGaN層やInAlN層等を単独、もしくは、混合させた層を用いて、種々の層構造を用いて、所望の高周波素子または電力変換素子等を含む半導体装置を形成する。ただし、図２においては、バッファ層は省略され図示されていない。
ＧａＮ層を主半導体層として半導体装置を形成する際、上記構造のアライメントマークを有するアライメントマーク付きＳｉ基板２／ＧａＮエピタキシャル成長層１０の加工工程中において、例えば、アライメントマーク４に対してアライメント光源からの検出光７を照射し、その反射光８によってその位置情報を検出する。なお、アライメント光源からの照射光としては、例えば波長６３３ｎｍのレーザ光が検出光８として用いられるので、波長１μｍ以上の赤外光を検出光とする場合に比べて、ウェハーアラインメントの精度が基本的に高くなる。
また、本実施形態においては、ワイドギャップ半導体層はＧａＮ層１０であり、６３３ｎｍ程度の可視光に対しては透明である。図２に示すごとく、検出光７はＧａＮ層１０を透過し、Ｓｉ基板２で反射される。すなわち、Ｓｉ基板２に予め彫込み型のアラインメントマーク４を形成して、この上にＧａＮ層をエピタキシャル成長により形成するため、検出光７として例えば６３３ｎｍの可視光を用いた場合には、ＧａＮ層１０上に彫り込み型のアラインメントマーク４を形成する必要が無い。また、彫り込みの深さと同程度の厚さのＧａＮ層１０をこのアライメントマーク付きＳｉ基板２上にエピタキシャル成長させることにより、アラインメントマーク４上のＧａＮ層１０はフラットな表面を有することとなる。このため、ＧａＮ層１０へ入射する検出光７とＧａＮ層１０から射出する反射光８は、フラットなＳｉ基板２上で反射する場合、鏡面反射となり、アラインメントマークのエッジの位置検出の精度を低下させることも無い。
次に、本発明に係るアライメントマーク付きワイドギャップ半導体基板１のアライメントマークの製造方法について、図３を参照して説明する。図３は、凹状の彫り込み型アラインメントマークの製造方法の一実施例を工程順に示す断面図である。
このアライメントマーク４は、図３の断面図に例示したように、ベースとなるＳｉ基板２上にＧａＮ層を形成する前に彫り込みマーク６、つまりアランメントマーク４を形成することを特徴としている。まず、図３（ａ）に示すように、Ｓｉ基板２上にスピンコーター等によりフォトレジストを塗布し、フォトレジスト層１１を形成する。次にＳｉ基板２の上面に、アラインメントマークのマスクパターンを露光後、これを現像処理する。そして、図３（ｂ）に示すように、アライメントマーク形成部１３上のレジストは現像液で除去され、アライメントマーク形成部位以外にレジスト膜１１がそのまま残される。これに続けて、ドライエッチングにより開口部１２からベースとなる半導体基板９をエッチングした後、Ｓｉ基板２上に残っているレジスト膜１１を有機溶剤等により剥離除去すると、図３（ｃ）に示すように、例えば１μｍの深さの彫り込み型アラインメントマーク４を有するＳｉ基板２が得られる。
その後、基板を洗浄等した後、さらに、図３（ｄ）に示すように、得られたＳｉ基板２上にＧａＮ層１０を周知の気相成長法によりエピタキシャル成長させる訳であるが、ＧａＮ層１０を堆積する前に、Ｓｉ基板上にＳｉとＧａＮの格子のミスマッチを緩和させるためのバッファ層を形成した後に、ＧａＮ層を気相成長法によりエピタキシャル成長させる。またＳｉ基板は（１１１）Ｓｉ基板を使用することが好ましい。つまり単結晶（１１１）Ｓｉウェハーを使用することが好ましい。
バッファ層が形成されたＳｉ基板２上に、例えば周知のＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition： ＭＯＣＶＤ法）でＧａＮ層をエピタキシャル成長させる。バッファ層としては、ＡｌＮ層／ＧａＮ層の多層膜を用いることもできる。すなわち、Ｓｉ基板２にアラインメントマーク４を形成した後、アラインメートマーク４が形成されたＳｉ基板２の主面側にまず第１のサブレイヤーであるＡｌＮ層を周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成し、続いて第２のサブレイヤーとしてＧａＮ層を形成し、これら２層が交互に積層された多層構造をバッファ層として主半導体層であるＧａＮ層の間に形成しても良い。ただし、図３においては、バッファ層は図示していない。また以後の図４および図５においてもバッファ層は図示しない。
図３（ｄ）に、ＧａＮ層を堆積している途中の状態を模式的に示す。この段階では、ＧａＮ層１０は彫り込みマーク６の彫り込み深さよりもその膜厚は薄い。アラインメントマーク４上ではＧａＮ層に彫り込みマーク６による凹凸が反映され、フラットな表面とはなっていない。ＧａＮ層１０をさらに厚くすると、ある膜厚以上になってからは、図３（ｅ）に示すように、ＧａＮ層１０の表面はアラインメントマーク４の凹凸を反映しなくなりほぼフラットになる。
図３（ｄ）に示す段階でＧａＮ層１０の形成を中止し、ＧａＮ層１０の表面に彫り込みマーク６による凹凸が反映された基板を使って、位置合せを行う場合を、図４を用いて説明する。
図４は、それぞれＧａＮ１０層の膜厚がＳｉ基板２におけるアラインメントマークを構成する彫り込みマークの深さｄよりも薄い場合および２ｄ以上の厚さを有する場合を模式的に示す図であり、図３（ｄ）と（ｅ）に対応するものである。図４（ａ）では、ＧａＮ層１０を通して、垂直に入射した検出光１４は、ＧａＮ層１０に入射すると、ＧａＮ層の表面に凹凸があるため、すなわち水平面とはなっていないため、かつＧａＮ層１０が可視光に対して高い屈折率を有するため、Ｓｉ基板２に対しては垂直に入射せず、またＳｉ基板２から反射された検出光１４はＧａＮ層１０から大気へ出射するときも大きく屈折する。このため、検出光１４は四散し、Ｓｉ基板２上に作製された彫り込みマーク６のエッジを検出することができず、ウェハーアラインメントを行うことは不可能になる。
しかしながら、図３（ｄ）から（ｅ）、詳細には、図４（ａ）から（ｂ）、に模式的に示したようにＧａＮ層１０の表面の「うねり」の程度はＧａＮ層１０の堆積量すなわちＧａＮ層１０の膜厚の増加とともに減少し平滑になっていく。その理由は次のように推測される。ＧａＮ層１０のエピタキシャル成長は、基板上に到達したＧａＮ分子が基板上で活発な２次元的な運動を行うことによって、成長初期には島状構造が形成される。ＧａＮ層１０がその表面積を小さくするように進行するため島状構造が形成される。このような状況下においては、ＧａＮ層１０はアラインメントマーク４の彫り込みマーク６の凹部の底部の端部から優先的に成長する。すなわちＧａＮ層１０は彫り込みマーク６の凹部においてその表面積の増加を抑制しながら成長することができる。
そしてＧａＮ層１０の堆積をさらに継続すると、図４（ａ）に示すが如く、ＧａＮ層１０がこれら彫り込みマークをほぼ埋め尽くした時点から、ＧａＮ層１０は２次元的な成長へ移行し、連続膜状のＧａＮ層１０が形成される。さらに図４（ｂ）に示すが如く、アラインメントマーク４（彫り込みマーク６）上のＧａＮ層１０の膜厚が厚くなり、つまりアラインメントマークの無いフラットなＳｉ基板上のＧａＮ層１０の膜厚が埋め込みマーク６の深さｄ以上になったときに、アラインメントマーク４の直上においてもＧａＮ層はほぼ平滑となる。
換言すれば、アランメントマーク４の彫り込みマーク６の底部９からＳｉ基板２の主面までの距離（深さ）をｄとすると、彫り込みマーク６の凹部の底部９から２ｄ程度の膜厚のＧａＮ層１０を形成したときに、アランメントマーク４上においてもＧａＮ層１０は、図３（ｅ）および図４（ｂ）に示すごとく、ほぼフラットになり、ウェハー位置の高精度な検出に対応可能なほどに平滑な表面となる。すなわち、図２または図３に示した本実施形態によるワイドギャップ半導体基板は、基板位置決め用のアライメントマークが予め埋め込まれた半導体基板となる。このため、この基板上に半導体素子や半導体装置を製造する際に、検出光として可視光を用いる場合は、該基板のＧａＮ層の表面に別途アラインメントマークを形成する必要が無い。また、必要に応じて本実施形態によるワイドギャップ半導体基板にさらに、例えばＣＭＰ（化学機械研磨）等のウェハー平坦化処理を施して、当該ワイドギャップ半導体基板の表面の平坦性をさらに向上させることができる。
以上、本発明に係る第１の実施形態によれば、大面積のＳｉ基板上にエピタキシャル成長させた大面積のＧａＮエピタキシャル層を有する基板であって、可視光によるウェハーのアラインメントが可能なワイドギャップ半導体基板が提供される。
（第２の実施形態）
次に第２の実施形態について、図５−１から図５−６を用いて説明する。図５−１（ａ）から図５−６（ｏ）は、第１の実施形態による彫り込み型アラインメントマークが内部に埋め込まれたワイドギャップ半導体基板１の主半導体層であるＧａＮ層１０上に形成するワイドギャップ半導体装置の製造方法の各工程を示す図である。
次に第２の実施形態について、図５−１から図５−６を用いて説明する。図５−１（ａ）から図５−６（ｏ）は、第１の実施形態による彫り込み型アラインメントマークが内部に埋め込まれたワイドギャップ半導体基板１の主半導体層であるＧａＮ層１０上に形成するワイドギャップ半導体装置の製造方法の各工程を示す図である。
図５−１（ａ）に示すように、Ｓｉ基板２上にアンドープＧａＮ層１０が１．５μｍ形成されたワイドギャップ半導体基板１（以後「ＧａＮ基板１」と呼ぶ）を用意する。このＧａＮ基板１におけるアンドープＧａＮ層１０は電子走行層である主半導体層を成す。このＧａＮ層１０上に例えば、電子供給層としてＳｉをドープしたn型のＡｌＧａＮ層１５を形成する。さらに、このn型のＡｌＧａＮ層１５上に、第１の絶縁層１６を形成する。第１の絶縁層１６は、シリコン窒化物（例えばＳｉＮ又はＳｉ３Ｎ４又はＳｉＮｘ、ｘは任意の数値）で形成さている。より詳しく述べると、シリコン窒化物から成る第１の絶縁層１６は好ましくはプラズマＣＶＤ（化学気相成長法）で、好ましくはおよそ５０ｎｍの厚みに形成される。
次に、図５−１（ｂ）に示すように基板全体にレジストをスピンコーターで塗布し、レジスト層１７を形成する。次にゲートを形成するゲート形成部位１８を露光する。その際、アラインメントマーク４に波長６３３ｎｍの検出光７を照射して、ワイドギャップ半導体基板１に対して直接位置決めを行う。これにより、素子形成領域３において、ゲートを形成する予定のゲート形成部位１８の位置決めを精度よく行うことができる。次に図５−１（ｃ）に示すように、ゲート位置１８上のレジストは現像液で剥離除去される。さらに図５−２（ｄ）に示すように、基板１全体をドライエッチングすることによって、ゲート形成部位１８をＡｌＧａＮ層１５もしくはＧａＮ層１０に達するまでエッチングする。図５−２（ｄ）では、ＧａＮ層１０に達した場合を示している。その後、レジスト層１７を有機溶剤で剥離除去した後、さらに図５−２（ｄ）に示すようなゲート形成部位１８がエッチングされた基板１全体から、有機溶剤を用いてレジスト層１７を一旦剥離除去する。
続けて、再度新たにレジストを塗布し、レジスト層１９を形成する。その後、図５−２（ｆ）に示すように再度ゲート形成部位１８を中心として、第１の絶縁層１６のエッジ部２０が露出するように、ゲート形成部１８を中心にして広めの露光を行う際に、図５−２（ｅ）に示すように、アラインメントマーク４に波長６３３ｎｍの検出光７を照射して、ワイドギャップ半導体基板１に対して直接位置決めを行う。続いて、図５−２（ｆ）に示すように再度ゲート形成部位１８を中心として、第１の絶縁層１６のエッジ部２０が露出するような高い精度で、先のレジスト層１７に開けたゲート形成部位１８よりも広くレジスト層１９を剥離除去することができる。その後、ゲート形成部位１８のレジスト層１９を一部剥離し、図５−２（ｆ）に示す状態の基板１全体を、ゲート部のリセス構造を形成するため、イオンエッチング装置（図示せず）に装着する。その際、イオンが基板に対して垂直ではなく、基板に対して斜入射するように装着し、基板を回転させながらイオンエッチングを行う。このような斜入射イオンエッチングにより、第１の絶縁層１６のゲート形成部位１８における第１の絶縁層１６のエッジ部２０はエッチングされて、図５−３（ｇ）に示すようにゲート形成部１８にリセス構造が形成される。その後レジスト層１９を剥離除去し、洗浄した後、第２の絶縁層２１（ゲート絶縁膜）を基板全体に形成する（図５−３（ｈ））。
第２の絶縁層２１は、ゲート絶縁膜及び保護膜としての機能を有し、ゲート形成部１８の底面と側面及び第１の絶縁層１５の上に配置される。第２の絶縁層２１は、ＳｉＮまたはＳｉＯ２またはＡｌ２Ｏ３などの高誘電体絶縁膜からなる。第２の絶縁層２１は例えばマグネトロンスパッタで、好ましくは３０ｎｍに形成される。ここで、図５−３（ｉ）に示すように再び基板全体にレジストを塗布し、レジスト層２１に対してソースおよびドレインの形成部位２３および２４に露光する。その際、アラインメントマーク４に波長６３３ｎｍの検出光７を照射して、ワイドギャップ半導体基板１に対して直接位置決めを行う。この直接位置決めによりソースおよびドレインの形成部位２３および２４を精度よく露光できる。これにより、特に図１に示すワイドギャップ半導体基板１上の各素子形成領域３において作製したＧａＮ電力素子のソース／ゲート間の距離が均一となり、特性のバラツキが少なくなる。すなわち、本実施形態において作製したＧａＮ系のワイドギャップ半導体装置におけるオン抵抗の低減とバラツキの抑制が可能になる。
図５−４（ｊ）に示すように、ソースおよびドレインの形成部位２３および２４へ露光した後、これらの部位のレジスト層２２を剥離除去する。その後ドライエッチングにより、第１および第２の絶縁層１６および２１を完全に除去し、n型ＡｌＧａＮ層１５にまで達するようにドライエッチングを行う。ソースおよびドレインの形成部位２３および２４のドライエッチング後、ソース電極２３及びドレイン電極２４として、チタン（Ｔｉ）／アルミニウム（Ａｌ）の積層膜を基板全体に形成する（図５−４（ｋ））。ソース電極２３及びドレイン電極２４はn型ＡｌＧａＮ層１５にオーミックに接触させることができる。チタン（Ｔｉ）／アルミニウム（Ａｌ）の積層膜を形成後、有機溶剤によりレジスト層２２を剥離除去する。レジスト層２２の剥離除去後の構造を図５−４（ｌ）に示す。ゲート部１８には、ゲート絶縁膜に覆われたリセス構造が形成されている。
次に、図５−５（ｍ）に示すように、このリセス構造が形成されたワイドギャップ半導体基板１全体にレジスト層２７をスピンコーターにより塗布して形成し、ゲート部１８のリセス構造を含む部分に露光する。その際、アラインメントマーク４に波長６３３ｎｍの検出光７を照射して、ワイドギャップ半導体基板１に対して直接位置決めを行う。この直接位置決めにより、精度よくゲート電極を形成すべき位置を決めることができる。図５−５（ｎ）に示すように、露光後にゲート部１８のレジストを剥離除去し、ゲート部のリセス構造を露出させる。この時、アラインメントマーク４により、精度よくゲート電極を形成すべき領域を露出させることができる。続いてゲート電極２５用にＮｉ膜２５をワイドギャップ半導体基板１上の各素子形成領域３全体に形成する。
ここでワイドギャップ半導体基板１全体からレジスト層２７を有機溶剤により剥離除去することにより、図５−６（ｏ）に示すＧａＮワイドギャップ半導体装置が得られる。
以上説明した如く、
第１の実施形態によるワイドギャップ半導体基板は、主面の所定の位置に彫り込み型のアライメントマークが形成されたナローギャップ半導体基板の前記主面上にワイドギャップ半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれていることを特徴とする。このため、ワイドギャップ半導体基板の位置検出を、可視光を検出光に用いても、アライメントマークで反射する検出光の反射強度が強いため、高精度に行うことができる。
第１の実施形態によるワイドギャップ半導体基板は、主面の所定の位置に彫り込み型のアライメントマークが形成されたナローギャップ半導体基板の前記主面上にワイドギャップ半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれていることを特徴とする。このため、ワイドギャップ半導体基板の位置検出を、可視光を検出光に用いても、アライメントマークで反射する検出光の反射強度が強いため、高精度に行うことができる。
更に、第２の実施形態によるワイドギャップ半導体装置の製造方法は、主面の所定の位置に彫り込み型のアライメントマークが形成されたナローギャップ半導体基板の前記主面上にワイドギャップ半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれたワイドギャップ半導体基板に、レジストを塗布し、前記レジスト層にリソグラフィーを行う際に、前記ワイドギャップ半導体基板に埋め込まれた前記アライメントマークに可視光を照射し、前記アライメントマークからの反射光を検出することにより、前記ワイドギャップ半導体基板の位置決めを行う工程を有することを特徴とする。このため、より波長の短い可視光を検出光として高精度の位置合わせを行うことが出来るため、製造されるワイドギャップ半導体装置のオン抵抗を下げること、及びオン抵抗のバラツキを抑制することができる。
以上において幾つかの実施形態を述べたが、これらの実施形態は、単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な方法は、種々の他の形態に具体化されても良いし、さらに、本発明の趣旨又は技術的思想から逸脱することなくここにおいて述べた方法の実施形態における種々の省略、置き換えおよび変更を行っても良い。付随する請求項およびそれらと均等な方法は、本発明の範囲および趣旨又は技術的思想に入るようにそのような形態若しくは変形を含むことを意図している。
１ ワイドギャップ半導体基板
２ Ｓｉ基板
３ 素子形成領域
４、５ アラインメントマーク
６ 彫り込みマーク
７ 検出光
８ 反射光
１０ ＧａＮ層
１１、１７、１９、２２、２７ レジスト層
１２ 開口部
１３ アライメントマーク形成部
１４ 検出光
１５ ｎ型ＡｌＧａＮ層
１６ 第１の絶縁層
１８ ゲート形成部位
２０ エッジ部
２１ ゲート絶縁膜
２３ ソース電極
２４ ドレイン電極
２５ ゲート電極
６２ アラインメントマーク
６３ メタルマーク
２ Ｓｉ基板
３ 素子形成領域
４、５ アラインメントマーク
６ 彫り込みマーク
７ 検出光
８ 反射光
１０ ＧａＮ層
１１、１７、１９、２２、２７ レジスト層
１２ 開口部
１３ アライメントマーク形成部
１４ 検出光
１５ ｎ型ＡｌＧａＮ層
１６ 第１の絶縁層
１８ ゲート形成部位
２０ エッジ部
２１ ゲート絶縁膜
２３ ソース電極
２４ ドレイン電極
２５ ゲート電極
６２ アラインメントマーク
６３ メタルマーク
Claims (4)
- 主面の所定の位置に彫り込み型のアライメントマークが形成された面方位（１１１）のナローギャップＳｉ基板の前記主面上にワイドギャップ窒化物半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれ、
前記Ｓｉ基板における前記彫り込み型のアライメントマークの彫り込みマークの深さをｄとするとき、前記アライメントマークが形成されていない前記Ｓｉ基板上における前記ワイドギャップ半導体層の厚さが２ｄ以上である
ことを特徴とするワイドギャップ半導体基板。 - 主面の所定の位置に彫り込み型のアライメントマークが形成された面方位（１１１）のナローギャップＳｉ基板の前記主面上にワイドギャップ窒化物半導体層をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれ、
前記Ｓｉ基板における前記彫り込み型のアライメントマークの彫り込みマークの深さをｄとするとき、前記彫り込みマークの底部から前記ワイドギャップ半導体層の表面までの距離が２ｄ以上である
ことを特徴とするワイドギャップ半導体基板。 - 請求項１又は２に記載のワイドギャップ半導体基板を用いた半導体装置の製造方法において、
前記ワイドギャップ半導体基板上にレジスト層を形成し、
前記レジスト層のリソグラフィーを行う際に、前記ワイドギャップ半導体基板内に埋め込まれた前記アライメントマークに可視光を照射し、
前記アライメントマークからの反射光を検出することにより、前記ワイドギャップ半導体基板の位置決めを行う
ことを特徴とする半導体装置の製造方法。 - 前記半導体装置が電界効果型トランジスタを含む場合において、
前記電界効果型トランジスタのソース及びドレインとゲートとの位置決めを行う際に、前記ワイドギャップ半導体基板内に埋め込まれた前記アライメントマークに可視光を照射し、
前記アライメントマークからの反射光を検出することにより、前記ソース及びドレインと前記ゲートとの位置決めを行う
ことを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010158907A JP5172904B2 (ja) | 2010-07-13 | 2010-07-13 | ワイドギャップ半導体基板及びこれを用いた半導体装置の製造方法 |
| US12/984,106 US8841681B2 (en) | 2010-07-13 | 2011-01-04 | Wide-gap semiconductor substrate and method to fabricate wide-gap semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010158907A JP5172904B2 (ja) | 2010-07-13 | 2010-07-13 | ワイドギャップ半導体基板及びこれを用いた半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012023144A JP2012023144A (ja) | 2012-02-02 |
| JP5172904B2 true JP5172904B2 (ja) | 2013-03-27 |
Family
ID=45466235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010158907A Expired - Fee Related JP5172904B2 (ja) | 2010-07-13 | 2010-07-13 | ワイドギャップ半導体基板及びこれを用いた半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8841681B2 (ja) |
| JP (1) | JP5172904B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12033951B2 (en) * | 2021-05-07 | 2024-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark structure and method for making |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338620A (en) * | 1978-08-31 | 1982-07-06 | Fujitsu Limited | Semiconductor devices having improved alignment marks |
| JPH0855770A (ja) | 1994-08-11 | 1996-02-27 | Toshiba Corp | 半導体製造装置 |
| JP4701537B2 (ja) * | 2001-05-16 | 2011-06-15 | ソニー株式会社 | 素子の転写方法及び画像表示装置の製造方法 |
| WO2004015764A2 (en) * | 2002-08-08 | 2004-02-19 | Leedy Glenn J | Vertical system integration |
| JP4761934B2 (ja) * | 2005-10-31 | 2011-08-31 | 株式会社東芝 | アライメントマーク付き半導体基板及びアライメントマークの製造方法 |
| JP4531713B2 (ja) * | 2006-03-31 | 2010-08-25 | 三菱電機株式会社 | アライメントマーク及びその形成方法、半導体装置及びその製造方法 |
| US8350273B2 (en) * | 2009-08-31 | 2013-01-08 | Infineon Technologies Ag | Semiconductor structure and a method of forming the same |
| US8088633B2 (en) * | 2009-12-02 | 2012-01-03 | Ultratech, Inc. | Optical alignment methods for forming LEDs having a rough surface |
-
2010
- 2010-07-13 JP JP2010158907A patent/JP5172904B2/ja not_active Expired - Fee Related
-
2011
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| Publication number | Publication date |
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| US20120012857A1 (en) | 2012-01-19 |
| JP2012023144A (ja) | 2012-02-02 |
| US8841681B2 (en) | 2014-09-23 |
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