JP5169731B2 - マルチプロセッサシステムlsi - Google Patents
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Description
(1)CPUに与えるクロックを止める。若しくは、クロック周波数を下げる。
(2)CPUにクロックは与えるが、CPU内部における、割り込み判定回路等の一部の回路を除く各回路へのクロックを止める。
(3)CPUの電源電圧を下げる。または、0 Vにする。
図1は、第1の実施の形態におけるマルチプロセッサシステムのブロック図である。本構成は、説明のためCPUを3つ有し、また、割り込みの制御を行う割り込み制御回路4を有する。また、割り込み制御回路4は、バスインターフェース回路5とCPU状態判定回路7と割り込み信号送信回路6とを有する。なお、CPU1とCPU2とCPU3と割り込み制御回路4とメモリ20は全てバス30を介して接続されている。
図6は、第2の実施の形態におけるマルチプロセッサシステムのブロック図である。図1に示す第1の実施の形態のブロック図との違いは、CPUがスリープ信号を出力せず、また、割り込み制御回路4が、CPU状態レジスタ8を有することであり、それ以外の同一又は対応する構成要素には同一符号を付している。本第2の実施の形態について、既述した説明を除き、以下に説明する。
図8は、第3の実施の形態におけるマルチプロセッサシステムのブロック図である。図1に示す第1の実施の形態のブロック図との違いは、割り込み制御回路4が、機能設定レジスタ18を有することであり、それ以外の同一又は対応する構成要素には同一符号を付している。本第3の実施の形態について、既述した説明を除き、以下に説明する。
第4の実施の形態は、第2、第3の実施の形態を組み合わせた構成であり、割込み制御回路4が、CPU状態レジスタ8と、機能設定レジスタ18とを有し、CPUはスリープ信号を出力しない。
割り込み要求先プロセッサユニットを指定した割り込み要求を表す割り込み要求信号を送信し、割り込み信号を受信する複数のプロセッサユニットと、
前記複数のプロセッサユニットの各々から前記割り込み要求信号を受信し、前記複数のプロセッサユニットに前記割り込み信号を送信する割り込み制御回路と
を有し、
前記割り込み制御回路は、前記複数のプロセッサユニットの各々から送信される前記割り込み要求信号に応答して、当該割り込み要求信号が指定する前記割り込み要求先プロセッサユニットの消費電力状態が低消費電力状態でない場合は、当該割り込み要求先プロセッサユニットに前記割り込み信号を送信し、低消費電力状態である場合は、前記割込み要求先プロセッサユニットとは異なる他のプロセッサユニットに割り込み信号を送信することを特徴とするマルチプロセッサシステムLSI。
前記他のプロセッサユニットは低消費電力状態でないことを特徴とする付記1記載のマルチプロセッサシステムLSI。
前記他のプロセッサユニット全てが低消費電力状態の場合、前記割り込み要求先プロセッサユニットに割り込み信号を送信することを特徴とする付記2記載のマルチプロセッサシステムLSI。
前記割り込み制御回路は、各々のプロセッサユニットの割り込み優先順が規定された割り込み先優先順位テーブルを有し、当該割り込み先優先順位テーブルに従って前記他のプロセッサユニットへの割り込み信号の送信先の変更を行うことを特徴とする付記1記載のマルチプロセッサシステムLSI。
前記割り込み要求信号が割り込み要求元プロセッサユニットの識別情報を有する付記1記載のマルチプロセッサシステムLSI。
前記割込み制御回路は、前記複数のプロセッサユニットへの割り込み先変更の可否をそれぞれ表す機能設定レジスタを有し、前記割り込み要求信号が指定する前記割り込み要求先プロセッサユニットが低消費電力状態であっても、前記機能設定レジスタが割り込み先変更不可能の場合、前記割り込み要求先プロセッサユニットに割り込み信号を送信することを特徴とする付記1記載のマルチプロセッサシステムLSI。
前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態信号を前記割り込み制御回路に出力し、前記割込み制御回路は、当該状態信号に基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判定することを特徴とする付記1記載のマルチプロセッサシステムLSI。
前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態設定信号を前記割り込み制御回路に送信し、
前記割込み制御回路は、前記状態設定信号に応じて設定され、前記複数のプロセッサユニットの消費電力状態をそれぞれ表すプロセッサ状態レジスタを有し、当該プロセッサ状態レジスタに基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判定することを特徴とする付記1記載のマルチプロセッサシステムLSI。
割り込み要求を表す割り込み要求信号を送信し、割り込み信号を受信する複数のプロセッサユニットと、
前記複数のプロセッサユニットの各々から前記割り込み要求信号を受信し、前記複数のプロセッサユニットに前記割り込み信号を送信する割り込み制御回路と
を有し、
前記割り込み制御回路は、各々のプロセッサユニットの割り込み優先順が規定された割り込み先優先順位テーブルを有し、
前記複数のプロセッサユニットの各々から送信される前記割り込み要求信号に応答して、前記割り込み先優先順位テーブルに規定された割り込み優先順に従って、低消費電力状態でないプロセッサユニットを選択し、当該選択したプロセッサユニットに割り込み信号を送信することを特徴とするマルチプロセッサシステムLSI。
前記割り込み先優先順位テーブルの優先順が、各々の前記プロセッサユニットの消費電力が小さい順に決められていることを特徴とする付記4又は9記載のマルチプロセッサシステムLSI。
前記割り込み先優先順位テーブルの優先順が、各々の前記プロセッサユニットの処理速度が速い順に決められていることを特徴とする付記4又は9記載のマルチプロセッサシステムLSI。
前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態信号を前記割り込み制御回路に出力し、前記割込み制御回路は、当該状態信号に基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判断する付記9記載のマルチプロセッサシステムLSI。
前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態設定信号を前記割り込み制御回路に送信し、
前記割込み制御回路は、前記状態設定信号に応じて設定され、前記複数のプロセッサユニットの消費電力状態をそれぞれ表すプロセッサ状態レジスタを有し、当該プロセッサ状態レジスタの出力信号に基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判定する付記9記載のマルチプロセッサシステムLSI。
5 バスインターフェース回路
6 割込み信号送信回路
7 CPU状態判定回路
8 CPU状態レジスタ
18 機能設定レジスタ
20 メモリ
30 バス
Claims (9)
- 割り込み要求先プロセッサユニットを指定した割り込み要求を表す割り込み要求信号を送信し、割り込み信号を受信する複数のプロセッサユニットと、
前記複数のプロセッサユニットの各々から前記割り込み要求信号を受信し、前記複数のプロセッサユニットに前記割り込み信号を送信する割り込み制御回路と
を有し、
前記割り込み制御回路は、前記複数のプロセッサユニットの各々から送信される前記割り込み要求信号に応答して、当該割り込み要求信号が指定する前記割り込み要求先プロセッサユニットの消費電力状態が低消費電力状態でない場合は、当該割り込み要求先プロセッサユニットに前記割り込み信号を送信し、低消費電力状態である場合は、前記割込み要求先プロセッサユニットとは異なる他のプロセッサユニットに割り込み信号を送信し、各々のプロセッサユニットの割り込み要求元プロセッサユニットに応じた割り込み優先順が規定された割り込み先優先順位テーブルを有し、当該割り込み先優先順位テーブルに従って前記他のプロセッサユニットへの割り込み信号の送信先の変更を行うことを特徴とするマルチプロセッサシステムLSI。 - 前記他のプロセッサユニットは低消費電力状態でないことを特徴とする請求項1記載のマルチプロセッサシステムLSI。
- 前記他のプロセッサユニット全てが低消費電力状態の場合、前記割り込み要求先プロセッサユニットに割り込み信号を送信することを特徴とする請求項2記載のマルチプロセッサシステムLSI。
- 前記割込み制御回路は、前記複数のプロセッサユニットへの割り込み先変更の可否をそれぞれ表す機能設定レジスタを有し、前記割り込み要求信号が指定する前記割り込み要求先プロセッサユニットが低消費電力状態であっても、前記機能設定レジスタが割り込み先変更不可能の場合、前記割り込み要求先プロセッサユニットに割り込み信号を送信することを特徴とする請求項1記載のマルチプロセッサシステムLSI。
- 前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態信号を前記割り込み制御回路に出力し、前記割込み制御回路は、当該状態信号に基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判定することを特徴とする請求項1記載のマルチプロセッサシステムLSI。
- 前記プロセッサユニットは、自己の消費電力状態をそれぞれ表す状態設定信号を前記割り込み制御回路に送信し、
前記割込み制御回路は、前記状態設定信号に応じて設定され、前記複数のプロセッサユニットの消費電力状態をそれぞれ表すプロセッサ状態レジスタを有し、当該プロセッサ状態レジスタに基づいて前記割り込み要求先プロセッサユニットの消費電力状態を判定することを特徴とする請求項1記載のマルチプロセッサシステムLSI。 - 前記割り込み先優先順位テーブルの優先順が、各々の前記プロセッサユニットの消費電力が小さい順に決められていることを特徴とする請求項1記載のマルチプロセッサシステムLSI。
- 前記割り込み先優先順位テーブルの優先順が、各々の前記プロセッサユニットの処理速度が速い順に決められていることを特徴とする請求項1記載のマルチプロセッサシステムLSI。
- 前記低消費電力状態は、対応するプロセッサユニットの稼働が、通常動作状態よりも制限された状態であることを特徴とする請求項1記載のマルチプロセッサシステムLSI。
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