JP5167831B2 - Iii族窒化物半導体素子、およびその製造方法 - Google Patents
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ビアの面積が半導体素子面積の20%を超えると、支持基板におけるセラミックの占める割合が少なくなるため熱伝導性が悪化して望ましくない。
また、ビアの面積を半導体素子面積の20%以下とすれば、ビアを形成したことによる熱伝導率の低下の影響が少なくてすむ。
11:半導体層
12:p電極
13:バリアメタル層
14:ソルダ下地層
15:接合メタル層
16:支持基板
17:n電極
18:端面保護膜
161:セラミック基板
162:基板電極層
163:裏面電極層
164:ビア
165:導電性ペースト
Claims (8)
- III 族窒化物半導体からなる半導体層を有し、成長基板が除去されて、該半導体層が接合メタル層を介して支持基板に接合された、III 族窒化物半導体からなる半導体素子において、
前記半導体層は、前記支持基板側をp層、前記支持基板とは反対側をn層とする構成であり、
前記n層の面であって、前記支持基板に対する接合面とは反対側の面に形成されたn電極と、
前記p層の面であって、前記支持基板に対する接合面に形成されたp電極と、
前記p電極と前記接合メタル層との間であって、前記p電極を覆うように形成されたバリアメタル層と、
を有し、
前記支持基板は、
線膨張係数が前記III 族窒化物半導体の線膨張係数の0.6〜1.4倍であり、熱伝導率が100W/m・K以上のセラミックからなり、ビアが設けられたセラミック基板と、
前記セラミック基板の面であって、前記半導体層が接合される側の面に形成された基板電極層と、前記セラミック基板の他の面であって、前記半導体層とは反対側に位置する裏面に形成された裏面電極層と、
で構成され、
前記基板電極層は、前記接合メタル層、および前記バリアメタル層を介して前記p電極に接続され、前記基板電極層と前記裏面電極層とは、前記ビアを介して電気的に接続されていて、
前記ビアの面積は、前記半導体素子面積の20%以下であることを特徴とする半導体素子。 - 前記セラミックは、AlNまたはSiCであることを特徴とする請求項1に記載の半導体素子。
- 前記基板電極層と前記裏面電極層とは、前記ビア内に充填された導電性ペーストによって電気的に接続されていることを特徴とする請求項1または請求項2に記載の半導体素子。
- 前記半導体素子は、発光素子であることを特徴とする請求項1ないし請求項3のいずれか1項に記載の半導体素子。
- III 族窒化物半導体からなり、n層とp層が積層された半導体層を有した半導体素子の製造方法において、
成長基板上にn層、p層を順に積層して前記半導体層を形成し、前記p層上にp電極を形成し、前記p電極を覆うようにバリアメタル層を形成する工程と、
線膨張係数が前記III 族窒化物半導体の線膨張係数の0.6〜1.4倍であり、熱伝導率が100W/m・K以上のセラミックからなり、表面に基板電極層が形成され、裏面に裏面電極層が形成され、前記基板電極層と前記裏面電極層とを接続するビアが設けられたセラミック基板における前記基板電極層と、前記p電極を、前記バリアメタル層および接合メタル層を介して接合する工程と、
基板リフトオフにより前記成長基板を分離する工程と、
前記n層の面であって、前記成長基板が除去された側の面上に、n電極を形成する工程と、
を有し、
前記ビアの面積は、前記半導体素子面積の20%以下であることを特徴とする半導体素子の製造方法。 - 前記セラミックは、AlNまたはSiCであることを特徴とする請求項5に記載の半導体素子の製造方法。
- 前記基板電極層と前記裏面電極層とは、前記ビア内に充填された導電性ペーストによって電気的に接続されていることを特徴とする請求項5または請求項6に記載の半導体素子の製造方法。
- 前記半導体素子は、発光素子であることを特徴とする請求項5ないし請求項7のいずれか1項に記載の半導体素子の製造方法。
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