JP5164745B2

JP5164745B2 - 記憶装置

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Publication number: JP5164745B2
Application number: JP2008219066A
Authority: JP
Inventors: 利彦齋藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2007-09-03
Filing date: 2008-08-28
Publication date: 2013-03-21
Anticipated expiration: 2028-08-28
Also published as: JP2009080922A; US8018755B2; US20090059650A1

Description

本発明は、記憶装置に関する。また記憶装置を搭載した半導体装置に関する。さらに半導体装置を搭載した電子機器に関する。

近年、コンピュータなど様々な電子機器の多くは、様々なデータを用いることにより所望の動作をさせることができる。これらのデータは、例えば記憶装置（メモリともいう）などに保持することにより、一時的または永久的に用いることができる。記憶装置とは、広義にはハードディスクや、フレキシブルディスクなどの外部記憶装置（補助記憶装置）も含むが、ＣＰＵ（中央処理装置）などの半導体記憶装置のことを意味する場合がほとんどである。記憶装置には、大きく分けて揮発性メモリと、不揮発性メモリとが存在する。揮発性メモリとは、データを保持した後であってもデータが消えてしまう記憶装置をいう。また不揮発性メモリとは、データを保持した後でそのデータを半永久的に保持できる記憶装置をいう。

揮発性メモリは、データが失われてしまう可能性はあるが、アクセス時間が短いというメリットを有する。また、不揮発性メモリは、データを保持することはできるが、消費電力が高いというデメリットを有する。このように記憶装置には、各々に特徴があり、各記憶装置は扱うデータの種類又は用途に応じて使い分けられている。

上記記憶装置の中には、記憶素子内の抵抗を変化させ、その抵抗を変化させた前と後のそれぞれの電圧を判別して、その電圧をデータとして保持することにより記憶装置として機能させるものがある（以下抵抗変化型記憶装置という）。この抵抗変化型記憶装置の例として、例えば上記不揮発性メモリの一つである有機メモリがある。この有機メモリの例としては、例えば一対の電極間に少なくとも一層からなる有機化合物を有する層（以下有機化合物層）を挟んで設けられた構造である記憶素子を有し、電極間に高電圧を与え、有機化合物層を流動化させることにより、対となる電極同士を短絡（ショートともいう）させることにより記憶素子における抵抗値を低下させ、この短絡の有無により書き込み状態または未書き込み状態を区別し、それぞれの状態における電圧を保持することにより記憶装置として機能させるもの（以下短絡型有機メモリという）がある。（例えば特許文献１）
特開２００６−３５２１０４号公報

しかしながら、このような抵抗変化型記憶装置において、書き込み動作によりデータが書き込まれた後、時間が経過すると、記憶素子の電気抵抗（以下抵抗という）が徐々に変化し、書き込んだデータを正確な値に維持できなくなる現象（以下データ保持機能劣化現象という）が起こる問題がある。このデータ保持機能劣化現象について図１４を用いて説明する。図１４は、例として記憶素子に有機メモリを適用した、時間経過における記憶素子の抵抗値の変化を示す図である。なお、本明細書において、書き込み状態と判別される抵抗値の範囲と未書き込み状態と判別される抵抗値の範囲の境目の抵抗値（以下しきい値抵抗という）をＲｔｈとし、しきい値抵抗Ｒｔｈより高い抵抗値における電圧の範囲を未書き込み状態の範囲７０４とし、しきい値抵抗Ｒｔｈより低い抵抗値における電圧の範囲を書き込み状態の範囲７０５とする。

図１４に示すように、書き込み後時間Ｔ_１では抵抗値７００であるのに対し、時間が経過するとともに、Ｔ_２では抵抗値７００から抵抗値７０１に、Ｔ_３では抵抗値７０１から７０２と上がっていき、Ｔ_４ではしきい値抵抗Ｒｔｈを超えて未書き込み状態の範囲７０４である抵抗値７０３まで上昇してしまう。

また、このような記憶素子の抵抗はある値まで上昇するとそれ以上は上昇せず飽和状態となる。このことより、書き込んだデータを維持するためには、しきい値抵抗Ｒｔｈが書き込み前の初期抵抗Ｒ_０と、書き込み後に抵抗上昇した後の最大抵抗Ｒ_ｍａｘとの間の値であることが好ましい。

本発明は上記問題を鑑みてなされたものであり、記憶素子の記憶特性が経時劣化した場合でも、書き込んだデータの維持が可能な高信頼性の記憶装置を提供することを課題とする。

本発明の一は、抵抗値を変化させることにより、それぞれの抵抗値を利用してデータ保持を行う記憶素子を有するメモリセルと、メモリセルに記憶されたデータを読み出す読み出し回路と、を有し、読み出し回路は、しきい値電圧制御手段を有することにより、記憶素子の抵抗値の経時変化に応じてしきい値電圧を変化させ、データを正常な値のまま維持する記憶装置である。

より具体的には、本発明の一は、抵抗値が変化する記憶素子を有し、記憶素子の抵抗値の状態を利用してデータ保持を行うメモリセルと、メモリセルに保持されたデータを読み出す読み出し回路と、電源線と、第１の信号線と、第２の信号線と、記憶素子の抵抗値の状態に従って、電源線の電位またはメモリセルに保持されたデータに対応する電位を出力する出力端子とを有し、読み出し回路は、トランジスタを有し、トランジスタは、電源線に電気的に接続され、ソース端子及びドレイン端子の一方となる第１端子と、第２の信号線を介してメモリセル及び出力端子に電気的に接続され、ソース端子及びドレイン端子の他方となる第２端子と、第１の信号線に電気的に接続され、ゲート端子となる第３端子と、第４端子とを有し、トランジスタは第３端子を介してチャネル領域に第１の電位が与えられてオンし、第４端子を介してチャネル領域に第２の電位が与えられることによりしきい値電圧が制御される記憶装置である。

本発明の一は、抵抗値が変化する記憶素子を有し、記憶素子の抵抗値の状態を利用してデータ保持を行うメモリセルと、メモリセルに保持されたデータを読み出す読み出し回路と、電源線と、第１の信号線と、第２の信号線と、記憶素子の抵抗値の状態に従って、電源線の電位またはメモリセルに保持されたデータに対応する電位を出力する出力端子とを有し、読み出し回路は、トランジスタを有し、トランジスタは、第１のゲート電極と、ゲート電極を覆うように設けられた第１のゲート絶縁膜と、第１のゲート絶縁膜の上に設けられ、ソース領域、ドレイン領域、及びソース領域とドレイン領域との間に設けられたチャネル領域を有する半導体層と、半導体層を覆うように設けられた第２のゲート絶縁膜と、第２のゲート絶縁膜の上に設けられた第２のゲート電極とを有し、トランジスタは、前記第１のゲート電極及び前記第２のゲート電極の一方を介して前記チャネル領域に第１の電位が与えられてオンし、前記第１のゲート電極及び前記第２のゲート電極の他方を介して前記チャネル領域に第２の電位が与えられることによりしきい値電圧が制御される記憶装置である。

本発明の一は、抵抗値が変化する記憶素子を有し、記憶素子の抵抗値の状態を利用してデータ保持を行うメモリセルと、メモリセルに保持されたデータを読み出す読み出し回路と、電源線と、第１の信号線と、第２の信号線と、記憶素子の抵抗値の状態に従って、電源線の電位またはメモリセルに保持されたデータに対応する電位を出力する出力端子とを有し、読み出し回路は、トランジスタを有し、トランジスタは、ソース領域及びドレイン領域の一方となる第１の不純物領域、ソース領域及びドレイン領域の他方となる第２の不純物領域、第１の不純物領域及び第２の不純物領域の間に設けられたチャネル領域、及び第３の不純物領域とを有する半導体基板と、チャネル領域上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極と、を有し、トランジスタは、ゲート電極を介してチャネル領域に第１の電位が与えられてオンし、第３の不純物領域を介してチャネル領域に第２の電位が与えられることによりしきい値電圧が制御される記憶装置である。

また、記憶素子は、第１の電極と、第２の電極と、第１の電極及び第２の電極に挟まれた有機化合物層と、を有することもできる。

本発明の一は、上記記載の記憶装置と、データの送受信を行うアンテナと、アンテナから受信した信号を用いて電源電圧を生成する高周波回路と、電源電圧が入力され、演算処理を行うロジック回路と、を有する半導体装置である。

本発明の一は、上記記載の半導体装置を有する電子機器である。

なお、本書類（明細書、特許請求の範囲又は図面など）におけるトランジスタのゲート端子（第３端子ともいう）とは、ゲート電極の部分（ゲートとなる領域、導電膜、及び配線などを含む）または、ゲート電極と電気的に接続されている部分の一部のことを言う。また、ソース端子とは、ソース電極の部分（ソースとなる領域、導電膜、及び配線などを含む）や、ソース電極と電気的に接続されている部分の一部のことを言う。また、ドレイン端子とは、ドレイン電極の部分（ドレインとなる領域、導電膜、及び配線などを含む）や、ドレイン電極と電気的に接続されている部分の一部のことを言う。

また、ソース端子とドレイン端子は、トランジスタの構造や動作条件等によって変わるため、いずれがソース端子またはドレイン端子であるかを限定することが困難である。そこで、本書類（明細書、特許請求の範囲又は図面など）においては、ソース端子及びドレイン端子として機能する領域を、それぞれを第１端子、第２端子と表記する。

本発明により、記憶素子のデータ保持特性が経時劣化した場合においても書き込まれた値を正確に維持し、読み出すことが可能な記憶装置を提供できる。

本発明の実施の形態及び実施例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではないとする。
（実施の形態１）

本実施の形態では、本発明の記憶装置について説明する。

まず本実施の形態の記憶装置の構成について図１を用いて説明する。図１は、本実施の形態の記憶装置の構成を示すブロック図である。

図１に示すように本実施の形態の記憶装置は、メモリセル１００と、メモリセル１００に電気的に接続されたワード線１０１及び第２の信号線（ビット線ともいう）１０２と、ワード線１０１及び第２の信号線１０２に電気的に接続された読み出し回路１０３と、読み出し回路１０３に電気的に接続された電源線１０４と、第１の信号線（アドレス信号線ともいう）１０５と、出力端子１０６を有する。

メモリセル１００は、外部からの信号に従ってデータを記憶する機能を有する。また、読み出し回路１０３は、選択したメモリセル１００に記憶されたデータを読み出して出力端子１０６から出力する機能を有する。ワード線１０１及び第２の信号線１０２は、外部からの信号に従ってメモリセル１００に信号を供給する機能を有する。

さらにメモリセル１００及び読み出し回路１０３のより具体的な構成の例について図２を用いて説明する。図２は、本実施の形態における記憶装置の構成の一例を示す回路図である。

本実施の形態における記憶装置は、メモリセル１００と、メモリセル１００に電気的に接続されたワード線１０１及び第２の信号線１０２と、ワード線１０１及び第２の信号線１０２に電気的に接続された読み出し回路１０３と、読み出し回路１０３に電気的に接続された電源線１０４と、第１の信号線１０５と、を有する。

メモリセル１００は、ゲート端子がワード線１０１に電気的に接続され、第１端子が第２の信号線１０２に電気的に接続された第１のトランジスタ１０７と、第１のトランジスタ１０７の第２端子に電気的に接続された記憶素子１０８と、を有する。

第１のトランジスタ１０７は、ワード線１０１からの信号に従ってオン状態となり、第２の信号線１０２からの信号を記憶素子１０８に出力する機能を有する。

記憶素子１０８は、外部から入力された信号に従って抵抗値が変化することにより、変化した抵抗値における電圧をデータとして保持する機能を有する。記憶素子１０８としては、例えば、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に設けられた有機化合物層を有する記憶素子（以下有機メモリという）、第１の電極と、第２の電極と、第１の電極及び第２の電極の間に設けられたアモルファスシリコンなどの半導体層を有する記憶素子、相変化メモリ（ＰＲＡＭ：ＰｈａｓｅＣｈａｎｇｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）など、素子内の電気抵抗の変化によりデータを保持する記憶素子であって、経時変化により抵抗値などの特性が変化し、データの保持機能が劣化するものであれば適用することができる。

読み出し回路１０３は、第２のトランジスタ１０９と、第３のトランジスタ１１０と、インバータ１１１と、クロックドインバータ１１２と、を有する。

第２のトランジスタ１０９は、第３のトランジスタ１１０を介して電源線１０４に電気的に接続され、ソース端子及びドレイン端子の一方となる第１端子と、第２の信号線１０２を介してメモリセル１００に電気的に接続され、且つ第２の信号線１０２及びクロックドインバータ１１２を介して出力端子１０６に電気的に接続され、ソース端子及びドレイン端子の他方となる第２端子と、インバータ１１１を介して第１の信号線１０５に電気的に接続され、ゲート端子となる第３端子と、第４端子と、を有する。

第３のトランジスタ１１０は、電源線１０４に電気的に接続され、ソース端子及びドレイン端子の一方となる第１端子と、第２のトランジスタ１０９の第１端子に電気的に接続されたソース端子及びドレイン端子の他方となる第２端子と、接地され、ゲート端子となる第３端子とを有する。

インバータ１１１は、第１の信号線１０５に電気的に接続された入力端子、第２のトランジスタ１０９の第３端子に電気的に接続された出力端子と、を有する。

クロックドインバータ１１２は、第２のトランジスタ１０９の第２端子に電気的に接続された入力端子と、出力端子１０６に電気的に接続された出力端子と、を有する。

第２のトランジスタ１０９は、第１の信号線１０５からインバータ１１１を介してゲート端子に入力された信号に従ってオン状態となる機能を有する。このため、第２のトランジスタ１０９のしきい値電圧を制御することによりメモリセル１００の読み出し動作の制御を行う。また、第３のトランジスタ１１０は、メモリセル１００に保持されたデータを読み出す際に所望の抵抗値のときに所望の値のデータを読み出すために読み出し回路１０３とメモリセル１００の抵抗値を調整する機能を有する。第３のトランジスタ１１０の代わりに抵抗素子を用いた場合であっても同様の動作を実現することができる。また、第２のトランジスタ１０９は、第３のトランジスタ１１０より抵抗値を低くすることにより、動作をより高速に行うことができる。

第２のトランジスタ１０９としては、しきい値電圧の制御が可能なトランジスタを適用することができる。例えば、第２のトランジスタ１０９に第４端子までを有するトランジスタを適用し、第１の信号線１０５からインバータ１１１および第３端子を介して第１の電位をチャネル領域に与えてトランジスタをオンし、外部端子１１３から第４端子を介して第２の電位をチャネル領域に与えることにより、しきい値電圧を制御することができる。また、第３のトランジスタ１１０についても同様にしきい値電圧の制御が可能なトランジスタを適用することもできる。第３のトランジスタ１１０にもしきい値電圧の制御が可能なトランジスタを適用することにより、より確実に記憶素子１０８に書き込まれたデータを維持することができる。

クロックドインバータ１１２は、メモリセル１００における記憶素子１０８の抵抗値の状態に従って、メモリセル１００からの出力、または電源線１０４からの出力が入力され、入力された出力電位の極性を反転させ、反転させた電位を外部に出力する機能を有する。なおクロックドインバータ１１２における第１のクロック信号が入力される第１のクロック信号入力端子と、第１のクロック信号とは反対の極性である第２のクロック信号が入力される第２のクロック信号入力端子には第１の信号線１０５からアドレス信号が入力される。

次の本実施の形態における記憶装置の動作について説明する。

まず書き込み動作について説明する。書き込み動作は、記憶素子の抵抗を変化させることで行う。ここでは、例として変化させる前の状態（未書き込み状態）を０のデータとし、変化させた後の状態（書き込み状態）を１のデータとして説明する。

１のデータを書き込む場合、書き込みを行うメモリセル１００を選択し、選択されたメモリセル１００にワード線１０１及び第２の信号線１０２から信号が入力され、第１のトランジスタ１０７がオン状態となり、電源電位が記憶素子１０８に入力され、記憶素子１０８における抵抗が変化することにより書き込み状態となる。

次に書き込み後のデータ保持動作について説明する。

データの書き込み後、記憶素子１０８の経時変化による抵抗上昇を考慮して、読み出し回路１０３における第２のトランジスタ１０９の第４端子から、電位をチャネル領域に与えることにより、しきい値電圧を下げ、しきい値電圧を調整する。このとき、しきい値電圧Ｖｔｈの範囲は、記憶されたデータが正確に出力される値となることが望ましく、記憶素子１０８において、しきい値抵抗をＲｔｈとし、経時変化により上昇した抵抗の最大値をＲ_ｍａｘとし、未書き込み状態の初期抵抗値をＲ_０とした場合、Ｒ_ｍａｘ＜Ｒｔｈ＜Ｒ_０となるように第２のトランジスタ１０９のしきい値電圧Ｖｔｈを設定し、読み出し回路１０３の読み出し能力を調整することが望ましい。なお、このしきい値電圧Ｖｔｈの調整は、記憶素子１０８の経時変化による抵抗上昇を考慮して予め設定する方法、また、別途モニタ回路などを用いて経時変化による抵抗上昇に合わせてしきい値電圧Ｖｔｈを変化させる方法など、いずれの方法を用いても行うことができる。

次に読み出し動作について説明する。

読み出し動作は、まず読み出しを行うメモリセル１００のアドレスを選択する。具体的にはアドレス信号が第１の信号線１０５から読み出し回路１０３に出力される。読み出し回路１０３に入力されたアドレス信号は、インバータ１１１で反転され、第２のトランジスタ１０９のゲート端子に出力される。アドレス信号が入力された第２のトランジスタ１０９は、オン状態となる。読み出し回路１０３により選択されたメモリセル１００では、ワード線１０１からの信号により第１のトランジスタ１０７がオン状態となる。つまり、クロックドインバータ１１２の入力端子が電源電位ＶＤＤ及び記憶素子１０８と電気的に接続された状態となる。ここで、記憶素子１０８が未書き込み状態の場合は、記憶素子１０８の抵抗値が高いため、電源電位ＶＤＤがクロックドインバータ１１２に入力され、書き込み状態の場合には、記憶素子１０８の抵抗値が低いため、保持されたデータに対応した電位がクロックドインバータ１１２に入力される。クロックドインバータ１１２に入力された電位は反転され、出力端子１０６から出力される。

また、第２のトランジスタ１０９に第１端子乃至第３端子を設けたトランジスタを適用し、第３のトランジスタ１１０に第１端子乃至第４端子を設けた、しきい値電圧の制御が可能なトランジスタを適用することもできる。この場合、第３のトランジスタ１１０のゲート端子は接地され、常にトランジスタがオンの状態になっているが、第４端子を介してチャネル領域に電位を与えることにより、しきい値電圧が変化するのに伴い、オン抵抗の値も変化する。ここで、Ｒ_ｍａｘ＜Ｒｔｈ＜Ｒ_０となるように第３のトランジスタ１１０のオン抵抗の値を設定し、読み出し回路１０３の読み出し能力を調整すればよい。

以上により、記憶素子の抵抗値が経時変化する場合においても書き込まれたデータを正確な状態に維持したまま読み出すことができる。

ここで第２のトランジスタ１０９及び第３のトランジスタ１１０に適用することが可能なトランジスタについて図３を用いて説明する。図３は、トランジスタの断面を模式的に示した図である。

図３のトランジスタは、基板１０００と、基板１０００上に設けられた第１のゲート電極１００１と、第１のゲート電極１００１上に設けられた第１のゲート絶縁膜１００２と、第１のゲート絶縁膜１００２上に設けられた半導体層１００３と、半導体層１００３上に設けられた第２のゲート絶縁膜１００６と、第２のゲート絶縁膜１００６上に設けられた第２のゲート電極１００７と、を有する。さらに半導体層１００３は、第１の不純物領域１００４及び第２の不純物領域１００５を有する。第１の不純物領域１００４及び第２の不純物領域１００５の間には、チャネル領域を有する。第２のゲート電極１００７上には、絶縁層１００９を有し、絶縁層１００９の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域１００４上に設けられた第１の配線１０１０、及び第２の不純物領域１００５上に設けられた第２の配線１０１１をそれぞれ有する。

基板１０００としては、例えばガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）などを用いることができる。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。

また、第１のゲート絶縁膜１００２、第２のゲート絶縁膜１００６、及び絶縁層１００９は、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を用いることができる。また選ばれた材料を用いて積層構造とすることもできる。絶縁層は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。

また、半導体層１００３としては、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、セミアモルファスとも言う）シリコンなどを単層または積層して用いることができる。また半導体層１００３はスパッタリング法、ＬＰＣＶＤ法、プラズマＣＶＤ法等により形成することができる。

また、半導体層１００３は、レーザビームを照射することにより結晶化を行うことができる。なお、レーザビームの照射と、ＲＴＡまたはファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法とを組み合わせた方法等により半導体層１００３の結晶化を行ってもよい。その後、得られた結晶性半導体膜を所望の形状にエッチングすることにより半導体層１００３が形成される。

第１のゲート電極１００１及び第２のゲート電極１００７は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等から選択された元素、またはこれらの元素を主成分とする合金材料、若しくは化合物材料を用いて形成することができる。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いて形成することもできる。また上記材料の一つまたは複数を選択し、積層構造とすることも可能である。上記材料の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、ゲート電極の１層目と２層目を形成した後に、熱活性化を目的とした加熱処理を行うことができる。また、２層の積層のみではなく、３層以上の構造とすることも可能である。例えば３層の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。

第１の不純物領域１００４及び第２の不純物領域１００５は、半導体層１００３の一部に不純物元素を添加することにより形成することができる。また、所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより、所望の領域に所望の元素を含む第１の不純物領域１００４及び第２の不純物領域１００５を形成することができる。なお、不純物元素にはリンやボロンを用いることができる。

また、絶縁層１００９としては、シリコンの酸化物及びシリコンの窒化物等の無機材料、ポリイミド、ポリアミド、ベンゾシクロブテン、アクリル、及びエポキシ等の有機材料、及びシロキサン材料のいずれか一種または複数種を用いることができる。また上記材料から選ばれた一種または複数種を用いて積層構造を形成することも可能である。

また、第１の配線１０１０及び第２の配線１０１１は、ソース配線またはドレイン配線として機能する。アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、白金、銅、金、銀、マンガン、ネオジム、炭素、及びシリコンから選択された元素、またはこれらの元素を主成分とする合金材料または化合物材料を用いることができる。また、上記材料の一種または複数種を選択して用いることにより積層構造とすることも可能である。アルミニウムを主成分とする合金材料としては、例えば、アルミニウムを主成分として有し、さらにニッケルを含む材料や、アルミニウムを主成分として有し、さらにニッケル、及び炭素とシリコンの一方または両方とを含む合金材料などを用いることができる。第１の配線１０１０及び第２の配線１０１１は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、またはモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、第１の配線１０１０及び第２の配線１０１１を形成する材料としてより好適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶性半導体膜上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶性半導体膜と良好なコンタクトをとることができる。

第１の不純物領域１００４と第１の配線１０１０、及び第２の不純物領域１００５と第２の配線１０１１は、ソース端子またはドレイン端子として機能する。第１の不純物領域１００４及び第２の不純物領域１００５の間にはチャネル領域が形成される。

第１のゲート電極１００１または第２のゲート電極１００７は、トランジスタの第４端子として機能する。第１のゲート電極１００１及び第２のゲート電極１００７の一方を介して、外部からの任意の電位がチャネル領域に与えられることにより、トランジスタのしきい値電圧を制御することができる。

さらに本実施の形態において、第４端子を有するトランジスタに用いることのできるトランジスタの他の一例として単結晶半導体膜を有するトランジスタについて図４を用いて説明する。図４はトランジスタの断面を模式的に示した図である。

図４のトランジスタは、第１の絶縁層１０１７及び第２の絶縁層１０１８を有する基板１０１２と、基板１０１２上に設けられたゲート絶縁膜１０１９と、ゲート絶縁膜１０１９上に設けられたゲート電極１０２０と、を有する。さらに基板１０１２は、一部にウェル領域１０１３を有し、ウェル領域１０１３の一部には、第１の不純物領域１０１４、第２の不純物領域１０１５、及び第３の不純物領域１０１６を有する。ゲート絶縁膜１０１９及びゲート電極１０２０は、基板１０１２における第１の不純物領域１０１４及び第２の不純物領域１０１５の間の領域に設けられている。さらにゲート電極１０２０及び基板１０１２上には、絶縁層１０２１を有し、絶縁層１０２１の一部には、任意の数のコンタクト部を有し、コンタクト部を介して第１の不純物領域１０１４上に設けられた第１の配線１０２２、第２の不純物領域１０１５上に設けられた第２の配線１０２３、第３の不純物領域１０１６上に設けられた第３の配線１０２４をそれぞれ有する。

基板１０１２としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。また、ガラス基板上に単結晶シリコンを貼り合わせたものも用いることができる。

第１の絶縁層１０１７及び第２の絶縁層１０１８の形成には、選択酸化法（ＬＯＣＯＳ：ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉｌｉｃｏｎ法）またはトレンチ分離法等を用いることができる。

ゲート電極１０２０としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を用いることができる。また、ゲート電極１０２０は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いて形成することもできる。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成することもできる。また、ゲート電極１０２０は、所定の形状に加工（パターニングなど）することによって形成することができる。

ウェル領域１０１３及び第１の不純物領域１０１４、第２の不純物領域１０１５、及び第３の不純物領域１０１６は不純物元素を添加することで形成することができる。不純物元素としては、ｎ型を付与する不純物元素またはｐ型を付与する不純物元素を用いる。ｎ型を付与する不純物元素としては、リンやヒ素等を用いることができる。ｐ型を付与する不純物元素としては、ボロンやアルミニウムやガリウム等を用いることができる。また所定の領域に添加したい場合には、別途レジストを形成し、レジストをマスクとして不純物元素を添加することにより所望の領域に所望の元素を含むウェル領域１０１３及び第１の不純物領域１０１４、第２の不純物領域１０１５、及び第３の不純物領域１０１６を形成することができる。

ゲート絶縁膜１０１９としては、無機材料、有機材料、または有機材料と無機材料の混合材料を用いて形成することができる。例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、ＤＬＣ（ダイヤモンドライクカーボン）に代表される炭素を含む膜、アクリル、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、またはベンゾシクロブテンなどを用いることができる。また、第１の絶縁層１０１７及び第２の絶縁層１０１８はその材料に応じて、ＣＶＤ法、スパッタ法、液滴吐出法または印刷法などで形成することができる。

第１の不純物領域１０１４と第１の配線１０２２、及び第２の不純物領域１０１５と第２の配線１０２３は、ソース端子またはドレイン端子として機能する。また、第１の不純物領域１０１４及び第２の不純物領域１０１５の間にはチャネル領域が形成される。

ボディ領域となる第３の不純物領域１０１６及び第３の配線１０２４は、トランジスタの第４端子として機能する。よって第４端子を介して、任意の電位がチャネル領域に与えられることにより、トランジスタのしきい値電圧を制御することができる。

なお、図２における第２のトランジスタ１０９及び第３のトランジスタ１１０の極性は特に限定されない。本実施の形態の動作を実現できるのであれば、Ｐチャネル型またはＮチャネル型のトランジスタを適宜選択して用いることできる。また、第１の信号線から入力されるアドレス信号の値によっては、インバータ１１１を取り除いても、本実施の形態の動作を実現することもできる。

以上のように上記しきい値電圧の制御が可能なトランジスタを図２の読み出し回路１０３における第２のトランジスタ１０９に適用することにより、しきい値電圧を所望の値に設定することができるため、記憶素子の記憶特性が経時劣化した場合においても書き込まれたデータを正常の値として維持することができる。

また、読み出し回路１０３のトランジスタにしきい値電圧の制御可能なトランジスタを適用してしきい値制御を行うため、ゲート長などを変化させるなどの回路面積を増大させてしきい値制御を行う方法を用いずに信頼性の高い記憶装置を提供することができる。
（実施の形態２）

本実施の形態では、本発明の記憶装置のより具体的な構成について説明する。

本実施の形態の記憶装置の構成について図５を用いて説明する。図５は、本実施の形態の記憶装置の構成を示すブロック図である。

図５に示すように本実施の形態における記憶装置は、複数のメモリセル２０７がマトリクス状に設けられたメモリセルアレイ２００と、読み出し／書き込み回路２０１と、カラムデコーダ２０２と、セレクタ回路２０３と、ロウデコーダ２０４と、を有する。なお、ここで示す記憶装置の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有する構成とすることもできる。

読み出し／書き込み回路２０１は、それぞれ別の回路により構成され、読み出し／書き込み動作の際にはセレクタ回路２０３によって回路が選択され動作を行う。

複数のメモリセル２０７は、それぞれロウデコーダ２０４に接続されたワード線２０５及びカラムデコーダ２０２に接続された第２の信号線２０６に接続される。

なお、メモリセル２０７及び読み出し／書き込み回路２０１の回路構成は、上記実施の形態１において説明した構成及び素子を適用することができる。

次に本実施の形態の記憶装置のメモリセルに適用可能な構造について図６を用いて説明する。図６は、本実施の形態におけるメモリセルの構造を示す断面図である。なお、本実施の形態では、メモリセルの記憶素子に短絡型有機メモリを適用した場合について説明する。

図６に示すように、本実施の形態におけるメモリセルは、基板２０００上に設けられ、不純物領域２００４及び２００５を有する半導体層２００１と、半導体層２００１の一部の上に設けられたゲート絶縁膜２００２と、ゲート絶縁膜２００２の一部の上に設けられたゲート電極２００３と、ゲート電極２００３及び半導体層２００１上に設けられ、開口部を有する第１の絶縁層２００６と、第１の絶縁層２００６上に設けられ、開口部を有する第２の絶縁層２００７と、第１の絶縁層２００６及び第２の絶縁層２００７の開口部を介して不純物領域２００４及び２００５の一部の上面に接するように設けられた配線２００８及び２００９と、を有するトランジスタ２０１５と、配線２００８及び２００９上に設けられ、開口部を有する第３の絶縁層２０１０と、第３の絶縁層２０１０の開口部を介して配線２００９の一部の上面に接するように設けられた第１の電極２０１１と、第１の電極２０１１上及び第３の絶縁層２０１０上に設けられ、開口部を有する第４の絶縁層２０１２と、第４の絶縁層２０１２の開口部を介して第１の電極２０１１の上面に接するように設けられた有機化合物層２０１３と、有機化合物層２０１３の上面に接するように設けられた第２の電極２０１４と、を有する。

第１の電極２０１１、有機化合物層２０１３、及び第２の電極２０１４は、図５の記憶素子としての機能を有する。

トランジスタ２０１５としては、例えば薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ）、電界効果トランジスタ（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）などを適用することができる。

基板２０００としては、ガラス基板や可撓性基板の他、石英基板、シリコン基板、金属基板、ステンレス基板等を用いることができる。可撓性基板とは、折り曲げることができる（フレキシブルである）基板のことであり、例えば、ポリカーボネート、ポリアリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、貼り合わせフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維状な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）などを用いることもできる。

また、この他にも、シリコン等の半導体基板上に形成された電界効果トランジスタの上部や、ガラス等の基板上に形成された薄膜トランジスタの上部にメモリセルアレイ２００を設けることができる。

また、基板２０００としては、例えば、ｎ型またはｐ型の導電型を有する単結晶シリコン基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、サファイア基板、またはＺｎＳｅ基板等）、及び貼り合わせ法またはＳＩＭＯＸ（ＳｅｐａｒａｔｉｏｎｂｙＩｍｐｌａｎｔｅｄＯｘｙｇｅｎ）法を用いて作製されたＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板のいずれかを用いることができる。また、ガラス基板上に単結晶シリコンを貼り合わせたものも用いることができる。

ゲート絶縁膜２００２、第１の絶縁層２００６、第２の絶縁層２００７、第３の絶縁層２０１０、及び第４の絶縁層２０１２としては、酸化シリコン、窒化シリコン、酸化窒化シリコン、及び窒化酸化シリコンのいずれか一つまたは複数を適用することができる。また、選ばれた材料を用いて積層構造とすることもできる。絶縁層は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。

ゲート電極２００３としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、クロム、ニオブ等を適用することができる。また、ゲート電極２００３は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を適用することもできる。また、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を適用することもできる。また、ゲート電極２００３は、所定の形状に加工（パターニングなど）することによって形成することができる。

第１の電極２０１１と第２の電極２０１４と、第１の電極２０１１と第２の電極２０１４に挟まれて設けられた有機化合物層２０１３と、は、図２における記憶素子１０８として機能する。

第１の電極２０１１及び第２の電極２０１４としては、導電性の高い元素や化合物等を適用することができる。一例としては、金、銀、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、炭素、アルミニウム、マンガン、チタン、タンタル等から選ばれた一種の元素または当該元素を複数含む合金からなる単層または積層構造を用いることができる。上記元素を複数含んだ合金としては、例えば、ＡｌとＴｉを含んだ合金Ａｌ、ＴｉとＣを含んだ合金、ＡｌとＮｉを含んだ合金、ＡｌとＣを含んだ合金、ＡｌとＮｉとＣを含んだ合金またはＡｌとＭｏを含んだ合金等を適用することができる。第１の電極２０１１及び第２の電極２０１４は、蒸着法、スパッタ法、ＣＶＤ法、印刷法または液滴吐出法を用いて形成することができる。

有機化合物層２０１３としてはポリイミド、アクリル、ポリアミド、ベンゾシクロブテン、エポキシ等に代表される有機樹脂と、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を組み合わせて適用することができる。

正孔輸送性の有機化合物としては、例えば、フタロシアニン（略称：Ｈ_２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）の他、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、４，４’−ビス［Ｎ−（４−ビフェニリル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＢＢＰＢ）、４，４’，４’’−トリ（Ｎ−カルバゾリル）トリフェニルアミン（略称：ＴＣＴＡ）などが挙げられるが、これらに限定されることはない。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上の正孔移動度を有する物質である。

電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ_２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料を用いることができる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）_２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）_２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料も用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた物質は、主に１０^−６ｃｍ^２／Ｖｓ以上の電子移動度を有する物質である。

なお、上記範囲外の移動度を有する物質であっても良く、例えば２，３−ビス（４−ジフェニルアミノフェニル）キノキサリン（略称：ＴＰＡＱｎ）、９−［４−（Ｎ−カルバゾリル）］フェニル−１０−フェニルアントラセン（以下、ＣｚＰＡと記す。）等を用いて形成してもよい。

また、有機化合物層２０１３は上記に示す有機化合物を複数混合して形成してもよい。また、上記に示す有機化合物を積層して形成してもよい。

また、有機化合物層２０１３は、正孔輸送性もしくは電子輸送性を有する有機化合物に絶縁物が混合されていても良い。なお、絶縁物は、均一に分散されている必要はない。絶縁物を混合することにより、有機化合物層２０１３のモルフォロジーを向上することができる。よって、部分的な膜の結晶化等を抑制することができるため、さらに記憶素子毎の挙動のばらつきを抑制することができる。

また、有機化合物層２０１３の厚さは、第１の電極２０１１及び第２の電極２０１４への電圧印加により記憶素子の電気抵抗が変化する厚さであることが好適である。有機化合物層２０１３の代表的な膜厚は、１ｎｍから１００ｎｍ、好ましくは５ｎｍから６０ｎｍ、更に好ましくは５ｎｍから３０ｎｍである。

ここで本実施の形態における記憶素子の書き込みの原理について説明する。

有機化合物層２０１３は、その物質のガラス転移温度まで温度が上昇すると、流動性を有する。よって、有機化合物材料を用いた有機化合物層２０１３は、ガラス転移点以上の温度となると、流動性を有し、一定の形状を保たない状態となる。流動性を有するようになると、その材料の固体時の形状は保持されず、時間と共に変化する。よって有機化合物層２０１３は変形し、第１の電極２０１１と第２の電極２０１４との間に有機化合物層２０１３がない領域が形成され、この領域で第１の電極２０１１と第２の電極２０１４が短絡する。第１の電極２０１１と第２の電極２０１４が短絡することにより、記憶素子における抵抗値が下がる。この抵抗値が変化する原理を利用してデータの書き込みを行う。

また、第１の電極２０１１と第２の電極２０１４との間に絶縁層を設ける構成を適用することもできる。絶縁層を設けることにより、流動性を有する有機化合物層の広がりを制御することができ、より確実に第１の電極２０１１と第２の電極２０１４を短絡させることができる。

次に本実施の形態における記憶装置の動作について説明する。なお、本実施の形態において、読み出し回路及びメモリセルにおける具体的な動作は、上記実施の形態１の読み出し回路１０３及びメモリセル１００と同じであるため、一部説明を省略して説明する。

まず書き込み動作について説明する。カラムデコーダ２０２及びロウデコーダ２０４により書き込みを行うメモリセル２０７を選択する。具体的にはロウデコーダ２０４によって選択されたメモリセル２０７に接続されたワード線２０５に所定の電位を与え、また、カラムデコーダ２０２及びセレクタ回路２０３によって選択されたメモリセル２０７に接続された第２の信号線２０６に読み出し／書き込み回路２０１からデータに対応した電位を与える。選択されたメモリセル２０７は、第２の信号線２０６の電位が記憶素子に入力されることにより記憶素子が短絡し、書き込み状態となる。

なお、非選択のワード線２０５及び非選択の第２の信号線２０６は、接続されるメモリセル２０７にデータが書き込まれないように制御する。例えば、非選択の第２の信号線２０６を浮遊状態とすることにより誤書き込みを防止することができる。

データ維持動作については、上記実施の形態１におけるデータ維持動作と同様であるため説明を省略する。

次に読み出し動作について説明する。カラムデコーダ２０２及びロウデコーダ２０４によりデータを読み出したいメモリセル２０７を選択する。具体的には、ロウデコーダ２０４によって選択されたメモリセル２０７に接続されたワード線２０５に所定の電位を与え、また、カラムデコーダ２０２及びセレクタ回路２０３によって選択されたメモリセル２０７は記憶素子が書き込み状態であれば書き込まれたデータとなる電位が第２の信号線２０６に出力され、また未書き込み状態であれば電源電位ＶＤＤが第２の信号線２０６に出力される。

以上のことより、本実施の形態における記憶装置は、読み出し回路においてトランジスタのしきい値電圧を制御することにより、記憶素子のデータ保持特性が経時劣化した場合でも正常な書き込み状態を維持することができる。

また、本実施の形態における記憶装置の記憶素子に有機材料を用いた短絡型有機メモリを適用することにより、安価に作製することができ、また、構成する材料を変えることで特性を容易に変えることもできる。また、本発明の記憶装置の記憶素子には、短絡型有機メモリだけではなく、上記実施の形態１で述べた様々な種類のものを適用することができる。
（実施の形態３）

本実施の形態では、本発明の記憶装置を有する半導体装置について説明する。

本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。

本実施の形態における半導体装置の構成について図７を用いて説明する。図７は、本実施の形態における半導体装置の構成を示すブロック図である。

図７に示すように半導体装置３００は、高周波回路３０１、クロック生成回路３０２、ロジック回路３０３、及びアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図７には示していないが、半導体装置３００は、無線通信装置などの外部の回路とアンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。

次に各回路の構成について説明する。高周波回路３０１は電源回路３０４と、復調回路３０５と、変調回路３０６と、を有する。また、クロック生成回路３０２は、分周回路３０７と、カウンタ回路３０９と、基準クロック生成回路３１９と、を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３と、ＣＰＵ（中央演算装置ともいう）３１０と、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）３１１と、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）３１２と、を有する。

また、コントローラ３１３は、ＣＰＵインターフェイス３１４と、ＲＦインターフェイス３１５と、メモリコントローラ３１６と、を有する。

また、高周波回路３０１において、電源回路３０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また復調回路３０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。

次に本実施の形態における半導体装置の動作について説明する。まず、外部の通信装置から送信された信号が、半導体装置で受信される。半導体装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェイス３１５に出力される。ＲＦインターフェイス３１５に入力された受信信号は、ＣＰＵインターフェイス３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェイス３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスが行われる。

そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。

本実施の形態では、本発明の記憶装置を半導体装置のＲＯＭ３１１、ＲＡＭ３１２、またはその他の記憶回路として搭載することができる。本発明の記憶装置を搭載することにより、信頼性の高い半導体装置を提供することができる。また、本発明の記憶装置は安価に製造することができるため、半導体装置の製造コストを低減することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態４）

本実施の形態では、本発明の記憶装置を有する半導体装置の作製方法について説明する。

本実施の形態の半導体装置について図８を用いて説明する。図８は、本実施の形態における半導体装置の構成を示す模式図及び断面図である。

図８（Ａ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００に設けられた素子部４０１と、素子部４０１に電気的に接続されたアンテナ４０２と、を有する。

素子部４０１は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ４０２は、半導体装置におけるデータの伝送を行う機能を有する。

さらに図８（Ｂ）に示すように本実施の形態における半導体装置は、基板４００上に設けられた素子４０４と、素子４０４及び基板４００上に設けられた層間膜４０３と層間膜４０３上に設けられたアンテナ４０２として機能する導電層４０５と、素子４０４に接続された導電層４０６及び素子４０４と電気的に接続された導電層４０６を有する素子部４０１と、を有する。

なお、図８（Ｂ）の構成において、導電層４０６と同じ層にアンテナ４０２として機能する導電層４０５を設けているが、これに限定されない。素子部４０１を設けた後、素子部を覆うように別途絶縁膜を設け、絶縁膜上に導電層４０５を設ける構成も適用することができる。

また、本実施の形態の半導体装置は、図８の構成に限定されない。本実施の形態の半導体装置の他の構成例について図９を用いて説明する。図９は、本実施の形態における半導体装置の他の構成の模式図及び断面図である。

図９（Ａ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００上に設けられた素子部４０１及び素子部４０１に電気的に接続されたアンテナ４０２と、を有する。

図８の構成と同様に素子部４０１は、記憶素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ４０２は、半導体装置におけるデータの伝送を行う機能を有する。

さらに図９（Ｂ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００の一部の上に設けられたアンテナ４０２となる導電層４０５及び樹脂４０９と、導電層４０５の一部の上に設けられた導電性粒子４０８と、樹脂４０９の一部の上及び導電性粒子４０８の一部の上に設けられた導電層４０６と、導電層４０６上に設けられた素子部４０１と、素子部４０１上に設けられた基板４１４と、を有する。

図９の構成の場合、端子部４０７を設けており、導電層４０６と同じ層に設けた導電層が端子部４０７として用いられる。そして、端子部４０７に電気的に接続するように、素子部４０１が設けられた基板４１４とアンテナ４０２が設けられた基板４００とが貼り合わされている。

本実施の形態において、素子部４０１における記憶装置として本発明の記憶装置を適用することができる。本発明の記憶装置を適用することにより高い信頼性を有する半導体装置を安価に製造することができる。

素子部４０１は、予め大きな面積の基板上に複数形成し、その後、分断することで形成すれば、安価に形成することができる。このときに用いる基板４００及び基板４１４としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。

素子部４０１に含まれる複数のトランジスタや記憶装置等は、同じ層に設ける構成に限定されず、複数の層に形成した構成とすることもできる。複数の層に素子部４０１を形成する際には、層間絶縁膜を用いるが、当該層間絶縁膜の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができ、また、これらの材料を複数種選択して積層構造とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。有機基は、フルオロ基を含んでもよい。また、層間絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。

また、層間絶縁膜の材料として、層間で発生する寄生容量の減少を目的として、低誘電率材料を適用することも好適である。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。

導電層４０５及び導電層４０６は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。導電層４０５及び導電層４０６としては、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造または積層構造で形成することができる。

例えば、スクリーン印刷法を用いて導電層４０５及び導電層４０６を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデンおよびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電層の形成において、焼成工程は導電性のペーストを押し出した後に行うことが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電層を得ることができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。

素子部４０１に上記集積回路などを設ける場合など、素子部に用いられるトランジスタは、非晶質半導体、微結晶半導体（マイクロクリスタル半導体ともいう）、多結晶半導体、または有機半導体等のいずれの半導体を単層または積層させて活性層として作製されたものを適用することができる。良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ_４／Ｆ_２ガス、ＳｉＨ_４／Ｈ_２ガス（Ａｒガス）を用いて形成した半導体層や、半導体層にレーザ照射を行ったものを活性層として適用することができる。

また、素子部４０１に用いられるトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。

素子部４０１に用いられるトランジスタの活性層（特にチャネル領域）には、１×１０^１９ａｔｏｍｓ／ｃｍ^３〜１×１０^２２ａｔｏｍｓ／ｃｍ^３の濃度、好適には１×１０^１９ａｔｏｍｓ／ｃｍ^３〜５×１０^２０ａｔｏｍｓ／ｃｍ^３の濃度で、水素又はハロゲン元素を添加するとよい。そうすると、欠陥が少なく、クラックが生じにくい活性層を得ることができる。

また、素子部４０１に用いられるトランジスタを包むように、又は素子部４０１自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。そうすると、汚染されることがなく、信頼性が向上した素子部４０１を提供することができる。なおバリア膜としては、窒化珪素膜、窒化酸化珪素膜又は酸化窒化珪素膜等が挙げられる。また、素子部４０１が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。そうすると、折り曲げても、クラックが生じにくい素子部４０１を提供することができる。

また、素子部４０１に用いられるトランジスタの活性層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような活性層は、連続発振レーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルスレーザを用いて形成するとよい。

また、素子部４０１に用いられるトランジスタは、Ｓ値（サブスレッシュホールド値）０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ^２／Ｖｓ以上の特性を有するとよい。このような特性は、活性層を、連続発振レーザや、１０ＭＨｚ以上で動作するパルスレーザで形成すれば、実現することができる。

また、素子部４０１に用いられるトランジスタは、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。または１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）のゲートあたりの周波数特性を有する。

また、素子部が形成された基板をそのまま用いることができるがこれに限定されない。素子部が形成された基板とは別の基板を用いる例について図１０を用いて説明する。図１０は、本実施の形態における半導体装置の他の構成及び作製方法を示す模式図である。

図１０（Ａ）に示すように、素子部４１１が形成された基板４１０において、基板４１０上の素子部４１１を剥離する。さらに図１０（Ｂ）に示すように剥離した素子部４１１を基板４１０とは別の基板４１２に貼り合わせた構成とすることもできる。なお、基板４１２としては、例えば可撓性基板などを適用することができる。

基板４１０からの素子部４１１の剥離は、耐熱性の高い基板４１０と素子部４１１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子部４１１を剥離する方法、耐熱性の高い基板４１０と素子部４１１の間に水素を含む非晶質珪素膜を設け、レーザ光の照射またはエッチングにより当該非晶質珪素膜を除去することで、素子部４１１を剥離する方法、または素子部４１１が形成された耐熱性の高い基板４１０を機械的に削除又は溶液やＣＦ_３等のガスによるエッチングで除去することで、素子部４１１を切り離す方法等を用いて行うことができる。

また、上記記載の方法以外にも、基板４１０と素子部４１１の間に剥離層として機能する金属膜（例えば、タングステン、モリブデン、チタン、タンタル、コバルト）、金属酸化膜（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物または金属膜と金属酸化膜との積層構造）を設け、基板４１０と素子部４１１とを物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ_３）等のエッチング剤によって剥離層の一部を除去した後に、基板４１０から素子部４１１を物理的に剥離することもできる。

また、剥離した素子部４１１の基板４１２への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。

上記のように、素子部４１１を基板４１２に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板４１２は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１０（Ｃ）に示すように、薬の瓶のような曲面上に、本発明の半導体装置４１３を密着して貼り合わせることができる。さらに、基板４１０を再利用することにより、より安価に半導体装置を提供することができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）

本実施の形態は、剥離プロセスを用いて、可撓性を有する半導体装置を作製する場合について説明する。

本実施の形態における半導体装置を作製する方法について図１１を用いて説明する。図１１は、本実施の形態における半導体装置の構成を示す上面図である。

図１１（Ａ）に示すように本実施の形態における半導体装置は、可撓性を有する保護層５０１と、アンテナ５０４を含む可撓性を有する保護層５０３と、剥離プロセスにより形成する素子部５０２とを有する。保護層５０３上に形成されたアンテナ５０４は、素子部５０２に電気的に接続する。図示する構成では、アンテナ５０４は保護層５０３上にのみ形成されているが、本発明はこの構成に限定されず、アンテナ５０４を保護層５０１上にも形成することもできる。また、素子部５０２と、保護層５０１、５０３との間には、窒化珪素膜等からなるバリア膜を形成する構成とすることにより、素子部５０２が汚染されることなく、信頼性を向上させた半導体装置を提供することもできる。

アンテナ５０４として機能する導電層としては、上記実施の形態４において述べた材料を適用することができる。なお、本実施の形態では、素子部５０２とアンテナ５０４とは、異方性導電膜を用いてＵＶ処理又は超音波処理を行うことで接続させるが、この方法に限定されず、様々な方法を用いることができる。

図１１（Ｂ）に示すように保護層５０１、５０３に挟まれた素子部５０２の厚さは、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層５０１、５０３を重ねたときの厚さをｄとしたとき、保護層５０１、５０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層５０１、５０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部５０２の面積は５ｍｍ角（２５ｍｍ^２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ^２〜１６ｍｍ^２）の面積を有するとよい。

保護層５０１、５０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部５０２自体も、単結晶半導体に比べて、折り曲げに対して強い特性を有する。そして、素子部５０２と、保護層５０１、５０３とは空隙がないように、密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層５０１、５０３で囲われた素子部５０２は、他の個体物の表面または内部に配置しても良いし、紙の中に埋め込んでも良い。

次に剥離プロセスにより形成する素子部を、曲面を有する基板に貼る場合について説明する。

図１１（Ｃ）に示すように、剥離プロセスにより形成した素子部から選択された１つのトランジスタは、電流が流れる方向に直線状である。つまり、ドレイン電極５０５〜ゲート電極５０７〜ソース電極５０６の位置は直線状である。そして、電流が流れる方向と、基板が弧を描く方向は垂直に配置される。このような配置にすれば、基板が折り曲げられて、弧を描いても、応力の影響が少なく、素子部に含まれるトランジスタの特性の変動を抑制することができる。

また、トランジスタなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積を基板全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力を起因とする素子の破壊を防止することができる。

また、アクティブ素子の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料及び配線材料が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上にすることが好ましい。このようにすると、曲げやすく、高い集積度を有する半導体装置を提供することができる。

以上のように、本実施の形態における半導体装置の作製方法を用いて本発明の記憶装置を有する半導体装置を作製することにより、曲面上においても作製することができ、半導体装置の適用分野をより拡大することができる。

なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態６）

本実施の形態では、上記実施の形態における記憶装置を備えた半導体装置の使用例について説明する。

上記実施の形態における記憶装置を備えた半導体装置の使用例について図１２を用いて説明する。図１２は、本発明の半導体装置の使用例を示す模式図である。

図１２に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照）、包装用容器類（包装紙やボトル等、図１２（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１２（Ｂ）参照）、乗り物類（自転車等、図１２（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１２（Ｅ）、図１２（Ｆ）参照）等に設けて使用することができる。

本発明の半導体装置６００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置６００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置６００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確な値のまま維持することができるため、物品の認証性、またはセキュリティ性を高めることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

本実施例では、本発明の記憶装置の読み出しトランジスタにおいて、しきい値電圧を所定の値となるように制御した場合におけるしきい値抵抗の変化についてシミュレーションによる計算結果について説明する。

本実施例における記憶装置のしきい値電圧変化によるしきい値抵抗変化計算結果について図１３に示す。図１３は、本実施例の記憶装置のしきい値電圧としきい値抵抗の関係を示す図である。なお本実施例の読み出し回路におけるトランジスタは、Ｐチャネル型トランジスタであり、ゲート幅が８μｍ、ゲート長が１０μｍとする。

図１３の結果では、しきい値電圧が−０．７５Ｖのとき、しきい値抵抗は約３０ｋΩであるのに対し、しきい値電圧を−１．６Ｖに変化させたときは、しきい値抵抗は約２ＭΩとなり、２ＭΩと高い抵抗値まで書き込み状態と認識されることがわかる。

以上のように、計算結果では、読み出しトランジスタのしきい値電圧の絶対値を増大させる方向にシフトさせた場合は、書き込み状態／未書き込み状態を区別するしきい値抵抗もまた増大する。前述したように書き込み状態／未書き込み状態のしきい値抵抗Ｒｔｈは、経時変化により変化した抵抗の最大値Ｒ_ｍａｘと未書き込み状態での抵抗の初期値Ｒ_０の間に設定しなくてはならないため、経時変化により変化した抵抗の最大値を１ＭΩ、未書き込み状態における抵抗の初期値を５ＭΩとした場合、好適なＰチャネル型トランジスタのしきい値電圧は−１．５５Ｖ以下−１．６５Ｖ以上の範囲となる。

実施の形態１における本発明の記憶装置の構成を示すブロック図である。実施の形態１における本発明の記憶装置の構成を示す回路図である。実施の形態１における本発明の記憶装置に適用可能なトランジスタの構成例を示す断面図である。実施の形態１における本発明の記憶装置に適用可能なトランジスタの構成例を示す断面図である。実施の形態２における本発明の記憶装置の構成を示すブロック図である。実施の形態２における本発明の記憶装置のメモリセルの構成を示す断面図である。実施の形態３における本発明の半導体装置の構成を示すブロック図である。実施の形態４における本発明の半導体装置の構成を示す模式図及び断面図である。実施の形態４における本発明の半導体装置の構成を示す模式図及び断面図である。実施の形態４における本発明の半導体装置の作製方法の一例を示す断面図及び模式図である。実施の形態５における本発明の半導体装置の作製方法の一例を示す模式図及び断面図である。実施の形態６における本発明の半導体装置の使用例を示す模式図である。実施例１におけるトランジスタのしきい値電圧としきい値抵抗との関係を示す図である。従来例における時間経過に対する記憶素子の抵抗値の変化を示す図である。

符号の説明

１００メモリセル
１０１ワード線
１０２第２の信号線（ビット線ともいう）
１０３読み出し回路
１０４電源線
１０５第１の信号線（アドレス信号線ともいう）
１０６出力端子
１０７第１のトランジスタ
１０８記憶素子
１０９第２のトランジスタ
１１０第３のトランジスタ
１１１インバータ
１１２クロックドインバータ
１１３外部端子
１０００基板
１００１第１のゲート電極
１００２第１のゲート絶縁膜
１００３半導体層
１００４第１の不純物領域
１００５第２の不純物領域
１００６第２のゲート絶縁膜
１００７第２のゲート電極
１００９絶縁層
１０１０第１の配線
１０１１第２の配線
１０１２基板
１０１３ウェル領域
１０１４第１の不純物領域
１０１５第２の不純物領域
１０１６第３の不純物領域
１０１７第１の絶縁層
１０１８第２の絶縁層
１０１９ゲート絶縁膜
１０２０ゲート電極
１０２１絶縁層
１０２２第１の配線
１０２３第２の配線
１０２４第３の配線
２００メモリセルアレイ
２０１読み出し／書き込み回路
２０２カラムデコーダ
２０３セレクタ回路
２０４ロウデコーダ
２０５ワード線
２０６第２の信号線
２０７メモリセル
２０００基板
２００１半導体層
２００２ゲート絶縁膜
２００３ゲート電極
２００４不純物領域
２００５不純物領域
２００６第１の絶縁層
２００７第２の絶縁層
２００８配線
２００９配線
２０１０第３の絶縁層
２０１１第１の電極
２０１２第４の絶縁層
２０１３有機化合物層
２０１４第２の電極
３００半導体装置
３０１高周波回路
３０２クロック生成回路
３０３ロジック回路
３０４電源回路
３０５復調回路
３０６変調回路
３０７分周回路
３０９カウンタ回路
３１０ＣＰＵ（中央演算装置ともいう）
３１１ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）
３１２ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
３１３コントローラ
３１４ＣＰＵインターフェイス
３１５ＲＦインターフェイス
３１６メモリコントローラ
３１７アンテナ
３１８アンテナ部
３１９クロック生成回路
４００基板
４０１素子部
４０２アンテナ
４０３層間膜
４０４素子
４０５導電層
４０６導電層
４０７端子部
４０８導電性粒子
４０９樹脂
４１０基板
４１１素子部
４１２基板
４１３半導体装置
４１４基板
５０１保護層
５０２素子部
５０３保護層
５０４アンテナ
５０５ドレイン電極
５０６ソース電極
５０７ゲート電極
６００半導体装置
７００抵抗値
７０１抵抗値
７０２抵抗値
７０３抵抗値
７０４未書き込み状態と判別される抵抗値の範囲
７０５書き込み状態と判別される抵抗値の範囲

Claims

第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、記憶素子と、電源線と、を有し、
前記記憶素子は、一対の電極と、前記一対の電極間に挟まれた有機化合物層と、を有し、
前記第１のトランジスタのソース端子又はドレイン端子の一方には、前記記憶素子が電気的に接続され、
前記第１のトランジスタのソース端子又はドレイン端子の他方には、前記第２のトランジスタのソース端子又はドレイン端子の一方が電気的に接続され、
前記第２のトランジスタのソース端子又はドレイン端子の他方には、前記第３のトランジスタのソース端子又はドレイン端子の一方が電気的に接続され、
前記第３のトランジスタのソース端子又はドレイン端子の他方には、前記電源線が電気的に接続され、
前記第２のトランジスタのゲート端子には、アドレス信号が入力され、
前記第３のトランジスタのゲート端子は、接地され、
前記第２のトランジスタは、前記記憶素子の抵抗値の変化に応じて、しきい値電圧を制御するための第４の端子を有することを特徴とする記憶装置。
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、記憶素子と、電源線と、を有し、
前記記憶素子は、一対の電極と、前記一対の電極間に挟まれた有機化合物層と、を有し、
前記第１のトランジスタのソース端子又はドレイン端子の一方には、前記記憶素子が電気的に接続され、
前記第１のトランジスタのソース端子又はドレイン端子の他方には、前記第２のトランジスタのソース端子又はドレイン端子の一方が電気的に接続され、
前記第２のトランジスタのソース端子又はドレイン端子の他方には、前記第３のトランジスタのソース端子又はドレイン端子の一方が電気的に接続され、
前記第３のトランジスタのソース端子又はドレイン端子の他方には、前記電源線が電気的に接続され、
前記第２のトランジスタのゲート端子には、アドレス信号が入力され、
前記第３のトランジスタのゲート端子は、接地され、
前記第３のトランジスタは、前記記憶素子の抵抗値の変化に応じて、しきい値電圧を制御するための第４の端子を有することを特徴とする記憶装置。
請求項１又は２において、
前記有機化合物層には、絶縁物が混合されていることを特徴とする記憶装置。