JP5084111B2 - 表示装置及び表示装置の駆動方法 - Google Patents

Description

本発明は、各画素の表示素子として、例えば有機ＥＬ素子などを用いた表示装置の残像制御に関する。

各画素の表示素子として、電流駆動型の発光素子である有機ＥＬ素子を用いた表示装置が知られており、特に各画素に設けられた有機ＥＬ素子を画素毎に個別に駆動するためのトランジスタ（薄膜トランジスタ：ＴＦＴ）を各画素に備えるいわゆるアクティブマトリクス型表示装置の開発が進んでいる。

このようなアクティブマトリクス型表示装置において、水平走査方向（行方向）にゲートラインＧＬ、垂直走査方向（列方向）はデータラインＤＬおよび電源ラインＰＬが設けられ、これらによって画素が定義される。各画素の等価回路としては、図９に示すようなものが知られており、各画素は、ｎチャネル型ＴＦＴからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネルの素子駆動トランジスタＴｄ、有機ＥＬ素子ＥＬを有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素に対してデータ電圧を供給するデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬ接続され、そのソースは、素子駆動トランジスタＴｄのゲートに接続されている。

また、素子駆動トランジスタＴｄは、ｐチャネル型ＴＦＴであり、そのソースが電源ラインＰＬに接続され、ソースは有機ＥＬ素子ＥＬのアノードに接続されている。なお、この有機ＥＬ素子ＥＬのカソードは、各画素共通に形成され、カソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲート及び選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、この保持容量Ｃｓの他方の電極は、例えばグランドなどの一定電圧の電源に接続されている。

このような回路において、ゲートラインＧＬがＨレベルになると、選択トランジスタＴｓがオンになりデータラインＤＬのデータ電圧が、選択トランジスタＴｓを介して素子駆動トランジスタＴｄのゲートに供給され、保持容量Ｃｓにデータ電圧に応じた電圧が保持される。これによって、素子駆動トランジスタＴｄがそのゲート電圧（保持容量Ｃｓに保持された電圧）に応じた駆動電流を流し、ゲートラインＧＬがＬレベルになっても、保持容量Ｃｓに保持された電圧に応じて、素子駆動トランジスタＴｄは有機ＥＬ素子ＥＬに駆動電源ＰＶＤＤに接続された電源ラインＰＬからの駆動電流を供給し、有機ＥＬ素子ＥＬは、この駆動電流に応じた強度で発光する。

なお、本発明に関連する文献としては、下記特許文献１及び特許文献２が挙げられる。

特開平１１−２４６０４号 特開２００３−１５０１２７号

上記有機ＥＬ素子は、電流の供給・停止に対する応答性が非常に良く、本質的には残像が発生し難いにも拘わらず、上述のような画素回路を用いる表示装置において、残像が発生し、表示品質が劣化するという問題がある。これは、ｐチャネル型の素子駆動トランジスタのヒステリシスに起因していると考えられる。すなわち、素子駆動トランジスタは、保持容量に保持されゲートに供給されるデータ電圧に応じ、電源Ｐｖｄｄからの駆動電流をほぼ１フレーム期間にわたって流し、次のデータ電圧が保持容量Ｃｓに書き込まれることで、次のフレーム期間、新たなデータ電圧に応じた駆動電流を流す。このように１フレーム期間中素子駆動トランジスタＴｄは、同一の電流を流し続けるため、その状態が記憶され、次のデータ電圧が供給された場合にも、前に書き込まれたデータ電圧の影響が残ってしまう。この現象は、データ電圧が中間レベルの場合に顕著となり、また、データ電圧の変化の大きい動画を表示する場合に特に問題となる。

このような残像が発生する詳細な機構は必ずしも明らかになっていないが、素子駆動トランジスタのチャネルに流れるキャリア（正孔）がゲート絶縁膜中にトラップされてしまい、このキャリアにより素子駆動トランジスタの閾電圧が変動するなどが原因と考えられている。

これに対し、本発明は、残像の改善を可能とする。

本発明は、マトリクス状に配置された複数の画素を備える表示装置であって、前記複数の画素のぞれぞれは、被駆動素子と、水平走査方向に延在する選択ラインに出力される選択信号に応じて、垂直走査方向に延在するデータラインからデータ信号を取り込む選択トランジスタと、第１電極及び第２電極を有し、前記第１電極に供給される前記選択トランジスからのデータ信号を、前記第２電極に容量ラインから供給される電圧に対する電圧として保持する保持容量と、前記保持容量の前記第１電極にゲートが接続され、該保持容量に保持されたデータ電圧に応じた電力を電源から前記被駆動素子に供給する素子駆動トランジスタと、を備え、前記選択ラインは、それぞれが水平走査方向に延在するように複数設けられ、垂直方向駆動部は、１垂直走査期間の開始タイミングを示す垂直スタート信号を取り込んで順次転送する複数段のレジスタを有する垂直転送レジスタ、前記選択ラインに供給される選択信号を作成する選択信号作成部、及び前記容量ラインに供給される容量制御信号を作成する容量制御信号作成部を有する。この選択信号作成部は、前記垂直スタート信号に基づいて、前記選択ラインに順次供給するための互いに１水平走査期間ずれたタイミングの前記選択信号を作成し、容量制御信号作成部は、前記垂直転送レジスタの各段のレジスタからの前記垂直スタート信号に対応した出力に基づいて、前記容量制御信号を作成し、該容量制御信号は、前記データ信号に応じた電圧を、前記容量ラインを介して前記保持容量に保持させると共に、前記保持した電圧に応じて前記素子駆動トランジスタを動作させる第１電圧レベル状態と、対応する前記素子駆動トランジスタをオフ制御させる第２電圧レベル状態を有する。

本発明の他の態様では、上記表示装置において、前記容量ラインは、行毎に、それぞれ水平走査方向に延在するように設けられ、該容量ラインには、前記垂直方向駆動部から、順次、互いに１水平走査期間ずれたタイミングで前記容量制御信号が出力される。

本発明の他の態様では、上記表示装置において、前記垂直方向駆動部の前記垂直転送レジスタは、前記垂直スタート信号を垂直転送クロック信号に応じて１水平期間毎に次段のレジスタに転送し、前記選択信号作成部及び前記容量制御信号作成部が、前記垂直転送レジスタの各段の出力のタイミングの違いに基づいて、対応する選択ラインに供給するための前記選択信号及び前記容量ラインに供給するための前記容量制御信号を作成する。

本発明の他の態様では、上記表示装置において、前記垂直方向駆動部は、前記垂直スタート信号の開始指示レベルの継続期間に基づいて、前記容量制御信号の前記素子駆動トランジスタをオフ制御させる第２電圧レベルの継続期間を決定する。

本発明の他の態様では、上記表示装置において、前記垂直方向駆動部の少なくとも、前記垂直転送レジスタ、前記選択信号作成部及び前記容量制御信号作成部は、前記複数の画素が形成された基板上の前記表示部の周辺位置に形成されている。

本発明の他の態様では、上記表示装置において、前記選択信号作成部及び前記容量制御信号作成部は、前記垂直転送レジスタの対応する段のレジスタからの出力と、該レジスタに隣段するレジスタからの出力との差を用いた論理演算を行う論理演算部を備え、前記選択信号及び前記容量制御信号を作成する。

本発明の他の態様では、上記表示装置において、前記容量制御信号作成部は、前記垂直転送レジスタの対応する段のレジスタからの出力を反転して前記容量制御信号を作成し、前記選択信号作成部は、前記垂直転送レジスタの対応する段のレジスタからの出力と、該レジスタに隣段するレジスタからの出力の反転信号とに基づいて前記選択信号を作成する。

本発明の他の態様は、表示装置の駆動方法であり、表示装置は、ｎ行ｍ列のマトリクス状に配置された複数の画素を備え、水平走査方向には行毎に選択ライン及び容量ラインが形成され、垂直走査方向には列毎に形成されたデータラインが形成され、前記複数の画素のぞれぞれは、被駆動素子と、前記選択ラインにゲートが接続され、前記データラインに第１導電領域が接続され、前記選択ラインに出力される選択信号に応じて、該データラインからデータ信号を取り込む選択トランジスタと、前記選択トランジスタの第２導電領域にゲートが接続され、電源から前記駆動素子に供給する電力を制御する素子駆動トランジスタと、第１電極及び第２電極を備える保持容量であって、前記第１電極が前記選択トランジスタの前記第２導電領域及び前記素子駆動トランジスタのゲートに接続され、前記第２電極が前記容量ラインに接続され、前記選択トランジスタを介して前記第１電極に供給されるデータ信号を、前記容量ラインから前記第２電極に供給される容量制御信号との電位差として保持する保持容量と、を備える。そして、ｎ行目の前記選択ラインに選択信号を出力してｎ行目の各画素の前記選択トランジスタをオン制御して前記保持容量にデータ信号に応じた電圧を書き込むと共に、ｎ行目の前記容量ラインに出力する容量制御信号の電位を、前記選択トランジスタを介して供給されるデータ信号に応じて前記素子駆動トランジスタがオン動作可能な第１電圧レベルとし、１垂直走査期間の開始タイミングを示す垂直スタート信号の開始指示レベルの継続期間に応じた期間、前記第１電圧レベルを維持した後、前記ｎ行目の前記選択ラインが非選択状態であって、かつ次の１垂直走査期間の開始までの間、前記容量ラインを介して前記素子駆動トランジスタをオフ制御する第２電圧レベルに変更し、前記素子駆動トランジスタ及び前記被駆動素子をオフ制御する。

以上のように本発明によれば、各行の画素に出力する選択信号を形成するための垂直走査方向（マトリクスの列方向）駆動部の容量制御信号作成部が、各画素の保持容量に接続されている容量ラインに、１垂直走査期間の開始タイミングを示す垂直スタート信号に基づいて、対応する画素の素子駆動トランジスタを強制的にオフ制御することができる電位を周期的に出力する。垂直走査方向駆動部は、選択信号を垂直スタート信号を利用して作成しており、容量制御信号を、同様に垂直スタート信号を利用して作成することにより、簡易な構成で容量制御信号を作成することが可能となる。

また、この垂直走査方向駆動部は、マトリクス配置された画素を行毎に、１水平走査期間毎ずれたタイミングで順次選択する選択信号を出力することができ、従って、容量制御信号作成部は、選択信号作成部と共通した構成や共通の信号を利用して容量制御信号を作成することができ、容量ラインを行毎に制御することも可能となる。さらに、行毎の容量制御信号を作成することで、素子駆動トランジスタのオフ制御期間を行毎に制御でき、マトリクスのどの行位置でも同じ期間だけ、素子駆動トランジスタをオフでき、残像を確実に改善することができる。

また、垂直スタート信号を１水平走査期間毎に転送する垂直転送レジスタの各レジスタの出力を利用して容量制御信号を作成することにより、垂直スタート信号（Ｖスタート信号）の開始指示レベルの継続期間（Ｖスタート信号のパルス幅）を調整することで、対応する行の素子駆動トランジスタのオフ制御期間を調整することができる。

また、垂直走査方向駆動部内に容量制御信号を作成する作成部を設けることにより、この容量制御信号作成部は簡易な構成で、かつ制御信号作成部や垂直転送レジスタなどと共に、表示部の形成された基板と同じ基板上に内蔵形成することができ、表示装置の外部駆動ＩＣなどとの接続端子を増加させることなく、行毎に容量ラインを制御して、素子駆動トランジスタをオフさせ、残像を解消することが可能となる。

以下、本発明の実施形態について、図面に基づいて説明する。

（実施形態１）
本実施形態において、表示装置は、具体的にはアクティブマトリクス型の有機ＥＬ表示装置であり、複数の画素が、ガラスなどのパネル基板上１１０にマトリクス状に配置されている。図１は、この実施形態に係るアクティブマトリクス型表示装置の等価回路構成を示す図である。このパネル基板１１０のマトリクスの水平走査（行）方向には、順次選択信号が出力されるゲートライン（選択ライン）１０（ＧＬ）が形成されており、垂直走査（列）方向には、データ信号が出力されるデータライン１４（ＤＬ）と、被駆動素子である有機ＥＬ素子に動作電源（ＰＶＤＤ）を供給するための電源ライン１６（ＰＬ）が設けられている。

各画素は、概ねこれらのラインによって定義される領域に設けられており、各画素は回路構成としては、被駆動素子として有機ＥＬ素子、ｎチャネルのＴＦＴより構成された選択トランジスタＴｒ１、保持容量Ｃｓ、ｐチャネルのＴＦＴより構成された素子駆動トランジスタＴｒ２を有する。

選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１４に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１０に接続され、そのソースは素子駆動トランジスタＴｒ２のゲートに接続されている。

素子駆動トランジスタＴｒ２は、そのソースが電源ライン１６に接続され、ドレインが有機ＥＬ素子ＥＬのアノードに接続されている。また、有機ＥＬ素子ＥＬのカソードは各画素共通で形成されておりカソード電源ＣＶに接続されている。

また、素子駆動トランジスタＴｒ２のゲート及び選択トランジスタＴｒ１のソースには、保持容量Ｃｓの第１電極が接続され、この保持容量Ｃｓの第２電極は容量ライン１２（ＳＣ）に接続されている。容量ライン１２は、選択ライン１０と平行して行方向に延在形成されており、後述するように各画素における残像を改善するために、周期的に電圧が変動する容量制御信号が供給される。

なお、上記選択トランジスタＴｒ１及び素子駆動トランジスタＴｒ２は、いずれも、能動層に、例えばレーザアニールなどによって多結晶化された多結晶シリコンなど、結晶性シリコンが用いられ、かつ不純物としてそれぞれｎ導電型と、ｐ導電型がドープされたｎチャネル型、ｐチャンネル型の薄膜トランジスタ（ＴＦＴ）で構成することができる。

画素回路のトランジスタとして、上記のように結晶性シリコンを能動層に用いたＴＦＴを採用した場合、この結晶性シリコンＴＦＴは、各画素回路だけでなく、各画素を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態では、表示部１００が形成されるパネル基板１１０において、画素回路用トランジスタの製造と同時に、更に表示部１００の外側に、画素回路と同様の結晶性シリコンＴＦＴを形成し、周辺駆動回路２００を内蔵する。なお、表示部１００は、上述のような構成の複数の画素がマトリクス状に配置されている。

駆動部２００は、表示部１００の各画素を駆動するための各種制御信号を出力する。具体的には、駆動部２００は、Ｈドライバ（水平方向駆動回路）２１０と、Ｖドライバ（垂直方向駆動回路）２２０を有し、Ｈドライバ２１０は、マトリクスの列方向に延びる複数のデータライン１４に対して対応するデータ信号を出力する。Ｖドライバ２２０は、マトリクスの行方向に延びる複数の選択ライン１０に対し、１水平走査（１Ｈ）期間毎に第１ＴＦＴｒ１０をオンさせるための選択信号を作成して順次出力する選択信号作成部（選択出力部）と、周期的に容量ライン１２の電位を変動させる保持容量制御信号を作成して出力する容量制御信号作成部（容量制御出力部）を備える。

次に、図１の構成の駆動方法について具体的に説明する。各画素回路において、選択ライン１０に出力される選択信号がＨレベルになると、選択トランジスタＴｒ１がオンし、データライン１４のデータ信号に応じたデータ電圧が選択トランジスタＴｒ１のドレインソースドレイン間を介し、素子駆動トランジスタＴｒ２のゲート及び保持容量Ｃｓの第１電極に印加される。

保持容量Ｃｓは、その第１電極に印加されたデータ電圧と、第２電極に接続された容量ライン１２から供給される容量制御電圧の電位差に応じた電圧を保持する。本実施形態において、データ電圧の書き込み時には、容量ライン１２の容量制御信号の電圧は、第１電圧レベルＶsc1として例えばグランドレベル（０Ｖ）等の低い一定電圧に維持されており、保持容量Ｃｓの第１電極に印加されるデータ電圧が、素子駆動トランジスタＴｒ２のゲート電圧として保持される。より正確には、該データ電圧が、容量ライン１２に印加される第１電圧レベルとの電位差として保持容量Ｃｓに保持される。データ電圧は、素子駆動トランジスタＴｒ２がｐチャネル型であるため、電源電圧ＰＶＤＤに対してどの程度低いかによって素子駆動トランジスタＴｒ２が流す駆動電流を決定しており、データ電圧が電源電圧に対して低いほど駆動電流が大きく、即ち、有機ＥＬ素子の発光輝度が大きくなる。

選択ライン１０の選択信号がＬレベルになって、選択トランジスタＴｒ１がオフしても、保持容量Ｃｓがデータ信号に応じた電圧を保持する。よって、素子駆動トランジスタＴｒ２は有機ＥＬ素子ＥＬへの駆動電流の供給を維持し、データ電圧に応じて有機ＥＬ素子ＥＬが発光する。本実施形態では、対応する画素が次の垂直走査（１フレーム）期間に選択されて新たなデータ信号が書き込まれるまで、前のデータ信号に応じて有機ＥＬ素子を発光させ続けるのではなく、データ電圧に応じて所定期間有機ＥＬ素子を発光させた後、次のフレーム期間までの間に、素子駆動トランジスタＴｒ２をオフ制御し、有機ＥＬ素子を消灯させる。

具体的には、容量ライン１２に出力する容量制御信号の第１電圧レベルＶsc１を所定期間経過後、素子駆動トランジスタＴｒ２をオフ制御するために十分高い第２電圧レベルＶsc2（例えば１０Ｖ）に昇圧させる。この保持容量Ｃｓの第１電極は、上述のように素子駆動トランジスタＴｒ２のゲート及び選択トランジスタＴｒ１のソースに接続されており、この保持容量Ｃｓの第２電極の電位が容量制御ラインＳＣによって第２電圧Ｖsc2に昇圧されると、昇圧分ΔＶ（Ｖsc2−Ｖsc1）に応じて保持容量Ｃｓの第１電極電位が上昇する。また、電源電圧ＰＶＤＤは、例えば８Ｖに設定されている。従って、容量制御信号が第２電位レベルＶsc2に上昇すると、素子駆動トランジスタＴｒ２のゲート電圧Ｖｇは、ソース電位である電源電圧ＰＶＤＤよりも高くなり（低い場合でも、該トランジスタＴｒ２の動作閾値Ｖthpより小さい電位差となる）、素子駆動トランジスタＴｒ２はオフする。

このため、ある画素について着目した場合に、この着目画素が次のフレーム期間に再び選択され新たなデータ信号に応じて有機ＥＬ素子が発光する前に、素子駆動トランジスタＴｒ２がオフ制御され、有機ＥＬ素子を強制的に消灯される。このように一旦素子駆動トランジスタＴｒ２がオフ制御されて有機ＥＬ素子が消灯され、残像の改善効果が得られる。本実施形態では、さらに、素子駆動トランジスタＴｒ２のゲート絶縁膜にキャリア（正孔）がトラップされていた場合にも、次のフレーム期間の表示が開始される前に、素子駆動トランジスタＴｒ２のゲート電圧Ｖｇが保持容量Ｃｓの第１電極の昇圧ΔＶに応じて昇圧されるため、上記トラップされていたキャリアが、ゲートより低電位のソースへとトンネル電流となって引き抜かれる。従って、素子駆動トランジスタＴｒ２の電気的特性が一旦初期化され、確実に有機ＥＬ素子への駆動電流の供給を一旦完全に停止することができる。

このように、容量ライン１２に第１電圧レベルＶsc1と第２電圧レベルＶsc2を有する容量制御信号を供給する方法として、図１に示すような表示部１００と周辺駆動回路（ドライバ）２００が形成されたパネル基板１１０に対する外付けの駆動ＩＣに、容量制御電圧切換回路を設けることが考えられる。そして、この容量制御電圧切換回路から例えば垂直帰線期間中に各行の容量ライン１２の全電位が電源電圧ＰＶＤＤ程度の電圧となるように、容量制御信号を高電圧レベルに切り換え、これを容量ライン１２に供給する方法である。このようにいわゆる外付け回路に容量制御電圧切換回路を設けることで、パネル内に内蔵される回路（本実施形態のＶドライバ２２０等）に変更を加えることなく、残像の改善を図ることができる。

しかし、本実施形態では、この容量制御電圧切換のための構成をパネル基板上に内蔵させている。上記のように外付けＩＣによって容量ライン１２の電圧を制御する場合、外付け回路からの信号を受けるパネル接続端子数には制限があるため、全容量ライン１２を一括して制御することが望ましく、上記のように帰線期間中に一括して容量制御信号の電位を昇圧する。しかし、以下に説明するように内蔵ドライバ中に設けることにより、行毎に制御することが容易となり、そのため、昇圧期間も任意に設定することが可能となる。また行毎に容量ライン１２の電位を制御することで、どの画面上のどの行位置の画素に対しても等しい期間、素子駆動トランジスタＴｒ２のオフ制御をすることが可能となる。外付けＩＣで帰線期間中に一括して全容量ライン１２の電位を昇圧する場合、垂直帰線期間直前に選択される画素についてみると、データ信号を保持容量に書き込んだ後、直ぐに容量ラインから該保持容量に高電圧が印加されることとなるため、選択トランジスタのリーク電流が大きくなって表示すべきであったデータが失われやすくなり、表示品位が低下する可能性がある。

さらに、外部ＩＣから容量ライン１２の電圧を第１及び第２電圧レベルの間で制御するので、実際の素子駆動トランジスタのゲート到達電圧は、配線抵抗や配線に対する寄生容量などの影響で低下し、外部ＩＣからの出力電圧の振幅を大きくするなど外部ＩＣの駆動能力が要求され、或いは外部ＩＣにおける消費電力が大きくなる。パネルに内蔵されるドライバ内にこのような容量ライン１２に出力する容量制御信号を作成する回路を設ければ、上述のようにその振幅は選択信号等と大差ないので、選択信号作成回路の電源などを共通利用することなどにより、ドライバの消費電力の上昇を最小限としつつ必要な振幅の容量制御信号を簡易な構成により作成することができる。また、内蔵ドライバで作成した容量制御信号を容量ラインに出力するため、第２電圧レベルＶsc2を出力した際の素子駆動トランジスタのゲート電圧Ｖｇの目標到達電位が、外部ＩＣによる制御と比較して例えば１０％〜２０％程度、又はそれ以上高くなり、また到達時間の短縮を図ることも容易となる。

以下、本実施形態に係る容量ライン１２の制御回路をパネル内に内蔵した場合のドライバ構成及び動作例について、図２〜図４を更に参照して説明する。

まず、図１に示すＨドライバ２１０及びＶドライバ２２０の基本構成を説明する。ここで、Ｈドライバ２１０は、図には具体的には示していないが、表示部１００の列数ｍに応じた段数のレジスタを有する水平転送レジスタ、サンプリング回路などを備える。水平転送レジスタは、１水平走査期間の開始を指示するＨスタート信号ＳＴＨを１水平走査方向の画素数に応じた周波数の水平クロックＣＫＨに応じて順次、次段（隣列）のレジスタにを転送する。また、サンプリング回路は、例えば、Ｒ，Ｇ，Ｂ，Ｗ（ホワイト）それぞれの表示信号Ｖdataを、水平転送レジスタの各段のレジスタから順次出力されるＳＴＨに応じた選択信号によってサンプリングし、これをデータ信号ＤＬとして対応するデータライン１４に出力する。

Ｖドライバ２２０は、図２に示すように、表示部１００の行数ｎに応じた段数ｋ（図２ではｋ＝ｎ＋２）のレジスタを有する垂直転送レジスタ２２２、レジスタＶＳＲのデータ転送方向を制御する転送制御ゲート２２４、及び選択信号と容量制御信号を作成する信号作成部２３０（信号発生論理部）を有する。信号発生論理部２３０は、レジスタＶＳＲが転送するＶスタート信号ＳＴＶに基づいて、各容量ライン１２に出力する容量制御信号ＳＣ１〜ＳＣｋを作成する論理部と、各選択ライン１０に順次出力する選択信号ＧＬ１〜ＧＬｋを作成する論理部と、を有する。また、上記レジスタＶＳＲのデータ転送方向の制御と同様に、信号作成論理部２３０内で論理演算すべき隣接行を切り替える論理制御ゲート２２８を有する。

各レジスタＶＳＲ₁〜ＶＳＲ_kは、１垂直走査期間の開始を指示するＶ（垂直）スタート信号ＳＴＶを、１水平走査期間の２分の１の周波数の垂直クロックＣＫＶに応じて順次、隣（隣行）レジスタＶＳＲ₁〜ＶＳＲ_kに転送する。転送制御ゲート回路２２４は、転送方向制御信号ＣＳＶに応じて各レジスタＶＳＲ₁〜ＶＳＲ_kのＶスタート信号ＳＴＶの転送方向を制御する。図２の例では、ＣＳＶがＨレベルのとき、ＣＳＶがゲートに入力されるｎチャネル型ＴＦＴが全てオンし、逆にＣＳＶがゲートに入力されているｐチャネルＴＦＴは全てオフすることで、レジスタＶＳＲ₁の入力端子ｉｎにＶスタート信号ＳＴＶが供給され、このレジスタＶＳＲ₁の出力端子ｏｕｔがレジスタＶＳＲ₂の入力端子ｉｎに接続され、同様に、レジスタＶＳＲ₂の出力端子ｏｕｔがレジスタＶＳＲ₃の入力端子ｉｎに接続されるように、レジスタへの入出力が切り替え制御される。このため、ＣＳＶがＨレベルの時は、図４のタイミングチャートに示すように、垂直転送レジスタ２２２のデータ転送方向は、ＶＳＲ₁、ＶＳＲ₂、・・・、ＶＳＲ_kへと順次に進む。逆にＣＳＶがＬレベルの時は、Ｖスタート信号ＳＴＶがＶＳＲ_kの入力端子ｉｎに供給され、ＶＳＲ_k、・・・ＶＳＲ₁へと順にこのＶスタート信号ＳＴＶに応じたデータが転送される。

ここで、図４に示すように、Ｖスタート信号ＳＴＶは、１垂直走査（１フレーム）期間の初めにスタートを意味するＨレベルになって１フレーム内の所定の期間、そのＨレベルを保ち、残余の期間がＬレベルとなる。このＶスタート信号ＳＴＶのＨレベル期間は、通常は１水平走査期間程度の長さであるが、本実施形態では、例えば２００水平走査期間分程度と長く設定されており、このＨレベル期間の長さが、後述するように各容量ライン１２へ出力する保持制御信号の点灯期間の長さを決定するよう論理回路が設けられている。なお、図４では、図示の都合上、上記Ｈレベル期間の長さは４水平走査期間程度で表している。もちろん図４に示すとおり４水平走査期間程度のＨレベル期間に設定される場合もある。

以下、ＣＳＶ信号がＨレベルで、順方向にデータを転送する場合を例に、具体的に、各部の動作を説明する。まず、Ｖスタート信号ＳＴＶは、垂直転送クロックＣＫＶの立ち上がりで、最初のレジスタＶＳＲ₁に取り込まれ、同時にレジスタＶＳＲ₁の出力ＳＲ₁はＨレベルとなる。この出力ＳＲ１のＨレベル期間は、レジスタＶＳＲ₁に供給されるＶスタート信号がＬレベルとなってから最初のＣＫＶの立ち上がりタイミングでＬレベルとなるまで継続する。つまり、このレジスタ出力ＳＲ１のＨレベル期間は、Ｖスタート信号ＳＴＶのＨレベル継続期間（パルス幅）に応じた長さとなる。

各レジスタのデータ取り込みタイミングは、互いに垂直クロック信号ＣＫＶの半周期毎ずれており、したがって、図４に示すように、ＣＳＶの次の立ち下がりタイミング（ＣＳＶ反転信号（ＣＳＶ２）の立ち上がり）で、２番目のレジスタＶＳＲ₂がレジスタＶＳＲ₁の出力ＳＲ₁を取り込み、これに応じてその出力ＳＲ２がＨレベルとなる。このようにして、順次、後ろの行のレジスタＶＳＲ₃，ＶＳＲ_k-1，ＶＳＲ_kが前段レジスタの出力を取り込んでこれを転送していく。従って、各レジスタＶＳＲ₁〜ＶＳＲ_kの出力ＳＲ１〜ＳＲｋは、図４に示すように、順次、Ｖスタート信号に応じた期間Ｈレベルを維持する波形となる。

垂直転送レジスタ２２２の出力側には、信号発生論理部２３０の論理積回路２３２が設けられている。この論理積回路２３２は、隣接段のレジスタ出力ＳＲ_k-1とＳＲ_k、のＮＡＮＤ演算するＮＡＮＤ回路と、その出力側に設けられた反転機能付きレベルシフタ（Ｌ／Ｓ）により構成されている。

ここで、図２に示す中段のレジスタＶＳＲ₇〜ＶＳＲ₉の出力ＳＲ７〜ＳＲ９から６行目の画素へ供給する選択信号ＧＬ７、容量制御信号ＳＣ７を作成する構成を拡大して表した図３を更に参照し、この中段のレジスタ出力に基づく選択信号ＧＬ７と、容量制御信号ＳＣ７の作成手順を説明する。レジスタＶＳＲ₇とＶＳＲ₈の出力が、対応する論理積回路２３２−７のＮＡＮＤ回路でＮＡＮＤ演算され、かつ反転機能付Ｌ／ＳによりそのＮＡＮＤ出力のレベルがシフトされ、またＨ，Ｌレベルを反転して出力する。得られた反転出力は図４にＧ７−８として示されており、論理積回路２３２−７で、レジスタＶＳＲ₇とＶＳＲ₈の出力のタイミングの違いに応じて論理積信号（Ｇ７−８）が得られる。また、レジスタＶＳＲ₈とＶＳＲ₉の出力が、対応する論理積回路２３２−８のＮＡＮＤ回路でＮＡＮＤ演算され、さらに、反転機能付Ｌ／ＳによりそのＮＡＮＤ出力のレベルがシフトされ、かつレベル反転されて出力される。得られるこの反転出力は、図４にＧ８−９で示されており、論理積回路２３２−８で、レジスタＶＳＲ₈とＶＳＲ₉の出力のタイミングの違いに応じて論理積信号（Ｇ８−９）が得られる。

上記反転機能付きレベルシフタＬ／Ｓは、後段のＮＯＲ回路を経て選択ライン１０に出力される選択信号のレベルが、対応する行の選択トランジスタＴｒ１を確実にオンオフさせるために必要なレベルとなるように設けられている。具体的には、論理積回路２３２のＮＡＮＤ回路の出力のＬレベルが０Ｖ、Ｈレベルが１０Ｖであった場合に、Ｈレベルが−２Ｖ、Ｌレベルが１０Ｖとなるようにシフト・レベル反転している。以上のようにして、論理積回路２３２−７及び２３２−８からは、図４のＧ７−８、Ｇ８−９のようなタイミングで論理積信号が出力される。

論理積信号Ｇ７−８、Ｇ８−９は、論理制御ゲート２２８を経てＮＯＲ回路２３４，２４０にそれぞれ供給される。論理制御ゲート２２８は、ＣＳＶ信号がＨレベルであるから、論理積回路２３２−７からの出力Ｇ７−８と、論理積回路２３２−８からの出力Ｇ８−９が６行目の画素用のＮＯＲ回路２３４−７，２４０−７のそれぞれに供給されるように切り替え制御されている。

６行目の画素に対して選択信号ＧＬ７を出力する選択信号用ＮＯＲ回路２３４−７には、インバータ２３６−７で反転された論理積出力Ｇ７−８の反転信号と、８番目の論理積出力Ｇ８−９と、１水平走査（１Ｈ）期間の切り替わりタイミングでの選択信号の出力を禁止するためのイネーブル信号ＥＮＢ（本実施形態の回路構成では実際には図４に示すような反転イネーブル信号ＸＥＮＢ）とが供給される。

したがって、この７番目のＮＯＲ回路２３４−７からは、３つの入力信号の全てがＬレベルになるときだけ、Ｈレベル（１０Ｖ）となるＮＯＲ演算信号が出力される。ここで、７番目の論理積回路２３２−７の出力Ｇ７−８の反転信号と、８番目の論理積回路２３２−８の出力Ｇ８−９のいずれもがＬとなるのは、図４において出力Ｇ７−８がＨレベルになってから、次に出力Ｇ８−９がＨレベルとなるまでのＣＫＶの半周期（１Ｈ期間）であり、さらに、ＸＥＮＢ信号の１Ｈの最初と最後の期間以外の期間である。よって、ＸＥＮＢ信号がＬレベルとなったタイミングからＨレベルに立ち上がるまでの期間、ＮＯＲ回路２３４−７から、図４にＧＬ７として示すようにＨレベルの選択信号ＧＬ７が出力される。なお、ＸＥＮＢ信号及びＥＮＢ信号は、いずれも外部駆動ＩＣから例えば０Ｖ、３Ｖの振幅で供給されるが、各ＮＯＲ回路２３４に供給される前に、例えばレベルシフタＬ／Ｓによって、−２Ｖ、１０Ｖの振幅の信号にシフトされている。

容量制御信号を出力する７番目のＮＯＲ回路２４０−７は、論理積回路２３２−７の出力Ｇ７−８と、論理積回路２３２−８の出力Ｇ８−９のいずれもがＬとなる期間、Ｈレベルとなり、いずれか一方及び両方がＨレベルとなる期間、Ｌレベルとなる容量制御信号ＳＣ７を出力する。このような容量制御信号ＳＣは、上述のように対応する行の画素の保持容量Ｃｓの第２電極に供給され、Ｈレベルとなることで、ｐチャネル型の素子駆動トランジスタＴｒ２のゲート電位を上昇させ、この素子駆動トランジスタＴｒ２をオフ制御する。容量制御信号ＳＣは、そのＬレベル（第１電圧レベルＶsc1）期間は、各論理積回路２３２から出力のＨレベル期間に、１水平走査期間（隣接行との取り込み差期間）を足した期間となる。また、１垂直走査期間の内の残りの期間がＨレベル（第２電圧レベルＶsc2）、即ち、素子駆動トランジスタＴｒ２のオフ制御期間（ＥＬ素子の消灯期間）となる。つまり、各行のＥＬ素子の消灯期間は、Ｖスタート信号ＳＴＶのＨレベル期間に対応しており、ＳＴＶのＨレベル期間（パルス幅）を調整することで消灯期間を調整することが可能となる。

また、図４に示すように、次行の画素のための選択信号ＧＬ８は、ＧＬ７がＨレベルとなった次の1水平走査期間にＨレベルとなり、この際、次行の容量制御信号ＳＣ８は、Ｌレベルである。具体的には、論理積出力Ｇ８−９がＨレベルとなってから、論理積出力Ｇ９−１０がＬレベルになるまでの期間、Ｌレベルを維持し、論理積出力Ｇ９−１０がＬレベルとなったタイミングからＨレベルとなって、７行目の各画素のＥＬ素子を消灯させる。このように、各行の容量ライン１２には、行毎に１水平走査期間ずれ、かつ、それぞれ同じ期間、ＥＬ素子が消灯するようにＨレベルとなる制御信号が出力される。この消灯期間（容量制御信号の昇圧期間）は、上記のようにＶスタート信号ＳＴＶによって可変であり、例えば２ｍｓ程度の長さとでき、ＥＬ素子の発光にちらつき（フリッカ）が生じない範囲で更に長くすることもでき、１垂直走査期間（１フレーム）中の１６ｍｓの中で、人の目にフリッカとして認識される最長の時間である４ｍｓ程度まで延長可能である。外付ＩＣによって、垂直帰線期間に全容量ライン１２に対して消灯レベルとなるよう制御する場合、消灯期間として確保できる期間は９００μｓ程度である。これに対し、内蔵ドライバによって容量ライン１２に容量制御信号を作成することにより、行毎に各画素の素子駆動トランジスタＴｒ２及びＥＬ素子をオフ制御することが可能となり、長期間このオフ制御期間を設定することができ確実に残像を解消することが可能となる。

以上説明したように、図２に示すようなＶドライバの構成により、選択信号は、
ＧＬｓ＝Ｇｓ−（ｓ＋１） ＡＮＤ ＸＧ（ｓ＋１）−（ｓ＋２）
で表される論理演算により得られる。なお、ここでｓは、画素の行数で１〜ｎの範囲となり、ＸＧは、対応するＧ信号の反転信号を意味する。

また、容量制御信号は、
ＳＣｓ＝Ｇｓ−（ｓ＋１） ＮＯＲ Ｇ（ｓ＋１）−（ｓ＋２）
で表される論理演算により得られる。

また、図２の回路構成において、ＰＶＤＤ＝８Ｖ、ＧＮＤ＝０Ｖ、ＶＶＤＤ＝１０Ｖ、ＶＶＢＢ＝−２Ｖ、ＣＶ＝−２Ｖ等の電圧を用意し、容量ライン１２及びゲートライン１０に出力する容量制御信号ＳＣ、選択信号ＧＬのいずれも、Ｈレベル＝ＶＶＤＤ、Ｌレベル＝ＶＶＢＢに設定することができる。このような電圧関係とすることで、各画素の選択トランジスタＴｒ１のオンオフ、素子駆動トランジスタＴｒ２のオンオフ、ＥＬ素子の点灯、消灯を確実かつ正確に制御することが可能となる。

なお、図２において、レジスタは、画素の行数ｎ＋２に等しいｋ段設けられている。また、１行目の画素の前行のダミー画素と、ｎ行目の画素の次行のダミー画素に選択信号ＧＬ１、ＧＬｋ−１、容量制御信号ＳＣ１、ＳＣｋ−１が出力されている。このダミー画素は現実にパネル上に形成されていなくとも良い。レジスタがｋ段設けられているのは、図２の回路構成では上述のように、ｓ−１〜ｓ＋１までの合計３段のレジスタ出力を用いてｓ番目の出力（ｓ−１行画素用出力）を作成するためである。

（実施形態２）
次に、垂直転送レジスタ２２２の各レジスタからの出力に基づいて上記実施形態１と同様な選択信号ＧＬと、容量制御信号ＳＣを作成するためのより簡易な回路構成及びその動作について、図１、図５及び図６を参照して説明する。

垂直転送レジスタ２２２の各レジスタＶＳＲへの入出力順が転送制御ゲート２２４によって制御される点までは、上記図２の構成と共通する。相違する点は、まず、図２の論理制御ゲート２２８、論理積回路２３２が省略されていること、そして、容量ライン１２に出力する容量制御信号の作成部がインバータ２５０のみに簡略化されている点、さらに、選択信号作成部の構成（論理）である。また、図２では、ダミー画素が、パネルの最上行及び最下行に設けられており、これらの行に対しても選択信号ＧＬ、容量制御信号ＳＣを作成して出力しているが、図５の構成例では、このようなダミー画素が上下２行ずつ設けられていることである。このため、１行目の画素用のレジスタＶＳＲ１の前段には、ダミー用レジスタＶＳＲ_d1、ＶＳＲ_d2が設けられている。

以下、図５の回路及びその動作を説明をする。転送方向制御信号ＣＳＶがＨのとき、１番目のダミー用レジスタＶＳＲ_d1の入力端子ｉｎにＶスタート信号ＳＴＶが供給され、レジスタＶＳＲ_d1は、これを垂直クロックＣＫＶ１の立ち上がりで取り込んで出力端子ｏｕｔから出力する。レジスタＶＳＲ_d1からの出力ＳＲ_d1は、２番目のダミー用レジスタＶＳＲ_d2に入力され、レジスタＶＳＲ_d2は、ＣＫＶ１の次の立ち下がりタイミング（ＣＫＶ２の立ち上がりタイミング）で、この出力ＳＲ_d1を取り込んで、出力端子ｏｕｔからＳＲ_d2を出力する。レジスタＶＳＲ１の入力端子ｉｎには、上記レジスタＶＳＲ_d2の出力ＳＲ_d2が供給され、レジスタＶＳＲ１は、ＣＫＶ１の次の立ち上がりタイミングで出力ＳＲ_d2を取り込み、出力端子ｏｕｔからＳＲ１を出力する。レジスタＶＳＲ₁〜ＶＳＲ_nは、実際の画素に選択信号ＧＬ１〜ＧＬｎ及び容量制御信号ＳＣ１〜ＳＣｎを出力するためのレジスタであり、レジスタＶＳＲ_nの後段には、ダミー画素に対応するＶＳＲ_d3及びＶＳＲ_d4が設けられているが、いずれも、順次、ＣＫＶ１の立ち上がり又は立ち下がりに従って前段のレジスタの出力を取り込んで後段レジスタへ出力する。

ｎ段目のレジスタＶＳＲ_nと容量ライン１２との間には容量制御信号作成部として、インバータ２５０が設けられている。よって、このインバータ２５０で、レジスタＶＳＲ_nへの入力（レジスタＶＳＲ_n-1の出力）が反転され、ｎ行目の画素の容量制御信号ＳＣｎとして容量ライン１２に出力される。なお、インバータ２５０には、Ｌレベル用電源としてＧＮＤ、Ｈレベル用電源としてＶＶＤＤが供給されている。従って、インバータ２５０から出力する容量制御信号ＳＣのＬレベル（第１電圧レベルＶsc1）は、ＧＮＤと等しい０Ｖとなり、Ｈレベル（第２電位Ｖsc2）は、ＶＶＤＤと同じ例えば１０Ｖとなる。

レジスタＶＳＲ_nと選択ライン１０ｎとの間には、選択信号作成部として選択信号用論理回路２６０が設けられている。この論理回路２６０は、ＮＯＲ回路２６２、インバータ２６４及び２６６を有する。ＮＯＲ回路２６２は、レジスタＶＳＲ_nの出力ＳＲｎと、レジスタＶＳＲｎへの入力信号の反転信号（ＸＳＲｎ−１、即ち、容量制御信号ＳＣｎ）及びイネーブル信号の反転信号ＸＥＮＢとのＮＯＲ演算を行う。インバータ２６４は、ＮＯＲ回路２６２の出力を反転し、インバータ２６６が、このインバータ２６４の出力をさらに反転し、これをｎ行目の画素の選択ライン１０に供給する。このように、ＮＯＲ回路２６２、インバータ２６４及び２６６は、全体として、出力ＳＲｎ−１と出力ＳＲｎのＮＯＲ演算をするＮＯＲゲートを構成し、ＮＯＲ演算結果をｎ行目の選択ライン１０に選択信号ＧＬｎとして出力する。なお、インバータ２６４は、図２において論理積回路２３２の出力側に設けられている反転機能付きのレベルシフタを採用し、出力の極性を反転すると共に信号の電圧レベルを必要に応じて電圧レベルへとシフトし、これをインバータ２６６に出力してもよい。

なお、１行目のレジスタＶＳＲ₁の入力は、前段レジスタであるダミー用のレジスタＶＳＲ_d2の出力ＳＲ_d2であり、この出力ＳＲ_d2がインバータ２５０で反転され、１行目の画素の容量制御信号ＳＣ１として容量ライン１２に出力されている。また、１行目の選択信号用論理回路２６０は、レジスタＶＳＲ₁の出力ＳＲ_d2の反転信号ＸＳＲ_d2と、レジスタＶＳＲ₁の出力ＳＲ１とのＮＯＲ演算の結果を１行目の選択ライン１０に選択信号ＧＬ１として出力している。

以上のように、図５のようなＶドライバの回路構成によっても、Ｖスタート信号ＳＴＶのＬレベル期間に応じた期間が、容量制御信号ＳＣｎのＨレベル、即ち対応する行の画素のＥＬ素子の消灯期間となる。よって、実施形態２の回路構成でも、Ｖスタート信号ＳＴＶの調整により、行毎に、ＥＬ素子の消灯及び素子駆動トランジスタＴｒ２のオフ制御を実行することが可能となる。また、上述のように、図２の回路構成に比べて転送ゲートや論理回路の省略が可能となっており、Ｖドライバ２２０を最小限の回路素子数で構成でき、Ｖドライバの面積を小さくすることが可能となっている。パネル上における回路面積低減が強く求められる小型表示装置、例えば電子ビューファインダー（ＥＶＦ）等では、パネル上に内蔵される回路素子面積を削減する必要がある。したがって、実施形態２に説明したような構成は、このＥＶＦなどの表示装置用として有利であり、またこの構成を採用することにより消費電力の低減を図ることも可能となる。

図７は、上記図５において具体的に説明した回路構成をより一般化した場合の論理回路構成を示している。具体的には、図７は、垂直転送レジスタ２２２の各レジスタから、選択ライン１０に出力する選択信号と、容量ライン１２に出力する容量制御信号とを作成する他の論理回路構成を示している。図８は、図７に示す構成でのタイミングチャートである。なお、図７の回路構成においても、図２の転送制御ゲート２２４と同様のゲートは存在するが、転送方向制御信号ＣＳＶがＨレベルであって、レジスタＶＳＲｎ−１からＶＳＲｎに向かってデータ（Ｖスタート信号ＳＴＶ）が転送される場合を例に挙げ、図７では図示を省略している。

図７では、Ｖドライバの中間段部分として、レジスタＶＳＲ₆〜ＶＳＲ₈とその出力を用いて選択信号ＧＬ７〜ＧＬ９及び容量制御信号ＳＣ７〜ＳＣ９を作成する信号作成部を示している。スタート信号ＳＴＶは、垂直クロックＣＫＶに従って順次のレジスタに転送される。そして、前段レジスタＶＳＲ₅の出力ＳＲ５が、レジスタＶＳＲ₆に入力されると、レジスタＶＳＲ₆は、ＣＫＶに応じてこの出力ＳＲ５を取り込み、ＳＲ６を出力する。出力ＳＲ６は、７行目の選択ライン用の論理積回路２８０に供給され、またインバータ２７０に供給される。インバータ２７０は、出力ＳＲ６のＨ，Ｌレベルを反転すると共に、例えばそのＨレベルが１０Ｖで、Ｌレベルが−２Ｖとなるようレベルシフトし、得られた信号を容量制御信号ＳＣ７として、７行目の画素の容量ラインに出力する。

７行目の選択信号作成回路（選択信号用論理積回路）２８０は、上記のようにレジスタＶＳＲ₆の出力ＳＲ６と、次段のシフトレジスタＶＳＲ₇の出力ＳＲ７の反転出力ＸＳＲ８、及びイネーブル信号ＥＮＢの論理積を演算する。従って、出力ＳＲ６と、反転出力ＸＳＲ７のいずれもがＨレベルとなり、かつＥＮＢが立ち上がって各選択ラインへの選択信号の許可された期間に、Ｈレベルとなる選択信号ＧＬ７を７行目の画素の選択ラインに出力する。なお、論理積回路２８０から出力される選択信号ＧＬのレベルが各画素の選択トランジスタを十分駆動できるようにするため、レジスタＶＳＲ_nから対応する論理積回路２８０の経路、又は回路２８０内には、レジスタ出力ＳＲｎのＨレベル、Ｌレベルを、それぞれ１０Ｖ、−２Ｖとするためのレベルシフタが設けられていることが必要である。

以上のように、図７のような論理回路構成によって、上記図５に示す具体的な回路構成と同様に、各行の容量ラインに、Ｖスタート信号ＳＴＶのＨレベル期間に応じた期間Ｈレベルとなる容量制御信号ＳＣｎを出力することができる。また、各選択ライン１０に１水平走査期間毎に選択信号を出力して、対応する画素に表示内容に応じたデータ信号を書き込むと共に、容量ライン１２に対し上記ように容量制御信号ＳＣを出力し、ＥＬ素子の消灯制御及び素子駆動トランジスタＴｒ２のオフ制御を実行することができる。

本発明の実施形態に係る発光表示装置の概略等価回路を示す説明図である。 実施形態１に係るＶドライバの回路構成の一例を示す図である。 図２の構成の一部を拡大した図である。 図２の回路構成の動作を示すタイミングチャートである。 実施形態２に係るＶドライバの回路構成の一例を示す図である。 図５の回路構成の動作を示すタイミングチャートである。 図５の回路構成を一般化した論理回路構成を説明する図である。 図７の回路構成の動作を示すタイミングチャートである。 従来の発光表示装置の１画素についての等価回路を示す図である。

符号の説明

１０ 選択ライン、１２ 容量ライン、１４ データライン、１６ 電源ライン、１００ 表示部、１１０ パネル基板、２００ ドライバ（周辺駆動回路）、２１０ Ｈドライバ、２２０ Ｖドライバ、２２２ 垂直転送レジスタ、２２４ 転送制御ゲート、２２８ 論理制御ゲート、２３０ 信号発生論理部、２３２ 論理積回路、２３４ 選択ライン用ＮＯＲ回路、２３６，２５０，２７０ インバータ、２４０ 容量ライン用ＮＯＲ回路、２６０ 選択ライン用ＮＯＲ回路、２８０ 選択信号用論理積回路。

Claims (1)

1. ｎ行ｍ列のマトリクス状に配置された複数の画素を備え、
   水平走査方向には行毎に選択ライン及び容量ラインが形成され、垂直走査方向には列毎に形成されたデータラインが形成され、
   前記複数の画素のそれぞれは、
   被駆動素子と、
   前記選択ラインにゲートが接続され、前記データラインに第１導電領域が接続され、前記選択ラインに出力される選択信号に応じて、該データラインからデータ信号を取り込む選択トランジスタと、
   前記選択トランジスタの第２導電領域にゲートが接続され、電源から前記駆動素子に供給する電力を制御する素子駆動トランジスタと、
   第１電極及び第２電極を備える保持容量であって、前記第１電極が前記選択トランジスタの前記第２導電領域及び前記素子駆動トランジスタのゲートに接続され、前記第２電極が前記容量ラインに接続され、前記選択トランジスタを介して前記第１電極に供給されるデータ信号を、前記容量ラインから前記第２電極に供給される容量制御信号との電位差として保持する保持容量と、を備える表示装置の駆動方法であり、
   １垂直走査期間の開始タイミングを示す垂直スタート信号を取り込んで順次転送する複数段のレジスタの出力に基づく論理演算によって容量制御信号を作成し、
   ｎ行目の前記選択ラインに選択信号を出力してｎ行目の各画素の前記選択トランジスタをオン制御して前記保持容量にデータ信号に応じた電圧を書き込むと共に、ｎ行目の前記容量ラインに出力する容量制御信号の電位を、前記選択トランジスタを介して供給されるデータ信号に応じて前記素子駆動トランジスタがオン動作可能な第１電圧レベルとし、
   １垂直走査期間の開始タイミングを示す垂直スタート信号の開始指示レベルの継続期間に応じた期間、前記第１電圧レベルを維持した後、
   前記ｎ行目の前記選択ラインが非選択状態であって、かつｎ行に対する次の選択を開始するまでの間、前記容量ラインを介して前記素子駆動トランジスタをオフ制御する第２電圧レベルに変更し、前記素子駆動トランジスタ及び前記被駆動素子をオフ制御することを特徴とする表示装置の駆動方法。

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