JP5061449B2

JP5061449B2 - 半導体装置の製造方法

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Publication number: JP5061449B2
Application number: JP2005304046A
Authority: JP
Inventors: 巖八木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-10-19
Filing date: 2005-10-19
Publication date: 2012-10-31
Anticipated expiration: 2025-10-19
Also published as: JP2007115805A

Description

本発明は半導体装置の製造方法に関し、特には有機材料からなる半導体薄膜層をチャネル層に用いたボトムゲート型の半導体装置の製造方法に関する。

薄膜トランジスタ（thin film transistor）は、電子回路、特にはアクティブマトリックス型のフラットパネルディスプレイにおける画素トランジスタとして広く用いられている。このうち、有機半導体を利用した有機薄膜トランジスタは、チャネル層となる半導体薄膜層を、真空処理装置を用いずに塗布成膜することが可能である。このため、チャネル層にシリコン薄膜を用いた無機薄膜トランジスタと比較して、低コスト化に有利である。また、チャネル層だけではなく、ゲート絶縁膜、ソース／ドレイン電極、さらにはゲート電極にも、塗布系材料を用いることにより、さらなる低コスト化が図られる。

図５は、有機薄膜トランジスタの一構成例を示す断面図である。この図に示す有機薄膜トランジスタ１００は、ボトムゲート型であり、支持基板１０１上に、ゲート電極１０２がパターン形成されており、このゲート電極１０２を覆う状態でゲート絶縁膜１０３が設けられている。そして、ゲート絶縁膜１０３上におけるゲート電極１０２を狭持する位置に、ソース／ドレイン電極１０４がパターン形成されている。また、少なくともソース／ドレイン電極１０４で挟まれたゲート絶縁膜１０３上に、例えばペンタセンからなる有機半導体薄膜層１０５が設けられている。さらに、有機半導体薄膜層１０５の上部には、水分や酸素による有機半導体薄膜層１０５の劣化を防止するための保護膜１０６が設けられている。この保護膜１０６は、例えばポリパラキシリレンのような絶縁性材料によって構成された例がある（例えば下記非特許文献１参照）。このような構成の有機薄膜トランジスタ１００を作製する場合には、通常支持基板１０１側の構成要素から順に形成される。

J. Vac. Sci. Technol. B (2002) Vol. 20, p. 956（特にFig１．参照)

ところで、上述したような有機薄膜トランジスタのデバイス性能は、有機半導体薄膜層の膜質によって大きく左右される。しかしながら、上述したような支持基板側から順に構成要素を積層形成する半導体装置の製造方法では、半導体薄膜層の上部に保護膜を形成する際に、有機半導体薄膜層に対してダメージが加わることが問題となっている。

例えば、保護膜の成膜において、一般的な成膜方法であるスパッタ法を適用した場合、堆積物質の高エネルギービームによって有機半導体薄膜層に物理的なダメージが加わる。また、保護膜の成膜において、溶液状の保護膜材料を用いて塗布成膜を適用した場合であっても、保護膜材料に用いられる溶剤が有機半導体薄膜層を溶かしてしまったり、有機半導体薄膜層の材料構成を変質させてしまう恐れがある。

以上のように、有機半導体薄膜層上の保護膜は、有機半導体薄膜層の信頼性向上のために必要不可欠であるにも係わらず、その成膜工程が上述したような問題点を抱えているため、保護膜として用いる材料や成膜方法には大きな限定が生じている。

そこで本発明は、保護膜の構成材料や成膜方法によらずに、基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層を保護膜で覆った構成とすることが可能で、これにより半導体薄膜層を用いた半導体装置の信頼性の向上を図ることが可能であると共に、保護膜材料の選択性を拡張することが可能な半導体装置の製造方法を提供することを目的とする。

このような目的を達成するための本発明の半導体装置の製造方法は、基板上に形成された半導体薄膜層を覆う状態で保護膜が設けられた半導体装置の製造方法であって、次のように行うことを特徴としている。先ず、第１基板の一主面上に保護膜を形成する。また、第２基板の一主面上にゲート電極を形成しこれを覆う状態でゲート絶縁膜を形成する。次いで、第２基板のゲート絶縁膜上、または第１基板における保護膜上に、有機材料からなる半導体薄膜層を形成する。次いで、半導体薄膜層の成膜表面を貼り合わせ面とし、かつ保護膜と半導体薄膜層とゲート絶縁膜とを狭持する状態で第１基板と第２基板とを貼り合わせる。その後、第１基板を保護膜から剥離除去する。

このような構成の半導体装置の製造方法では、Ａ）保護膜が形成された第１基板と半導体薄膜層が形成された第２基板とが貼り合わせられるか、Ｂ）保護膜上と半導体薄膜層とがこの順に形成された第１基板に対して第２基板が貼り合わせられる。Ａ），Ｂ）何れの場合であっても、第２基板上に、半導体薄膜層が形成され、この上部に保護膜が設けられた半導体装置が得られる。また、Ａ）の場合では、保護膜と半導体薄膜層とは、それぞれ異なる基板に形成されるため、保護膜の形成プロセスの影響が半導体薄膜層に及ぶことはない。一方、Ｂ）の場合であっても、保護膜上に半導体薄膜層が形成されるため、保護膜の形成プロセスの影響が半導体薄膜層に及ぶことはない。したがって、保護膜の形成によるダメージを半導体薄膜層に与えることなく、第２基板上に設けられた半導体薄膜層の上部を保護膜で覆った半導体装置が得られる。

以上説明したように本発明の半導体装置の製造方法によれば、保護膜の形成によるダメージを半導体薄膜層に与えることなく、第２基板上に設けられた半導体薄膜層の上部を保護膜で覆うことができるため、半導体薄膜層を用いた半導体装置の信頼性の向上を図ることが可能であると共に、保護膜材料の選択性を拡張することが可能となる。

以下、本発明を適用した各実施形態を、断面工程図に基づいて説明する。ここでは、チャネル層として有機半導体薄膜層を用いたボトムゲート型の薄膜トランジスタを例にとり、実施の形態を説明する。

＜第1実施形態＞
図１は、本発明の第１実施形態を説明するための断面図であり、以下この図に基づいて第１実施形態の製造方法を説明する。

先ず、図１（１）-aに示すように、第１基板１上に剥離層３を介して保護膜５を成膜する第１工程を行う。

ここで用いる第１基板１は、最終的には剥離除去される基板であるため、製造プロセスにおいて扱いやすい材料を用いて良く、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）等の有機基板のうち、適宜選択された材料基板が用いられる。

また剥離層３は、以降の工程においてこの剥離膜３上に形成される構成要素に対して選択的な除去が可能である材料で構成されることとする。このような材料としては、ポリビニルアルコール（ＰＶＡ）、シアノエチルプルラン、ヒドロキシエチルスチロール、カルボキシメチルスチロール等の水溶性高分子が用いられる。また、金（Ａｕ）、チタン（Ｔｉ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）等の金属や、酸化シリコン（ＳｉＯ₂）、窒化シリコン（ＳｉＮ）、さらには酸化インジウムスズ（ＩＴＯ）等の無機材料を用いることもできる。また、剥離層３としてはシランカップリング剤を用いてもよいし、剥離層３が剥離を容易にするために複数の層から構成されていてもよい。

このような材料からなる剥離層３の形成は、スピンコート法の他に、スタンプ法、インクジェット法、キャップコート、スクリーンプリント等のプリンティング技術を用いてもよい。また選択した材料によっては、真空蒸着法、スパッタ法、ＣＶＤ法などを用いても良い。ただし、プロセスのコストダウンを考慮すれば、スピンコート法やプリンティング技術を適用することが好ましい。

そして保護膜５は、半導体層の劣化となる要因、例えば水分、酸素などの半導体層への進入を防ぐためのガスバリア性を備えており、同時に以降のプロセスによる劣化を防ぐための物理・化学および機械的性質を持つ絶縁性材料からなる。このような保護膜５としては、ポリビニルピロリドン（ＰＶＰ）、ポリイミド、ポリパラキシリレン化合物等の有機絶縁膜、さらには窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸化アルミニウム（ＡｌＯｘ）等の無機絶縁膜、さらにはこれらの有機絶縁膜と無機絶縁膜とを積層させた膜が用いられる。

このような材料からなる保護膜５の形成は、材料によって適する成膜方法を選択して行われることとし、表面平坦に形成されることとする。

次に、保護膜５上に、ソース／ドレイン電極７をパターン形成する。これらのソース／ドレイン電極７は、金（Ａｕ）、プラチナ（Ｐｔ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）等の金属材料、酸化インジウムスズ（ＩＴＯ）などの透明電極材料、銀ペーストなどの金属分散材料、ポリ(３，４-エチレンジオキシチオフェン)／ポリ(4-スチレンスルホナート)(ＰＥＤＯＴ／ＰＳＳ)や、ポリアニリンなどの導電性高分子が用いられる。

このようなソース／ドレイン電極７の形成は、レジストパターンの形成と、その後の電極材料膜の成膜と、レジストパターンの除去による電極材料膜の部分的除去とを順に行うリフトオフ法によって行っても良い。さらに、電極材料膜の成膜と、その後のレジストパターンの形成と、レジストパターンをマスクにした電極材料膜のパターンエッチングによって行っても良い。これらの形成方法において、電極材料膜の成膜は、選択した材料により、スピンコート法、プリンティング技術を適用した成膜方法、真空蒸着法、スパッタ法、ＣＶＤ法などが用いられる。また、プリンティング技術を適用し、成膜と同時にパターン形成を行うことが、プロセスのコストダウンの点からすれば好ましい。

以上のようなソース・ドレイン電極７は、保護膜５上において配線として形成されており、その一部に他の部位が接続されていても構わない。例えば、複数の薄膜トランジスタのソース間が接続されていても良い。また、ここでの図示は省略したが、保護膜５に形成した接続孔を介して、保護膜５の成膜に先んじて形成されたＩＴＯなどの透明電極が接続されていても良い。

以上の後、ソース／ドレイン電極７を覆う状態で、保護膜５上に半導体薄膜層９を形成する。この半導体薄膜層９は、ペンタセン、ナフタセンなどのアセン類、ゼキシチオフェン、ポリ３ヘキシルチオフェン（Ｐ３ＨＴ）に代表されるポリチオフェンなどのチオフェン類、銅フタロシアニンなどのフタロシアニン化合物等の有機半導体材料を用いて構成される。このような半導体薄膜層９の形成は、上述したソース／ドレイン電極７と同様の形成方法の中から選択した方法が適用される。また、このような半導体薄膜層９は、保護膜５上の全面に形成されている必要はなく、少なくともソース／ドレイン電極７に接続された状態で、ソース／ドレイン電極７−７間の保護膜５上部分にパターン形成されていれば良い。

以上のような半導体薄膜層９の形成を、第１基板１上への部材形成の最終工程とする。

一方、図１（１）-bに示すように、第２基板１１を用意し、この第２基板１１上にゲート電極１３を形成する工程を行う。

ここで用いる第２基板１１は、最終的に装置用の支持基板として残される基板であり、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン（ＰＥＳ）やポリエチレンナフタレート（ＰＥＮ）等の有機基板のうち、目的に応じて適宜選択された材料基板が用いられる。

また、この第２基板１１は、必要に応じてその表面が酸素や水分の侵入を防止するガスバリア性を備えた保護膜で覆われていても良い。さらにこの第２基板１１が、既に他の素子が設けられたものである場合、これらの素子を覆う状態でガスバリア性を有する絶縁性の保護膜によって表面が覆われていることとが好ましい。

ゲート電極１３は、上述したソース／ドレイン電極７を構成する材料と同様の材料の中から選択した材料が用いられる。そして、このようなゲート電極１３の形成は、上述したソース／ドレイン電極７と同様の形成方法の中から選択した方法が適用される。

次に、ゲート電極１３上を覆う状態で、第２基板１１上にゲート絶縁膜１５を成膜する。ゲート絶縁膜１５は、ポリビニルフェノール、ポリイミド、ポリパラキシリレン、ポリメチルメタクリレート、ポリスチレン、ポリメチルスチレン等の有機絶縁材料や、酸化シリコン（ＳｉＯｘ）、窒化シリコン（ＳｉＮｘ）、酸化アルミニウム（Ａｌ₂Ｏ₃）、酸化ハフニウム（ＨｆＯ₂）等の無機絶縁材料、さらには有機材料と無機材料との複合絶縁材料など、絶縁性を有する材料であれば良い。

このようなゲート絶縁膜１５の形成には、スピンコート法の他に、上述したプリンティング技術を適用しても良い。また無機材料であれば蒸着法やＣＶＤ法などを用いても良い。さらに、必要に応じてゲート絶縁膜１７の表面に対して素子特性向上などのための表面処理を行っても良い。

以上の後、図１（２）に示すように、半導体薄膜層９までが形成された第１基板１と、ゲート絶縁膜１５までが形成された第２基板１１とを貼り合わせる工程を行う。この際、第１基板１と第２基板１１とが最外面となり、これらの基板１−１１間に半導体薄膜層９やゲート絶縁膜１５が狭持されるように、第１基板１および第２基板１１を配置する。そして、半導体薄膜層９の成膜表面９ａと、ゲート絶縁膜１５の表面１５ａとを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。

この貼り合わせの工程は、グローブボックスや真空技術など公知の方法で制御された雰囲気中において行うことが好ましい。さらにこの工程で、例えば２枚の基板１−１１間の密着性を向上させるために熱を加えても構わない。また、素子動作に影響のない部位に、例えば樹脂や接着剤などの基板１−１１間の密着を向上させるための材料や構造を導入しても構わない。

次に、図１（３）に示すように、基板１を剥離層３から剥離することにより第１基板１を保護膜５上から除去する。この時、基板１が剥離層３から容易に剥離しない場合には、剥離層３を選択的に除去するなどの方法を用いることができる。この場合、剥離層３の除去には、例えばウェットエッチングなど公知の方法を適用することができる。この場合、保護膜５および第２基板１１、さらにはこれらの間に狭持された構成要素に対して、剥離層３のみを溶解させるようなエッチング溶液に、第１基板１側から剥離層３までを浸漬させることにより行われる。

上記において、エッチングが必要な場合、エッチング液としては、例えば、剥離層３がポリビニルアルコールで構成されている場合には、水が用いられる。また、剥離層３が金（Ａｕ）で構成されている場合には、ヨウ素を含有するＡｕエッチング液を用いる。そして、剥離層３がアルミニウム（Ａｌ）で構成されている場合には、燐酸を含有するＡｌエッチング液を用いる。また、剥離層３が酸化シリコン（ＳｉＯ₂）で構成されている場合には、フッ化水素酸を含有するエッチング液を用いる。さらに、剥離層３が高分子材料で構成されている場合には、この高分子材料をのみ溶解させる溶剤を用いる。

以上のような剥離層３の選択的な除去により、第２基板１１を支持基板とし、この一主面上にゲート電極１３，ゲート絶縁膜１５、半導体薄膜層９，およびソース／ドレイン電極７がこの順で形成されたボトムゲートトップコンタクト型の薄膜トランジスタが半導体装置１７として形成される。そして、この半導体装置１７は、半導体薄膜層９およびソース／ドレイン電極７の上部が保護膜５で覆われたものとなる。尚、第１基板１が保護膜５に対して剥離除去されれば、保護膜５上に剥離層３が残っていても良い。

以上説明した第１実施形態の製造方法では、第１基板１上において、保護膜５を覆う状態で半導体薄膜層９が形成されるため、保護膜５の形成プロセスの影響が半導体薄膜層９に及ぶことはない。したがって、保護膜５の形成によるダメージを半導体薄膜層９に与えることなく、第２基板１１上に設けられた半導体薄膜層９の上部を保護膜９で覆った半導体装置１７が得られる。

この結果、半導体薄膜層９の膜質を維持することができ、これを用いた半導体装置（薄膜トランジスタ）１７のトランジスタ特性が保たれて信頼性の向上を図ることが可能である。またこれと共に、半導体薄膜層９にダメージを与えずに保護膜５が形成可能であることから、保護膜５の成膜材料や成膜方法の選択性を拡張することが可能となる。

さらに、上述した第１実施形態の製造方法では、ソース／ドレイン電極７が形成される第１基板１には、ゲート電極１３およびゲート絶縁膜１５が形成されておらず、これらの形成による凹凸形状のない、平坦な保護膜５面上においてソース／ドレイン電極７を形成することができる。したがって、例えば、印刷法等を適用した場合であっても、位置精度および形状精度の高いソース／ドレイン電極７の形成を行うことが可能になる。これにより、半導体装置１７におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。

また、２枚の基板１，１１上に、それぞれ半導体装置１７の構成部材を形成するため、１枚の基板上に全ての構成部材を順次形成する方法と比較して、生産性の向上、生産スピードの向上を見込むことができる。さらに、２枚の基板１，１１の貼り合わせに失敗した場合でも、特に溶液に弱い有機半導体層が存在しない第２基板１１側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。

＜第２実施形態＞
図２は、本発明の第２実施形態を説明するための断面図である。この図に示す第２実施形態の製造方法は、図１を用いて説明した第１実施形態の製造方法の変形例であり、半導体薄膜層９を第２基板１１側に形成することのみが第１実施形態と異なる点である。

すなわち、図２（１）-aに示すように、第１基板１上には、第１実施形態と同様の手順で、剥離層３，保護膜５，およびソース／ドレイン電極７までをこの順に形成する。

一方、図２（１）-bに示すように、第２基板１１上には、第１実施形態と同様の手順で、ゲート電極１３およびゲート絶縁膜１５をこの順に形成した後、ゲート絶縁膜１５上に半導体薄膜層９を形成する。半導体薄膜層９の形成は、第１実施形態で説明したと同様に行うことができる。

以上の後には、ここでの図示は省略したが、半導体薄膜層９の成膜表面９ａと、保護膜５およびソース／ドレイン電極７の表面とを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。この際、必要に応じて加熱することは、第１実施形態と同様である。

またその後に、剥離層３の除去により、第１基板１を保護膜５から剥離除去する工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。

以上により、第１実施形態と同様に、半導体薄膜層９およびソース／ドレイン電極９が保護膜５で覆われたボトムゲートトップコンタクト型の薄膜トランジスタが半導体装置１７として形成される。

以上説明した第２実施形態の製造方法では、保護膜５と半導体薄膜層９とをそれぞれ異なる基板１，１１に形成した後に、半導体薄膜層９の成膜面を貼り合わせ面として、基板１，１１の貼り合わせが行われる。このため、保護膜５の形成プロセスの影響が半導体薄膜層９に及ぶことはない。したがって、保護膜５の形成によるダメージを半導体薄膜層９に与えることなく、第２基板１１上に設けられた半導体薄膜層９の上部を保護膜９で覆った半導体装置１７が得られる。この結果、第１実施形態と同様に、半導体薄膜層９を用いた半導体装置（薄膜トランジスタ）１７のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、保護膜５の成膜材料や成膜方法の選択性を拡張することが可能となる。

さらに、上述した第２実施形態の製造方法でも、ソース／ドレイン電極７が形成される第１基板１には、ゲート電極１３およびゲート絶縁膜１５が形成されておらず、平坦な保護膜５面上においてソース／ドレイン電極７を形成することができるため、位置精度および形状精度の高いソース／ドレイン電極７の形成を行うことが可能であり、第１実施形態と同様に、半導体装置１７におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。

また、第１実施形態と同様に、２枚の基板１，１１上に、それぞれ半導体装置１７の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また２枚の基板１，１１の貼り合わせに失敗した場合でも、第１基板１側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。

＜第３実施形態＞
図３は、本発明の第３実施形態を説明するための断面図であり、以下この図に基づいて第３実施形態の製造方法を説明する。

先ず、図３（１）-aに示すように、第１基板１上に剥離層３を介して保護膜５を成膜する工程までを、第１実施形態と同様に行う。

その後、この保護膜５上に、半導体薄膜層９を形成する。半導体薄膜層９の形成は、第１実施形態で説明したと同様に行うことができる。

一方、図３（１）-bに示すように、第２基板１１を用意し、この第２基板１１上にゲート電極１３を形成し、さらにゲート絶縁膜１５を形成するまでを、第１実施形態と同様に行う。

その後、このゲート絶縁膜１５上にソース／ドレイン電極７を形成する。これらのソース／ドレイン電極７の形成は、第１実施形態で説明したと同様に行うことができる。

以上の後、図３（２）に示すように、半導体薄膜層９までが形成された第１基板１と、ソース／ドレイン電極７までが形成された第２基板１１とを貼り合わせる工程を行う。この際、第１基板１と第２基板１１とが最外面となり、これらの基板１−１１間に半導体薄膜層９やゲート絶縁膜１５が狭持されるように、第１基板１および第２基板１１を配置する。そして、半導体薄膜層９の成膜表面９ａと、ゲート絶縁膜１５およびソース／ドレイン電極７の表面とを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。この際、必要に応じて加熱することは、第１実施形態と同様である。

次に、図３（４）に示すように、剥離層３を除去することにより、保護膜５上から第１基板１を剥離除去する。この工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。

以上により、第２基板１１を支持基板とし、この上部にゲート電極１３，ゲート絶縁膜、ソース／ドレイン電極７、および半導体薄膜層９がこの順で形成されたボトムゲートボトムコンタクト型の薄膜トランジスタが半導体装置１７’として形成される。そして、この半導体装置１７’は、半導体薄膜層９の上部が保護膜５で覆われたものとなる。

このような第３実施形態の製造方法であっても、第１基板１上において、保護膜５を覆う状態で半導体薄膜層９が形成されるため、第１実施形態と同様に、保護膜５の形成プロセスの影響が半導体薄膜層９に及ぶことはない。したがって、他の実施形態と同様に、半導体薄膜層９を用いた半導体装置（薄膜トランジスタ）１７’のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、保護膜５の成膜材料や成膜方法の選択性を拡張することが可能となる。

また、第１実施形態と同様に、２枚の基板１，１１上に、それぞれ半導体装置１７’の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また２枚の基板１，１１の貼り合わせに失敗した場合でも、第２基板１１側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。

＜第４実施形態＞
図４は、本発明の第４実施形態を説明するための断面図である。この図に示す第４実施形態の製造方法は、図３を用いて説明した第３実施形態の製造方法の変形例であり、半導体薄膜層９を第２基板１１側に形成するところのみが第３実施形態と異なる点である。

すなわち、図４（１）-aに示すように、第１基板１上には、第１実施形態と同様の手順で、剥離層３および保護膜５までをこの順に形成する。

一方、図４（１）-bに示すように、第２基板１１上には、第３実施形態と同様に、ゲート電極１３、ゲート絶縁膜１５、およびソース／ドレイン電極７をこの順に形成した後、これらのソース／ドレイン電極７を覆う状態でゲート絶縁膜１５上に半導体薄膜層９を形成する。半導体薄膜層９の形成は、第１実施形態で説明したと同様に行うことができる。

以上の後には、ここでの図示は省略したが、半導体薄膜層９の成膜表面９ａと、保護膜５の表面５ａとを貼り合わせ面とし、第１基板１と第２基板１１とを互いに押し圧する。これにより、第１基板１と第２基板１１とを貼り合わせる。この際、必要に応じて加熱することは、第１実施形態と同様である。

またその後に第１基板１を剥離除去する工程は、第１実施形態で図１（３）を用いて説明したと同様に行う。

以上により、第３実施形態と同様に、半導体薄膜層７が保護膜５で覆われたボトムゲートボトムコンタクト型の薄膜トランジスタが半導体装置１７’として形成される。

このような第４実施形態の製造方法では、第２実施形態と同様に、保護膜５と半導体薄膜層９とをそれぞれ異なる基板１，１１に形成した後に、半導体薄膜層９の成膜面を貼り合わせ面として、基板１，１１の貼り合わせが行われる。第２実施形態と同様に、保護膜５の形成プロセスの影響が半導体薄膜層９に及ぶことはない。したがって、他の実施形態と同様に、半導体薄膜層９を用いた半導体装置（薄膜トランジスタ）１７のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、保護膜５の成膜材料や成膜方法の選択性を拡張することが可能となる。

尚、上述した各実施形態においては、半導体薄膜層９が有機半導体からなる場合を例示したが、本発明の製造方法は、半導体薄膜層９を無機材料で構成した場合にも適用可能であり、同様の効果を得ることができる。

第１実施形態の製造方法を示す断面工程図である。第２実施形態の製造方法を示す断面図である。第３実施形態の製造方法を示す断面工程図である。第４実施形態の製造方法を示す断面図である。従来の技術を説明するための断面図である。

符号の説明

１…第１基板、５…保護膜、７…ソース／ドレイン電極、９…半導体薄膜層、９ａ…成膜表面、１１…第２基板、１３…ゲート電極、１５…ゲート絶縁膜、１７，１７’…半導体装置（薄膜トランジスタ）

Claims

基板上に形成された半導体薄膜層を覆う状態で保護膜が設けられた半導体装置の製造方法であって、
第１基板の一主面上に保護膜を形成すると共に、第２基板の一主面上にゲート電極を形成しこれを覆う状態でゲート絶縁膜を形成する第１工程と、
前記ゲート絶縁膜上または前記保護膜上に、有機材料からなる半導体薄膜層を形成する第２工程と、
前記半導体薄膜層の成膜表面を貼り合わせ面とし、かつ前記保護膜と半導体薄膜層とゲート絶縁膜とを狭持する状態で前記第１基板と第２基板とを貼り合わせる第３工程と、
前記第３工程の後、第１基板を前記保護膜から剥離除去する第４工程と
を行う、半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記第１基板における前記保護膜上にソース／ドレイン電極を形成した後、これらを覆う状態で当該保護膜上に前記半導体薄膜層を形成する、半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜上に前記半導体薄膜層を形成し、
前記第３工程の前に、前記第１基板における前記保護膜上にソース／ドレイン電極を形成する工程を行う、半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記第１基板における前記保護膜上に前記半導体薄膜層を形成し、
前記第３工程の前に、前記ゲート絶縁膜上にソース／ドレイン電極を形成する工程を行う、半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記ゲート絶縁膜上にソース／ドレイン電極を形成し、これを覆う状態で前記ゲート絶縁膜上に前記半導体薄膜層を形成する、半導体装置の製造方法。