JP5058929B2 - Wiring board and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は配線基板およびその製造方法に関し、より詳細には、例えばエリアアレイ型の半導体素子をフリップチップ接続により搭載するのに好適な配線基板およびその製造方法に関する。 The present invention relates to a wiring board and a manufacturing method thereof, and more particularly to a wiring board suitable for mounting, for example, an area array type semiconductor element by flip chip connection and a manufacturing method thereof.
従来から、半導体素子である半導体集積回路素子として、多数の電極端子を、その一方の主面の略全面に亘って格子状の並びに配設した、いわゆるエリアアレイ型の半導体集積回路素子がある。
このような半導体集積回路素子を配線基板に搭載する方法として、フリップチップ接続により接続する方法が採用されている。フリップチップ接続とは、配線基板上に設けた半導体素子接続パッドの上面を半導体集積回路素子の電極端子の配置に対応した並びに露出させ、この半導体素子接続パッドの露出する上面と前記電子部品の電極端子とを対向させ、これらの間を半田や金等からなる導電バンプを介して電気的に接続する方法である。
また、近時はこのようなフリップチップ接続により半導体素子を配線基板上に搭載し、さらにその上に別の電子部品を半田ボール接続またはワイヤボンド接続により搭載して、配線基板への半導体素子や電子部品の搭載密度を高めることが行われている。
2. Description of the Related Art Conventionally, as a semiconductor integrated circuit element that is a semiconductor element, there is a so-called area array type semiconductor integrated circuit element in which a large number of electrode terminals are arranged in a lattice pattern over substantially the entire main surface.
As a method of mounting such a semiconductor integrated circuit element on a wiring board, a method of connecting by flip chip connection is employed. In flip chip connection, the upper surface of the semiconductor element connection pad provided on the wiring board is exposed corresponding to the arrangement of the electrode terminals of the semiconductor integrated circuit element, and the exposed upper surface of the semiconductor element connection pad and the electrode of the electronic component are exposed. This is a method in which terminals are opposed to each other and electrically connected via conductive bumps made of solder, gold, or the like.
Recently, a semiconductor element is mounted on a wiring board by such flip-chip connection, and another electronic component is mounted on the wiring board by solder ball connection or wire bond connection. Increasing the mounting density of electronic components is being carried out.
図17は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品としての半導体素子搭載基板を半田ボール接続した従来の配線基板の一例を示す概略断面図であり、図18は、図17の配線基板を示す平面図である。 FIG. 17 shows an example of a conventional wiring board in which an area array type semiconductor integrated circuit element as a semiconductor element is mounted by flip-chip connection, and a semiconductor element mounting board as another electronic component is further connected by solder balls. FIG. 18 is a plan view showing the wiring board of FIG.
図17に示すように、従来の配線基板110は、コア用の絶縁基板101aの上下面に複数のビルドアップ用の絶縁層101bが積層されて成る絶縁基体101の内部および表面にコア用の配線導体102aおよびビルドアップ用の配線導体102bが被着されているとともに、その最表面には保護用のソルダーレジスト層103が被着されている。また、絶縁基体101の上面中央部には半導体集積回路素子E1が搭載される半導体素子搭載部101Aおよび上面外周部には半導体素子搭載基板E2が搭載される電子部品搭載部101Bを有している。
As shown in FIG. 17, a
コア用の絶縁基板101aの上面から下面にかけては複数のスルーホール104が形成されており、絶縁基板101aの上下面およびスルーホール104の内面にはコア用の配線導体102aが被着され、スルーホール104の内部には埋め込み樹脂105が充填されている。ビルドアップ用の絶縁層101bには、それぞれに複数のビアホール106が形成されており、各絶縁層101bの表面およびビアホール106の内面には、ビルドアップ用の配線導体102bが被着形成されている。
A plurality of through
この配線導体102bのうち、配線基板110の上面側における最外層の絶縁層101b上に被着された一部は、半導体素子搭載部101Aにおいて半導体集積回路素子E1の電極端子に導電バンプB1を介してフリップチップ接続により電気的に接続される円形の半導体素子接続パッド102Aを形成しており、これらの半導体素子接続パッド102Aは格子状の並びに複数並んで形成されている。さらに、配線導体102bのうち、配線基板110の上面側における最外層の絶縁層101b上に被着された他の一部は、電子部品搭載部101Bにおいて電子部品としての半導体素子搭載基板E2の電極端子に半田ボールB2を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド102Bを形成しており、この電子部品接続パッド102Bは複数並んで形成されている。そして、これらの半導体素子接続パッド102Aおよび電子部品接続パッド102Bはその外周部がソルダーレジスト層103により覆われているとともに上面の中央部がソルダーレジスト層103から露出しており、半導体素子接続パッド102Aの露出部に半導体集積回路素子E1の電極端子が半田や金等から成る導電バンプB1を介して電気的に接続され、電子部品接続パッド102Bの露出部に半導体素子搭載基板E2の電極端子が半田ボールB2を介して電気的に接続される。
A part of the
さらに、配線基板110の下面側における最外層の絶縁層101b上に被着された一部は、外部電気回路基板の配線導体に電気的に接続される円形の外部接続パッド102Cであり、この外部接続パッド102Cは格子状の並びに複数並んで形成されている。この外部接続パッド102Cはその外周部がソルダーレジスト層103により覆われているとともに、その上面中央部がソルダーレジスト層103から露出しており、外部接続パッド102Cの露出部に、外部電気回路基板の配線導体が半田ボールB3を介して電気的に接続される。
Furthermore, a part of the lower surface side of the
ソルダーレジスト層103は、最外層の配線導体102bを保護するとともに、半導体素子接続パッド102Aおよび電子部品接続パッド102Bや外部接続パッド102Cの露出部を画定する。このようなソルダーレジスト層103は、感光性を有する熱硬化性樹脂ペーストまたはフィルムを配線導体102bが形成された最外層の絶縁層101b上に積層した後、半導体素子接続パッド102Aおよび電子部品接続パッド102Bや外部接続パッド102Cの外周部を覆うとともに中央部を露出させる開口を有するように露光および現像し、硬化させることにより形成される。このため、半導体素子接続パッド102Aおよび電子部品接続パッド102Bの露出部は、ソルダーレジスト層103の表面から凹んで位置することになるとともに外周部がソルダーレジスト層103の下に所定の幅で埋設されることになる。
The
そして、半導体集積回路素子E1の電極端子と半導体素子接続パッド102Aとを導電バンプB1を介して電気的に接続した後、半導体集積回路素子E1と配線基板110との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂U1を充填し、半導体集積回路素子E1が配線基板110上に実装される。さらに、その上に半導体素子搭載基板E2の電極端子と電子部品接続パッド102Bとを半田ボールB2を介して電気的に接続することにより半導体素子搭載基板E2が配線基板110上に実装され、これにより配線基板110上に半導体素子および電子部品が高密度に実装されることとなる。
Then, after electrically connecting the electrode terminal of the semiconductor integrated circuit element E1 and the semiconductor
ところが近時、半導体集積回路素子E1は、その高集積度化が急激に進み、半導体集積回路素子E1における電極端子の配列ピッチが150μm未満と狭ピッチになってきている。これに伴い、この半導体集積回路素子E1の電極端子がフリップチップ接続される半導体素子接続パッド102Aの配列ピッチも150μm未満と狭くなってきている。半導体素子接続パッド102Aのピッチを狭くするためには、半導体素子接続パッド102Aの径および隣接する半導体素子接続パッド102A同士の間の少なくとも一方を小さいものとせざるを得ない。半導体素子接続パッド102Aの径を小さくした場合、半導体素子接続パッド102Aにおけるソルダーレジスト層103からの露出部の径も小さいものとなる。半導体素子接続パッド102Aの露出部の径が小さい場合、ソルダーレジスト層103を形成する際に現像が不十分となり半導体素子接続パッド102Aの露出部にソルダーレジスト層103の樹脂残渣が残り易くなるとともに、半導体素子接続パッド102Aと導電バンプB1との接合面積が小さくなるので、半導体集積回路素子E1の電極端子と半導体素子接続パッド102Aとを導電バンプB1を介して強固かつ良好に接続することが困難となる。
本発明の課題は、エリアアレイ型の半導体素子をフリップチップ接続により搭載する配線基板において、半導体素子の電極端子が接続される半導体素子接続パッドの配列ピッチが150μm未満の狭いものであったとしても、半導体素子接続パッドにおけるソルダーレジスト層からの露出部の面積を十分に広いものとして、半導体素子の電極端子と半導体素子接続パッドとを導電バンプを介して強固かつ良好に接続することが可能な配線基板を提供することにある。 An object of the present invention is to provide a wiring board on which an area array type semiconductor element is mounted by flip chip connection, even if the arrangement pitch of the semiconductor element connection pads to which the electrode terminals of the semiconductor element are connected is less than 150 μm. Wiring that can connect the electrode terminal of the semiconductor element and the semiconductor element connection pad firmly and satisfactorily through the conductive bump, with a sufficiently wide area of the exposed portion from the solder resist layer in the semiconductor element connection pad It is to provide a substrate.
本発明の配線基板は、上面に半導体素子が搭載される搭載部を有する絶縁基体と、該絶縁基体の前記搭載部に、前記絶縁基体上から上端までが同じ径をして格子状の並びに被着されており、上面に前記半導体素子の電極が導電バンプを介して接続されるめっき層から成る円形の複数の半導体素子接続パッドと、前記絶縁基体上に被着されており、前記半導体素子接続パッドの側面を覆うとともに前記半導体素子接続パッドの上面を露出させるソルダーレジスト層とを具備して成る配線基板であって、前記ソルダーレジスト層は、少なくとも前記半導体素子接続パッドの上面全面を底面とする凹部を有することを特徴とするものである。 The wiring board according to the present invention includes an insulating base having a mounting portion on which a semiconductor element is mounted on the upper surface, and the mounting portion of the insulating base having the same diameter from the top to the upper end of the insulating base. A plurality of circular semiconductor element connection pads made of a plating layer to which the electrodes of the semiconductor element are connected via conductive bumps on the upper surface; and the semiconductor element connection And a solder resist layer that covers a side surface of the pad and exposes an upper surface of the semiconductor element connection pad, wherein the solder resist layer has at least the entire upper surface of the semiconductor element connection pad as a bottom surface. It has a recessed part, It is characterized by the above-mentioned.
本発明の配線基板の製造方法は、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部にめっき層から成る円形の半導体素子接続パッドを格子状の並びに形成する工程と、前記絶縁基体上に前記半導体素子接続パッドを完全に埋めるソルダーレジスト層用の樹脂層を被着するとともに該樹脂層を部分的に除去して前記半導体素子接続パッドの側面を覆うとともに少なくとも該半導体素子接続パッドの上面全面を底面とする凹部を有するソルダーレジスト層を形成する工程とを行なうことを特徴とするものである。 The method of manufacturing a wiring board according to the present invention includes a step of forming circular semiconductor element connection pads made of a plating layer on the mounting portion of the insulating base having a mounting portion on which a semiconductor element is mounted on an upper surface, A resin layer for a solder resist layer that completely fills the semiconductor element connection pad is deposited on an insulating substrate, the resin layer is partially removed to cover the side surface of the semiconductor element connection pad, and at least the semiconductor element connection And a step of forming a solder resist layer having a recess having the entire upper surface of the pad as a bottom surface.
また、本発明の配線基板の製造方法は、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部にめっき層から成る円形の半導体素子接続パッドを格子状の並びに形成するとともに前記搭載部の外側の上面にめっき層から成る電子部品接続パッドを形成する工程と、前記絶縁基体上に前記半導体素子接続パッドおよび前記電子部品接続パッドを完全に埋めるソルダーレジスト層用の樹脂層を被着するとともに該樹脂層を部分的に除去して前記半導体素子接続パッドの側面および前記電子部品接続パッドの側面を覆うとともに少なくとも前記半導体素子接続パッドの上面全面を底面とする凹部および前記電子部品接続パッドの上面中央部を露出させる開口部を有するソルダーレジスト層を形成する工程とを行なうことを特徴とするものである。 In the method for manufacturing a wiring board according to the present invention, circular semiconductor element connection pads made of a plating layer are formed in a grid pattern on the mounting portion of the insulating base having a mounting portion on which a semiconductor element is mounted on the upper surface. A step of forming an electronic component connection pad comprising a plating layer on the upper surface outside the mounting portion; and a resin layer for a solder resist layer that completely fills the semiconductor element connection pad and the electronic component connection pad on the insulating substrate. And the resin layer is partially removed to cover the side surface of the semiconductor element connection pad and the side surface of the electronic component connection pad, and at least the recess having the entire upper surface of the semiconductor element connection pad as the bottom surface and the electronic component connection And a step of forming a solder resist layer having an opening exposing the center of the upper surface of the pad. Than is.
本発明の配線基板によれば、前記半導体素子接続パッドの側面を覆うとともに上面を露出させるソルダーレジスト層は、少なくとも前記半導体素子接続パッドの上面全面を底面とする凹部を有することから、半導体素子接続パッドの上面におけるソルダーレジスト層からの露出面積を十分確保したままで、半導体素子接続パッドの径を小さいものとすることができる。したがって、半導体素子接続パッドの配列ピッチが例えば150μm未満の狭ピッチであったとしても、半導体素子接続パッドの上面におけるソルダーレジスト層からの露出部の面積を十分に広いものとして、半導体素子の電極と半導体素子接続パッドとを導電バンプを介して強固かつ良好に接続することが可能な配線基板を提供することができる。
さらに、前記凹部が前記半導体素子の搭載される前記搭載部に対応する領域全体を前記底面とし、側壁が前記搭載部を取り囲むように形成されている場合には、配線基板と半導体素子との間に充填樹脂を充填する際に凹部の側壁が充填樹脂の外部流出を防止するダムとして機能するので、それにより充填樹脂の絶縁基体外周部への不要な流出を防止することができる。
さらにまた、前記凹部が前記半導体素子接続パッドの各々に対応して個別に形成されている場合には、半導体素子の電極端子を半導体素子接続パッドに導電バンプを介して接続する際に、前記凹部を導電バンプと半導体素子接続パッドとの位置決め用のガイドとして利用することができ、それにより配線基板への半導体素子の実装を容易なものとすることができる。
また、前記絶縁基体の上面における前記半導体素子が搭載される前記搭載部の外側に前記半導体素子以外の電子部品が接続されるめっき層から成る電子部品接続パッドが形成されているとともに前記電子部品接続パッドの上面中央部が前記ソルダーレジスト層から露出している場合には、狭ピッチ電極の半導体素子およびそれ以外の電子部品を配線基板上に高密度に実装することができる。
According to the wiring board of the present invention, the solder resist layer that covers the side surface of the semiconductor element connection pad and exposes the upper surface has a recess having at least the entire upper surface of the semiconductor element connection pad as a bottom surface. The diameter of the semiconductor element connection pad can be made small while ensuring a sufficient exposed area from the solder resist layer on the upper surface of the pad. Therefore, even if the arrangement pitch of the semiconductor element connection pads is a narrow pitch of, for example, less than 150 μm, the area of the exposed portion from the solder resist layer on the upper surface of the semiconductor element connection pad is sufficiently wide, It is possible to provide a wiring board that can be firmly and satisfactorily connected to the semiconductor element connection pads via the conductive bumps.
Further, when the concave portion is formed so that the entire region corresponding to the mounting portion on which the semiconductor element is mounted is the bottom surface, and the side wall surrounds the mounting portion, the wiring substrate and the semiconductor element are interposed. Since the side wall of the recess functions as a dam that prevents the filled resin from flowing out to the outside when the filled resin is filled, unnecessary leakage of the filled resin to the outer peripheral portion of the insulating base can be prevented.
Furthermore, when the recess is individually formed corresponding to each of the semiconductor element connection pads, when the electrode terminal of the semiconductor element is connected to the semiconductor element connection pad via the conductive bump, the recess Can be used as a guide for positioning the conductive bumps and the semiconductor element connection pads, whereby the semiconductor elements can be easily mounted on the wiring board.
In addition, an electronic component connection pad made of a plating layer to which an electronic component other than the semiconductor element is connected is formed outside the mounting portion on which the semiconductor element is mounted on the upper surface of the insulating base, and the electronic component connection When the center part of the upper surface of the pad is exposed from the solder resist layer, the semiconductor element of the narrow pitch electrode and the other electronic components can be mounted on the wiring board with high density.
本発明の配線基板の製造方法によれば、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部にめっき層から成る円形の半導体素子接続パッドを格子状の並びに形成し、次に前記絶縁基体上に前記半導体素子接続パッドを完全に埋めるソルダーレジスト層用の樹脂層を被着するとともに該樹脂層を部分的に除去して前記半導体素子接続パッドの側面を覆うとともに少なくとも該半導体素子接続パッドの上面全面を底面とする凹部を有するソルダーレジスト層を形成することから、半導体素子接続パッドの上面の露出面積を十分確保したままで半導体素子接続パッドの径を小さいものとすることができ、したがって、半導体素子接続パッドの配列ピッチが例えば150μm未満の狭ピッチであったとしても、半導体素子接続パッド上面におけるソルダーレジスト層からの露出部の面積を十分に広いものとして、半導体素子の電極と半導体素子接続パッドとを導電バンプを介して強固かつ良好に接続することが可能な配線基板を提供することができる。 According to the method for manufacturing a wiring board of the present invention, circular semiconductor element connection pads made of a plating layer are formed in a grid pattern on the mounting portion of the insulating substrate having a mounting portion on which a semiconductor element is mounted on the upper surface. A resin layer for a solder resist layer that completely fills the semiconductor element connection pad is deposited on the insulating substrate, and the resin layer is partially removed to cover the side surface of the semiconductor element connection pad and at least the semiconductor Since the solder resist layer having a recess having the entire upper surface of the element connection pad as a bottom surface is formed, the diameter of the semiconductor element connection pad may be reduced while ensuring a sufficient exposed area of the upper surface of the semiconductor element connection pad. Therefore, even if the arrangement pitch of the semiconductor element connection pads is a narrow pitch of less than 150 μm, for example, the semiconductor element connection pads To provide a wiring board capable of firmly and satisfactorily connecting a semiconductor element electrode and a semiconductor element connection pad via a conductive bump, with an area of the exposed portion from the solder resist layer on the upper surface being sufficiently wide. Can do.
また、本発明の配線基板の製造方法によれば、上面に半導体素子が搭載される搭載部を有する絶縁基体の前記搭載部にめっき層から成る円形の半導体素子接続パッドを格子状の並びに形成するとともに前記搭載部の外側の上面にめっき層から成る電子部品接続パッドを形成し、次に前記絶縁基体上に前記半導体素子接続パッドおよび前記電子部品接続パッドを完全に埋めるソルダーレジスト層用の樹脂層を被着するとともに該樹脂層を部分的に除去して前記半導体素子接続パッドの側面および前記電子部品接続パッドの側面を覆うとともに少なくとも前記半導体素子接続パッドの上面全面を底面とする凹部および前記電子部品接続パッドの上面中央部を露出させる開口部を有するソルダーレジスト層を形成することから、上記に加え、狭ピッチ電極の半導体素子およびそれ以外の電子部品を高密度実装することが可能な配線基板を提供することができる。
さらに、本発明の配線基板の製造方法において、前記凹部を、前記半導体素子が搭載される前記搭載部に対応する領域全体を前記底面とし、側壁が前記搭載部を取り囲むように形成する場合には、配線基板と半導体素子との間に充填樹脂を充填する際に凹部の側壁を充填樹脂が外部に流出するのを防止するダムとして機能させることができるので、それにより充填樹脂の絶縁基体外周部への不要な流出を防止することが可能な配線基板を提供することができる。
さらにまた、本発明の配線基板の製造方法において、前記凹部を、前記半導体素子接続パッドの各々に対応して個別に形成する場合には、半導体素子の電極端子を半導体素子接続パッドに導電バンプを介して接続する際に、前記凹部を導電バンプと半導体素子接続パッドとの位置決め用のガイドとして利用することができ、それにより配線基板への半導体素子の実装を容易なものとした配線基板を提供することができる。
Further, according to the method for manufacturing a wiring board of the present invention, circular semiconductor element connection pads made of a plating layer are formed in a grid pattern on the mounting portion of the insulating base having a mounting portion on which a semiconductor element is mounted on the upper surface. And a resin layer for a solder resist layer that forms an electronic component connection pad made of a plating layer on the outer upper surface of the mounting portion, and then completely fills the semiconductor element connection pad and the electronic component connection pad on the insulating substrate. And the resin layer is partially removed to cover the side surface of the semiconductor element connection pad and the side surface of the electronic component connection pad, and at least the recess having the entire upper surface of the semiconductor element connection pad as the bottom surface and the electrons Since a solder resist layer having an opening exposing the central portion of the upper surface of the component connection pad is formed, in addition to the above, a narrow pipe is formed. A semiconductor element and other electronic components of the electrodes may provide a wiring board capable of high density mounting.
Furthermore, in the method for manufacturing a wiring board according to the present invention, when the concave portion is formed so that the entire region corresponding to the mounting portion on which the semiconductor element is mounted is the bottom surface and a side wall surrounds the mounting portion. When filling the filling resin between the wiring board and the semiconductor element, the side wall of the recess can function as a dam that prevents the filling resin from flowing out, so that the outer peripheral portion of the insulating base of the filling resin It is possible to provide a wiring board capable of preventing unnecessary outflow to the substrate.
Furthermore, in the method for manufacturing a wiring board according to the present invention, when the recess is formed individually corresponding to each of the semiconductor element connection pads, conductive bumps are formed on the semiconductor element connection pads. The wiring board can be used as a guide for positioning the conductive bump and the semiconductor element connection pad so that the semiconductor element can be easily mounted on the wiring board. can do.
以下、本発明にかかる配線基板およびその製造方法について図面を参照して詳細に説明する。
図1は、半導体素子としてのエリアアレイ型の半導体集積回路素子をフリップチップ接続により搭載し、さらにその上に別の電子部品としての半導体素子搭載基板を半田ボール接続により搭載した本発明にかかる配線基板の一例を示す概略断面図であり、図2は、図1の配線基板を示す平面図である。
Hereinafter, a wiring board and a manufacturing method thereof according to the present invention will be described in detail with reference to the drawings.
FIG. 1 shows a wiring according to the present invention in which an area array type semiconductor integrated circuit element as a semiconductor element is mounted by flip chip connection, and a semiconductor element mounting substrate as another electronic component is mounted thereon by solder ball connection. FIG. 2 is a schematic cross-sectional view showing an example of a substrate, and FIG. 2 is a plan view showing the wiring substrate of FIG.
図1および図2に示すように、本発明にかかる配線基板10はコア用の絶縁基板1aの上下面にビルドアップ用の絶縁層1bが積層されて成る絶縁基体1の内部および表面にコア用の配線導体2aとビルドアップ用の配線導体2bとが被着されているとともに、その最表面に保護用のソルダーレジスト層3が被着されて成る。また、絶縁基体1の上面中央部には半導体集積回路素子E1が搭載される半導体素子搭載部1Aおよび上面外周部には半導体素子搭載基板E2が搭載される電子部品搭載部1Bを有している。
As shown in FIG. 1 and FIG. 2, the
コア用の絶縁基板1aは、厚みが0.05〜1.5mm程度であり、例えばガラス繊維束を縦横に織ったガラスクロスにビスマレイミドトリアジン樹脂やエポキシ樹脂等の熱硬化性樹脂を含浸させた電気絶縁材料から成る。絶縁基板1aは、絶縁基体1のコア部材として機能する。
The core insulating substrate 1a has a thickness of about 0.05 to 1.5 mm. For example, a glass cloth in which glass fiber bundles are woven vertically and horizontally is impregnated with a thermosetting resin such as a bismaleimide triazine resin or an epoxy resin. Made of electrically insulating material. The insulating substrate 1 a functions as a core member of the insulating
コア用の絶縁基板1aには、その上面から下面にかけて直径が0.05〜0.3mm程度の複数のスルーホール4が形成されており、絶縁基板1aの上下面およびスルーホール4の内面には、コア用の配線導体2aが被着されている。コア用の配線導体2aは、絶縁基板1aの上下面では、主として銅箔または無電解銅めっきおよびその上の電解銅めっきから形成されており、スルーホール4の内面では、無電解銅めっきおよびその上の電解銅めっきから形成されている。
A plurality of through
また、スルーホール4の内部には、エポキシ樹脂等の熱硬化性樹脂から成る埋め込み樹脂5が充填されており、絶縁基板1aの上下面に形成された配線導体2a同士がスルーホール4内の配線導体2aを介して電気的に接続されている。
The through
このような絶縁基板1aは、ガラス織物に未硬化の熱硬化性樹脂を含浸させたシートの上下面に配線導体2a用の銅箔を貼着した後、そのシートを熱硬化させ、これに上面から下面にかけてスルーホール4用のドリル加工を施すことにより作製される。
Such an insulating substrate 1a is obtained by sticking a copper foil for the
コア用の配線導体2aは、絶縁基板1a用の前記シートの上下全面に、厚みが2〜18μm程度の銅箔を上述のように貼着しておくとともに、これらの銅箔および絶縁基板1aにスルーホール4を穿孔した後、このスルーホール4の内面および銅箔表面に無電解銅めっきおよび電解銅めっきを順次施し、次いで、スルーホール4内を埋め込み樹脂5で充填した後、この上下面の銅箔および銅めっきをフォトリソグラフィ技術を用いて所定のパターンにエッチング加工することにより、絶縁基板1aの上下面およびスルーホール4の内面に形成される。
The
埋め込み樹脂5は、スルーホール4を塞ぐことによりスルーホール4の直上および直下にビルドアップ用の絶縁層1bを形成可能とするためのものであり、未硬化のペースト状の熱硬化性樹脂をスルーホール4内にスクリーン印刷法により充填し、これを熱硬化させた後、その上下面を略平坦に研磨することにより形成される。
The embedding
絶縁基板1aの上下面に積層されたビルドアップ用の絶縁層1bは、それぞれの厚みが20〜60μm程度であり、絶縁基板1aと同様にガラスクロスに熱硬化性樹脂を含浸させた電気絶縁材料や、あるいはエポキシ樹脂等の熱硬化性樹脂に酸化珪素等の無機フィラーを分散させた電気絶縁材料から成る。各絶縁層1bには、直径が30〜100μm程度の複数のビアホール6が形成されており、各絶縁層1bの表面およびビアホール6内にはビルドアップ用の配線導体2bが被着されている。
The insulating
これらの絶縁層1bは、配線導体2aが形成された絶縁基板1aの表面や配線導体2bが形成された絶縁層1bの表面に未硬化の熱硬化性樹脂組成物を含有する樹脂シートを貼着するとともに熱硬化させた後、その所定の位置にレーザ加工を施してビアホール6を穿孔することにより形成される。
These insulating
ビルドアップ用の配線導体2bは、無電解銅めっきおよびその上の電解銅めっきから成り、絶縁層1bを挟んで上層に位置する配線導体2bと下層に位置する配線導体2aまたは2bとをビアホール6内の配線導体2bを介して電気的に接続することにより、高密度配線を立体的に形成可能としている。
The build-up
このようなビルドアップ用の配線導体2bは、厚みが5〜20μm程度であり、セミアディティブ法といわれる方法により形成される。セミアディティブ法は、例えば、ビアホール6が形成されたビルドアップ用の絶縁層1bの表面に、電解めっき用の下地めっき層を無電解銅めっきにより形成し、その上に配線導体2bに対応した開口を有するめっきレジスト層を形成し、次に、開口から露出する下地めっき層上に下地めっき層を給電用の電極として電解銅めっきを施すことで配線導体2bを形成し、めっきレジスト層を剥離した後、露出する下地めっき層をエッチング除去することによって、各配線導体2bを電気的に独立させる方法である。
Such a build-up
ビルドアップ用の配線導体2bのうち、配線基板10の上面側における最外層の絶縁層1b上に被着された一部は、半導体素子搭載部1Aにおいて半導体集積回路素子E1の電極端子に半田等の導電バンプB1を介して電気的に接続される円形の半導体素子接続パッド2Aを形成しており、これらの半導体素子接続パッド2Aは格子状の並びに複数並んで形成されている。さらに、ビルドアップ用の配線導体2bのうち、配線基板10の上面側における最外層の絶縁層1b上に被着された他の一部は、電子部品搭載部1Bにおいて半導体素子搭載基板E2の電極端子に半田ボールB2を介して半田ボール接続により電気的に接続される円形の電子部品接続パッド2Bを形成しており、複数並んで形成されている。また、配線基板10の下面側における最外層の絶縁層1b上に被着された一部は、外部電気回路基板の配線導体に半田ボールB3を介して電気的に接続される外部接続用の外部接続パッド2Cを形成しており、複数並んで形成されている。
A part of the build-up
半導体素子接続パッド2Aは、厚みが10〜30μm程度であり、その側面がソルダーレジスト層3で覆われているとともにその上面全面がソルダーレジスト層3から露出している。これらの半導体素子接続パッド2Aは、その配列ピッチが150μm未満の狭ピッチであり、隣接する半導体素子接続パッド2A間に十分な間隔を保ったままでその上面に半導体集積回路素子E1の電極端子との導電バンプB1を介した強固かつ良好な電気的接続のために十分な上面積を有するようにその直径が設定されており、例えばその配列ピッチが140μmの場合であれば、その直径は80〜100μm程度、その配列ピッチが130μmであれば、その直径は70〜90μm程度、その配列ピッチが120μmであれば、その直径は60〜80μm程度に設定される。また、電子部品接続パッド2Bは、厚みが10〜20μm程度であり、その側面および上面外周部がソルダーレジスト層3で覆われており、その上面中央部がソルダーレジスト層3から露出している。電子部品接続パッド2Bは、直径が200〜450μm程度であり、絶縁基体1の上面外周部に枠状の並びに400〜650μmの配列ピッチで形成されている。
The semiconductor element connection pad 2 </ b> A has a thickness of about 10 to 30 μm, its side surface is covered with the solder resist
さらに、最外層の絶縁層1b上には、ソルダーレジスト層3が被着されている。ソルダーレジスト層3は、最外層の配線導体2bを熱や外部環境から保護するための保護膜であり、上面側のソルダーレジスト層3は半導体素子接続パッド2Aの側面および電子部品接続パッド2Bの側面を覆うとともに半導体素子接続パッド2Aの上面全面および電子部品接続パッド2Bの上面中央部を露出させるようにして被着されている。また、下面側のソルダーレジスト層3は、外部接続パッド2Cの側面を覆うとともに外部接続パッド2Cの中央部を露出させるようにして被着されている。
Further, a solder resist
上面側のソルダーレジスト層3は、少なくとも半導体素子接続パッド2Aの上面全面を底面とする凹部3Aを有している。なお本実施形態例における凹部3Aは、半導体素子搭載部1Aに対応する領域全体およびその周囲を底面とし、その側壁が半導体素子搭載部1Aを取り囲むように形成されている。また、上面側のソルダーレジスト層3は、電子部品接続パッド2Bの上面中央部を露出させる円形の開口部3Bを有している。これにより電子部品接続パッド2Bの外周部がソルダーレジスト層3により覆われるとともに電子部品接続パッド2Bの中央部がソルダーレジスト層3より露出することとなる。また、下面側のソルダーレジスト層3は、外部接続パッド2Cの下面中央部を露出させる円形の開口部3Cを有している。これにより外部接続パッド2Cの外周部がソルダーレジスト層3により覆われるとともに外部接続パッド2Cの中央部がソルダーレジスト層3より露出することとなる。
The solder resist
そして、本発明の配線基板10においては、半導体素子接続パッド2Aの側面がソルダーレジスト層3で覆われているとともに半導体素子接続パッド2Aの上面全面がソルダーレジスト層3から露出していることから、半導体素子接続パッド2Aの配列ピッチが150μm未満の狭ピッチであったとしても、隣接する半導体素子接続パッド2A間の電気的な絶縁性を良好に保ったままで半導体素子接続パッド2Aの上面に半導体集積回路素子E1の電極端子との導電バンプB1を介した強固かつ良好な電気的接続のために必要な面積を確保することができる。したがって、半導体素子接続パッド2Aの上面におけるソルダーレジスト層3からの露出部の面積を十分に広いものとして、半導体集積回路素子E1の電極と半導体素子接続パッド2Aとを導電バンプB1を介して強固かつ良好に接続することが可能な配線基板を提供することができる。また、本実施形態例では上面側のソルダーレジスト層3に形成された凹部3Aは、半導体素子搭載部1Aに対応する領域全体を底面とし、その側壁が半導体素子搭載部1Aを取り囲むようにして形成されているので、配線基板10と半導体集積回路素子E1との間に充填樹脂U1を充填する際に凹部3Aの側壁が充填樹脂U1の外部流出を防止するダムとして機能するので、それにより充填樹脂U1の絶縁基体1外周部への不要な流出を防止することができる。
In the
なお、上面側のソルダーレジスト層3に形成された凹部3Aはその側壁が半導体素子搭載部1Aよりも400〜1300μm程度外側に位置することが好ましい。凹部3Aの側壁の位置が半導体素子搭載部1Aよりも300μm未満外側に位置する場合には、配線基板10と半導体集積回路素子E1との間に充填樹脂U1を充填する際の作業性が低下する恐れがあり、逆に1300μmを超えて外側に位置する場合、充填樹脂U1が不要に広がりすぎてしまう危険がある。また、凹部3Aの深さは5〜15μm程度が好ましい。凹部3Aの深さが5μm未満であると、配線基板10と半導体集積回路素子E1との間に充填樹脂U1を充填する際に凹部3Aの側壁が充填樹脂U1の外部流出を防止するダムとして十分に機能せずに充填樹脂U1の一部が絶縁基体1の外周部へ流出するのを有効に防止することが困難となる危険性があり、15μmを超えると、ソルダーレジスト層3の加工性が低下してしまう。
In addition, it is preferable that the side wall of the
また、電子部品接続パッド2Bの上面中央部は、ソルダーレジスト層3に設けた開口3B内に露出しており、この開口3Bとで形成される凹部の底面を形成している。これにより、半導体素子搭載基板E2を配線基板10上に実装する際に、半導体素子搭載基板E2の電極端子と電子部品接続パッド2Bとを接続する半田ボールB2が電子部品接続パッド2B上に良好に位置決めされ、半導体素子搭載基板E2を配線基板10上に良好に搭載することが可能になる。
Further, the central portion of the upper surface of the electronic
なお、ソルダーレジスト層3から露出する半導体素子接続パッド2Aの上面および電子部品接続パッド2Bの上面には、半導体素子接続パッド2Aおよび電子部品接続パッド2Bが酸化腐食するのを防止するとともに、導電バンプB1や半田ボールB2との接続を良好とするために、ニッケルめっきおよび金めっきを無電解めっき法や電解めっき法により順次被着させておくか、あるいは錫やインジウム等を含む半田層を被着させておいてもよい。
そして、半導体集積回路素子E1の電極端子と半導体素子接続パッド2Aとを導電バンプB1を介して電気的に接続した後、半導体集積回路素子E1と配線基板10との間の隙間にエポキシ樹脂等の熱硬化性樹脂から成るアンダーフィルと呼ばれる充填樹脂U1を充填し、半導体集積回路素子E1が配線基板10上に実装される。さらに、その上に半導体素子搭載基板E2の電極端子と電子部品接続パッド2Bとを半田ボールB2を介して電気的に接続することにより半導体素子搭載基板E2が配線基板10上に実装され、これにより配線基板10上に半導体素子および電子部品が高密度に実装されることとなる。
The upper surface of the semiconductor
Then, after electrically connecting the electrode terminal of the semiconductor integrated circuit element E1 and the semiconductor
次に、本発明の配線基板の製造方法を、上述の半導体素子接続パッド2A、電子部品接続パッド2Bおよびソルダーレジスト層3の形成を例にして、図3〜図9を基に説明する。
Next, a method for manufacturing a wiring board according to the present invention will be described with reference to FIGS. 3 to 9 by taking as an example the formation of the semiconductor
まず、図3(a)に示すように、上面側における最外層の絶縁層1bにビアホール6を形成する。ビアホール6の形成には、例えば炭酸ガスレーザやYAGレーザが用いられる。次に、図3(b)に示すように、前記絶縁層1bの表面およびビアホー6内の全面にわたって、電解めっき用の下地めっき層51を無電解めっきにより被着形成する。下地めっき層51を形成する無電解めっきとしては、無電解銅めっきが好ましい。
次いで、図4(c)に示すように、下地めっき層51の表面に、感光性アルカリ現像型ドライフィルムレジストDFR1を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図4(d)に示すように、半導体素子接続パッド2Aに対応する形状の半導体素子接続パッド形成用開口M1Aおよび電子部品接続パッド2Bに対応する形状の電子部品接続パッド形成用開口M1Bを有するめっきマスクM1を形成する。なお、めっきマスクM1の厚みは、後に形成する半導体素子接続パッド2Aおよび電子部品接続パッド2Bの厚みよりも若干厚い厚みであるのがよい。
First, as shown in FIG. 3A, a via
Next, as shown in FIG. 4 (c), a photosensitive alkaline development type dry film resist DFR1 is adhered to the surface of the
次いで、図5(e)に示すように、めっきマスクM1の半導体素子接続パッド形成用開口M1Aおよび電子部品接続パッド形成用開口M1B内に露出する下地めっき層51上に、半導体素子接続パッド2Aおよび電子部品接続パッド2Bに対応した形状のめっき層52を電解めっき法により被着形成する。めっき層52を形成するための電解めっきとしては、電解銅めっきが好ましい。ここで、めっき層52の厚みは、めっきマスクM1より薄くなっている。具体的には、めっき層52の厚みは、8〜20μm、好ましくは10〜15μmであるのがよい。
Next, as shown in FIG. 5 (e), the semiconductor
次いで、図5(f)に示すように、めっきマスクM1を除去する。めっきマスクM1の除去は、例えば、水酸化ナトリウム水溶液への浸漬により行なうことができる。
次に、図6(g)に示すように、めっき層52で覆われた部分以外の下地めっき層51を除去する。これにより、下地めっき層51およびめっき層52から成る半導体素子接続パッド2Aと電子部品接続パッド2Bとが形成される。なお、めっき層52で覆われた部分以外の下地めっき層51を除去するには、前記めっきマスクM1を除去した後に露出する下地めっき層51を、例えば、過酸化水素水や過硫酸ナトリウム等を含有するエッチング液によりエッチング除去する方法を採用すればよい。
Next, as shown in FIG. 5F, the plating mask M1 is removed. The plating mask M1 can be removed, for example, by immersion in an aqueous sodium hydroxide solution.
Next, as shown in FIG. 6G, the
次いで、図6(h)に示すように、上面側における最外層の絶縁層1b上の全面に半導体素子接続パッド2Aおよび電子部品接続パッド2Bを覆うソルダーレジスト層用の樹脂層3Pを被着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図7(i)に示すように、電子部品接続パッド2Bの上面中央部を露出させる開口3Bを形成する。ソルダーレジスト層用の樹脂3Pとしては、配線基板の表面を保護するソルダーレジスト層として機能する各種の公知の樹脂が採用可能であり、具体的には、例えば、アクリル変性エポキシ樹脂等に酸化珪素やタルク等の無機物粉末フィラーを30〜70質量%程度分散させた感光性を有する熱硬化性樹脂が好ましい。
Next, as shown in FIG. 6H, a
次に、図7(j)に示すように、ソルダーレジスト層3上の全面に開口3Bを覆う第2の感光性アルカリ現像型ドライフィルムレジストDFR2を貼着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図8(k)に示すように、ソルダーレジスト層3の上面における少なくとも半導体素子接続パッド2Aに対応する部分およびその周囲を露出させる開口M2Aを有する研磨マスクM2を形成する。なお、この例では半導体素子搭載部1Aに対応する領域全体およびその周囲を一括して露出させる開口M2Aを形成している。研磨マスクM2の開口M2Aの大きさは半導体素子搭載部1Aよりも400〜1300μm程度外側まで露出させる大きさが好ましい。また厚みは、ソルダーレジスト層3上で15μm以上あることが好ましい。
Next, as shown in FIG. 7 (j), a second photosensitive alkaline development type dry film resist DFR2 covering the
次に、図8(l)に示すように、ソルダーレジスト層3における研磨マスクM2の開口M2Aから露出した部位を、半導体素子接続パッド2Aの上面全面が露出するまで研磨した後、研磨マスクM2を除去することによって、図9(m)に示すように、前記研磨によりソルダーレジスト層3に形成された凹部3A内に半導体素子接続パッド2Aの上面全面が露出するとともにソルダーレジスト層3に形成された開口3B内に電子部品接続パッド2Bの上面中央部が露出した配線基板10が得られる。このようにして本発明の配線基板の製造方法によれば、半導体素子接続パッド2Aの上面の露出面積を十分確保したままで半導体素子接続パッド2Aの径を小さいものとすることができ、したがって、半導体素子接続パッド2Aの配列ピッチが例えば150μm未満の狭ピッチであったとしても、半導体素子接続パッド2A上面におけるソルダーレジスト層3からの露出部の面積を十分に広いものとして、半導体集積回路素子E1の電極端子と半導体素子接続パッド2Aとを導電バンプB1を介して強固かつ良好に接続することが可能な配線基板を提供することができる。さらに、本例のように凹部3Aが半導体素子搭載部1Aに対応する領域全体を底面とし、側壁が半導体素子搭載部1Aを取り囲むように形成される場合には、配線基板10と半導体集積回路素子E1との間に充填樹脂U1を充填する際に凹部3Aの側壁を充填樹脂U1が外部に流出するのを防止するダムとして機能させることができるので、それにより充填樹脂U1の絶縁基体1外周部への不要な流出を防止することが可能な配線基板10を提供することができる。なお、前記研磨には、ウエットブラスト法を含む各種の公知の機械的研磨方法やレーザスクライブ法を採用すればよい。
Next, as shown in FIG. 8L, after polishing the portion of the solder resist
上記のようにしてソルダーレジスト層3が被着形成された配線基板10においては、図1に示すように、エリアアレイ型の半導体集積回路素子E1の電極端子(ピッチが150μm未満)と半導体素子接続パッド2Aとを導電バンプB1を介して電気的に接続(フリップチップ接続)することによって、半導体集積回路素子E1の電極端子と配線導体2bとが電気的に接続される。
In the
半導体集積回路素子E1の電極端子と配線導体2bとを電気的に接続した後、半導体集積回路素子E1と配線基板10との間の隙間に充填樹脂U1を充填することにより、半導体集積回路素子E1は配線基板10上に実装される。
After electrically connecting the electrode terminal of the semiconductor integrated circuit element E1 and the
そして、さらにその上に、電子部品としての半導体素子搭載基板E2の電極端子と電子部品接続パッド2Bとを半田ボールB2を介して接続することにより、半導体素子搭載基板E2と配線基板10の配線導体2bとが電気的に接続され、半導体素子搭載基板E2が配線基板10上に半田ボール接続により実装される。このようにして、本発明の配線基板上に半導体素子と電子部品とが高密度実装される。ここで、電子部品接続パッド2Bの上面は、ソルダーレジスト層3の開口3Bとで形成される凹部の底面を形成しているので、この凹部内に半田ボールB2が良好に位置決めされ、半導体素子搭載基板E2を配線基板10上に良好に接続することが可能となる。
Further, by further connecting the electrode terminal of the semiconductor element mounting board E2 as an electronic component and the electronic
なお、上述した実施形態例では、上面側のソルダーレジスト層3を1層の樹脂層3Pにより形成した例を示したが、図10に示すように、上面側のソルダーレジスト層3を下層のソルダーレジスト層3aおよび上層のソルダーレジスト層3bの2層構造としてもよい。ソルダーレジスト層3をこのような2層構造とする場合、上述の図9(m)を基に説明した工程において形成したソルダーレジスト層3を下層のソルダーレジスト層3aとし、次に図11(a)に示すように、下層のソルダーレジスト3aの上に半導体素子接続パッド2Aおよび電子部品接続パッド2Bを覆うソルダーレジスト層用の樹脂層3Qを被着するとともに、これをフォトリソグラフィ技術を用いて露光および現像を行なうことにより、図11(b)に示すように、下層のソルダーレジスト層3aにおける凹部3Aより若干大きな凹部3Aおよび下層のソルダーレジスト層3aにおける開口部3Bよりも若干大きな開口部3Bを上層のソルダーレジスト層3bに形成すればよい。この場合、下層のソルダーレジスト層3aの厚みを薄いものとすることにより、下層のソルダーレジスト3aに凹部3Aを形成する際の研磨の作業性を高めることができる。また、搭載部1Aの外側を覆うソルダーレジスト層3の厚みを厚くすることが容易であり、それにより電子部品接続パッド2B間の電気的絶縁信頼性を高くすることができるとともに、配線基板20と半導体集積回路素子E1との間に充填樹脂U1を充填する際に充填樹脂U1が外部に流出するのを防止するダムとしての凹部3Aの側壁の機能を高めることができる。
In the above-described embodiment, the example in which the solder resist
さらに、上述した実施形態例では、半導体素子接続パッド2Aと電子部品接続パッド2Bはともに下地めっき層51とめっき層52とから成り、実質的に同じ厚みである例を示したが、図12に示すように、半導体素子接続パッド2Aの厚みが電子部品接続パッド2Bの厚みよりも厚いものであってもよい。このように半導体素子接続パッド2Aの厚みを電子部品接続パッド2Bの厚みよりも厚くするには、上述の図5(e)を基に説明した工程の後、図13(a)に示すように、マスクM1の上に、開口M1Aを露出させるとともに開口M1Bを覆う第2のマスクM2を被着形成した後、図13(b)に示すようにマスクM1の開口M1A内に露出するめっき層52の上に電解めっきにより第2のめっき層53を被着させればよい。その後、マスクM1およびM2を除去し、露出する下地めっき層51をエッチング除去すれば、図14に示すように、下地めっき層51およびめっき層52および第2のめっき層53からなる半導体素子接続パッド2Aと下地めっき層51およびめっき層52からなる電子部品接続パッド2Bを形成することができる。その後は、上述した図6(h)〜図9(m)を基に説明した工程に準じてソルダーレジスト層3を形成すればよい。この場合、半導体素子接続パッド2Aの上面は電子部品接続パッド2Bの上面よりも第2のめっき層53の厚み分だけ上方に突出しているので、半導体集積回路素子E1と配線基板10との間に十分な高さの隙間を確保できるようになり、充填樹脂U1の充填性に優れた配線基板を提供することができる。
Furthermore, in the above-described embodiment example, the semiconductor
さらに、上述した例では上面側のソルダーレジスト3に、半導体素子搭載部1Aに対応する領域全体を底面とし、側壁が半導体素子搭載部1Aを取り囲む凹部1Aを形成した例を示したが、図15および図16に示すように各半導体素子接続パッド2Aをそれぞれ個別に露出させる凹部3AAを設けることにより、この凹部3AAの底面に半導体素子接続パッド2Aの上面全面を露出させるようにしてもよい。半導体素子接続パッド2Aに半導体集積回路素子E1の電極端子を導電バンプB1を介して接続する際に、凹部3AAを導電バンプB1と半導体素子接続パッド2Aとの位置決め用のガイドとして利用することができ、それにより配線基板10への半導体集積回路素子E1の実装を容易なものとすることができる。
Further, in the above-described example, the solder resist 3 on the upper surface side is shown with the
1 絶縁基体
1A 搭載部
2A 半導体素子接続パッド
2B 電子部品接続パッド
3 ソルダーレジスト層
3A,3AA 凹部
51 下地めっき層
52 めっき層
M1 めっきマスク
M1A 半導体素子接続パッド形成用開口
M1B 電子部品接続パッド形成用開口
DESCRIPTION OF
Claims (8)
7. The method for manufacturing a wiring board according to claim 5, wherein the recess is formed individually corresponding to each of the semiconductor element connection pads.
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