JP5053737B2 - 光電変換装置 - Google Patents

Description

本発明は光電変換装置に関するものであり、詳細には、光電変換により得られたアナログ信号をデジタル信号に変換するＡＤ変換器の配置に関するものである。

現在、デジタルカメラやデジタルビデオなどに用いられる光電変換装置としてＭＯＳ型光電変換装置がある。ＭＯＳ型光電変換装置は、画素からの信号の読み出しを制御する回路、出力された信号を処理する回路等を同一プロセスで形成できるため、ＣＣＤなどに比べて優位な点が多い。近年、このような、ＭＯＳ型光電変換装置において更なる信号出力の高速が必要となっており、これを解決する技術の１つとして複数の画素ごとに設けられたＡＤ変換器を複数有した構成が検討されている。これは例えば画素が行列状に配されている構成において、画素列ごとにＡＤ変換器を有し、アナログデータを列単位でデジタルデータに変換することで高速化するものである。

このような構成の１つとして特許文献１には巡回型ＡＤ変換器を列ごとに設けた光電変換装置が開示されている。これは、同一半導体基板に、複数の画素が配された光電変換領域と、複数のＡＤ変換器とが配された構成となっている。
特開２００５−１３６５４０号公報

特許文献１に記載された巡回型ＡＤ変換器においては、演算増幅回路とＤＡ変換回路を用いて参照信号との比較と増幅とを繰り返し行ない、上位ビットから結果を算出している。このような巡回型ＡＤ変換器においては、比較器の出力をデコードした信号をＤＡ変換器へフィードバックする経路が必要となる。

従来、このフィードバック経路と、ＡＤ変換器を構成する各素子との配置の関係に関しては、充分な検討が成されていなかった。本発明者の検討によれば、ＡＤ変換器における信号の流れに沿った形で各素子を配置した場合に、ＡＤ変換器を構成する素子配列幅が、一画素列あたりの配列幅を律速することになる場合があることがわかった。

本発明はこのような技術課題に鑑み、画素列ごともしくは複数の画素列ごとにＡＤ変換器を設けた場合にも画素列の素子配列幅を広げることなく各素子を配列可能な構成を提供することを目的とする。

本発明は上記課題に鑑み、複数の画素ごとに設けられたＡＤ変換器を複数有し、前記複数の画素と前記複数のＡＤ変換器とが同一半導体基板に配置された光電変換装置であって、前記複数の画素の信号を各ＡＤ変換器へ伝達する信号線を有し、前記複数のＡＤ変換器の各々は、前記信号線からの信号を入力信号とする演算増幅回路部と、前記演算増幅回路部の出力信号を参照信号と比較する比較回路部と、前記比較回路部からの信号に基づいた信号をＤＡ変換するＤＡ変換回路部と、前記演算増幅回路部の入力部に配され、前記入力信号を保持するサンプルホールド部と、を有し、前記比較回路部は前記半導体基板の第１の領域に配置され、前記演算増幅回路部は前記半導体基板の第２の領域に配置されており、前記ＤＡ変換回路部は、前記半導体基板の、前記第１の領域と第２の領域との間の第３の領域に配置され、前記第１の領域、前記第３の領域、および前記第２の領域は、この順に、前記複数の画素から遠ざかる方向に設けられたことを特徴とする。

本発明によれば、ＡＤ変換器の素子配置幅を広げることなくＡＤ変換器を配置することが可能となる。

（第１の実施形態）
図１に本発明の光電変換装置の一例を説明するための概略図を示す。図１において、１が半導体基板である。２が画素であり、入射光を光電変換する光電変換素子、光電変換素子に蓄積された信号を読み出すためのＭＯＳトランジスタなどのスイッチが含まれる。３が信号線であり、画素からの信号を信号線ごとに、列ごとに配置された各ＡＤ変換器に転送する。４は複数の画素ごとに設けられたＡＤ変換器が複数配された領域である。例えば、行列状に配された画素の１列に対して１つのＡＤ変換器が配されている。複数の画素２と複数のＡＤ変換器とは同一半導体基板１に配されている。ＡＤ変換器は各画素列に設けられていてもよいし、複数列ごとに設けられていてもよい。

図２に列ごともしくは複数列ごとに設けられるＡＤ変換器の一例を示す。

１０１が比較回路部であり、１０２が演算増幅回路部、１０３がサンプルホールド部、Ｃ１が画素からの信号をサンプルホールドするための容量、Ｃ２が演算増幅回路部のフィードバック容量である。１０４が、容量Ｃ１，Ｃ２と、演算増幅回路部の入力端子に設けられたスイッチ、フィードバック経路に設けられたスイッチを含む回路素子群である。

１０５がＤＡ変換回路部である。１０６が複数の画素からの信号が入力されるＡＤ変換器の入力部である。１０７が演算増幅回路部１０２の出力を比較回路部１０１に転送する信号経路として機能する配線である。以下、配線と表現した場合には、異なる素子、ノード間の信号伝達を行なう信号経路として機能するものとする。

１１６は比較回路部において処理された、演算増幅回路部からの出力信号と、参照信号との比較結果をデコードするデコーダ部である。１１１、１１２は比較回路部の出力をデコーダ部に転送する配線である。１０８、１０９、１１０はデコーダ部での処理後の信号をＤＡ変換回路部へ転送するための配線である。１１３〜１１５はＤＡ変換回路部に含まれるスイッチ群であり、１０８〜１１０からの信号により駆動される。スイッチ１１４は、容量Ｃ１に信号線を介して送られる画素からの信号をサンプルホールドするためのスイッチである。以上説明した部材を含んで構成されており、特許文献１と同様に動作させることができる。

このようなＡＤ変換器を光電変換装置の構成として有する場合に、光電変換装置の画素が微細化（例えば画素ピッチが２．０μｍ以下）するにつれ、ＡＤ変換器の半導体基板上での配置の制約が大きくなる。そして、微小な領域にＡＤ変換器を構成する素子を全て配置しなくてはならなくなる。加えてこのような配置を、配線層の数を増加させることなく行なう必要がある。ＡＤ変換器を構成するための配線は決められた数必要であり、画素ピッチが微細化しても必要な配線の数は変わらない。画素ピッチが微小化され、ＡＤ変換器の全ての配線が１つの配線層におさまらない場合には、一般デバイスであれば配線層を多層化することが考えられる。しかし、光電変換装置においては、光電変換素子の受光面から光電変換装置の最外表面までの距離をできるだけ短くし、入射光を集光させやすくする必要がある。したがって安易に配線層の数を増やすことは、光電変換装置の特性を落とす場合があり好ましくない。したがって光電変換装置としての特性を落とさないために、配線層の数を増やせないということになれば、ＡＤ変換器の配置幅を画素ピッチよりも広げざるを得ない。しかし画素ピッチは、ＡＤ変換器の幅を基準に決められるものではなく、必要な画素数と、カメラに用いられる光学フォーマットにより決定される。また１つのＡＤ変換器により処理される画素列の数も、信号の読出しスピードにより決められるものであり、ＡＤ変換器に要求される配置幅に合わせて処理を行なう画素列の数が決められるわけではない。

このように、画素ピッチの微細化と、光電変換装置の特性の維持もしくは向上とを両立させた、ＡＤ変換器の配置に関しては検討の余地があった。これに対し、本発明者らが鋭意検討した結果、光電変換装置としての特性を落とすことなく容易に微小な画素ピッチ内にＡＤ変換器を配置可能にしたのが本発明である。

図３に本発明の一実施形態のＡＤ変換器の半導体基板における配置を示す。図２と同様の機能を有するものには同様の符号を付し詳細な説明は省略する。また、符号に添え字Ａが付されているものは、各回路部が配される半導体基板１の領域を指す。

比較回路部１０１は半導体基板１の第１の領域１０１Ａに配置され、演算増幅回路部１０２は半導体基板１の第２の領域１０２Ａに配置される。そして、ＤＡ変換回路部１０５は、第１の領域１０１Ａと第２の領域１０２Ａとの間の第３の領域１０３Ａに配置される。このように配置することにより、特定の領域に配線が密集して配置されることなく、ＡＤ変換器における配線配置の自由度が高まる。

ここで各回路部が図１の接続関係になっている場合に、信号の伝達順に各回路部、素子群を配置すれば、各々を接続する配線を短くすることができる。つまり半導体基板に、ＤＡ変換回路部１０５、演算増幅回路部１０２、比較回路部１０１の順に配置すれば、各回路部を接続する配線を短くすることができる。しかしながらこのように配置すると、演算増幅回路部上を通過する配線の数が多くなり、ＡＤ変換器の配置幅が広くなってしまう。多数の配線層を用いれば、各配線を異なる配線層に振り分けることが可能となり、幅を広げずに配置することも可能である。しかし、上述したように光電変換装置においては配線層の数を少なくする必要があり、列方向に配する配線のために多数の配線層を配することが困難である場合がある。

ここで演算増幅回路上において特に列方向の配線数が多くなる理由を説明する。演算増幅回路は、差動増幅回路やインピーダンス変換回路などを組み合わせて構成され、最低でも５つのトランジスタを必要とする回路である。更に、高いオープンループゲインを必要とする場合、もしくは、大きな負荷を駆動しなくてはならない場合は、さらにトランジスタの数を増やさなくてはならなくなり、多数のトランジスタが必要となる。これらトランジスタを画素ピッチにより規定される配置幅の中におさめるためには、列方向に隣接してトランジスタを配置する必要がある。このように配置すると、各トランジスタを接続するための配線を列方向などの一方向に延在させて配置せざるを得ない。したがって演算増幅回路部上には、演算増幅回路を構成するトランジスタ間の接続を行なう多数の配線を配置する必要がある。このような状態で、更に、デコーダからＤＡ変換回路へのフィードバックループを構成する配線１０８，１０９，１１０を演算増幅回路上に配置しなくてはならなくなると、ＡＤ変換器の配置幅が広がってしまう。具体的には、比較回路部から見て、ＤＡ変換回路部が演算増幅回路を挟んで反対側に配置されると、演算増幅回路上に配される配線層の数が少なくとも３本分（１０８〜１１０）多くなる。つまり、少なくとも列方向に延在する配線を含む配線層の配置幅が、最小配線幅と最小配線間隔の和（ラインアンドスペース）の３倍増えてしまう。演算増幅回路部上全体を覆うように配線が配置されている場合には演算増幅回路部上を避けてフィードバック用の配線を配置する必要が生じ、その分ＡＤ変換器の配置幅が大きくなってしまう。

これに対して図３のように各回路部を配置することにより、演算増幅回路部が配置される第２の領域１０２Ａ上に配置される列方向に延在する配線を削減することが可能となるためＡＤ変換器の配置幅を狭くすることが可能となる。

次に、各配線層への配線の割り振りの一例を説明する。例えば、配線層の総数が３層であるとし、最下層の第一層が主に列方向に延在する配線、次の第二層が主に行方向に延在する制御配線、最上層の第三層が主に行方向に延在する電源線とする。ここで第一層目に含まれる配線は、ＡＤ変換器に含まれる各回路部間のデータの伝搬、回路の局所的な接続、ＡＤ変換器の負帰還ループの構成、比較器の信号をＤＡ変換器に送ることに用いられる。第二層目に含まれる配線は、各列で同時に行う動作のタイミングを決定する制御信号の供給に用いられる。たとえば各列での列信号のサンプルホールド動作の時刻を制御するための配線である。第三層目に含まれる配線は、各列のＤＡ変換回路部、比較回路部、演算増幅回路部などに共通に参照電圧や駆動のための電圧を供給するために用いられる。また、図３においては最下層の第一層に含まれる配線のうち主要なものが示されている。トランジスタの数に応じてこの配線の数も変化する。

また、列方向に延在する配線層が２層以上ある場合であっても、同様の効果を得ることができる。本例により、演算増幅回路部上の列方向に延在する配線の数を減らすことができる。

更に本例では、ＤＡ変換回路部とサンプルホールド部との接続を考慮して、それらが近接するようにＡＤ変換器の入力部（Ｖ_ＩＮ）からみた配置を以下のようにしている。つまり、演算増幅回路部が配される領域１０２Ａ、回路素子群が配される領域１０４Ａ、サンプルホールド部が配される領域１０３Ａ、ＤＡ変換回路部が配される領域１０５Ａ、比較回路部が配される領域１０１Ａをこの順に配置している。図２で説明したように、ＤＡ変換回路部からの信号は、サンプルホールド部に入力される。したがって、演算増幅回路部上の配線の数を減らすことと、ＤＡ変換器からサンプルホールドまでの信号経路を短くすることを両立するにはこのような配置関係が好ましい。

以上説明した実施形態によれば、画素ピッチが微細化した際にも光電変換装置の特性を落とすことなく、画素ピッチ等により定まる幅にＡＤ変換器を好適に配置することが可能となる。

（第２の実施形態）
図４に本実施形態のＡＤ変換器の配置概略図を示す。第１の実施形態と同様の機能を有する構成には同様の符号を付して詳細な説明は省略する。また光電変換装置全体の構成は図１の概略図で示した構成を用いることができる。

第１の実施形態と異なる点は、画素からの信号が入力されるＡＤ変換器の入力部と、信号線との間に接続制御スイッチを設けた点である。図４において、接続制御スイッチが配置される領域は２０１Ａである。これは図２のサンプルホールドスイッチ１１４の前段に更にスイッチを追加した構成となる。この接続制御スイッチを設けることにより、ＡＤ変換器と信号線の電気的な接続を制御可能な構成にしている。

図５を用いて、接続制御スイッチを含めた本実施形態の駆動シーケンスを説明する。図５においては、任意行（例えばｎ行目）の画素からの出力を信号線へ出力する動作と、サンプルホールド部１０３で保持したｎ−１行目の画素からの信号をＡＤ変換する動作を並列に行なうパイプライン動作を行なっている。

３０１は水平同期信号であり、このパルスに同期して読み出される画素行が制御される。３０２は信号線の電圧変化を示すものであり、画素の信号に基づくものである。３０３はサンプルホールドスイッチ１１４を制御するパルスである。Ｈｉｇｈレベルでスイッチは導通し、信号線からの信号（信号線の電圧）を保持する。３０４はＡＤ変換動作を行なうパルスをまとめてパルス群として表している。このパルスがＨｉｇｈの期間中に、各画素行の実際のＡＤ変換が行なわれる。３０５が本実施形態で新たに設けた接続制御スイッチへ供給されるパルスである。Ｈｉｇｈでスイッチが導通する。図５を基に本実施形態の駆動を説明する。

まず時刻３０６でｎ行の読み出し動作が始まる。信号線の電圧は画素の信号に基づいて変化する。時刻３０７で信号線の電圧が安定した段階で、サンプルホールドスイッチを導通し、ＡＤ変換器の入力信号として信号線の電圧をサンプルホールド部にサンプリングする。

次に時刻３０８でスイッチ１１４に供給するパルスをＬｏｗにし、続いて、時刻３０９で接続制御スイッチに供給するパルスをＬｏｗにしてオフする。時刻３１０でｎ行目の画素信号のＡＤ変換を開始するとともに、次のｎ＋１行目の画素の信号を信号線に読み出す。画素信号に基づいて、信号線の電圧が変化する。そして上記動作を各行ごとに繰り返す。

ここで新たに接続制御スイッチを追加したことによる効果を説明する。このスイッチを追加したことにより信号線とＡＤ変換器との電気的接続を制御することが可能となり信号線の電圧変化の影響をＡＤ変換器へ伝達するのを抑制することが可能となる。信号線とＡＤ変換器とが電気的に接続された状態では、信号線の電圧変化が寄生容量を介してＡＤ変換動作に影響を与える。これに対して、新たに接続制御スイッチを追加することによりＡＤ変換動作中にＡＤ変換器と信号線との電気的接続を切ることが可能となり、この信号線の電圧変化のＡＤ変換動作への影響を抑制できる。これは、サンプルホールド部を信号線に近接して配置することが困難な場合に特に効果が高い。

図４のように各回路部を配置した際には特に重要となる。第１の実施形態で述べたように、演算増幅回路部上の配線の数を減らすことと、ＤＡ変換器からサンプルホールドまでの信号経路を短くすることを両立するためにはサンプルホールド部を信号線に近接して配置することが困難となる。この場合、特にＡＤ変換器が信号線の電圧変化の影響を受けやすくなるため接続制御スイッチを設けることの効果は大きい。

また、この信号線の電圧変化による影響は、特に高ビットのＡＤ変換を行なう際には大きな問題になる場合があるため、例えば１４ｂｉｔ以上の分解能を有するＡＤ変換器などでは特に効果が高い。

以上、本発明を実施形態を挙げて説明したがこれら実施形態に限定されるものではなく発明の主旨を超えない範囲で適宜変更組み合わせ可能なものである。例えば、ＡＤ変換器として１．５ビットのシングルエンドＭＤＡＣ（Ｍｕｌｔｉｐｌｙｉｎｇ Ｄｉｇｉｔａｌ−Ｔｏ−Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ （乗算型ディジタル−アナログコンバータ））をもちいた巡回型ＡＤ変換器に関して説明した。更に、１ビットのシングルエンドＭＤＡＣや、１．５ビットの全差動型ＭＤＡＣを用いたＡＤ変換器を用いてもよい。加えて、Ｓｕｃｃｅｓｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ型ＡＤ変換器において、ＤＡ変換器において能動増幅を行う形式、二重積分型ＡＤ変換器を用いる場合も同様の効果を発揮する。列方向に延在する配線を含む配線層の配線をほぼ占有してしまうような演算増幅回路を用いなくてはならないＡＤ変換器において適用可能である。演算増幅回路上を比較回路部からの帰還信号を伝達する配線を配置しないようにすることで、列ＡＤ変換器に必要な配置幅を小さくすることが可能になるものであり、ＡＤ変換器の差異でその効果が失われることはない。

また、画素から信号線へ信号が直接読み出される形態について説明したが、画素列ごとに更に増幅器（列アンプ）を有していたり、画素のリセットノイズを抑制するＣＤＳ処理用のクランプ回路を有していたりしてもよい。また読み出しの動作タイミングに関して、画素からの信号読み出し動作と、ＡＤ変換動作を並列に行なうパイプライン動作を前提に説明を行なったが、これに限られず逐次実行するような構成であってもよい。また第２実施形態において追加したスイッチに関しても、ＡＤ変換を行なっている際の信号線の電圧値は、画素の初期化動作などにより不定状態となることもある。このような状態であってもＡＤ変換動作に影響を与える場合があり、この影響を抑制することが可能である。

本発明の光電変換装置の一例を示す該略図である。 本発明のＡＤ変換器の一例を示す図である。 第１の実施形態のＡＤ変換器の配線配置を示す概略図である。 第２の実施形態のＡＤ変換器の配線配置を示す概略図である 第２の実施形態の光電変換装置の駆動パルスの一例を説明するための概略図である。

符号の説明

１ 半導体基板
２ 画素
３ 信号線
４ ＡＤ変換器配置領域
１０１ 比較回路部
１０１Ａ 比較回路部配置領域（第１の領域）
１０２ 演算増幅回路部
１０２Ａ 演算増幅回路部配置領域（第２の領域）
１０３ サンプルホールド部
１０３Ａ サンプルホールド部配置領域（第４の領域）
Ｃ１ サンプルホールド容量
１０４ スイッチを含む回路素子群
１０５ ＤＡ変換回路部
１０５Ａ ＤＡ変換回路部配置領域（第３の領域）
１０６ 演算増幅回路部の入力部
１０７、１０８、１０９、１１０、１１１、１１２ 信号経路
１１４ サンプルホールドスイッチ
１１６ デコーダ部

Claims (7)

1. 複数の画素ごとに設けられたＡＤ変換器を複数有し、
   前記複数の画素と前記複数のＡＤ変換器とが同一半導体基板に配置された光電変換装置であって、
   前記複数の画素の信号を各ＡＤ変換器へ伝達する信号線を有し、
   前記複数のＡＤ変換器の各々は、
   前記信号線からの信号を入力信号とする演算増幅回路部と、
   前記演算増幅回路部の出力信号を参照信号と比較する比較回路部と、
   前記比較回路部からの信号に基づいた信号をＤＡ変換するＤＡ変換回路部と、
   前記演算増幅回路部の入力部に配され、前記入力信号を保持するサンプルホールド部と、を有し、
   前記比較回路部は前記半導体基板の第１の領域に配置され、前記演算増幅回路部は前記半導体基板の第２の領域に配置されており、
   前記ＤＡ変換回路部は、前記半導体基板の、前記第１の領域と第２の領域との間の第３の領域に配置され、
   前記第１の領域、前記第３の領域、および前記第２の領域は、この順に、前記複数の画素から遠ざかる方向に設けられたことを特徴とする光電変換装置。
2. 前記画素が行列状に配されており、各画素列ごとに前記ＡＤ変換器が設けられていることを特徴とする請求項１に記載の光電変換装置。
3. 前記複数の画素から遠ざかる方向は、前記画素列に沿った方向であることを特徴とする請求項２に記載の光電変換装置。
4. 前記サンプルホールド部は、前記半導体基板の、前記第２の領域と第３の領域の間の第４の領域に配置されていることを特徴とする請求項１〜３のいずれか１項に記載の光電変換装置。
5. 前記信号線と前記ＡＤ変換器の入力部との間に、前記信号線とＡＤ変換器の導通を制御するスイッチを有することを特徴とする請求項１〜４のいずれか１項に記載の光電変換装置。
6. 前記ＡＤ変換器は、巡回型ＡＤ変換器であることを特徴とする請求項１〜５のいずれか１項に記載の光電変換装置。
7. 配線が形成された複数の配線層を、前記半導体基板上に有し、
   前記比較回路部からの信号は、前記複数の配線層のうちの最下層の配線層を用いて、前記ＤＡ変換回路部に伝達されることを特徴とする請求項１〜６のいずれか１項に記載の光電変換装置。

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