JP4931231B2 - 撮像装置及びその制御方法 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサ等の撮像素子を用いた撮像装置及びその制御方法に関する。

デジタルカメラやビデオカメラ等の撮像装置においては、撮像素子としてＣＣＤやＣＭＯＳイメージセンサを使用するのが一般的である。近年、撮像素子の多画素化が進む一方で、一定の面積内に数万もの画素を構成させるため、画素サイズは極度に縮小してきている。このため、１画素当たりが集光できる光量が減少すると共に、１画素当たりの飽和光量も極度に減少している。つまり、このような撮像装置で高コントラストの被写体を撮影した場合、明るい部分ではすぐに白飛び現象が発生してしまう。

このような点から、イメージセンサの飽和防止、つまりは飽和画素を検出して全画素の電荷蓄積動作を停止させる技術については、種々の提案がされている（例えば、特許文献１参照）。

特許文献１では、測距用のラインセンサにおいて１つのラインを構成する画素の中からピーク出力画素が所定のレベルに達することを検出し、電荷蓄積動作を停止させようとするものである。また、複数ラインセンサがある場合は、ライン毎のピーク出力画素を時系列に検出することで、複数ラインに適用している。
特開平１０−３１８８３５号公報

しかしながら、上記特許文献１の手法を２次元の撮像素子を有する撮像装置に適用する場合、行又は列毎に時系列にピーク出力画素の検出を行うことになるため、リアルタイムに電荷蓄積動作の停止などの制御を行うことができないという問題があった。

本発明は上記従来の問題点に鑑み、以下を目的とする撮像装置及びその画素飽和状態検出方法を提供する。即ち、白飛び現象の無い良好な画像を得るために、撮像素子における画素の飽和状態をリアルタイムに検出して、電荷蓄積動作の停止などの制御をリアルタイムに行うことができることを目的とする。

上記目的を達成するため、本発明の撮像装置は、複数の画素が配列された撮像素子を有する撮像装置において、前記複数の画素にリセット電圧を供給するための共通電源と、前記共通電源に流れる電流に基づいて前記複数の画素のいずれかが飽和状態にあることを検出する飽和検出手段と、を有することを特徴とする。

また、本発明の撮像装置の制御方法は、複数の画素が配列され、前記複数の画素にリセット電圧を供給するための共通電源を備えた撮像素子を有する撮像装置の制御方法であって、前記共通電源に流れる電流に基づいて前記複数の画素のいずれかが飽和状態にあることを検出することを特徴とする。

本発明によれば、撮像素子における画素の飽和状態をリアルタイムに検出して、電荷蓄積動作の停止などの制御をリアルタイムに行うことが可能になる。これにより、撮影した画像の白飛び現象を確実に防止することができ、画質を向上を図ることができる。

以下、本発明の実施の形態について、図面を参照しながら説明する。

＜実施の形態に係る画素部回路の構成＞
図１は、本発明の実施の形態に係る撮像装置の要部構成を示す回路図であり、光電変換用の撮像素子としてＣＭＯＳ型エリアセンサを用いた画素部回路を示している。

撮像素子は、複数の画素内の光量電荷を蓄積して電気信号として出力する。画素部回路は、駆動パルスが入力される駆動パルス入力線１２と、信号が出力される垂直出力線１３とがマトリックス状に配列されている。

駆動パルス入力線１２は、駆動パルスとしてＰｓｅｌパルス、Ｐｒｅｓパルス及びＰｔｘパルスがそれぞれ供給される３本の信号線から成る。駆動パルス入力線１２と垂直出力線１３との各交差箇所には、それぞれ光電変換用の画素５０が接続され、各駆動パルス入力線１２は、垂直走査回路１４に接続されている。

以下、（ｍ＋１）行目の駆動パルスは、Ｐｒｅｓ（ｍ＋１）パルス、Ｐｔｘ（ｍ＋１）パルス、Ｐｓｅｌ（ｍ＋１）パルスと記し、（ｍ）行目の駆動パルスは、Ｐｒｅｓ（ｍ）パルス、Ｐｔｘ（ｍ）パルス、Ｐｓｅｌ（ｍ）パルスと記す。また、（ｍ＋１）行目の画素は画素５０（ｍ＋１）と記し、（ｍ）行目の画素は画素５０（ｍ）と記す。さらに、（ｍ＋１）行目の駆動パルス入力線は、駆動パルス入力線１２（ｍ＋１）と記し、（ｍ）行目の駆動パルス入力線は、駆動パルス入力線１２（ｍ）と記す。そして、（ｎ＋１）列目の垂直出力線は、垂直出力線１３（ｎ＋１）と記し、（ｎ）列目の垂直出力線は、垂直出力線１３（ｎ）と記す。

垂直走査回路１４は、所定の行の画素５０を選択する。この選択行の画素５０の出力が垂直出力線１３（ｍ＋１）、（ｍ）、…下に読み出され、各転送ゲート１５ａ，１５ｂを介して、信号蓄積部１５に蓄積される。信号蓄積部１５に蓄積された出力は水平走査回路１６によって順次出力アンプ部へ読み出されるようになっている。

図２は、図１中の画素５０の回路構成を示す回路図である。

この各画素５０（ｍ）、（ｍ＋１）、…は、同一の回路構成である。即ち、各画素５０は、ＮチャネルＭＯＳトランジスタ（以下、単にＭＯＳトランジスタと記す）から成るリセットスイッチ３を有する。また、リセットスイッチ３と電源ＳＶＤＤ（共通電源）との間には、電源ＳＶＤＤに流れ込む電流をモニタするためのＭＯＳトランジスタ２１が接続されている。そして、そのＭＯＳトランジスタ２１のゲートを共通ゲートとするＭＯＳトランジスタ２２を設けてカレントミラー回路が構成されている。

ＭＯＳトランジスタ２２のドレインは電源ＳＶＤＤに接続され、ソースは負荷抵抗２３を介して接地されている。さらに、前記カレントミラー回路の出力としてＭＯＳトランジスタ２２のソースは、可変電源Ｖｃｏｍｐを閾値とするコンパレータ２４の入力側に接続され、コンパレータ２４の出力側からＶｓｖｄｄｍｏｎ信号が出力される。つまり、電源ＳＶＤＤに流れる電流変化により、前記カレントミラー回路の出力電圧が所定電圧（Ｖｃｏｍｐ）を越えた場合にＶｓｖｄｄｍｏｎ信号として出力される構成（飽和検出手段）となっている。

リセットスイッチ３のソースと接地との間には、接続点Ｎを介して、フローティングデフュージョン（ＦＤ）と呼ばれる電荷蓄積部９（以下、ＦＤ部９と記す）が接続されている。さらに、接続点Ｎと接地との間には、ＭＯＳトランジスタから成るＭＯＳ型転送スイッチ２と、光電変換用のフォトダイオード（ＰＤ）１とが直列接続されている。転送スイッチ２のゲートは、可変電圧バッファ１８の出力側に接続されている。可変電圧バッファ１８は、転送パルスＰｔｘを入力し、転送スイッチ２のゲートに印加する低レベル電圧（Ｖｔｘｌ）を可変にするためのバッファである。

また、リセットスイッチ３のドレインと、当該画素５０の出力端である垂直出力線１３との間には、ＭＯＳトランジスタから成る行選択スイッチ６と、ＭＯＳトランジスタから成る画素アンプ１０とが直列接続されている。画素アンプ１０と負荷電流源７とでソース・フォロア回路が構成されている。そして、行選択スイッチ６のゲートは、行選択用の駆動パルスＰｓｅｌが印加され、画素アンプ１０のゲートには、前記接続点Ｎが接続される。

図２の回路によれば、光電変換はＰＤ１で行われ、光量電荷の蓄積期間中は、転送スイッチ２はオフ状態であり、画素アンプ１０のゲート、即ちＦＤ部９にはこのＰＤ１で光電変換された電荷は転送されない。画素アンプ１０のゲートは、蓄積開始前に該リセットスイッチ３がオンし、適当な電圧に初期化されている。即ちこれがダークレベルとなる。

次に又は同時に行選択スイッチ６がオンになると、負荷電流源７と画素アンプ１０で構成されるソース・フォロア回路が動作状態になり、このとき、該転送スイッチ２をオンさせることでＰＤ１に蓄積されていた電荷は、画素アンプ１０のゲートに転送される。

ここで、選択行の画素の出力が図１の垂直出力線１３上に発生する。この出力は、各転送ゲート１５ａ，１５ｂを介して、信号蓄積部１５に蓄積される。信号蓄積部１５に一時蓄積された出力は水平走査回路１６によって順次出力アンプ部へ読み出される。

なお、前記カレントミラー回路及びコンパレータ２４を含む構成を図２に示すように画素毎に配置することもできるが、回路が複雑になり回路構成面積も膨大になるため、行毎或いは列毎、又は全画素共通で１つの構成とすることも可能である。以下の本実施の形態における説明では、説明を簡単にするために、前記カレントミラー回路及びコンパレータ２４を含む構成を、全画素共通で１つの構成とする前提で説明する。

＜本実施の形態に係る撮像装置の動作＞
次に、図３等を参照して、本実施の形態に係る撮像装置の動作を詳細に説明する。

図３は、本実施の形態に係る撮像装置の動作を示すタイミングチャートである。

図中のＰＶＳＲパルスは、垂直転送パルスであり、ＰＨＳＲパルスは水平転送パルスである。メカニカルシャッタ（以下、メカシャッタと記す）は、開閉することで撮像素子の露光時間を制御する。ＶＰＤ（ｍ＋１，ｎ）は、（ｍ＋１）行、（ｎ）列のフォトダイオード１の出力電圧であり、ＶＦＤ（ｍ＋１，ｎ）は、（ｍ＋１）行、（ｎ）列の画素アンプ１０のゲート電圧である。ＩＴｒｅｓ（ｍ＋１，ｎ）は、（ｍ＋１）行、（ｎ）列のリセットスイッチ３を流れる電流である。

図３のＡ時点において、Ｐｒｅｓパルスを“１”にすることで、リセットスイッチ３をオン状態にしてＦＤ部９をＳＶＤＤ電圧でリセットする（図３のＴ１）。その状態で更にＰｔｘパルスを“１”にすることで、転送スイッチ２をオンしてＰＤ１をリセットし（Ｔ２）、更にＰｔｘパルスを“０”にすることで、転送スイッチ２をオフしてＰＤ１の蓄積を開始する。ここまでの動作は、全行一括で行われる。

その後、メカシャッタを開閉させて画素部を露光させる（Ｔ３）。露光終了後、Ｐｒｅｓ（ｍ＋１）パルスを“０”にすることでリセットスイッチ３をオフして、（ｍ＋１）行目のＦＤ部９のリセット解除を行う。さらに、Ｐｓｅｌ（ｍ＋１）パルスを“１”にすることで（Ｔ４）、（ｍ＋１）行目の行選択スイッチ６をオンし、（ｍ＋１）行目の画素アンプ１０の出力が垂直出力線１３に接続される（この状態を仮に状態Ｋ１とする）。

そして、Ｐｔｘ（ｍ＋１）パルスを“１”にすることで（Ｔ５）、（ｍ＋１）行目の転送スイッチ２をオンさせて、ＰＤ１で蓄積された光量電荷をＦＤ部９へ転送する。そして、この光量電荷が、画素アンプ１０を介して垂直出力線１３に読み出される（この状態を仮に状態Ｋ２とする）。このとき、状態Ｋ１の出力と状態Ｋ２の出力を画素毎に一時記憶し、その差分をとることで各画素の出力を得ることができる。

その後、Ｐｔｘ（ｍ＋１）パルスを“０”にすることで（Ｔ６）転送スイッチ２をオフさせる。さらに、Ｐｒｅｓ（ｍ＋１）パルスを“１”、Ｐｔｘ（ｍ＋１）パルスを“１”、Ｐｓｅｌ（ｍ＋１）パルスを“０”にすることで（Ｔ７）、（ｍ＋１）行目の垂直出力線１３への出力をオフさせ、ＦＤ部９及びＰＤ１をリセットさせる。

その後、画素毎に記憶された信号を、水平転送パルスＰＨＳＲを駆動することで逐次読み出し（Ｔ８）、その読み出し終了後に、垂直転送パルスＰＶＳＲを駆動することで（Ｔ９）、次の（ｍ）行の読み出しに移行する。（ｍ）行の読み出し動作も、前記（ｍ＋１）行目の動作と等価なので説明を省略する。

ここで、ＰＤ１の電圧ＶＰＤ（ｍ＋１，ｎ）は、リセット後にメカシャッタが開状態になった瞬間（Ｔ３）からＰＤ１に光量電荷が蓄積されるため、徐々に低下していくが、ＰＤ１が飽和したところで（Ｔ１０）、その電圧降下は停止する。

一方、ＰＤ１が飽和後、光量電荷はＰＤ１の周辺に溢れて半導体基板方向に吸収される。また、その一部はオフ状態の転送スイッチ２を越えてリセットスイッチ３を介して、電源ＳＶＤＤへ流れ込む。このとき、ＦＤ部９は、低インピーダンスの電源ＳＶＤＤでリセットされているため、その電圧変化は無いが、リセットスイッチ３を介して電源ＳＶＤＤに流れる電流は増加する。

このような点を考慮して、本実施の形態では、ＰＤ１の飽和状態を検出する方法として、蓄積中の電源ＳＶＤＤに流れる電流をモニタする方法を採用している。即ち、全画素共通の電源ＳＶＤＤに流れ込む電流を例えば全画素共通の１つのカレントミラー回路を介してモニタし、全画素中のどこかの画素が飽和したところでその飽和状態を検出する。画素の飽和状態を検出したらメカシャッタを閉じ、これによって画素部に対する露光を停止させるように構成している。

また、転送スイッチ２のゲートには、ＰＤ１の蓄積電荷のＦＤ部９へのリークを防止するため、−１．２Ｖ程度（第２の電圧）の低い電圧を印加することで転送スイッチを強力にオフさせるのが一般的である。しかし、本実施の形態では、ＰＤ１の飽和状態を精度よく検出させるために、可変電圧バッファ１８により、ＰＤ１の蓄積動作中のみ転送スイッチ２のオフ時のゲート電圧を−０．８Ｖ程度（第１の電圧）にする。これにより、ＰＤ１が飽和した後の電荷を極力転送スイッチ２の方向に溢れさせるように工夫している。

しかし、転送スイッチ２に印加する低レベル電圧は、より低くすることで転送スイッチ２を強力にオフさせる効果があるとともに、転送スイッチ２のゲート下の暗電流を抑制する効果もある。従って、この低レベル電圧を画素部の蓄積動作中に上げると、より多くの暗電流を発生してしまうことになる。

この対策として、暗電流が無視できないような撮影条件、例えば、露光時間或いは電荷蓄積時間が長い場合や、環境温度が高温の場合は、次のようにしても良い。即ち、低レベル電圧を−０．８Ｖ（第１の電圧）よりも若干低め（例えば−０．９Ｖ：第３の電圧）にコントロールする。

また、露光が終了してから信号読み出しまでにタイムラグが生じる場合、露光終了後に発生する暗電流分も無視できない。このため、露光終了後には、転送スイッチ２に印加される低レベル電圧を、更に低い電圧（例えば、−１．２Ｖ：第２の電圧）にするようにしている。これにより、撮影された画像のほとんどの領域は飽和の無い、階調を残した画像として得ることができる。

次に、本実施の形態に係る画素部回路の特徴を明確化するために、一般的な従来回路と対比して説明する。

図４は、図２に対応した従来の一般的な画素の回路図であり、図２と共通の要素には同一の符号を付し、その説明を省略する。また、図５は、図４の従来の画素の回路の動作を示すフローチャートであり、図３と共通の要素には同一の符号を付し、その説明を省略する。

図４に示すように、従来の一般的な画素の回路は、図２で示した本実施の形態に係る画素の回路において、カレントミラー回路と可変電圧バッファ１８を除いた構成になっている。この点から明らかなように、本実施の形態における画素の回路の特徴は、カレントミラー回路を設けてコンパレータ２４から前記Ｖｓｖｄｄｍｏｎ信号を出力する構成にした。さらに、可変電圧バッファ１８を設けて転送スイッチ２のゲートに低レベル電圧Ｖｔｘｌを印加するように構成した点である。

転送スイッチ２のゲートに印加する低レベル電圧（Ｖｔｘｌ）は、本実施の形態では、メカシャッタの開時間に同期して−０．８Ｖ（第１の電圧）にしている（図３のＴ１１）。このため、ＰＤ１の飽和後にリセットスイッチ３に流れる電流は、図５に示す従来回路と比べて大きくなる（図３のＴ１２と図５のＴ２２参照）。この電流によって適切な閾値電圧（Ｖｃｏｍｐ）に設定されたコンパレータ２４の出力がＶｓｖｄｄｍｏｎ信号として出力される（図３のＴ１３）。

＜本実施の形態の利点＞
（１）本実施の形態によれば、光量電荷の蓄積中にＶｓｖｄｄｍｏｎ信号をモニタして、その出力値が１になったことを検出することにより、全画素内のいずれかの画素が飽和したものとして、メカシャッタを閉じて露光を停止する。このような画素の飽和による露光停止（蓄積動作の停止）の制御をリアルタイムに行うことができる。即ち、全画素中のいずれかの画素が飽和しているかどうかをリアルタイムに検出することができ、その結果により露光又は蓄積を停止させる。そのため、飽和画素の極めて少ない画像を得ることができ、白飛び現象の無い且つ階調性を損なわない画像を得ることが可能となる。

（２）転送スイッチ２のゲートに印加される低レベル電圧（Ｖｔｘｌ）を、露光中又は光量電荷の蓄積中には通例よりも若干高い電圧（例えば−０．８Ｖ）に設定し、それ以外の時は若干低い電圧（例えば−１．２Ｖ）にするようにした。これにより、暗電流による悪影響を少なくすることができる。

（３）更に、露光中又は光量電荷蓄積中に転送スイッチ２のゲートに印加される低レベル電圧（Ｖｔｘｌ）を、露光時間又は蓄積時間、或いは周囲環境温度に合わせて可変にすることにより、更に暗電流の悪影響を排除することができる。

なお、上記の説明では、露光時間の制御をメカシャッタを用いて行うようにしているが、露光時間の制御を一般にいわれる電子シャッタにより行うことができる場合は、その方法を用いて露光制御させても良い。

実施の形態に係る撮像装置の要部構成を示す回路図である。 図１中の画素の回路構成を示す回路図である。 実施の形態に係る撮像装置の動作を示すタイミングチャートである。 図２に対応した従来の一般的な画素の回路図である。 図４の従来の画素の回路の動作を示すフローチャートである。

符号の説明

１ フォトダイオード
２ 転送スイッチ
３ リセットスイッチ
６ 行選択スイッチ
９ フローティングデフュージョン
１０ 画素アンプ
１３ 垂直出力線
１４ 垂直走査回路
１６ 水平走査回路
１８ 可変電圧バッファ
２１、２２ ＭＯＳトランジスタ
２３ 負荷抵抗
２４ コンパレータ

Claims (7)

1. 複数の画素が配列された撮像素子を有する撮像装置において、
   前記複数の画素にリセット電圧を供給するための共通電源と、
   前記共通電源に流れる電流に基づいて前記複数の画素のいずれかが飽和状態にあることを検出する飽和検出手段と、
   を有することを特徴とする撮像装置。
2. 前記飽和検出手段により前記複数の画素が飽和状態にあることを検出したときに、前記複数の画素への露光を停止させる、又は前記複数の画素における電荷蓄積動作を停止させるように構成したことを特徴とする請求項１に記載の撮像装置。
3. 前記複数の画素から信号を出力するために各画素毎に設けられたＭＯＳ型転送スイッチを有し、前記ＭＯＳ型転送スイッチのゲートに印加される電圧のうち、低レベル電圧を可変にするように構成したことを特徴とする請求項１又は２に記載の撮像装置。
4. 前記ＭＯＳ型転送スイッチのゲートに印加される低レベル電圧は、前記複数の画素への露光中又は前記複数の画素における電荷の蓄積中に第１の電圧に設定され、それ以外の時は前記第１の電圧よりも低い第２の電圧に設定するように構成したことを特徴とする請求項３に記載の撮像装置。
5. 前記複数の画素への露光中又は前記複数の画素における電荷の蓄積中に前記ＭＯＳ型転送スイッチのゲートに印加される低レベル電圧は、周囲環境温度が高いときは前記第１の電圧よりも低く前記第２の電圧よりも高い第３の電圧に設定するように構成したことを特徴とする請求項４に記載の撮像装置。
6. 前記複数の画素への露光中又は前記複数の画素における電荷の蓄積中に前記ＭＯＳ型転送スイッチのゲートに印加される低レベル電圧は、露光時間又は電荷蓄積時間が長いときに、前記第１の電圧よりも低く前記第２の電圧よりも高い第３の電圧に設定させるようにしたことを特徴とする請求項４に記載の撮像装置。
7. 複数の画素が配列され、前記複数の画素にリセット電圧を供給するための共通電源を備えた撮像素子を有する撮像装置の制御方法であって、
   前記共通電源に流れる電流に基づいて前記複数の画素のいずれかが飽和状態にあることを検出することを特徴とする撮像装置の制御方法。

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