JP4924137B2

JP4924137B2 - 冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサ

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Publication number: JP4924137B2
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Inventors: 賢史佐野
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Description

本発明は、デジタル信号をアナログ信号に変換する冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサに関する。

ＣＭＯＳ型イメージセンサ（以下ＣＭＯＳセンサ）はロジックプロセスを応用したイメージセンサであり、同一チップ上にイメージセンサに加え、周辺駆動回路、アナログ−デジタル（ＡＤ）変換器、信号処理回路などを搭載することができる特徴がある。特にＡＤ変換器を搭載したＣＭＯＳセンサは、カメラ設計において高ＳＮ比が要求されるアナログ回路設計が必要無くなるという点で注目されている。

ＡＤ変換器として、積分型ＡＤ変換器と逐次比較型ＡＤ変換器がある。積分型ＡＤ変換器は、ＡＤ間のバラツキが少なく、良好な直線性が確保できるが、変換速度が遅い問題点がある。また、逐次比較型ＡＤ変換器は、消費電力、変換速度で有利ではあるが、階調（ｂｉｔ数）が増えると、容量素子の面積が膨大になる問題がある。

この問題を解決するために、例えば特許文献１には、上位ビットと下位ビットを分けてそれぞれを積分型ＡＤ回路で量子化する２重の積分型ＡＤ回路による方法が記載されている。

特許第３５０７８００号公報

しかしながら、特許文献１では、高精度でＡＤ間バラツキは少ないが、積分型ＡＤ回路を２回直列に用いるため、消費電力が大きく、ＡＤ変換のスピードを速くできないという問題がある。

この問題を解決するために、図１３及び図１４に示すように、アナログ信号ＶｓをＡＤ変換するために、上位ｍビット（ｍは１以上の自然数、図１３ではｍ＝２）を逐次比較型、下位ｎビット（ｎは１以上の自然数、図１３ではｎ＝３）を積分型で変換する方法がある。

しかしながら、下位ビットの積分型ＡＤ変換において、ＤＡ変換回路（３ビットＤＡＣ）１０７にオフセットがあった場合や、比較回路（コンパレータ）１２０に遅延があった場合などに、図１５に示すように、参照電圧Ｖｒａｍｐの波形が理想波形に対し上下にずれたり、上位ビットと下位ビットの境界が正しくＡＤ変換できない場合がある。

この問題を解決するために、図９及び図１０に示すように、３ビットＤＡＣ１０７の替わりに３．５ビットＤＡＣ３００を用い、３ビット（すなわち８段）の上下に０．２５ビット（すなわち２段）ずつの合計１２段で下位３ビットを積分型で変換する方法がある。

しかしながら、３．５ビットＤＡＣ３００は、図１１に示すような１２段の抵抗ストリング型で構成され、デコーダ３７０は、図１２に示すように、１２個の４入力ＡＮＤ回路を必要とする。４入力ＡＮＤ回路は、ＮＭＯＳトランジスタ５個とＰＭＯＳトランジスタ５個で構成されるので、デコーダ３７０は、合計１２０個のトランジスタが必要になる。

上位２ビットを逐次比較型、下位７ビットを積分型でＡＤ変換する場合、図２に示すように、７．５ビットＤＡＣ４００が必要となり、７．５ビットＤＡＣ４００は、図６に示すように、７ビット（すなわち１２８段）の抵抗Ｒ０３２〜Ｒ１５９と、上方に０．２５ビット（すなわち３２段）の抵抗Ｒ１６０〜Ｒ１９１と、下方に０．２５ビット（すなわち３２段）の抵抗Ｒ０００〜Ｒ０３１の合計１９２段の抵抗ストリング型で構成される。

この場合、デコーダ４７１は、図７に示すように、１９２個の８入力ＡＮＤ（ＮＭＯＳトランジスタ９個とＰＭＯＳトランジスタ９個）を必要とするため、合計３４５６個ものトランジスタを使うことになる。トランジスタ数が多くなると、チップ面積の増大を招くだけでなく、雑音源となり、ＳＮ比の低下を引き起こす恐れがある。

一方、抵抗ストリング型ではなく他の方式、例えば電流型や電荷平衡型のバイナリ制御型、Ｒ−２Ｒなどは以下の理由により適さない。前述のＡＤ変換器は、上位ビットを逐次比較型、下位ビットを積分型で変換する。上位ビットの変換では入力レンジを決定する２つの上限電圧ＶＲＰ、下限電圧ＶＲＮを使いＡＤ変換を行う。下位ビットの積分型ＡＤ変換は、上位ビットと下位ビットの境界での変換精度を上げるために、上限電圧ＶＲＰと下限電圧ＶＲＮをオーバーするレンジＶＲＰ＋ΔＶとＶＲＮ−ΔＶの間で階段状の波形を発生させて変換する。例えば下位３ビットのＡＤ変換を行う場合、０．５ビットの冗長ビットを付加して、上限電圧ＶＲＰから下限電圧ＶＲＮの間を８段階に、ΔＶが２段階の計１２段階の３．５ビットＤＡ変換器により階段波形を作る。

電流型ＤＡ変換器の場合、電流から電圧を発生させるために２つの上限電圧ＶＲＰ、下限電圧ＶＲＮとは別系統の電圧となる。すると上位ビットと下位ビットのマッチングが悪くなり、冗長ビットを多くする必要があり、冗長ビットの増加は変換速度の低下を招く。

電荷平衡型のバイナリコード制御型や、Ｒ−２Ｒなどはデコーダ回路が小さいが、これらの方式は２つの電圧間を２のべき乗段階に分割してＤＡ変換するには良いが、３．５ビットや７．５ビットといった整数ビット以外のＤＡ変換器を構成するのは困難である。１ビット繰り上げたＤＡ変換器にすることも可能だが、電圧範囲が広くなりすぎてしまい動作しなくなる恐れがある。例えば３Ｖ電源で下限電圧ＶＲＮ＝０．６Ｖと上限電圧ＶＲＰ＝２．２Ｖの間を３ビットＤＡ変換し、さらにその電圧レンジの外側を２段階のＤＡ変換を付加した場合（３．５ビットＤＡ変換）、１ＬＳＢ（Least Significant Bit、アナログ分解能）＝０．２Ｖとなり３．５ビットＤＡ変換器のアナログ電圧範囲は、冗長ビットが２ＬＳＢ分あるから０．２Ｖから２．６Ｖとなる。一方、４ビットＤＡ変換器で実現する場合、冗長ビットが４ＬＳＢ分あるからアナログ電圧範囲は−０．２Ｖから３．０Ｖとなり、３．０Ｖ単一電源では実現できなくなる。

本発明は、このような事情に鑑みてなされたものであり、ノイズが少なく回路規模が小さい冗長ビット付きデジタル−アナログ変換器及びこれを用いたアナログ−デジタル変換器及びこれを用いたイメージセンサを提供することを目的とするものである。

上記課題を解決するために、本発明の冗長ビット付きデジタル−アナログ変換器では、第１の入力端子と第２の入力端子を有し、前記第１の入力端子に印加される電圧を第１電圧、前記第２の入力端子に印加される電圧を第２電圧とし、ΔＶ＝（前記第１電圧−前記第２電圧）／２^q+1（ｎは３以上の自然数、ｑはｎ−２以下の自然数）とすると、前記第１電圧＋ΔＶと前記第２電圧−ΔＶとの間をｎ＋１／２^qビットに量子化した参照電圧を出力する冗長ビット付きデジタル−アナログ変換器であって、ソース端子が第１の電位線に接続された第１の能動素子と、ソース端子が第２の電位線に接続された第２の能動素子と、前記第１の能動素子のドレイン端子と前記第２の能動素子のドレイン端子との間に直列に接続されたｋ個（ｋ＝２^(q+1)＋２）の抵抗素子と、第１の端子が前記第１の能動素子のドレイン端子と接続されている１番目の前記抵抗素子と２番目の前記抵抗素子の接続点に接続され、第２の端子が前記第２の入力端子に接続され、出力端子が前記第１の能動素子のゲート端子に接続された第１の差動増幅回路と、第１の端子が前記第２の能動素子のドレイン端子と接続されているｋ番目の前記抵抗素子とｋ−１番目の前記抵抗素子の接続点に接続され、第２の端子が前記第１の入力端子に接続され、出力端子が前記第２の能動素子のゲート端子に接続された第２の差動増幅回路と、ｊ番目（ｊは１≦ｊ≦ｋのすべての自然数）の前記抵抗素子の前記第１の電位線側の端子と第１の配線との間に接続されｊ番目の制御信号で接続状態／非接続状態に切り替わる第１のスイッチング素子と、ｊ番目の前記抵抗素子の前記第２の電位線側の端子と第２の配線との間に接続されｊ番目の前記制御信号で接続状態／非接続状態に切り替わる第２のスイッチング素子と、を有するｋ個のスイッチング回路と、前記第１の配線と接続された第１のバッファ回路の出力電圧と前記第２の配線と接続された第２のバッファ回路の出力電圧との間をｎ−ｑ−１ビットに量子化した量子化電圧を出力するｎ−ｑ−１ビットのバイナリ制御型デジタル−アナログ変換器と、前記量子化電圧を入力し前記参照電圧を出力する第３のバッファ回路と、前記ｋ個のスイッチング回路と前記バイナリ制御型デジタル−アナログ変換器をクロック信号に基づき制御するｋ個のｋ／２入力の論理回路を含むデコーダと、を含むことを要旨とする。

また、本発明の冗長ビット付きデジタル−アナログ変換器では、前記バイナリ制御型デジタル−アナログ変換器は、電圧加算型Ｒ−２Ｒラダー回路である。

この構成によれば、デコーダをｋ個のｋ／２入力の論理回路（例えば、ｑ＝１の場合、ｋ＝２²＋２＝６個の３入力の論理回路）で構成できるため、抵抗ストリング型だけで構成した場合に比べても回路規模を大幅に小さくすることが可能となり、ノイズを少なくすることができる。

また、本発明のアナログ−デジタル変換器では、アナログ信号を伝送するアナログ信号線と、前記アナログ信号の上限電圧を伝送する上限電圧線と、前記アナログ信号の下限電圧を伝送する下限電圧線と、請求項１または２に記載の冗長ビット付きデジタル−アナログ変換器の前記第１の入力端子と前記上限電圧線が接続され、前記第２の入力端子と前記下限電圧線が接続され、前記冗長ビット付きデジタル−アナログ変換器が出力する前記参照電圧を伝送する参照電圧線と、第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電圧線と、前記第２の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２^m-i×Ｃ（Ｃは正の実数）の容量に設定され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、前記ｍ個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、容量値がＣに設定され、一端が前記第２の端子に接続された第２の容量素子と、前記第２の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれかが接続されるように切替可能な第２の切替回路と、前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカウント線と、ｍビットのラッチ回路と、ｎビットのラッチ回路と、前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント値を前記ｎビットのラッチ回路に書き込む制御回路と、を含む。

また、本発明のアナログ−デジタル変換器では、前記制御回路は、ｉ番目の前記比較結果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目の前記切替回路を制御する。

また、本発明のイメージセンサでは、複数の光電変換素子と、上記に記載のアナログ−デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換されてなる電圧である。

この構成によれば、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。また、下位のｎビットを積分型でＡＤ変換するために、ｎビットに対し、１／２^kビットのマージンを持たせて量子化した参照電圧を使うので、参照電圧を発生させるＤＡ変換回路にオフセットなどが発生しても良好なＡＤ変換特性が得られる。

以下、本発明を具体化した実施形態について図面に従って説明する。

（第１実施形態）
＜イメージセンサの構成＞
まず、第１実施形態に係るイメージセンサの構成について、図１を参照して説明する。図１は、本発明の第１実施形態に係るイメージセンサの構成を示す回路構成図である。なお、説明を簡略化するために、３×３画素のイメージセンサで説明する。また、アナログ信号を上位ｍ＝２ビット、下位ｎ＝７ビットのデジタルデータに変換する場合について説明する。また、積分型ＡＤ変換では、ｑ＝１とし、ΔＶ＝（上限電圧−下限電圧）／２¹⁺¹＝（上限電圧−下限電圧）／４とすると、クロック信号に基づき下限電圧−ΔＶから上限電圧＋ΔＶの間を７＋１／２¹ビット（ｋ＝１）＝７．５ビットで量子化した参照電圧に基づき行う場合について説明する。

図１に示すように、イメージセンサ１は、３行３列に配置された画素１０１と、３本の垂直走査線１０２と、３本の水平走査線１０３と、垂直走査回路１０４と、３個のバッファ１０６と、３個のアナログ−デジタル変換器（ＡＤＣ）１０００と、７．５ビットデジタル−アナログ変換器（ＤＡＣ）４００と、カウンタ１０８と、水平走査回路１０５と、補正回路１０９と、から構成されている。

バッファ１０６は、選択された行の画素１０１のアナログ信号Ｖｓを保持し、アナログ信号線２０７に伝送する。

７．５ビットＤＡＣ４００は、アナログ信号Ｖｓの上限電圧ＶＲＰと下限電圧ＶＲＮとクロック信号ＣＬＫに基づき、上限電圧ＶＲＰ＋ΔＶと下限電圧ＶＲＮ−ΔＶとの間を７．５ビット（すなわち１９２クロック）で量子化した参照電圧Ｖｒａｍｐを参照電圧線２０１に伝送する。上限電圧ＶＲＰは、上限電圧線２０２に伝送され、下限電圧ＶＲＮは、下限電圧線２０３に伝送される。基準電圧ＶＲＥＦは、基準電圧線２０４に伝送される。

カウンタ１０８は、クロック信号ＣＬＫの開始からのクロック数をカウントした７．５ビットのカウント値ＣＮＴを８本のカウント線２０６に伝送する。

図２で後述する切替回路を制御する制御信号ｓ００〜ｓ２３は、制御線２０５に伝送される。

３個のＡＤＣ１０００は、アナログ信号線２０７に各々接続されている。また、３個のＡＤＣ１０００には、参照電圧線２０１と上限電圧線２０２と下限電圧線２０３と基準電圧線２０４と制御線２０５とカウント線２０６とが共通に配線されている。ＡＤＣ１０００は、アナログ信号Ｖｓを上位２ビット、下位７．５ビットのデジタル信号に変換し、水平走査回路１０５からの列選択線２０８に応じてデータ出力線２０９に伝送する。

補正回路１０９は、データ出力線２０９から伝送されたデジタル信号を補正して出力する。

＜７．５ビットＤＡＣの構成＞
次に、７．５ビットデジタル−アナログ変換器の構成について図４を参照して説明する。図４は、７．５ビットデジタル−アナログ変換器の構成を示す回路構成図である。

図４に示すように、７．５ビットＤＡＣ４００は、第１の能動素子であるＮｃｈトランジスタＮＴＲと、第２の能動素子であるＰｃｈトランジスタＰＴＲと、６個（ｑ＝１なのでｋ＝２⁽¹⁺¹⁾＋２個）の抵抗Ｒ１〜Ｒ６と、第１の差動増幅回路であるオペアンプＣＭＰＮと、第２の差動増幅回路であるオペアンプＣＭＰＰと、６個のスイッチング回路Ｔ０１〜Ｔ０６と、デコーダ４７０と、第１のバッファ回路であるバッファ１７１と、第２のバッファ回路であるバッファ１７２と、第３のバッファ回路であるバッファ１７３と、５ビットのバイナリ制御型デジタル−アナログ変換器である電圧加算型Ｒ−２Ｒラダー回路（以下、５ビットＲ−２Ｒ回路）４１０と、から構成されている。

ＮｃｈトランジスタＮＴＲと抵抗Ｒ１〜Ｒ６とＰｃｈトランジスタＰＴＲとは、第１の電位線である接地電位と第２の電位線である電源電位の間に直列に接続されている。

オペアンプＣＭＰＰは、第１の端子である正極（＋）端子が抵抗Ｒ５とＲ６の接続点と接続され、第２の端子である負極（−）端子が上限電圧線２０２に接続され、出力端子がＰｃｈトランジスタＰＴＲのゲート端子と接続されている。

オペアンプＣＭＰＮは、正極（＋）端子が抵抗Ｒ１とＲ２の接続点と接続され、負極（−）端子が下限電圧線２０３に接続され、出力端子がＮｃｈトランジスタＮＴＲのゲート端子と接続されている。

スイッチング回路Ｔ０１は、第１のスイッチング素子であるスイッチＬ１と第２のスイッチング素子であるスイッチＨ１を有し、スイッチＬ１は、ＮｃｈトランジスタＮＴＲのドレイン端子と抵抗Ｒ１との接続点と第１の配線である配線Ｎ１の間に接続され、デコーダ４７０からの１番目の制御信号ｓＶ１により接続状態／非接続状態に切り替わり、スイッチＨ１は、抵抗Ｒ１と抵抗Ｒ２との接続点と第２の配線である配線Ｎ２の間に接続され、デコーダ４７０からの１番目の制御信号ｓＶ１により接続状態／非接続状態に切り替わる。

スイッチング回路Ｔ０２は、第１のスイッチング素子であるスイッチＬ２と第２のスイッチング素子であるスイッチＨ２を有し、スイッチＬ２は、抵抗Ｒ１と抵抗Ｒ２との接続点と配線Ｎ１の間に接続され、デコーダ４７０からの２番目の制御信号ｓＶ２により接続状態／非接続状態に切り替わり、スイッチＨ２は、抵抗Ｒ２と抵抗Ｒ３との接続点と配線Ｎ２の間に接続され、デコーダ４７０からの２番目の制御信号ｓＶ２により接続状態／非接続状態に切り替わる。

スイッチング回路Ｔ０３は、第１のスイッチング素子であるスイッチＬ３と第２のスイッチング素子であるスイッチＨ３を有し、スイッチＬ３は、抵抗Ｒ２と抵抗Ｒ３との接続点と配線Ｎ１の間に接続され、デコーダ４７０からの３番目の制御信号ｓＶ３により接続状態／非接続状態に切り替わり、スイッチＨ３は、抵抗Ｒ３と抵抗Ｒ４との接続点と配線Ｎ２の間に接続され、デコーダ４７０からの３番目の制御信号ｓＶ３により接続状態／非接続状態に切り替わる。

スイッチング回路Ｔ０４は、第１のスイッチング素子であるスイッチＬ４と第２のスイッチング素子であるスイッチＨ４を有し、スイッチＬ４は、抵抗Ｒ３と抵抗Ｒ４との接続点と配線Ｎ１の間に接続され、デコーダ４７０からの４番目の制御信号ｓＶ４により接続状態／非接続状態に切り替わり、スイッチＨ４は、抵抗Ｒ４と抵抗Ｒ５との接続点と配線Ｎ２の間に接続され、デコーダ４７０からの４番目の制御信号ｓＶ４により接続状態／非接続状態に切り替わる。

スイッチング回路Ｔ０５は、第１のスイッチング素子であるスイッチＬ５と第２のスイッチング素子であるスイッチＨ５を有し、スイッチＬ５は、抵抗Ｒ４と抵抗Ｒ５との接続点と配線Ｎ１の間に接続され、デコーダ４７０からの５番目の制御信号ｓＶ５により接続状態／非接続状態に切り替わり、スイッチＨ５は、抵抗Ｒ５と抵抗Ｒ６との接続点と配線Ｎ２の間に接続され、デコーダ４７０からの５番目の制御信号ｓＶ５により接続状態／非接続状態に切り替わる。

スイッチング回路Ｔ０６は、第１のスイッチング素子であるスイッチＬ６と第２のスイッチング素子であるスイッチＨ６を有し、スイッチＬ６は、抵抗Ｒ５と抵抗Ｒ６との接続点と配線Ｎ１の間に接続され、デコーダ４７０からの６番目の制御信号ｓＶ６により接続状態／非接続状態に切り替わり、スイッチＨ６は、抵抗Ｒ６とＰｃｈトランジスタＰＴＲのドレイン端子との接続点と配線Ｎ２の間に接続され、デコーダ４７０からの６番目の制御信号ｓＶ６により接続状態／非接続状態に切り替わる。

バッファ１７１は、入力端子に配線Ｎ１が接続され、出力端子に配線Ｎ１１が接続されている。バッファ１７２は、入力端子に配線Ｎ２が接続され、出力端子に配線Ｎ２２が接続されている。

＜５ビットＲ−２Ｒ回路の構成＞
５ビットＲ−２Ｒ回路４１０は、配線Ｎ１１と配線Ｎ２２に接続され、バッファ１７１の出力電圧とバッファ１７２の出力電圧との間を５ビット（すなわち３２段）に量子化した量子化電圧を配線Ｎ３に出力する。バッファ１７３は、入力端子に配線Ｎ３が接続され、出力端子に参照電圧線２０１が接続されている。

５ビットＲ−２Ｒ回路４１０は、５個のスイッチ回路Ｗ０１，Ｗ０２，Ｗ０４，Ｗ０８，Ｗ１６と、抵抗値がＲ（Ω）の抵抗ｓＲ０１，ｓＲ０２，ｓＲ０３，ｓＲ０４と、抵抗値が２Ｒ（Ω）の抵抗ｄＲ００，ｄＲ０１，ｄＲ０２，ｄＲ０３，ｄＲ０４，ｄＲ１０と、から構成されている。

スイッチ回路Ｗ０１は、デコーダ４７０からの制御信号Ｄ０１がＨレベルの時に配線Ｎ２２と接続され、Ｌレベルの時に配線Ｎ１１と接続されるように切り替わり、出力端子が抵抗ｄＲ００の一端に接続されている。

スイッチ回路Ｗ０２は、デコーダ４７０からの制御信号Ｄ０２がＨレベルの時に配線Ｎ２２と接続され、Ｌレベルの時に配線Ｎ１１と接続されるように切り替わり、出力端子が抵抗ｄＲ０１の一端に接続されている。

スイッチ回路Ｗ０４は、デコーダ４７０からの制御信号Ｄ０４がＨレベルの時に配線Ｎ２２と接続され、Ｌレベルの時に配線Ｎ１１と接続されるように切り替わり、出力端子が抵抗ｄＲ０２の一端に接続されている。

スイッチ回路Ｗ０８は、デコーダ４７０からの制御信号Ｄ０８がＨレベルの時に配線Ｎ２２と接続され、Ｌレベルの時に配線Ｎ１１と接続されるように切り替わり、出力端子が抵抗ｄＲ０３の一端に接続されている。

スイッチ回路Ｗ１６は、デコーダ４７０からの制御信号Ｄ１６がＨレベルの時に配線Ｎ２２と接続され、Ｌレベルの時に配線Ｎ１１と接続されるように切り替わり、出力端子が抵抗ｄＲ０４の一端に接続されている。

抵抗ｄＲ１０は、配線Ｎ１１と抵抗ｄＲ００他端との間に接続されている。抵抗ｓＲ０１は、抵抗ｄＲ００の他端と抵抗ｄＲ０１の他端との間に接続されている。抵抗ｓＲ０２は、抵抗ｄＲ０１の他端と抵抗ｄＲ０２の他端との間に接続されている。抵抗ｓＲ０３は、抵抗ｄＲ０２の他端と抵抗ｄＲ０３の他端との間に接続されている。抵抗ｓＲ０４は、抵抗ｄＲ０３の他端と配線Ｎ３との間に接続されている。

＜デコーダの構成＞
次に、７．５ビットデジタル−アナログ変換器のデコーダの構成について図５を参照して説明する。図５は、７．５ビットデジタル−アナログ変換器のデコーダの構成を示す回路構成図である。

図５（Ａ）に示すように、デコーダ４７０は、クロック信号ＣＬＫに基づき選択信号Ｄ５，ＸＤ５，Ｄ６，ＸＤ６，Ｄ７，ＸＤ７と、制御信号Ｄ０１，Ｄ０２，Ｄ０４，Ｄ０８，Ｄ１６を出力する選択回路４７５と、６個の３入力の論理回路（ＡＮＤ回路）Ａ０〜Ａ５と、から構成されている。

ＡＮＤ回路Ａ０は、選択信号ＸＤ５，ＸＤ６，ＸＤ７を入力し、制御信号ｓＶ０を出力する。ＡＮＤ回路Ａ１は、選択信号Ｄ５，ＸＤ６，ＸＤ７を入力し、制御信号ｓＶ１を出力する。ＡＮＤ回路Ａ２は、選択信号ＸＤ５，Ｄ６，ＸＤ７を入力し、制御信号ｓＶ２を出力する。ＡＮＤ回路Ａ３は、選択信号Ｄ５，Ｄ６，ＸＤ７を入力し、制御信号ｓＶ３を出力する。ＡＮＤ回路Ａ４は、選択信号ＸＤ５，ＸＤ６，Ｄ７を入力し、制御信号ｓＶ４を出力する。ＡＮＤ回路Ａ５は、選択信号Ｄ５，ＸＤ６，Ｄ７を入力し、制御信号ｓＶ５を出力する。

選択回路４７５は、図５（Ｂ）に示すように、クロック信号ＣＬＫに基づき１９２通りの組み合わせで選択信号Ｄ５，ＸＤ５，Ｄ６，ＸＤ６，Ｄ７，ＸＤ７と、制御信号Ｄ０１，Ｄ０２，Ｄ０４，Ｄ０８，Ｄ１６と、を出力する。

＜ＡＤＣの構成＞
次に、アナログ−デジタル変換器の構成について図２を参照して説明する。図２は、アナログ−デジタル変換器の構成を示す回路構成図である。

図２に示すように、ＡＤＣ１０００は、比較回路であるコンパレータ１２０と、制御回路１３０と、スイッチング素子であるスイッチＳＷ００と、１番目の容量素子であるコンデンサＣ１と、２番目の容量素子であるコンデンサＣ２と、第２の容量素子であるコンデンサＣ３と、１番目の切替回路を構成するスイッチＳＷ１１，ＳＷ１２，ＳＷ１３と、２番目の切替回路を構成するスイッチＳＷ２１，ＳＷ２２，ＳＷ２３と、第２の切替回路を構成するスイッチＳＷ３１，ＳＷ３２，ＳＷ３３と、２ビットのラッチ回路１４０と、８ビットのラッチ回路１５００と、から構成されている。

コンパレータ１２０は、第１の端子である正極（＋）端子と、第２の端子である負極（−）端子と、比較結果出力端子を有し、正極端子の電圧＞負極端子の電圧の場合、比較結果出力端子から出力される比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、正極端子の電圧＜負極端子の電圧の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となる。正極端子は、基準電圧線２０４に接続され、基準電圧ＶＲＥＦが印加される。

スイッチＳＷ００は、コンパレータ１２０の負極端子と比較結果出力端子の間に接続されている。スイッチＳＷ００は、制御信号ｓ００がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

コンデンサＣ１は、２^2-1×Ｃ（Ｃは、任意の容量）＝２Ｃ（Ｆ）の容量に設定され、コンデンサＣ２は、２^2-2×Ｃ＝Ｃ（Ｆ）の容量に設定され、コンデンサＣ３は、Ｃ（Ｆ）の容量に設定されている。コンデンサＣ１〜Ｃ３の一端は、コンパレータ１２０の負極端子に並列に接続されている。

スイッチＳＷ１１は、コンデンサＣ１の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ１２は、コンデンサＣ１の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ１３は、コンデンサＣ１の他端と上限電圧線２０２の間に接続されている。スイッチＳＷ１１は、制御信号ｓ１１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ１２は、制御信号ｓ１２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ１３は、制御信号ｓ１３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

スイッチＳＷ２１は、コンデンサＣ２の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ２２は、コンデンサＣ２の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ２３は、コンデンサＣ２の他端と上限電圧線２０２の間に接続されている。スイッチＳＷ２１は、制御信号ｓ２１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ２２は、制御信号ｓ２２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ２３は、制御信号ｓ２３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

スイッチＳＷ３１は、コンデンサＣ３の他端とアナログ信号線２０７の間に接続されている。スイッチＳＷ３２は、コンデンサＣ３の他端と下限電圧線２０３の間に接続されている。スイッチＳＷ３３は、コンデンサＣ３の他端と参照電圧線２０１の間に接続されている。スイッチＳＷ３１は、制御信号ｓ３１がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ３２は、制御信号ｓ３２がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。スイッチＳＷ３３は、制御信号ｓ３３がＨレベルの時に導通状態、Ｌレベルの時に非導通状態となる。

制御回路１３０は、コンパレータ１２０の比較結果出力端子と３本のカウント線２０６と接続されている。

制御回路１３０は、上位１ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐをラッチ回路１４０の１ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した場合、制御信号ｓ１２をＨレベルに、制御信号ｓ１３をＬレベルに、それぞれ切り替える。

また、制御回路１３０は、上位２ビット目のＡＤ変換の期間、比較結果信号Ｖｃｏｍｐをラッチ回路１４０の２ビット目に伝送すると共に、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した場合、制御信号ｓ２２をＨレベルに、制御信号ｓ２３をＬレベルに、それぞれ切り替える。

さらに、制御回路１３０は、下位７ビットのＡＤ変換の期間、比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に遷移した時点の７ビットのカウント値ＣＮＴをラッチ回路１５００に伝送する。

＜ＡＤＣの動作＞
次に、アナログ−デジタル変換器の動作について図３を参照して説明する。図３は、アナログ−デジタル変換器の動作を示すタイミング図である。

まず、時点ｔ０からｔ２の期間、制御信号ｓ００をＨレベルにし、スイッチＳＷ００を導通状態にすることにより、コンパレータ１２０の比較結果出力端子と負極端子が短絡し、負極端子の電圧ＶＩＮ（すなわちコンデンサＣ１〜Ｃ３の一端）が基準電圧ＶＲＥＦになる。この状態で、制御信号ｓ１１，ｓ２１，ｓ３１をＨレベルにすると、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が導通状態となり、アナログ信号ＶｓがコンデンサＣ１〜Ｃ３の他端に伝送される。コンデンサＣ１にはＱ１＝２Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ２にはＱ２＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積され、コンデンサＣ３にはＱ３＝Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。つまり、コンデンサＣ１〜Ｃ３には、合計Ｑ＝Ｑ１＋Ｑ２＋Ｑ３＝４Ｃ（Ｖｓ−ＶＲＥＦ）の電荷が蓄積される。

時点ｔ１において、制御信号ｓ１１，ｓ２１，ｓ３１をＬレベルに切り替えることにより、スイッチＳＷ１１，ＳＷ２１，ＳＷ３１が非導通状態となり、コンデンサＣ１〜Ｃ３の電荷が保持され、時点ｔ２で制御信号ｓ００をＬレベルに切り替えると、スイッチＳＷ００が非導通状態となり、電流経路が遮断され、コンデンサＣ１〜Ｃ３の電荷が保存される。

時点ｔ３において、制御信号ｓ１２，ｓ２２，ｓ３２をＨレベルに切り替えると、スイッチＳＷ１２，ＳＷ２２，ＳＷ３２が導通状態となり、コンデンサＣ１〜Ｃ３の他端に下限電圧ＶＲＮが印加される。電荷保存の法則により、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝４Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋ＶＲＮ−Ｖｓとなる。下限電圧ＶＲＮ＜アナログ信号Ｖｓの関係が成り立つので、コンパレータ１２０の正極端子の電圧ＶＲＥＦ＞負極端子の電圧ＶＩＮとなり、比較結果信号Ｖｃｏｍｐは、正の最大電圧となる。

時点ｔ４において、制御信号ｓ１２をＬレベルに、制御信号ｓ１３をＨレベルに、それぞれ切り替えると、スイッチＳＷ１２が非導通状態、スイッチＳＷ１３が導通状態となるので、コンデンサＣ１の他端に上限電圧ＶＲＰが印加される。コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋２Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（（ＶＲＰ＋ＶＲＮ）／２）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ＋ＶＲＮ）／２より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位１ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ＋ＶＲＮ）／２の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の１ビット目にＬレベルを書き込むと同時に、時点ｔ５において図３の点線で示すように制御信号ｓ１２をＨレベル、制御信号ｓ１３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

次に、時点ｔ６において、制御信号ｓ２２をＬレベルに、制御信号ｓ２３をＨレベルに、それぞれ切り替えると、スイッチＳＷ２２が非導通状態、スイッチＳＷ２３が導通状態となるので、コンデンサＣ２の他端に上限電圧ＶＲＰが印加される。

＜１ビット目がＨレベルだった場合＞
ラッチ回路１４０の１ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋ＶＲＮ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ×３／４＋ＶＲＮ／４）より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ×３／４＋ＶＲＮ／４）の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬレベルを書き込むと同時に、時点ｔ７において図３の点線で示すように制御信号ｓ２２をＨレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

＜１ビット目がＬレベルだった場合＞
ラッチ回路１４０の１ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／４＋ＶＲＮ×３／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓが（ＶＲＰ／４＋ＶＲＮ×３／４）より大きいか否かをコンパレータ１２０で逐次比較することであり、アナログ信号Ｖｓの上位２ビット目を求めることになる。

アナログ信号Ｖｓ＞（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃｏｍｐは、正の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＨレベルを書き込む。

一方、アナログ信号Ｖｓ＜（ＶＲＰ／４＋ＶＲＮ×３／４）の場合、比較結果信号Ｖｃｏｍｐは、負の最大電圧となり、制御回路１３０は、ラッチ回路１４０の２ビット目にＬレベルを書き込むと同時に、時点ｔ７において制御信号ｓ２２をＨレベル、制御信号ｓ２３をＬレベル、にそれぞれ切替え、比較結果信号Ｖｃｏｍｐを正の最大電圧に戻す。

時点ｔ７において、制御信号ｓ３２をＬレベルに、制御信号ｓ３３をＨレベルに、それぞれ切り替えると、スイッチＳＷ３２が非導通状態、スイッチＳＷ３３が導通状態となるので、コンデンサＣ３の他端に参照電圧Ｖｒａｍｐが印加される。さらに、時点ｔ８からクロック信号ＣＬＫを開始させ、７．５ビットＤＡＣ４００により参照電圧Ｖｒａｍｐを発生させる。また、クロック信号ＣＬＫの開始時点からカウンタ１０８が０からカウントを始める。

＜１ビット目＝Ｈ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位３ビットを求めることになる。

＜１ビット目＝Ｈ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＨレベルかつ２ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ／２＋ＶＲＮ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位７ビットを求めることになる。

＜１ビット目＝Ｌ、２ビット目＝Ｈの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＨレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝２Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（ＶＲＰ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＮ／２＋ＶＲＰ／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位７ビットを求めることになる。

＜１ビット目＝Ｌ、２ビット目＝Ｌの場合＞
ラッチ回路１４０の１ビット目がＬレベルかつ２ビット目がＬレベルだった場合、コンデンサＣ１〜Ｃ３の電荷Ｑ＝４Ｃ（Ｖｓ−ＶＲＥＦ）＝３Ｃ（ＶＲＮ−ＶＩＮ）＋Ｃ（Ｖｒａｍｐ−ＶＩＮ）となり、負極端子の電圧ＶＩＮ＝ＶＲＥＦ＋（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）−Ｖｓとなる。すなわち、アナログ信号Ｖｓ＞（ＶＲＰ×３／４＋Ｖｒａｍｐ／４）となった時点をコンパレータ１２０で積分比較することであり、アナログ信号Ｖｓの下位７ビットを求めることになる。

本実施形態では、時点ｔ９の６クロック目（カウント値が５）で比較結果信号Ｖｃｏｍｐが正の最大電圧から負の最大電圧に推移した場合を説明する。制御回路１３０は、カウント値ＣＮＴ＝５（７進数で００００１０１）をラッチ回路１５００に書き込む。

なお、補正回路１０９は、下位ビットが８ビットになった場合、下位ビットの最上位ビットの値を上位２ビットに加算するようにデータを補正する。

以上の説明のように、アナログ信号Ｖｓの上位２ビットを逐次比較型でデジタルデータに変換し、下位７ビットを積分型でデジタルデータに変換することができる。

以上に述べた前記実施形態によれば、以下の効果が得られる。

本実施形態では、上位のｍビットを逐次比較型でＡＤ変換し、下位のｎビットを積分型でＡＤ変換できるので、低消費電力で動作し、高精度でＡＤ間バラツキが少なく、逐次比較型ＡＤ変換器だけで構成したよりも容量素子を少なくできレイアウト面積を小さくすることができる。また、下位のｎビットを積分型でＡＤ変換するために、ｎビットに対し、１／２^kビットのマージンを持たせて量子化した参照電圧を使うので、参照電圧を発生させるＤＡ変換回路にオフセットなどが発生しても良好なＡＤ変換特性が得られる。さらに、デコーダをｋ個のｋ／２入力の論理回路（例えば、ｑ＝１の場合、ｋ＝２²＋２＝６個の３入力の論理回路）で構成できるため、抵抗ストリング型だけで構成した場合に比べても回路規模を大幅に小さくすることが可能となり、ノイズを少なくすることができる。

以上、本発明の実施形態を説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。以下、変形例を挙げて説明する。

（変形例１）本発明に係るイメージセンサの変形例１について説明する。前記第１実施形態では、アナログ信号Ｖｓを上位２ビット、下位７ビットのデジタルデータに変換する場合について説明したが、例えば、上位３ビット、下位７ビットのデジタルデータに変換する場合は、１番目のコンデンサを２^3-1ＣｐＦ＝４ＣｐＦ、２番目のコンデンサを２^3-2ＣｐＦ＝２ＣｐＦ、３番目のコンデンサを２^3-3ＣｐＦ＝ＣｐＦ、にそれぞれ設定し、３ビットＤＡＣ１０７の替わりに５ビットＤＡＣで構成し、３ビットのラッチ回路と７ビットのラッチ回路で構成すればよい。

（変形例２）本発明に係るイメージセンサの変形例２について説明する。前記第１実施形態では、イメージセンサで説明したが、例えば、ラインセンサのようにカラム状に多数配置するＡＤ変換に適用してもよい。

（変形例３）本発明に係るイメージセンサの変形例３について説明する。前記第１実施形態では、７．５ビットＤＡＣ４００による１９２段の参照電圧Ｖｒａｍｐを使う場合を説明したが、例えば、１６１段目の参照電圧Ｖｒａｍｐで良好な積分型ＡＤ変換ができるならば、クロック信号を１６１個で止めるように制御してもよい。

本発明の第１実施形態に係るイメージセンサの構成を示す回路構成図。アナログ−デジタル変換器の構成を示す回路構成図。アナログ−デジタル変換器の動作を示すタイミング図。７．５ビットデジタル−アナログ変換器の構成を示す回路構成図。７．５ビットデジタル−アナログ変換器のデコーダの構成を示す回路構成図。従来の７．５ビットデジタル−アナログ変換器の構成を示す回路構成図。従来の７．５ビットデジタル−アナログ変換器のデコーダの構成を示す回路構成図。５ビットのイメージセンサの構成を示す回路構成図。５ビットのアナログ−デジタル変換器の構成を示す回路構成図。５ビットのアナログ−デジタル変換器の動作を示すタイミング図。３．５ビットデジタル−アナログ変換器の構成を示す回路構成図。３．５ビットデジタル−アナログ変換器のデコーダの構成を示す回路構成図。従来のアナログ−デジタル変換器の構成を示す回路構成図。従来のアナログ−デジタル変換器の動作を示すタイミング図。従来の参照電圧と上位２ビットの関係を示すグラフ。

符号の説明

１…イメージセンサ、１０００…ＡＤＣ、１０１…画素、１０２…垂直走査線、１０３…水平走査線、１０４…垂直走査回路、１０５…水平走査回路、１０６…バッファ、１７１〜１７３…バッファ、４００…７．５ビットＤＡＣ、４７０…デコーダ、１０８…カウンタ、１０９…補正回路、１２０…コンパレータ、１３０…制御回路、１４０…ラッチ回路、１５００…ラッチ回路、２０１…参照電圧線、２０２…上限電圧線、２０３…下限電圧線、２０４…基準電圧線、２０５…制御線、２０６…カウント線、２０７…アナログ信号線、２０８…列選択線。

Claims

第１の入力端子と第２の入力端子を有し、前記第１の入力端子に印加される電圧を第１電圧、前記第２の入力端子に印加される電圧を第２電圧とし、ΔＶ＝（前記第１電圧−前記第２電圧）／２^q+1（ｎは３以上の自然数、ｑはｎ−２以下の自然数）とすると、前記第１電圧＋ΔＶと前記第２電圧−ΔＶとの間をｎ＋１／２^qビットに量子化した参照電圧を出力する冗長ビット付きデジタル−アナログ変換器であって、
ソース端子が第１の電位線に接続された第１の能動素子と、
ソース端子が第２の電位線に接続された第２の能動素子と、
前記第１の能動素子のドレイン端子と前記第２の能動素子のドレイン端子との間に直列に接続されたｋ個（ｋ＝２^(q+1)＋２）の抵抗素子と、
第１の端子が前記第１の能動素子のドレイン端子と接続されている１番目の前記抵抗素子と２番目の前記抵抗素子の接続点に接続され、第２の端子が前記第２の入力端子に接続され、出力端子が前記第１の能動素子のゲート端子に接続された第１の差動増幅回路と、
第１の端子が前記第２の能動素子のドレイン端子と接続されているｋ番目の前記抵抗素子とｋ−１番目の前記抵抗素子の接続点に接続され、第２の端子が前記第１の入力端子に接続され、出力端子が前記第２の能動素子のゲート端子に接続された第２の差動増幅回路と、
ｊ番目（ｊは１≦ｊ≦ｋのすべての自然数）の前記抵抗素子の前記第１の電位線側の端子と第１の配線との間に接続されｊ番目の制御信号で接続状態／非接続状態に切り替わる第１のスイッチング素子と、ｊ番目の前記抵抗素子の前記第２の電位線側の端子と第２の配線との間に接続されｊ番目の前記制御信号で接続状態／非接続状態に切り替わる第２のスイッチング素子と、を有するｋ個のスイッチング回路と、
前記第１の配線と接続された第１のバッファ回路の出力電圧と前記第２の配線と接続された第２のバッファ回路の出力電圧との間をｎ−ｑ−１ビットに量子化した量子化電圧を出力するｎ−ｑ−１ビットのバイナリ制御型デジタル−アナログ変換器と、
前記量子化電圧を入力し前記参照電圧を出力する第３のバッファ回路と、
前記ｋ個のスイッチング回路と前記バイナリ制御型デジタル−アナログ変換器をクロック信号に基づき制御するｋ個のｋ／２入力の論理回路を含むデコーダと、
を含む、
ことを特徴とする冗長ビット付きデジタル−アナログ変換器。
請求項１に記載の冗長ビット付きデジタル−アナログ変換器において、
前記バイナリ制御型デジタル−アナログ変換器は、電圧加算型Ｒ−２Ｒラダー回路である、
ことを特徴とする冗長ビット付きデジタル−アナログ変換器。
アナログ信号を伝送するアナログ信号線と、
前記アナログ信号の上限電圧を伝送する上限電圧線と、
前記アナログ信号の下限電圧を伝送する下限電圧線と、
請求項１または２に記載の冗長ビット付きデジタル−アナログ変換器の前記第１の入力端子と前記上限電圧線が接続され、前記第２の入力端子と前記下限電圧線が接続され、前記冗長ビット付きデジタル−アナログ変換器が出力する前記参照電圧を伝送する参照電圧線と、
第１の端子と第２の端子とを有し前記第１の端子に印加された電圧と前記第２の端子に印加された電圧とを比較した比較結果信号を比較結果出力端子から出力する比較回路と、
前記第１の端子と接続され前記比較回路の動作電圧を決める基準電圧を伝送する基準電圧線と、
前記第２の端子と前記比較結果出力端子との間に接続され、前記アナログ信号線に前記アナログ信号が伝送される期間に導通状態となるスイッチング素子と、
ｉ番目（１≦ｉ≦ｍ、ｍは１以上の自然数）が２^m-i×Ｃ（Ｃは正の実数）の容量に設定され、各々の一端が前記第２の端子に並列に接続されたｍ個の容量素子と、
前記ｍ個の容量素子の他端の各々に接続され、前記アナログ信号線または前記下限電圧線または前記上限電圧線のいずれかが接続されるように切替可能なｍ個の切替回路と、
容量値がＣに設定され、一端が前記第２の端子に接続された第２の容量素子と、
前記第２の容量素子の他端に接続され、前記アナログ信号線または前記下限電圧線または前記参照電圧線のいずれかが接続されるように切替可能な第２の切替回路と、
前記クロック信号の開始時点からのクロック数をカウントしたカウント値を伝送するカウント線と、
ｍビットのラッチ回路と、
ｎ＋１ビットのラッチ回路と、
前記比較結果出力端子の出力線及び前記カウント線に接続され、前記比較結果信号に基づき前記ｍ個の切替回路を制御し、前記ｍ個の容量素子に前記上限電圧線を順次接続することにより出力される前記比較結果信号を前記ｍビットのラッチ回路に順次書き込み、前記第２の容量素子に前記参照電圧線を接続することにより出力される前記比較結果信号の電位が第１の電位から第２の電位に変化した時点の前記カウント値を前記ｎ＋１ビットのラッチ回路に書き込む制御回路と、
を含む、
ことを特徴とするアナログ−デジタル変換器。
請求項３に記載のアナログ−デジタル変換器において、
前記制御回路は、
ｉ番目の前記比較結果信号の電位が前記第１の電位から前記第２の電位に変化してから所定の時間経過後にｉ番目の前記比較結果信号の電位が前記第２の電位から前記第１の電位に戻るようにｉ番目の前記切替回路を制御する、
ことを特徴とするアナログ−デジタル変換器。
複数の光電変換素子と、請求項３または４に記載のアナログ−デジタル変換器とを有し、前記アナログ信号の電圧は前記光電変換素子により光電変換されてなる電圧であることを特徴とするイメージセンサ。