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JP4912830B2 - Transmission device, and flip chip and module using the same - Google Patents

Transmission device, and flip chip and module using the same Download PDF

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JP4912830B2 JP2006283994A JP2006283994A JP4912830B2 JP 4912830 B2 JP4912830 B2 JP 4912830B2 JP 2006283994 A JP2006283994 A JP 2006283994A JP 2006283994 A JP2006283994 A JP 2006283994A JP 4912830 B2 JP4912830 B2 JP 4912830B2
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Description

本発明は、情報処理装置の回路基板における伝送装置技術に係り、特に、伝送線路の途中から複数個に分岐し、その分岐先に複数個の受端部を有した伝送線路において、信号の反射を抑えて高速動作を可能にする伝送装置およびこれを用いたフリップチップ、モジュールに関する。   The present invention relates to a transmission device technology in a circuit board of an information processing device, and more particularly to signal reflection in a transmission line that branches into a plurality of parts from the middle of a transmission line and has a plurality of receiving ends at the branch destination. The present invention relates to a transmission device that can operate at high speed while suppressing the above, and a flip chip and module using the same.

従来、パーソナルコンピュータなどの電子機器に搭載されているLSI間の信号は、例えばメモリコントローラとメモリデバイス間では、データバス、コマンドバス、アドレスバス、及びクロックバス(以下の説明では、これらを総称して単にバスと呼ぶこともある)が接続されており、このバスを介して伝送される。   Conventionally, signals between LSIs mounted on electronic devices such as personal computers are, for example, data buses, command buses, address buses, and clock buses between memory controllers and memory devices. (Sometimes referred to simply as a bus) and is transmitted via this bus.

パーソナルコンピュータ等に使用されるメモリモジュールや、TV製品などの映像処理機器では、フレームメモリとして複数のメモリデバイスが搭載されることが一般的になっている。   In memory modules used for personal computers and video processing equipment such as TV products, a plurality of memory devices are generally mounted as frame memories.

従って、CPUまたはチップセット(メモリコントローラ)からバス信号を複数のメモリデバイスに対して直接供給する必要がある。この場合、メモリコントローラからメモリへのバスの基板パターンは、途中で分岐されて各メモリデバイスに接続される構成にするのが通常である。   Therefore, it is necessary to directly supply a bus signal from a CPU or a chip set (memory controller) to a plurality of memory devices. In this case, the substrate pattern of the bus from the memory controller to the memory is usually configured to be branched in the middle and connected to each memory device.

クロックバス、アドレスバス、コマンドバス信号などのバス信号をシングルエンド伝送路で伝送する場合、伝送線路(以下、伝送路とも記す)の終端を行い、インピーダンスマッチングが必要になる。   When a bus signal such as a clock bus, an address bus, or a command bus signal is transmitted through a single-ended transmission line, a transmission line (hereinafter also referred to as a transmission line) is terminated and impedance matching is required.

これは、インピーダンスのミスマッチがあると、信号ライン沿いに前後に反射し、受端側でリンギングが発生し、このリンギングによって受信側レシーバのダイナミックレンジが狭くなったり、誤ったトリガが発生したりする可能性があるからである。   This is because if there is an impedance mismatch, it will be reflected back and forth along the signal line and ringing will occur at the receiving end, which will reduce the dynamic range of the receiving receiver or cause a false trigger. Because there is a possibility.

上記反射を除去するには、適切な終端方法が必要になる。終端方法としては、アルテラ社のホームページ(「http://www.altera.co.jp/literature/lit−an.jsp」)に掲載してあるアプリケーションノートのAN224「高速ボードレイアウトガイドライン.pdf」に一般的な終端方法が記載されているように、テブナン終端、直列終端、並列終端などがある。   To remove the reflection, an appropriate termination method is required. As a termination method, the application note AN224 “High-Speed Board Layout Guidelines.pdf” posted on the Altera website (“http://www.altera.co.jp/literature/lit-an.jsp”) is used. As described in general termination methods, there are thevenin termination, series termination, parallel termination, and the like.

また、LVDSなどの差動伝送線路の場合、その終端方法としては、1対の信号間の受端部に近接してパラレルに抵抗を付加して終端する方法がある。   Further, in the case of a differential transmission line such as LVDS, as a termination method, there is a method in which a resistor is added in parallel near the receiving end portion between a pair of signals and terminated.

さらに、パーソナルコンピュータでは、データレートを2倍にできるDDR(Double Data Rate)を使用したDRAMに採用されているインターフェースとして、SSTL(StubSeries Termination Logic)が、JEDEC(Joint Electron Device Engineering Council)より提案されている。   Furthermore, in the personal computer, SSTL (StubSeries Termination Logic) is proposed by JEDEC (Joint Electron Engineering Engineering) as an interface adopted in DRAM using DDR (Double Data Rate) that can double the data rate. ing.

図9は、DDR―DRAMのインターフェースに使用したSSTL−2の構成を示す図である。   FIG. 9 is a diagram showing the configuration of SSTL-2 used for the DDR-DRAM interface.

図9に示すSSTL−2は、バスからの信号の分岐点(stub)50とDDRメモリ51との間にシリーズに抵抗を付加して反射の影響を低減したものであり、I/O電圧が低電圧(2.5V)の高速インターフェースである。   SSTL-2 shown in FIG. 9 reduces the influence of reflection by adding a resistance between the branch point (stub) 50 of the signal from the bus and the DDR memory 51, and the I / O voltage is reduced. It is a low-voltage (2.5V) high-speed interface.

分岐直後にシリーズ抵抗であるスタブ抵抗(Rs)52の抵抗値を分岐点50とDDRメモリ間の伝送線路55の特性インピーダンス(以下、Zoとも記す)の1/2(Rs=Zo/2)とし、多重反射を抑えるようなインターフェースとなっている。   Immediately after branching, the resistance value of the stub resistor (Rs) 52, which is a series resistance, is set to 1/2 (Rs = Zo / 2) of the characteristic impedance (hereinafter also referred to as Zo) of the transmission line 55 between the branch point 50 and the DDR memory. It is an interface that suppresses multiple reflections.

なお、スタブ抵抗(Rs)52の抵抗値を約25Ω(DIMM(「Dual Inline Memory Module」)では22Ωが一般的である)、ダンピング抵抗(Rd)53の抵抗値を22Ω、終端電圧(Vtt)の端子に抵抗値約25Ω(DIMMでは27Ωが一般的である)の終端抵抗(Rt)54で終端するように推奨されている。   Note that the resistance value of the stub resistor (Rs) 52 is approximately 25Ω (22Ω is generally used in DIMM (“Dual Inline Memory Module”)), the resistance value of the damping resistor (Rd) 53 is 22Ω, and the termination voltage (Vtt). It is recommended that the terminal be terminated with a termination resistor (Rt) 54 having a resistance value of about 25Ω (27Ω is common in DIMM).

また、DDRメモリ側では、参照電圧Vrefが、信号のハイレベル、ローレベルを検出するための電圧として使用され、VttとVrefは一般的に、インターフェースデバイスの電源電圧の1/2が使用される。   On the DDR memory side, the reference voltage Vref is used as a voltage for detecting the high level and low level of the signal, and Vtt and Vref are generally ½ of the power supply voltage of the interface device. .

また、このインターフェースは、メモリモジュールの増設等で、メモリの構成(メモリの増減)が変更になった場合の多重反射の回避が考慮されている。   This interface also takes into account avoidance of multiple reflections when the memory configuration (memory increase / decrease) is changed due to the addition of memory modules or the like.

上述した図9に示すSSTLインターフェースのトポロジの動作と特徴については、日経エレクトロ二クス2001.1.15(No.787)(p.172,173)に記載されているが、上記スタブ抵抗52は、多重反射を回避することを目的としている。   The operation and characteristics of the topology of the SSTL interface shown in FIG. 9 described above are described in Nikkei Electronics 2001.15 (No. 787) (p.172, 173). The aim is to avoid multiple reflections.

このスタブ抵抗52により、メモリから分岐点をみるとインピーダンス整合している一方、コントローラから分岐点をみるとインピーダンス整合していなため、コントローラからメモリへの伝送信号は、分岐点で反射を起こすが、多重反射を回避するように構成されている。   The stub resistor 52 matches the impedance when the branch point is seen from the memory, but does not match the impedance when the branch point is seen from the controller. Therefore, the transmission signal from the controller to the memory is reflected at the branch point. It is configured to avoid multiple reflections.

しかし、このトポロジは、主に双方向データラインに使用されるが、メモリモジュールが固定な組み込み機器においては、増設を考慮しないトポロジ設計の方が容易なこと、また、各受信デバイスへの伝播遅延時間が同じではないため、同一の伝播遅延時間であるほうが設計しやすいため、などの理由により、あえてSSTLのトポロジを採用するメリットは低いと言える。   However, this topology is mainly used for bidirectional data lines. However, in embedded devices with fixed memory modules, it is easier to design a topology that does not take into account the addition, and the propagation delay to each receiving device. Since the time is not the same, it is easier to design with the same propagation delay time. For this reason, the merit of adopting the SSTL topology is low.

他の従来の一対多の信号接続のトポロジの例としては、特許文献1に、SSTLインターフェースをベースにしたような「メモリ装置」のトポロジ構成が開示されている(特許文献1、図3参照)。   As an example of another conventional one-to-many signal connection topology, Patent Document 1 discloses a topology configuration of a “memory device” based on an SSTL interface (see Patent Document 1 and FIG. 3).

上記トポロジ構成は、伝送線路が順々に分岐する構造になっており、SSTLインターフェースに近い構成になっているため、上記と同様に、分岐点での反射の影響や、配線長や終端抵抗等の検討が必要であると同時に、各受信デバイスへの伝播遅延時間が同じではないため、同一の遅延時間であることが望ましい場合については、上記と同様に、採用しづらい。   The above topology configuration has a structure in which the transmission line branches in order and is close to the SSTL interface. As in the above, the influence of reflection at the branch point, wiring length, termination resistance, etc. Since the propagation delay time to each receiving device is not the same, it is difficult to adopt the case where it is desirable to have the same delay time, as described above.

そこで、同一の遅延時間が可能な一対多接続の接続構成について考えると、上述のようなSSTLインターフェースの他に、途中に分岐があるTブランチの接続構成を用いることが考えられる。   Therefore, considering a connection configuration of one-to-many connection capable of the same delay time, it is conceivable to use a T-branch connection configuration having a branch in the middle in addition to the SSTL interface as described above.

図10は、Tブランチ接続の基板上の配線の一例を示す図である。   FIG. 10 is a diagram illustrating an example of wiring on a substrate for T branch connection.

図10では、基板60上にメモリコントローラ(以下、「MCTL」という)61とメモリM1,M2があり、MCTL61からメモリM1,メモリM2へ信号を伝送する場合の配線パターンを示している(ただし、この図ではインピーダンス整合用の抵抗類は省略している)。実装密度を落とさないためには、この図のように、MCTL61の信号をメモリM1とメモリM2の近くまで配線して、そこから分岐をしてから、メモリM1とメモリM2に配線している。   FIG. 10 shows a wiring pattern when a memory controller (hereinafter referred to as “MCTL”) 61 and memories M1 and M2 are provided on the substrate 60, and signals are transmitted from the MCTL 61 to the memories M1 and M2 (however, FIG. In this figure, resistors for impedance matching are omitted). In order not to reduce the mounting density, as shown in this figure, the MCTL 61 signal is routed to the vicinity of the memory M1 and the memory M2, branched from there, and then routed to the memory M1 and the memory M2.

図10に示した配線方法ではなく、図11に示すように、複数個の分岐点を送端側の近傍に設け、この分岐点を起点にして、一対一の接続を複数持ち、個々の線路で独立して整合を取る方法もある。   In place of the wiring method shown in FIG. 10, as shown in FIG. 11, a plurality of branch points are provided in the vicinity of the transmission end side, and a plurality of one-to-one connections are provided starting from these branch points. There is also a method of taking the alignment independently.

図11に示すT−ブランチ構造において、Zo=70Ωの伝送路TS2a〜dを並列に配置して、MCTLのドライバの内部インピーダンスを10Ω、RSaを22Ω、配線長を30mm+145mmの条件のもとで、シミュレーションをした結果、RX2aの受端部の波形には乱れは起きていない。しかし、上述したように、この方法では、4本の伝送路で配線するために、配線パターンの面積を多くとり、実装密度の低下を生じるため実用的ではない。   In the T-branch structure shown in FIG. 11, Zo = 70Ω transmission lines TS2a to d are arranged in parallel, the internal impedance of the MCTL driver is 10Ω, RSa is 22Ω, and the wiring length is 30 mm + 145 mm. As a result of the simulation, there is no disturbance in the waveform of the receiving end of RX2a. However, as described above, this method is not practical because wiring is performed with four transmission lines, so that the area of the wiring pattern is increased and the mounting density is reduced.

そこで、T−ブランチ構造を採用して、上述のような実装密度や配線密度を犠牲にしないためには、図12に示すように、1本で中間付近まで配線して、その後分岐(ここでは、順次1→2→4分岐のような構成)するようなトポロジが考えられる。   Therefore, in order to adopt the T-branch structure so as not to sacrifice the mounting density and the wiring density as described above, as shown in FIG. A topology in which 1 → 2 → 4 branches are sequentially formed) is conceivable.

また、他の従来のトポロジの例としては、特許文献2には、T−ブランチ構造を持ち、分岐後の各線長を対称に構成している「メモリモジュール」のトポロジ構成が記載されている(特許文献2、図8参照)。基本的には、図12に示すトポロジ構成と同様な構成をとり、受端側の伝播遅延が各分岐で同じになるようにしている。   As another example of the conventional topology, Patent Document 2 describes a topology configuration of a “memory module” having a T-branch structure and symmetrically configuring each line length after branching ( (See Patent Document 2 and FIG. 8). Basically, a configuration similar to the topology configuration shown in FIG. 12 is adopted so that the propagation delay on the receiving end side is the same in each branch.

また、別のT−ブランチ構造のトポロジとしては、分岐点に電源電圧の1/2の電源ラインに並列終端を追加したものや、受端部で並列終端したものがある。   Further, as another topology of the T-branch structure, there are a topology in which a parallel termination is added to a power supply line having a half of the power supply voltage at a branch point, and a topology in which a parallel termination is performed at a receiving end.

図13は、T−ブランチ構造で分岐点に並列終端したトポロジを用いたDDRのクロックラインのトポロジの一例を示す図である。   FIG. 13 is a diagram illustrating an example of a topology of a DDR clock line using a topology having a T-branch structure and terminated in parallel at a branch point.

図14は、図13に示すトポロジを用いた伝送路(MCTLからDDRメモリRX1aまでの伝送路)のシミュレーション波形を示す図である。   FIG. 14 is a diagram showing simulation waveforms of a transmission line (transmission line from MCTL to DDR memory RX1a) using the topology shown in FIG.

なお、図では、送端部TXのクロック波形を点線で、受端部RXのクロック波形を実線で示している(シミュレーションの計算ポイントは各△の箇所)。   In the figure, the clock waveform of the transmitting end portion TX is indicated by a dotted line, and the clock waveform of the receiving end portion RX is indicated by a solid line (simulation calculation points are indicated by Δ).

図13に示すように、MCTL62から、クロックライン(TX1,TX1B)が、2個のDDRメモリ63a、b向けて送られる。TX1は、正転クロック信号、TX1Bは、反転クロック信号である。クロック信号は、例えば133MHz周期で、I/O電源電圧は2.5Vで、Vttは1.25Vで動作する。また、シリーズ抵抗RMp,RMnは、15ΩでMCLTデバイスの近傍に配置され、並列抵抗RTp,RTnは、47Ωで分岐点の近傍(4mm)に配置され、Vttにプルアップされている。   As shown in FIG. 13, the clock line (TX1, TX1B) is sent from the MCTL 62 toward the two DDR memories 63a, 63b. TX1 is a normal clock signal, and TX1B is an inverted clock signal. The clock signal operates at, for example, a period of 133 MHz, the I / O power supply voltage is 2.5V, and Vtt is 1.25V. The series resistors RMp and RMn are 15Ω arranged near the MCLT device, and the parallel resistors RTp and RTn are 47Ω arranged near the branch point (4 mm) and pulled up to Vtt.

伝送路TM1a〜TM5a、TM1b〜TM5bの特性インピーダンスZoは、50Ωで線路ごとに等長配線されている。   The characteristic impedances Zo of the transmission lines TM1a to TM5a and TM1b to TM5b are 50Ω and are wired in the same length for each line.

図14に示すように、送端部TX波形の歪みは、シリーズ抵抗による送端終端方式全てに見られるもので、メモリ側に入力される波形ではないので問題はない。メモリに入力される受端部TX波形(実線)は、振幅が1Vp−pで多少マージンはないが、立ち上り/立ち下りは、段差や波形割れがなく問題のない波形結果を示している。
特開2003−85121号公報 特開2003−45172号公報
As shown in FIG. 14, the distortion of the transmission end TX waveform is observed in all transmission end termination systems using series resistors, and is not a waveform inputted to the memory side, so there is no problem. The receiving end TX waveform (solid line) input to the memory has an amplitude of 1 Vp-p and no margin, but rising / falling shows a waveform result having no step and waveform cracking and causing no problem.
JP 2003-85121 A JP 2003-45172 A

しかしながら、図13のようなT−ブランチ構造トポロジの場合は、並列終端を行うと常時電流が流れる状態になり、送信側デバイスの消費電力やVttの電源消費の増加がある。さらに、電源電圧の1/2の電源であるVttを作り出すための電源回路が必要になる。送信側デバイスのドライバに常時電流が流れることに伴う発熱や、発熱に伴うヒートシンクの追加実装をする可能性もあるなどの問題点がある。   However, in the case of the T-branch topology as shown in FIG. 13, when parallel termination is performed, a current always flows, and there is an increase in power consumption of the transmitting device and power consumption of Vtt. Furthermore, a power supply circuit for generating Vtt, which is a power supply that is ½ of the power supply voltage, is required. There are problems such as heat generation due to the constant flow of current to the driver of the transmitting device and the possibility of additional mounting of a heat sink accompanying the heat generation.

また、各線路が短い場合(30mm+50mm+50mm程度の長さ)や、分岐数が2分岐と少ない場合では、受端部の波形は問題にないレベルであったが、各線路が長くなる場合や分岐数が多くなると波形は序々に乱れるとともに、受端部の信号振幅の低下や立ち上がりの傾きが緩くなるという問題点がある。   In addition, when each line is short (length of about 30 mm + 50 mm + 50 mm) or when the number of branches is as small as two branches, the waveform at the receiving end is at a level that is not a problem, but when each line becomes long or the number of branches As the number increases, the waveform is gradually disturbed, and there is a problem that the signal amplitude at the receiving end is lowered and the rising slope becomes gentle.

また、図12に示したようなT−ブランチ構造の場合、分岐後の各ブランチの特性インピーダンスが同一になるようにし、分岐後の各線長を対称となるように設計をする。これは、図16(a)に示すT−ブランチ構造において、同図(b)に示すように、分岐前の線路の特性インピーダンスZo1と、分岐後の線路の特性インピーダンスZo2の合成インピーダンスZo2/nを極力等価にすることで、送端終端を適用することで反射を抑えることが可能になり、トポロジ構成を簡易化することができるからである。   Further, in the case of the T-branch structure as shown in FIG. 12, the design is made such that the characteristic impedances of the branches after branching are the same and the line lengths after branching are symmetric. This is because, in the T-branch structure shown in FIG. 16A, as shown in FIG. 16B, the combined impedance Zo2 / n of the characteristic impedance Zo1 of the line before branching and the characteristic impedance Zo2 of the line after branching. This is because the reflection can be suppressed by applying the transmission end, and the topology configuration can be simplified.

しかし、分岐前後の特性インピーダンスを一致させるためには、分岐前の特性インピーダンスZo1に対して、分岐後の1線路の特性インピーダンスZo2を、分岐数n(図12に示す例では、n=4)で割った値にしないといけない。   However, in order to match the characteristic impedance before and after branching, the characteristic impedance Zo2 of one line after branching with respect to the characteristic impedance Zo1 before branching is equal to the number n of branches (n = 4 in the example shown in FIG. 12). It must be divided by the value.

一方、特性インピーダンスは基材の仕様や層構成やパターン幅で決まっており、同一基板上で値を大きく変えることはできない。   On the other hand, the characteristic impedance is determined by the specifications of the base material, the layer configuration, and the pattern width, and the value cannot be changed greatly on the same substrate.

FR4の基板で、ある条件下における一例として、マイクロストリップラインでパターン幅を半分にすると特性インピーダンスは約1.3倍程度大きくなる。最小パターン幅は基板ごとに決まっており、それ以上細くすると断線などの影響がでてくる。例えば、通常の1本の配線をストリップライン50Ωにして、マイクロストリップライン70Ωになるよう基板設計した場合を考える。ここで、Zo1をストリップラインに、Zo2をマイクロストリップラインで配線させる。Zo1とZo2が整合するためには、Zo1=50Ωの時、Zo2=200Ωにする必要がある。特性インピーダンスは、200Ω=70Ω×(1.3の4乗)となるので、200Ωを最小パターン幅と設計すると、70Ωの時は16倍になる。16倍だと配線密度の犠牲が大きく現実的でないので4倍程度を考えると、Zo2=118Ω(70×1.3倍×1.3倍)になり、合成インピーダンスは、Zo2/4=30Ωとなり、Zo1=50Ωとの整合がずれてくるのがわかる。要するに、基板の配線は、通常のストリップライン50Ω、マイクロストリップライン70Ωの配線だけでなく、合成インピーダンスのパターンも考慮すると、基板の最小パターン幅との兼ね合いで、インピーダンス整合が十分に合わせ込みできなかったり、パターン幅を太くしないといけない配線が出てきたりして、基板全体の配線効率を犠牲にしなければならない。   As an example of the FR4 substrate under a certain condition, when the pattern width is halved by a microstrip line, the characteristic impedance is increased by about 1.3 times. The minimum pattern width is determined for each substrate, and if it is made thinner than that, the influence of disconnection or the like appears. For example, consider a case where a substrate is designed so that one normal wiring is a strip line 50Ω and a microstrip line 70Ω. Here, Zo1 is wired to the strip line and Zo2 is wired to the microstrip line. In order to match Zo1 and Zo2, when Zo1 = 50Ω, it is necessary to set Zo2 = 200Ω. Since the characteristic impedance is 200Ω = 70Ω × (1.3 to the fourth power), if 200Ω is designed as the minimum pattern width, the characteristic impedance is 16 times when 70Ω. If it is 16 times, the sacrifice of the wiring density is large and it is not practical. Considering about 4 times, Zo2 = 118Ω (70 × 1.3 times × 1.3 times), and the combined impedance becomes Zo2 / 4 = 30Ω. It can be seen that the matching with Zo1 = 50Ω shifts. In short, the wiring of the board is not limited to the normal strip line 50Ω and microstrip line 70Ω, but also considering the pattern of the synthetic impedance, the impedance matching cannot be sufficiently adjusted in consideration of the minimum pattern width of the board. In other words, wiring that has to be increased in pattern width must be produced, and the wiring efficiency of the entire substrate must be sacrificed.

図12に示すT−ブランチ構造において、現実的に配線幅を2倍にした場合のシミュレーションを行った。TU1,TU2はZo1=50Ω、TU3a〜dはZo2=91Ω、MCTL61のドライバの内部インピーダンス=10Ω、RU1=39Ω、配線長30mm+75mm+70mmの条件のもとでシミュレーションをした結果、RX3aの受端部の波形は、図15の実線Rxのような波形になった。図の丸A,Bで囲った付近に段差がみられ、この電圧値がスレッシュ付近に近く余裕がないため問題と考える。   In the T-branch structure shown in FIG. 12, a simulation was performed when the wiring width was actually doubled. TU1, TU2 are Zo1 = 50Ω, TU3a to d are Zo2 = 91Ω, MCTL61 driver internal impedance = 10Ω, RU1 = 39Ω, wiring length 30mm + 75mm + 70mm Has a waveform as indicated by a solid line Rx in FIG. There is a step in the vicinity surrounded by circles A and B in the figure, and this voltage value is considered to be a problem because there is no margin near the threshold.

パターン幅を4倍にして、Zo2を118Ωにしても、また、分岐点にシリーズ抵抗を挿入したり、2分岐してから4分岐にするなどの検討もしたが、この段差は消えなかった。   Although the pattern width was quadrupled and Zo2 was set to 118Ω, or series resistance was inserted at the branch point, or two branches and then four branches were studied, this step did not disappear.

結局、Zo1と等価的に同じになるZo2=200Ωに設定すると、上記段差については消えたが、パターン幅は16倍と太くなるので、採用することはできない。   Eventually, when Zo2 = 200Ω, which is equivalent to Zo1, is set, the above step disappears, but the pattern width becomes 16 times thick and cannot be adopted.

この理由を考えると、信号は受信デバイスの入力端で全反射をおこし、特性インピーダンスの違う分岐点で反射を起こし、その反射波がまだ受信デバイスの入力端で反射するという多重反射を起こしているものと考える(上述のスタブ抵抗の説明した文献を参照)。   Considering this reason, the signal causes total reflection at the input end of the receiving device, reflection at the branch point with different characteristic impedance, and the reflected wave still reflects at the input end of the receiving device. (Refer to the above-mentioned document describing the stub resistor).

また、クロストークについて言えば、特性インピーダンスが高い場合、配線長が長い場合、隣との配線間隔が近い場合、クロストークを受けやすくなる。他のバス配線からのクロストークは、干渉される側の波形の立ち上りや立ち下りに掛かって重畳するため、わずかな振幅のクロストークを受けても、クロックのスレッシュ付近に重畳することで、クロックのラッチするタイミングにズレが生じる。   As for crosstalk, when the characteristic impedance is high, the wiring length is long, and the wiring distance between adjacent ones is close, crosstalk is likely to occur. Crosstalk from other bus lines is superimposed on the rising and falling edges of the interfering waveform, so even if a slight amplitude crosstalk is received, it is superimposed near the clock threshold. Deviation occurs in the latching timing.

上述のように特性インピーダンスを高くするとクロストークは悪化する。一例で、Zo=70Ω→50Ωにさげると、クロストーク係数ξは、0.39→0.23と60%も低減することがわかっている(日経エレクトロ二クス2001.1.1(No.786)p.176,177)。クロストークを下げる方法として、特性インピーダンスを低くすることが有効な設計手段であると考えられる。このため、クロストークの悪化を招くという観点から、分岐後の伝送路における特性インピーダンスを低くするほうが良い。   As described above, when the characteristic impedance is increased, the crosstalk is deteriorated. As an example, when Zo = 70Ω → 50Ω is reduced, the crosstalk coefficient ξ is known to decrease by 60% from 0.39 → 0.23 (Nikkei Electronics 2001.1.1 (No. 786)). ) P.176, 177). As a method for reducing the crosstalk, it is considered that reducing the characteristic impedance is an effective design means. For this reason, it is better to lower the characteristic impedance in the transmission line after branching from the viewpoint of causing deterioration of crosstalk.

一方、設計する上での課題の一つとして、当初のトポロジ設計通りに、配線長と配線レイアウトするのは難しい点がある。以下に、主な項目を列記する。
(1)1本の信号だけでなく複数のバス信号(8bit/16bit/32bit のアドレス、コマンド、データ、データストローブなど)の制約も含めて、信号全体で配線設計を考慮する必要がある。
(2)決められた長さの条件で配線するには、ジャバラのように配線したミアンダ配線が適用するが、反面、配線余裕が少なくなる。
(3)基板の層数を増やしたりすると、配線設計の余裕度は上がるが、材料費のコストアップになる。
On the other hand, as one of the problems in designing, it is difficult to perform wiring length and wiring layout according to the initial topology design. The main items are listed below.
(1) It is necessary to consider the wiring design not only for one signal but also for a plurality of bus signals (8-bit / 16-bit / 32-bit address, command, data, data strobe, etc.) for the entire signal.
(2) For wiring under the condition of a predetermined length, meander wiring wired like bellows is applied, but on the other hand, wiring margin is reduced.
(3) Increasing the number of substrate layers increases the wiring design margin, but increases the material cost.

以上のような問題点があるため、配線レイアウトでは、配線後に当初のトポロジ通りになることは難しく、配線後にシミュレーション→再レイアウトの作業ループの繰り返しが発生する。現在の配線ツールでは、自動配線(オートルータ)が備えているが、伝送線路部分は制約が厳しいので、自動配線が使用できていなく、ミアンダ配線を含め手配線が主流となっている。   Due to the above problems, it is difficult for the wiring layout to follow the original topology after wiring, and a simulation-to-relay work loop is repeated after wiring. The current wiring tool is equipped with automatic wiring (auto router), but the transmission line part is severely restricted, so automatic wiring cannot be used, and manual wiring including meander wiring is mainstream.

特に、配線密度が高いため、問題がある1本動かすと他の配線も動かさざるを得なくなり、作業ループは簡単に収束しない。このため、トポロジ設計と配線レイアウトの反復が生じるため設計効率は良くない。   In particular, since the wiring density is high, if one problematic wire is moved, the other wiring must be moved, and the work loop does not easily converge. For this reason, the design efficiency is not good because the topology design and the wiring layout are repeated.

更に別の問題点としては、基板バラツキや部品バラツキや配線レイアウトによるクロストーク、パッケージのRLCの影響、ドライバの駆動電流のバラツキが考えられる。   As other problems, crosstalk due to substrate variation, component variation, wiring layout, influence of package RLC, and driver drive current variation can be considered.

また、実際の基板自体の特性インピーダンスは±10%ほどバラツキがあり、エッチングにより配線幅が細くなって、特性インピーダンスが設計通りになっていないことがある。   Further, the actual characteristic impedance of the substrate itself varies by about ± 10%, and the wiring width is narrowed by etching, and the characteristic impedance may not be as designed.

BGAパッケージで約2pF、QFPパッケージで約5〜7pFの容量や、またパッケージにはRLC分が存在する。また、送信側のドライバの特性は温度で変化して、一般に温度低下で駆動電流があがることで、反射の振幅が大きくなる。   The BGA package has a capacity of about 2 pF, the QFP package has a capacity of about 5 to 7 pF, and the package has an RLC component. In addition, the characteristics of the driver on the transmission side change with temperature, and generally the amplitude of reflection increases as the drive current increases as the temperature decreases.

以上のような種々のバラツキ要因がある。   There are various variations as described above.

よって、本発明は、上記の問題点に鑑みてなされたものであって、実装密度や配線密度を高めながら、シミュレーション→再レイアウトの作業ループを減らし、所望のトポロジ通りに配線レイアウトを行い、クロストークや反射の低減、基板、ドライバ等のバラツキやパッケージのRLCの影響を低減し、高速伝送を可能にするとともに、送信デバイスの消費電流を軽減した伝送装置を提供することを目的としている。   Therefore, the present invention has been made in view of the above-described problems. While increasing the mounting density and wiring density, the work loop of simulation → relayout is reduced, wiring layout is performed according to a desired topology, An object of the present invention is to provide a transmission apparatus that can reduce high-speed transmission and reduce current consumption of a transmitting device while reducing talk and reflection, variation of board and driver, and RLC of a package.

上記課題を解決するために、本発明に係る伝送装置、これを用いたフリップチップ、モジュールは、以下の特徴を備えている。   In order to solve the above-mentioned problems, a transmission device according to the present invention, a flip chip and a module using the transmission device have the following characteristics.

本発明に係る伝送装置は、送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、前記分布定数線路の分岐点に挿入されたバッファを備え、前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線されたこと特徴とする。 The transmission apparatus according to the present invention uses a transmission-side device, at least two or more reception-side devices, and a distributed constant line branched in the middle between the transmission-side device and the reception-side device in a one-to-many direction. A transmission apparatus for transmitting a signal, comprising: a buffer inserted at a branch point of the distributed constant line; and by the buffer, a distributed constant line between the transmission side device and the buffer and a distributed constant after the buffer The lines are electrically separated, and two or more distributed constant lines after the buffer are wired so as to have equal propagation delay.

また、本発明に係る伝送装置は、前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある2系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが、入力に対して出力の極性が反転特性を有し、前記バッファと前記受信側デバイス間の接続がクロスになるように接続したことを特徴とする。   In addition, the transmission apparatus according to the present invention is inserted at the branch point when a signal is transmitted by a two-system connection in which the connection between the transmission-side device and the reception-side device is opposite in polarity to each other. The buffer is characterized in that the polarity of the output with respect to the input has an inversion characteristic, and the connection between the buffer and the receiving device is crossed.

また、本発明に係る伝送装置は、前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある2系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが差動バッファであることを特徴とする。   In addition, the transmission apparatus according to the present invention is inserted at the branch point when a signal is transmitted by a two-system connection in which the connection between the transmission-side device and the reception-side device is opposite in polarity to each other. The buffer is a differential buffer.

また、本発明に係る伝送装置は、前記送信側デバイスから前記信号と該信号と位相関係のある他の信号とが同タイミングで送出された場合、前記信号と前記他の信号の前記受信側デバイスまでの遅延時間が等しくなるように、回路基板上の配線長及び線路定数を調整して、前記受信側デバイスに同時刻で到達するようにしたことを特徴とする。   In addition, the transmission apparatus according to the present invention is configured so that when the signal and another signal having a phase relationship with the signal are transmitted from the transmitting device at the same timing, the receiving device of the signal and the other signal The wiring length and the line constant on the circuit board are adjusted so that the delay time until the time becomes the same, and the reception side device is reached at the same time.

また、本発明に係る伝送装置は、前記送信側デバイスは、前記バッファ自体の遅延時間と等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする。   The transmission apparatus according to the present invention is characterized in that the transmission side device adjusts the time in advance so as to send the signal earlier by a time equal to a delay time of the buffer itself.

また、本発明に係る伝送装置において、前記送信側デバイスは、該送信デバイスから送信された前記信号が、前記バッファを介して極性反転して前記受信側デバイスにおいて受信される場合、挿入された前記バッファ自体の遅延時間と、位相180度に相当する時間との合計時間に等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする。   Further, in the transmission apparatus according to the present invention, the transmitting device is inserted when the signal transmitted from the transmitting device is received by the receiving device with the polarity reversed via the buffer. The time adjustment is performed in advance so that the signal is transmitted earlier by a time equal to the total time of the delay time of the buffer itself and the time corresponding to the phase of 180 degrees.

また、本発明に係る伝送装置は、前記送信側デバイスは、正極性の出力ドライバ又は反転極性の出力ドライバのどちらかを選択する選択手段を備え、前記選択手段は、伝送路の配線情報、挿入される前記バッファの極性情報、及び前記受信側デバイスの入力端子の極性情報にもとづき、前記出力ドライバの選択を行うことを特徴とする。   In the transmission apparatus according to the present invention, the transmission side device includes selection means for selecting either a positive polarity output driver or an inversion polarity output driver, and the selection means includes transmission line wiring information, insertion The output driver is selected on the basis of the polarity information of the buffer and the polarity information of the input terminal of the receiving device.

また、本発明に係る伝送装置において、前記バッファは、該バッファの出力端から前記受信側デバイスまでの前記分布定数線路の特性インピーダンスと整合するための送端終端用のシリーズ抵抗を備え、前記シリーズ抵抗は、受端からの反射を抑制すること特徴とする。   Further, in the transmission apparatus according to the present invention, the buffer includes a series resistor for transmitting end for matching with a characteristic impedance of the distributed constant line from an output end of the buffer to the receiving-side device, and the series The resistance is characterized by suppressing reflection from the receiving end.

また、本発明に係る伝送装置において、さらに、前記バッファは、前記受信側デバイスの数と同数の出力端子を備え、前記シリーズ抵抗は、実際に信号を駆動するバッファ素子の出力端子と1つの前記出力端子の間に挿入され、前記出力端子と前記受信側デバイスの配線は、一対一で接続されることを特徴とする。   Moreover, in the transmission apparatus according to the present invention, the buffer further includes the same number of output terminals as the number of the receiving-side devices, and the series resistor includes an output terminal of a buffer element that actually drives a signal and one of the output terminals. The output terminal is inserted between output terminals, and the wiring of the output terminal and the receiving device is connected one-to-one.

また、本発明に係る伝送装置において、前記バッファは、該バッファ入力端子部のラインと電源間並びに該ラインとGND間にパラレルに挿入するショットキーバリアダイオードを備え、前記送端側デバイスから前記バッファ入力端子部間までの反射信号を抑制するようにしたことを特徴とする。   In the transmission apparatus according to the present invention, the buffer includes a Schottky barrier diode that is inserted in parallel between the line of the buffer input terminal section and the power supply and between the line and GND, and the buffer from the transmission-side device to the buffer. The reflection signal between the input terminal portions is suppressed.

本発明に係るフリップチップは、複数のICチップが搭載されたフリップチップにおいて、配線されたインターポーザ上に、本発明に係る伝送装置のいずれかを備えたことを特徴とする。   A flip chip according to the present invention is characterized in that, in a flip chip on which a plurality of IC chips are mounted, any of the transmission devices according to the present invention is provided on a wired interposer.

本発明に係るモジュールは、本発明に係る伝送装置のいずれかを備えたことを特徴とする。   The module according to the present invention includes any one of the transmission apparatuses according to the present invention.

上記構成を備えた本発明に係る伝送装置およびこれを用いたフリップチップ、モジュールによれば、以下のような優れた効果を奏し得る。   According to the transmission apparatus according to the present invention having the above configuration and the flip chip and module using the transmission apparatus, the following excellent effects can be obtained.

本発明の伝送装置によれば、伝送路の途中にバッファを挿入することにより、複雑な伝送路のトポロジ設計や配線レイアウト設計を行うことなく、信号の反射、多重反射を低減して、信号品質の低下を抑制し、高速伝送を行うことができる。   According to the transmission apparatus of the present invention, by inserting a buffer in the middle of a transmission line, signal reflection and multiple reflections are reduced without performing complicated topology design and wiring layout design, thereby improving signal quality. Can be suppressed, and high-speed transmission can be performed.

また、トポロジ設計や配線レイアウト設計の繰り返し作業ループを抑えることができ、設計効率を向上することが可能である。   In addition, it is possible to suppress repeated work loops in topology design and wiring layout design, and to improve design efficiency.

本発明の伝送装置によれば、電源ライン等に並列終端を行う必要がないトポロジ構成とすることができるため、電源系統の追加をなくし、送信デバイス等での消費電流を抑えること、デバイスの発熱を抑えられること、発熱に伴うヒートシンク等の追加実装をなくせることなどの効果がある。   According to the transmission apparatus of the present invention, since it is possible to have a topology configuration that does not require parallel termination on a power supply line or the like, it is possible to eliminate the addition of a power supply system, suppress current consumption in a transmission device or the like, and heat the device And the additional mounting of a heat sink or the like accompanying heat generation can be eliminated.

また、本発明の伝送装置によれば、バッファ内に送端終端用のシリーズ抵抗およびショトッキーダイオードを内蔵することで、基板内に実装する抵抗数を削減することが可能である。   Further, according to the transmission apparatus of the present invention, it is possible to reduce the number of resistors to be mounted on the substrate by incorporating a series resistor and a Shottky diode for transmitting end in the buffer.

以下、本発明の実施形態について図面を参照して説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図1〜図8は発明を実施する形態の一例であって、図中、同一の符号を付した部分は同一物を表わす。   1 to 8 are examples of embodiments for carrying out the invention, and in the drawings, parts denoted by the same reference numerals represent the same items.

実施形態の説明を行う前に、基板等の基本的な前提条件について簡単に説明する。   Before describing the embodiment, basic preconditions such as a substrate will be briefly described.

配線に用いる回路基板は、FR4の8層構成で、1層と3層が信号ラインで、2層がGNDライン、4層が電源ラインになるように構成する。この結果、1層がマイクロストリップライン、3層はストリップラインの構造になっており、特性インピーダンスが一定にコントロールできるようにしている。   The circuit board used for wiring is configured to have an FR4 8-layer configuration, with the first and third layers being signal lines, the second layer being a GND line, and the fourth layer being a power line. As a result, the first layer has a microstrip line and the third layer has a strip line structure, and the characteristic impedance can be controlled to be constant.

線路定数や特性インピーダンスは、配線幅、絶縁層厚、比誘電率等からシミュレーションで求めたり、TDR(Time Domain Reflectometry)で実測値を求めたりする。しかし、以下、説明をしやすいように、一般的でかつ適切な線路定数や特性インピーダンスの値を用いる。   The line constant and the characteristic impedance are obtained by simulation from the wiring width, the insulating layer thickness, the relative dielectric constant, and the like, or the measured value is obtained by TDR (Time Domain Reflectometry). However, below, general and appropriate line constants and characteristic impedance values are used for easy explanation.

特性インピーダンスZoは、配線幅をW1とした時、1層目が70Ω、3層目が50Ωとなり、配線幅をW2とした時、1層目が80Ω、3層目が60Ωとする。   When the wiring width is W1, the characteristic impedance Zo is 70Ω for the first layer and 50Ω for the third layer, and when the wiring width is W2, the first layer is 80Ω and the third layer is 60Ω.

また、線路の伝播遅延は、1層目のマイクロストリップラインは6.2ns/m、3層目のストリップラインは7.2ns/mとする。   The propagation delay of the line is 6.2 ns / m for the first microstrip line and 7.2 ns / m for the third layer strip line.

<第1の実施形態の説明>
図1は、本発明の第1の実施形態に係る伝送装置の構成図である。
<Description of First Embodiment>
FIG. 1 is a configuration diagram of a transmission apparatus according to the first embodiment of the present invention.

本発明の第1の実施形態に係る伝送装置の構成及び動作について、図1及び上記前提条件等を踏まえて、以下に説明する。   The configuration and operation of the transmission apparatus according to the first embodiment of the present invention will be described below based on FIG. 1 and the above preconditions.

第1の実施形態に係る伝送装置は、メモリコントローラ(以下、MCTLと略称する)10の出力端部Aの信号ライン(SIG)から、出力信号が、伝送路TL1、TL2及びTL3X(Xは、1〜4の番号を表す)を介して、4個のメモリ(DMa12,DMb13,DMc14,DMd15)の入力端部Bに向けて送信される回路構成となっている。   In the transmission apparatus according to the first embodiment, the output signal is transmitted from the signal line (SIG) of the output end A of the memory controller (hereinafter abbreviated as MCTL) 10 to the transmission lines TL1, TL2, and TL3X (X is The circuit configuration is transmitted to the input terminals B of the four memories (DMa12, DMb13, DMc14, DMd15) via the numbers 1-4.

バッファ(以下、BFと略称する)11は、伝送路TL3Xの信号ラインの分岐点の直前に挿入されており、BF11の直後に設置されているシリーズ抵抗R21,R22及び伝送路TL3Xを介して各メモリと結線されている。   The buffer (hereinafter abbreviated as BF) 11 is inserted immediately before the branch point of the signal line of the transmission line TL3X, and is connected to each of the series resistors R21 and R22 and the transmission line TL3X installed immediately after the BF11. Connected to memory.

シリーズ抵抗R21,R22以降の配線は、スター結線で各メモリ(DMa12,DMb13,DMc14,DMd15)と接続される。伝送路TL1〜TL2の線長は80mm、バッファ出力とメモリ入力間の伝送路TL3Xの線長は70mmでレイアウトされている。   The wiring after the series resistors R21, R22 is connected to each memory (DMa12, DMb13, DMc14, DMd15) by star connection. The line length of the transmission lines TL1 and TL2 is 80 mm, and the line length of the transmission line TL3X between the buffer output and the memory input is 70 mm.

伝送路TL1、TL2は、3層にZo=50Ωで配線されており、伝送路TL3Xは、1層にZo=70Ωで等長配線されている。   The transmission lines TL1 and TL2 are wired in three layers with Zo = 50Ω, and the transmission line TL3X is wired in one layer with equal length Zo = 70Ω.

送信デバイスであるMCTL10のドライバとBF11の出力インピーダンスRoは10Ωで、BF11のピン間スキューは75psある。シリーズ抵抗RL1は、MCTL10の近傍に配置され、伝送路TL2からの反射を抑えている。   The output impedance Ro of the driver of the MCTL 10 as a transmitting device and the BF 11 is 10Ω, and the skew between the pins of the BF 11 is 75 ps. The series resistor RL1 is disposed in the vicinity of the MCTL 10, and suppresses reflection from the transmission line TL2.

また、シリーズ抵抗RL1の抵抗値は、39Ωで、伝送路は、送端終端されており、図1に示すとおり、MTCL10とBF11間は、一対一接続であり、シリーズ抵抗R21,R22には、伝送路TL3Xの2線路づつパラレルで接続されている。   The resistance value of the series resistor RL1 is 39Ω, and the transmission line is terminated at the transmission end. As shown in FIG. 1, the MTCL 10 and the BF11 are connected one-to-one, and the series resistors R21 and R22 include The two transmission lines TL3X are connected in parallel.

以上のように、伝送路の信号ラインの分岐点に挿入されたBF11は、インピーダンス変換機能を有することから、伝送路TL2の特性インピーダンスと伝送路TL3Xの特性インピーダンスを合わせる必要がない。従って、伝送路TL2と伝送路TL3Xとは、インピーダンス整合において独立に配線パターン設計を行うことができる。   As described above, since the BF11 inserted at the branch point of the signal line of the transmission line has an impedance conversion function, it is not necessary to match the characteristic impedance of the transmission line TL2 and the characteristic impedance of the transmission line TL3X. Therefore, the transmission line TL2 and the transmission line TL3X can perform wiring pattern design independently in impedance matching.

また、BF11から見た合成インピーダンスは、2線路でZo/2であるから、35Ωと低インピーダンスに保持することができ、伝送路の線間クロストークを抑えることができる。   Further, since the combined impedance viewed from the BF11 is Zo / 2 with two lines, it can be kept at a low impedance of 35Ω, and the crosstalk between lines in the transmission line can be suppressed.

なお、本信号以外に、その他のバス信号などが存在するが図1では省略する。また、BF11から見た合成インピーダンスが35Ωであることから、シリーズ抵抗R21、R22の抵抗値は、22Ωとし、信号の動作周期は、133MHz、I/O電源電圧は、2.5Vである。   In addition to this signal, there are other bus signals, etc., which are omitted in FIG. Since the combined impedance viewed from BF11 is 35Ω, the resistance values of the series resistors R21 and R22 are 22Ω, the signal operation period is 133 MHz, and the I / O power supply voltage is 2.5V.

上記回路構成及びパラメータ等の前提条件の下に、BF11からDMa12までの伝送路のシミュレーションを行い、本伝送装置の妥当性についての検討結果を以下に説明する。   A simulation of the transmission path from BF11 to DMa12 is performed under the preconditions such as the circuit configuration and parameters described above, and the examination results on the validity of this transmission apparatus will be described below.

図2は、BF11からDMa12までの伝送路のシミュレーション波形である。   FIG. 2 is a simulation waveform of the transmission path from BF11 to DMa12.

図には、BF11の送端部の波形を点線で、DMa12の受端部Bの波形を実線で示す。   In the figure, the waveform at the sending end of BF11 is indicated by a dotted line, and the waveform at the receiving end B of DMa12 is indicated by a solid line.

BF11の入力波形(点線)及びDMa12の入力波形(実線)を図から判断すると、立ち上り/立ち下り部分の波形の傾きには問題点はなく、また、段差や波形割れ等がなく良好である。   When judging the input waveform (dotted line) of BF11 and the input waveform (solid line) of DMa12 from the figure, there is no problem in the slope of the waveform at the rising / falling portion, and there is no step or waveform breakage, which is good.

よって、送信デバイスであるMCTL10から受信デバイスであるDMa12に信号が正常に伝送されていることがわかる。   Therefore, it can be seen that the signal is normally transmitted from the MCTL 10 as the transmitting device to the DMa 12 as the receiving device.

以上説明したように、伝送路の途中に挿入され、インピーダンス変換器の役目を果たすBF11により、伝送路TL2とTL3Xを電気的に(インピーダンス等)に分断することで、分断前後の個々の伝送線路が独立の分布定数線路になり、お互いに伝送特性が影響しないようにすること可能である。これにより、信号の反射、多重反射を低減し、高速伝送を行うことができる。さらに、伝送路TL2及びTL3Xのトポロジ設計、配線レイアウト設計の繰り返しを極力抑えることができる。   As explained above, the transmission lines TL2 and TL3X are electrically divided (impedance etc.) by the BF11 inserted in the middle of the transmission line and serving as an impedance converter, so that individual transmission lines before and after the division are separated. Becomes independent distributed constant lines, and it is possible to prevent the transmission characteristics from affecting each other. Thereby, signal reflection and multiple reflection can be reduced, and high-speed transmission can be performed. Furthermore, it is possible to suppress repetition of topology design and wiring layout design of the transmission lines TL2 and TL3X as much as possible.

<第2の実施形態の説明>
次に、本発明の第2の実施形態に係る伝送装置について図3を用いて説明する。
<Description of Second Embodiment>
Next, a transmission apparatus according to the second embodiment of the present invention will be described with reference to FIG.

図3は、本発明の第2の実施形態に係る伝送装置の構成図である。   FIG. 3 is a configuration diagram of a transmission apparatus according to the second embodiment of the present invention.

図3に示す第2の実施形態に係る伝送装置は、MCTL16の出力端部A1(△印)の信号ライン(SIGA)及び出力端部B1(△印)の信号ライン(SIGB)から、出力信号が、伝送路TL1a、TL1b、TL2a、TL2b及びTL3Xa(Xは、1〜4の番号を表す)、TL3Xb(図示していない)を介して、4個のメモリ(DMa12,DMb13,DMc14,DMd15)の入力端部A2、B2(△印)(DMb13,DMc14,DMd15については、図示していない)に向けて送信されるディファレンシャル方式の伝送装置構成となっている。   The transmission apparatus according to the second embodiment shown in FIG. 3 outputs an output signal from the signal line (SIGA) at the output end A1 (Δ mark) of the MCTL 16 and the signal line (SIGB) at the output end B1 (Δ mark). However, there are four memories (DMa12, DMb13, DMc14, DMd15) via the transmission lines TL1a, TL1b, TL2a, TL2b and TL3Xa (X represents a number from 1 to 4) and TL3Xb (not shown). The differential transmission apparatus is transmitted toward the input terminals A2 and B2 (Δ mark) (DMb13, DMc14, and DMd15 are not shown).

ここで、MCTL16及び各メモリデバイスのSIGA,SIGA_inは正転信号ライン、SIGB,SIGB_inは反転信号ラインである。   Here, SITL and SIGA_in of the MCTL 16 and each memory device are normal signal lines, and SIGB and SIGB_in are inverted signal lines.

BF17は、2つのバッファ素子BFa、BFbから構成されており、上述した実施形態1と同様に、信号ラインの分岐点の直前に挿入される。そして、BF17の出力端は、BF17の直後に設置されているシリーズ抵抗R21a,R22a及び伝送路TL3Xa、TL3Xbを介して各メモリの入力端と結線される。図3では、BF1bから各メモリDMへの結線については図示していない。   The BF 17 includes two buffer elements BFa and BFb, and is inserted immediately before the branch point of the signal line, as in the first embodiment. And the output terminal of BF17 is connected with the input terminal of each memory via series resistance R21a, R22a and transmission path TL3Xa, TL3Xb installed immediately after BF17. In FIG. 3, the connection from the BF 1b to each memory DM is not shown.

また、送信デバイスであるMTCL16及びBFa、BFbの出力インピーダンスRoは10Ωである。   The output impedance Ro of the MTCL 16 and BFa and BFb, which are transmission devices, is 10Ω.

シリーズ抵抗RL1a、RL1bは、送信デバイスの近傍に配置され、伝送路に対して送端終端をしている。シリーズ抵抗R21a,R22aは、バッファ出力端の近傍に配置され、以降の配線は、スター結線で各メモリと結線される。   The series resistors RL1a and RL1b are arranged in the vicinity of the transmitting device and have a transmission end for the transmission line. The series resistors R21a and R22a are arranged in the vicinity of the buffer output terminal, and the subsequent wirings are connected to each memory by star connection.

伝送路TL1aの線長は30mm,TL2aの線長は75mm、BF17と各メモリ間の伝送路の線長は70mmでレイアウトされている。   The line length of the transmission line TL1a is 30 mm, the line length of TL2a is 75 mm, and the line length of the transmission line between the BF 17 and each memory is 70 mm.

本実施形態では、BF17の各バッファ素子BFa、bが反転素子(インバータ)を採用しているため、伝送装置全体の配線系統は、送信側の信号ラインSIGAに各メモリのSIGB_inが接続され、送信側の信号ラインSIGBに各メモリのSIGA_inが接続されるように結線されており、いわゆる入れ子(クロス)の状態で接続される。   In the present embodiment, since each buffer element BFa, b of the BF 17 employs an inverting element (inverter), the wiring system of the entire transmission apparatus is configured such that SIGB_in of each memory is connected to the signal line SIGA on the transmission side. The signal lines SIGB are connected so that SIGA_in of each memory is connected, and are connected in a so-called nested state.

伝送路TL1a、TL1b、TL2a、TL2bは、3層にZo=50Ωで等長配線されている。伝送路TL3Xaは、1層にZo=70Ωで等長配線されている。   The transmission lines TL1a, TL1b, TL2a, and TL2b are wired in three layers with equal length Zo = 50Ω. The transmission line TL3Xa is wired in the same length with Zo = 70Ω in one layer.

TL31aとTL32a、TL33aとTL34aの2線路づつがシリーズ抵抗R21a,R22aにパラレルで接続されており、BF17から見た合成インピーダンスは、2線路でZo/2なので35Ωになる。シリーズ抵抗R21a,R22aの値は、22Ωの抵抗値が実装されている。   Two lines of TL31a and TL32a, TL33a and TL34a are connected in parallel to the series resistors R21a and R22a, and the combined impedance viewed from the BF17 is 35Ω because Zo / 2 of the two lines. The series resistors R21a and R22a are mounted with a resistance value of 22Ω.

上記出力信号と位相関係のあるバス信号が存在し、送信側デバイスから出力信号と他のバス信号が同タイミングで送出された場合、出力信号と他のバス信号とが受信側デバイスで同時刻に到達する必要がある。   If there is a bus signal that has a phase relationship with the above output signal, and the output signal and another bus signal are sent from the sending device at the same timing, the output signal and the other bus signal are sent from the receiving device at the same time. Need to reach.

上記のような状態において、BF17を伝送路の分岐点に挿入されると、BF17の分も遅延時間が発生する。この遅延時間を補償するために、回路基板のマイクロストリップやストリップラインなどの配線長や線路定数(伝播遅延)の差を調整して、受端側での波形スキューをキャンセルする。   When the BF 17 is inserted at the branch point of the transmission line in the above state, a delay time is generated for the BF 17 as well. In order to compensate for this delay time, the waveform skew on the receiving end side is canceled by adjusting the difference in wiring length and line constant (propagation delay) of the microstrip and stripline of the circuit board.

さらに、積極的に、受端側での波形スキューをキャンセルする方法として、図4に示すMCTL16内のTimingブロック22を使用する。   Further, as a method of positively canceling the waveform skew on the receiving end side, the Timing block 22 in the MCTL 16 shown in FIG. 4 is used.

MCTL16内のTimingブロック22は、DLLで構成されおり、このTimingブロック22の遅延素子(DelayElement)30自体はもともと、MCTLに内蔵されている回路で、データバス上のデータを受信する時のクロック同期に用いられている。このため、Timingブロック22には、セレクタ(MUX)31だけを追加するだけで良い。   The Timing block 22 in the MCTL 16 is configured by a DLL, and the delay element (DelayElement) 30 itself of the Timing Block 22 is originally a circuit built in the MTL, and clock synchronization when data on the data bus is received. It is used for. Therefore, only the selector (MUX) 31 needs to be added to the Timing block 22.

このセレクタを制御して、BF17を挿入しない場合のDelayElement30の段数を基準として、挿入後の段数を定め、信号ライン(SIGA,SIGB)に対して、BF(BFa,BFb)17の遅延の分だけ早めに信号が送信することで、他のバス信号との同期を図ることができる。   By controlling this selector, the number of stages after insertion is determined based on the number of stages of DelayElement 30 when BF 17 is not inserted, and the delay of BF (BFa, BFb) 17 with respect to the signal line (SIGA, SIGB) is determined. By transmitting the signal early, it is possible to achieve synchronization with other bus signals.

また、本実施形態のBF17は、反転バッファを使用していることから、すでに位相が180度異なる。この位相180度分に相当する時間と上記遅延時間を含めて、DelayElement30の段数を定める時間調整することも可能である。   Further, since the BF 17 of this embodiment uses an inverting buffer, the phase is already 180 degrees different. It is also possible to adjust the time for determining the number of stages of DelayElement 30 including the time corresponding to the phase of 180 degrees and the delay time.

なお、本信号以外に、バス信号などが存在するが図3では省略する。   In addition to this signal, there are bus signals and the like, which are omitted in FIG.

以上説明したように、本実施形態の伝送装置は、ディファレンシャルタイプの伝送路に応用した例であるが、それぞれの伝送路の分岐点にBFを挿入して、第1の実施形態の伝送装置と同様な効果を奏するとともに、BFの遅延時間を考慮して、他のバス信号との同期を図ることができる。   As described above, the transmission apparatus according to the present embodiment is an example applied to a differential type transmission path. However, the transmission apparatus according to the first embodiment is inserted by inserting a BF at a branch point of each transmission path. It is possible to achieve the same effect and to synchronize with other bus signals in consideration of the delay time of BF.

次に、上記実施形態1、2で説明したBF11、17以外の代表的な種々の構成例について説明する。   Next, various typical configuration examples other than the BFs 11 and 17 described in the first and second embodiments will be described.

図5(a)〜(e)は、抵抗等を内蔵した場合のBFの構成例を示した図である。   FIGS. 5A to 5E are diagrams showing a configuration example of the BF when a resistor or the like is incorporated.

(a)は、シリーズ抵抗を2本内蔵して、出力端子を2系統設けたBFを示す図である。   (A) is a figure which shows BF which incorporated two series resistors and provided two output terminals.

シリーズ抵抗41a、41bは、実施形態1、2で記載したR21、R22等に相当するもので、抵抗値は実装される伝送路の特性インピーダンスによって変わってくる。   The series resistors 41a and 41b correspond to R21 and R22 described in the first and second embodiments, and the resistance value varies depending on the characteristic impedance of the transmission line to be mounted.

(b)は、バッファ素子42a、bを2個備えたBFの構成を示した図であり、このBF42は、負荷容量が大きく、駆動能力が足りない場合などに使用することができる。   (B) is a diagram showing a configuration of a BF including two buffer elements 42a and 42b. The BF 42 can be used when the load capacity is large and the driving capability is insufficient.

(c)は、入力ラインに並列にショットキーバリアダイオードを内蔵したBF43の構成を示す図である。   (C) is a figure which shows the structure of BF43 which incorporated the Schottky barrier diode in parallel with the input line.

ショットキーバリアダイオード43a、bは、BF43の入力端子部のラインと電源間並びにこのラインとGND間に挿入されることで、入力段に接続される伝送路に対して受端終端される。このショットキーバリアダイオード43a、bは、クランプダイオードとして働き、送端側からバッファ入力端間までの反射を抑制することができ、基板内に実装する抵抗数を削減することができる。   The Schottky barrier diodes 43a and 43b are terminated between the input terminal line of the BF 43 and the power source and between the line and GND, thereby terminating the transmission line connected to the input stage. The Schottky barrier diodes 43a and 43b function as clamp diodes, can suppress reflection from the transmission end side to the buffer input end, and can reduce the number of resistors mounted in the substrate.

なお、ショットキーバリアダイオード43a、bは、動作スピードが早いため使用されるが、通常のCMOSプロセスでは動作スピードが遅いため、通常はバイポーラプロセスが使用される。   Note that the Schottky barrier diodes 43a and 43b are used because of their high operation speed, but since the operation speed is low in a normal CMOS process, a bipolar process is normally used.

(d)は、BF素子44aが差動増幅器であり、シリーズ抵抗が内蔵されたBF構成を示す図である。   (D) is a diagram showing a BF configuration in which the BF element 44a is a differential amplifier and a series resistor is incorporated.

なお、図5(a)〜(d)に示すバッファは、代表例であり、入力数、出力数、抵抗数、バッファ素子数、バッファ素子の正転/反転、出力制御、配置等については、その限りではない。   The buffers shown in FIGS. 5A to 5D are representative examples. Regarding the number of inputs, the number of outputs, the number of resistors, the number of buffer elements, the normal rotation / inversion of the buffer elements, the output control, the arrangement, etc. Not so.

例えば、バッファ直後に挿入する反射抑制のシリーズ抵抗を、ブランチ数に追加してバッファデバイスに内蔵することで、ブランチの受端部の波形を見たい場合、プローブをもう一方のブランチの受端部をモニターすることで、波形乱れの影響が低減できる。
また、バッファ出力をイネーブルできる制御端子を設け、バッファ出力をON/OFFする構成とすることも可能である。これにより、例えば、2系統の複数のメモリと通信を行うような構成となっている場合、その1系統のメモリとの通信で良い場合、他の系統への信号をOFFすることでEMC(Electro−Magnetic Compatibility)の効果を高めることができる。
For example, if you want to see the waveform at the receiving end of a branch by adding a series resistor for reflection suppression inserted immediately after the buffer to the buffer device by adding it to the number of branches, connect the probe to the receiving end of the other branch. By monitoring this, the influence of waveform disturbance can be reduced.
It is also possible to provide a control terminal capable of enabling the buffer output so that the buffer output is turned ON / OFF. Thereby, for example, when it is configured to communicate with a plurality of memories of two systems, when communication with the memory of one system is sufficient, by turning off a signal to the other system, EMC (Electro -The effect of Magnetic Compatibility can be enhanced.

また、特定インピーダンスを一定にするためには、信号線の直下の下層のプレーンはGNDまたは電源にする必要があるが、GNDプレーンと電源プレーン間には絶縁用にスリットがある。このような場合、信号がそのスリットの上層でまたぐ配線であると、特性インピーダンスはスリットの上層箇所のみ違うため、その箇所で反射が生じる。よって、スリット上にバッファを配置すれば、その影響を低減することができる。   In order to make the specific impedance constant, the lower plane immediately below the signal line needs to be GND or a power source, but there is a slit for insulation between the GND plane and the power plane. In such a case, if the signal is a wiring straddling the upper layer of the slit, since the characteristic impedance is different only in the upper layer portion of the slit, reflection occurs at that portion. Therefore, if a buffer is arranged on the slit, the influence can be reduced.

<第3の実施形態の説明>
図6は、第3の実施形態に係る伝送装置を示す図である。
<Description of Third Embodiment>
FIG. 6 is a diagram illustrating a transmission apparatus according to the third embodiment.

図6に示す第3の実施形態に係る伝送装置は、図1に示す第1の実施形態に係る伝送装置のBF11を図5(c)に示すBF43に置き換えたものである。   The transmission apparatus according to the third embodiment shown in FIG. 6 is obtained by replacing BF11 of the transmission apparatus according to the first embodiment shown in FIG. 1 with BF43 shown in FIG.

このBF43を伝送路TL12cとTL3Xc間に挿入することによって、図1に示す送端終端用の抵抗であるRL1,RL21,RL22を取り除き、さらに、伝送路TL1、TL2の合計配線長と同じであるTL12cに替えることで、伝送装置の全体構成を簡易化している。
なお、図1に示すように、MTCLの外側に送端抵抗RL1を配置する場合、この送端抵抗RL1をMTCLの近傍に配置するが、現実的には、MTCLと送端抵抗間に配線が必要であり、この配線が図1に示す伝送路TL1である。そこで、本実施形態の伝送装置は、MTCLの出力バッファに図5(a)に記載の抵抗内蔵のバッファを適用することで、伝送路TL1を取り除き、伝送路TL12cに一本化したものある。
By inserting this BF43 between the transmission lines TL12c and TL3Xc, RL1, RL21, and RL22, which are resistances for transmitting ends shown in FIG. By replacing with TL12c, the overall configuration of the transmission apparatus is simplified.
As shown in FIG. 1, when the sending end resistor RL1 is arranged outside the MTCL, this sending end resistor RL1 is arranged in the vicinity of the MTCL. However, in reality, there is a wiring between the MTCL and the sending end resistor. This wiring is the transmission line TL1 shown in FIG. Therefore, the transmission apparatus of the present embodiment is one in which the transmission line TL1 is removed and the transmission line TL12c is unified by applying the resistor built-in buffer shown in FIG. 5A to the MTCL output buffer.

<第4の実施形態の説明>
図7は、第4の実施形態に係る伝送装置の構成を示す図である。
<Description of Fourth Embodiment>
FIG. 7 is a diagram illustrating the configuration of the transmission apparatus according to the fourth embodiment.

本実施形態に係る伝送装置は、伝送路がシングルエンドタイプの例を示しており、BF51は、図5(a)、(b)、(c)のいずれかのバッファとすることができる。   The transmission apparatus according to the present embodiment shows an example in which the transmission path is a single end type, and the BF 51 can be any one of the buffers shown in FIGS. 5A, 5B, and 5C.

本実施形態の伝送装置は、正転ドライバと反転ドライバの2種類のドライバとこれを切り替えるスイッチと、2種類のドライバを選択する選択手段を設けたMTCLを用いた構成である。   The transmission apparatus according to the present embodiment has a configuration using an MTCL provided with two types of drivers, a normal rotation driver and an inversion driver, a switch for switching between the drivers, and a selection unit for selecting the two types of drivers.

このMCTL45の選択手段は、BF46の極性が正転である場合は、MCTL45の出力ドライバも正転ドライバとし、BF46の極性が反転である場合は、MCTL45の出力ドライバも反転ドライバになるように、MCTL内のレジスタ制御部でスイッチを制御する。   When the polarity of the BF 46 is normal, the MCTL 45 selection means is configured so that the output driver of the MCTL 45 is also a normal rotation driver, and when the polarity of the BF 46 is reverse, the output driver of the MCTL 45 is also an inversion driver. The switch is controlled by a register control unit in the MCTL.

さらに、伝送路の配線情報と、受信デバイスの入力端子の極性に関する情報等にもとづき、出力バッファの選択を行う。   Furthermore, the output buffer is selected based on the wiring information of the transmission path and the information on the polarity of the input terminal of the receiving device.

上記構成により、MTCLの正又は反転極性のどちらかの極性を有する出力ドライバを選択することによって、伝送装置全体の極性を適切に合わせることが可能である。   With the above configuration, it is possible to appropriately match the polarity of the entire transmission device by selecting an output driver having either the positive or inverted polarity of MTCL.

なお、例えば、BF46が図5(a)、(b)に示すバッファである場合には送端終端抵抗が必要であるが、図7では、この送端終端抵抗を省略している。   For example, when the BF 46 is the buffer shown in FIGS. 5A and 5B, a transmission terminal termination resistor is required, but in FIG. 7, this transmission terminal termination resistor is omitted.

<第5の実施形態の説明>
図8は、本発明に係る伝送路のいずれか1つ以上を、フリップチップに実装した時の簡易的な斜視図を示している。
<Description of Fifth Embodiment>
FIG. 8 shows a simple perspective view when any one or more of the transmission lines according to the present invention are mounted on a flip chip.

フリップチップには、メモリデバイスとコンロールデバイス、バッファデバイス(BF)47(一番小さい四角)の複数のデバイスが、インターポーザ上に実装され、インターポーザ内で配線されている。よって、インターポーザ内の所望の配線は、特性インピーダンスがコントロールされた仕様になっている。インターポーザの下には、半田ボール48が取り付けられ、BGAパッケージのようになっている。   On the flip chip, a plurality of devices such as a memory device, a control device, and a buffer device (BF) 47 (smallest square) are mounted on the interposer and wired in the interposer. Therefore, the desired wiring in the interposer has a specification in which the characteristic impedance is controlled. A solder ball 48 is attached under the interposer, which is like a BGA package.

なお、インターポーザの代わりに通常のFR4等の基板を利用しても良いし、BGAパッケージではなく、コネクタ仕様になったモジュールでも良い。   Instead of the interposer, a normal FR4 board or the like may be used, or a module having a connector specification instead of the BGA package may be used.

尚、本発明の伝送装置、フリップチップ、モジュールは、上記した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。   The transmission device, flip chip, and module of the present invention are not limited to the above-described embodiments, and it is needless to say that various changes can be made without departing from the scope of the present invention.

以上のように、本発明では分岐後の配線遅延が等伝播遅延になるようにしているが、本発明を実施する上で、実用上、厳密にこのように設定しなければならないわけでなく、反射などの影響がでない範囲でも可能である。分岐後の各配線の伝播遅延量が、センター±10%以内で、かつバスのクロック周期に対してセンター±15%以内の範囲であれば、本発明の技術的範囲に属すると言える。   As described above, in the present invention, the wiring delay after branching is made to be an equal propagation delay, but in carrying out the present invention, in practice, it is not necessarily strictly set in this way, It is possible even in a range where there is no influence such as reflection. If the propagation delay amount of each wiring after branching is within ± 10% of the center and within ± 15% of the center with respect to the clock cycle of the bus, it can be said that it belongs to the technical scope of the present invention.

本発明の第1の実施形態に係る伝送装置の構成図である。It is a block diagram of the transmission apparatus which concerns on the 1st Embodiment of this invention. BF11からDMa12までの伝送路のシミュレーション波形である。It is a simulation waveform of the transmission line from BF11 to DMa12. 本発明の第2の実施形態に係る伝送装置の構成図である。It is a block diagram of the transmission apparatus which concerns on the 2nd Embodiment of this invention. MCLT内のTiming回路を説明する回路図である。It is a circuit diagram explaining the Timing circuit in MCLT. 抵抗等を内蔵した場合のBFの構成例を示した図である。It is the figure which showed the structural example of BF at the time of incorporating resistance etc. 本発明の第3の実施形態に係る伝送装置の構成図である。It is a block diagram of the transmission apparatus which concerns on the 3rd Embodiment of this invention. 本発明の第4の実施形態に係る伝送装置の構成を示す図である。It is a figure which shows the structure of the transmission apparatus which concerns on the 4th Embodiment of this invention. 本発明に係る伝送路をフリップチップに実装した時の簡易的な斜視図である。It is a simple perspective view when the transmission line which concerns on this invention is mounted in the flip chip. DDR―DRAMのインターフェースに使用したSSTL−2の構成を示す図である。It is a figure which shows the structure of SSTL-2 used for the interface of DDR-DRAM. Tブランチ接続の基板上の配線の一例を示す図である。It is a figure which shows an example of the wiring on the board | substrate of T branch connection. 複数個の分岐点を送端側の近傍に設け、この分岐点を起点にして、一対一の接続を複数個有する伝送装置の一例を示す構成図である。It is a block diagram showing an example of a transmission apparatus having a plurality of branch points in the vicinity of the transmission end side and having a plurality of one-to-one connections starting from the branch points. T−ブランチ構造を持ち、分岐後の各線長を対称に構成している伝送路の一例を示す構成図である。It is a block diagram which shows an example of the transmission line which has T-branch structure and has comprised each line length after branching symmetrically. T−ブランチ構造で分岐点に並列終端したトポロジを用いたDDRのクロックラインのトポロジの一例を示す図である。It is a figure which shows an example of the topology of the clock line of DDR using the topology terminated in parallel at the branch point by the T-branch structure. 図13に示したトポロジの送端部と受端部の信号をシミュレーションした波形例を示す図である。It is a figure which shows the example of a waveform which simulated the signal of the sending end part of the topology shown in FIG. 13, and a receiving end part. 図12に示したトポロジの送端部と受端部の信号をシミュレーションした波形例を示す図である。It is a figure which shows the example of a waveform which simulated the signal of the sending end part of the topology shown in FIG. 12, and a receiving end part. (a)は、4つのブランチ構造を有する伝送路の構成図であり、(b)は、(a)に示す伝送路において、分岐前の線路の特性インピーダンスZo1と分岐後の線路の特性インピーダンスの合成インピーダンスZo2/nを同じとした場合の等価線路を示す図である。(A) is a block diagram of a transmission line having four branch structures, and (b) is a graph showing the characteristic impedance Zo1 of the line before branching and the characteristic impedance of the line after branching in the transmission line shown in (a). It is a figure which shows an equivalent line | wire at the time of making synthetic | combination impedance Zo2 / n the same.

符号の説明Explanation of symbols

10、16、45 MCTL
11、17、46 BF
12、18 DMa
13、19 DMb
14、20 DMc
15、21 DMd
22 タイミングブロック
30 遅延素子
31 セレクタ
41、42、43、44 BF
41a、41b シリーズ抵抗
42a、42b、44a バッファ素子
43a、43b ショットキーバリアダイオード
47 バッファデバイス
48 半田ボール
50 スタブ
51 DDRメモリ
52 スタブ抵抗
53 ダンピング抵抗
54 終端抵抗
55 伝送路
60 基板
61 MCTL
10, 16, 45 MCTL
11, 17, 46 BF
12, 18 DMa
13, 19 DMb
14, 20 DMc
15, 21 DMd
22 Timing block 30 Delay element 31 Selector 41, 42, 43, 44 BF
41a, 41b Series resistors 42a, 42b, 44a Buffer elements 43a, 43b Schottky barrier diode 47 Buffer device 48 Solder ball 50 Stub 51 DDR memory 52 Stub resistor 53 Damping resistor 54 Termination resistor 55 Transmission path 60 Substrate 61 MCTL

Claims (11)

送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある2系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが、入力に対して出力の極性が反転特性を有し、前記バッファと前記受信側デバイス間の接続がクロスになるように接続したことを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
When the connection between the transmitting side device and the receiving side device transmits a signal through a two-line connection in which the polarities are opposite to each other, the buffer inserted at the branch point is output with respect to the input polarity has a reversal characteristics, feed transfer connection you characterized in that connected to from a cross between the receiving device and the buffer device.
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスと前記受信側デバイスの間の接続が、互いに極性が相反する関係にある2系統接続により、信号を伝達する場合、前記分岐点に挿入される前記バッファが差動バッファであることを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
When the connection between the transmission side device and the reception side device transmits a signal through a two-line connection in which the polarities are opposite to each other, the buffer inserted at the branch point is a differential buffer. Den feeding device it said.
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスから前記信号と該信号と位相関係のある他の信号とが同タイミングで送出された場合、前記信号と前記他の信号の前記受信側デバイスまでの遅延時間が等しくなるように、回路基板上の配線長及び線路定数を調整して、前記受信側デバイスに同時刻で到達するようにしたことを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
When the signal and another signal having a phase relationship with the signal are transmitted from the transmitting device at the same timing, the delay time of the signal and the other signal to the receiving device is equalized. adjust the wire length and line constants on the circuit board, feeding heat you characterized in that so as to reach at the same time on the receiving side device apparatus.
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスは、前記バッファ自体の遅延時間と等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
The sending device to send the signal to equal time duration early and the delay time of the buffer itself, feed transfer characterized in that so as to adjust in advance the time device.
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスは、該送信デバイスから送信された前記信号が、前記バッファを介して極性反転して前記受信側デバイスにおいて受信される場合、挿入された前記バッファ自体の遅延時間と、位相180度に相当する時間との合計時間に等しい時間分早めに前記信号を送出するように、予め時間調整するようにしたことを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
When the signal transmitted from the transmitting device is received by the receiving device with the polarity reversed through the buffer, the transmitting device transmits a delay time of the inserted buffer itself and a phase of 180 degrees. total to deliver the signal equal to the time duration early time, transfer feeder you characterized in that so as to adjust in advance the time of the time corresponding to.
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記送信側デバイスは、正極性の出力ドライバ又は反転極性の出力ドライバのどちらかを選択する選択手段を備え、
前記選択手段は、伝送路の配線情報、挿入される前記バッファの極性情報、及び前記受信側デバイスの入力端子の極性情報にもとづき、前記出力ドライバの選択を行うことを特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
The transmitting device comprises a selection means for selecting either a positive polarity output driver or an inverted polarity output driver,
Said selection means, the wiring information of the transmission line, the polarity information of the buffer to be inserted, and based on the polarity information of the input terminals of the receiving device, sending Den you and performs selection of the output driver device .
送信側デバイスと、少なくとも2個以上の受信側デバイスと、前記送信側デバイスと前記受信側デバイス間において、途中で分岐する分布定数線路とを用いて、一対多方向に信号を伝送する伝送装置であって、
前記分布定数線路の分岐点に挿入されたバッファを備え、
前記バッファにより、前記送信側デバイスと該バッファの間の分布定数線路及び該バッファの後の分布定数線路は電気的に分離され、前記バッファの後の2つ以上の該分布定数線路が等伝播遅延となるように配線され、
前記バッファは、該バッファの出力端から前記受信側デバイスまでの前記分布定数線路の特性インピーダンスと整合するための送端終端用のシリーズ抵抗を備え、
前記シリーズ抵抗は、受端からの反射を抑制すること特徴とする伝送装置。
A transmission apparatus that transmits signals in a one-to-many direction using a transmitting device, at least two receiving devices, and a distributed constant line that branches in the middle between the transmitting device and the receiving device. And
A buffer inserted at a branch point of the distributed constant line;
The buffer electrically isolates the distributed constant line between the transmission-side device and the buffer and the distributed constant line after the buffer, and two or more distributed constant lines after the buffer have equal propagation delays. Wired so that
The buffer includes a series resistor for transmitting end for matching with the characteristic impedance of the distributed constant line from the output end of the buffer to the receiving device,
The series resistance, heat transmission device you wherein suppressing the reflection from the receiving end.
さらに、前記バッファは、前記受信側デバイスの数と同数の出力端子を備え、
前記シリーズ抵抗は、実際に信号を駆動するバッファ素子の出力端子と1つの前記出力端子の間に挿入され、前記出力端子と前記受信側デバイスの配線は、一対一で接続されることを特徴とする請求項に記載の伝送装置。
Further, the buffer includes the same number of output terminals as the number of the receiving side devices,
The series resistor is inserted between an output terminal of a buffer element that actually drives a signal and one of the output terminals, and the wiring of the output terminal and the receiving device is connected one-to-one. The transmission apparatus according to claim 7 .
前記バッファは、該バッファ入力端子部のラインと電源間並びに該ラインとGND間にパラレルに挿入するショットキーバリアダイオードを備え、
前記送端側デバイスから前記バッファ入力端子部間までの反射信号を抑制するようにしたことを特徴とした請求項又は請求項に記載の伝送装置。
The buffer includes a Schottky barrier diode that is inserted in parallel between the line of the buffer input terminal section and the power supply and between the line and GND.
Transmission apparatus according to claim 7 or claim 8 characterized in that so as to suppress the reflected signal of the transmission from the terminal side device to between the buffer input terminal unit.
複数のICチップが搭載されたフリップチップにおいて、
配線されたインターポーザ上に、請求項1から請求項のいずれか1項に記載の伝送装置を備えたことを特徴とするフリップチップ。
In flip chip with multiple IC chips,
Flip chip to wired on the interposer, characterized by comprising a transmission device according to any one of claims 1 to 9.
請求項1から請求項のいずれか1項に記載の伝送装置を備えたことを特徴とするモジュール。 Module comprising the transmission apparatus according to any one of claims 1 to 9.
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