[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4999806B2 - 電子モジュール及びその製造方法 - Google Patents

電子モジュール及びその製造方法 Download PDF

Info

Publication number
JP4999806B2
JP4999806B2 JP2008239960A JP2008239960A JP4999806B2 JP 4999806 B2 JP4999806 B2 JP 4999806B2 JP 2008239960 A JP2008239960 A JP 2008239960A JP 2008239960 A JP2008239960 A JP 2008239960A JP 4999806 B2 JP4999806 B2 JP 4999806B2
Authority
JP
Japan
Prior art keywords
electronic module
electrodes
circuit board
electrode
solder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008239960A
Other languages
English (en)
Other versions
JP2010073903A (ja
Inventor
謙 三浦
和彦 植田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Alps Alpine Co Ltd
Original Assignee
Alps Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alps Electric Co Ltd filed Critical Alps Electric Co Ltd
Priority to JP2008239960A priority Critical patent/JP4999806B2/ja
Publication of JP2010073903A publication Critical patent/JP2010073903A/ja
Application granted granted Critical
Publication of JP4999806B2 publication Critical patent/JP4999806B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Wire Bonding (AREA)

Description

本発明は、多層構造の回路基板上に電子部品を搭載して構成される電子モジュール及びその製造方法に関するものである。
この種の電子モジュールは、例えばその裏面に形成された電極とプリント配線基板上のプリント配線とを半田付けする際、電極又はプリント配線のいずれかに予めクリーム半田を印刷しておき、その後のリフロー工程を通じて半田付けを行う方法が一般的である。このとき、電極やプリント配線がある程度の長さを有する形状(例えば長方形)である場合、その長さに対して半田が過不足にならないように適量のクリーム半田を印刷(塗布)しておく必要がある。
このため従来、ある程度の長さを有する電極やプリント配線に対してクリーム半田を印刷する際に、その長さ方向に対して45°傾斜した方向にクリーム半田を延展していくことで、塗布量を均一にする先行技術が知られている(例えば、特許文献1参照。)。この先行技術によれば、直交する2方向に長い電極やプリント配線が設けられていたとしても、いずれか一方で印刷される半田の量が不足したり、逆に他方で過剰な量の半田が印刷されたりすることを防止し、両方向(縦長のものと横長のもの)で均等にクリーム半田を印刷することができると考えられる。
特開平2−22889号公報(第2−3頁、第1図)
しかしながら、先行技術の手法はあくまで、スクリーンマスク上でクリーム半田が延展されていく方向を縦長の場合と横長の場合とで平等(傾斜した45°)にしただけであり、1つ1つの透孔が細長い場合、たとえ斜め方向に半田を延展していったとしても、その過程でどこかに塗布量のむらが生じてしまう。例えば、同じ透孔内でも延展方向の上流位置と下流位置とを比較すると、下流位置ほど半田の塗布量が少なくなる傾向にある。このため先行技術の手法では、細長い電極やプリント配線に対して充分な量の半田が行き渡らず、半田付け後にボイド(空隙)が発生しやすいという問題がある。
そこで本発明は、半田の塗布むらを防止して良好な半田付けを行うことができる技術の提供を課題としたものである。
上記の課題を解決するため、本発明は以下の解決手段を採用する。
第1に本発明は、電子部品が一方の面に搭載された多層構造の回路基板と、回路基板の他方の面に設けられて個々に長方形をなす複数の電極とを備えた電子モジュールを提供する。特に本発明において複数の電極は、それぞれの短辺同士を対向させつつ長手方向に隣接して配列された状態で回路基板の他方の面に露出しない位置で互いに電気的に接続され、かつ、電子部品との接続関係でみて1つの同電位にある導体を構成しているものである。
本発明の電子モジュールによれば、長方形をなす複数の電極を長手方向に隣接させて配列し、基板面に露出しない位置でこれらを電気的に接続しているので、電極全体が細長くなることがなく、1つ1つの電極の長さを短くすることができる。このため、電極(又は実装する相手先の配線パターン)に半田を塗布する際の塗布むらをなくし、リフローによる半田付け時にボイドが発生するのを防止することができる。
また、先行技術のように全体が1つに繋がった細長い電極を設けた場合、リフロー時に電極の中央付近に空気が集まってボイド(空隙)を発生しやすいが、本発明では隣接した電極同士の間がリフロー時に空気を逃がす溝となるので、ボイドの発生を確実に防止することができる。
なお本発明の電子モジュールにおいて、長手方向に隣接して配列された複数の電極は、電子部品との接続関係でみて1つの同電位にある導体を構成しているものである。
すなわち本発明では、隣接した複数の電極を全体として1つの同電位にある導体(同電位の端子)として利用している。これにより、例えば電子部品に対して駆動電圧や信号を入力したり、電子部品から信号を出力したりする機能端子を複数の電極で構成し、端子全体として必要な半田付け面積を確保しつつ、半田付け時のボイドの発生を防止することができる。また、端子全体として必要な半田付け面積を確保することで、電子モジュール全体の半田付け強度を高めたり、所望の特性インピーダンスを達成したりすることができる。
長手方向に隣接して配列された複数の電極は、回路基板の内層の位置で互いに接続されているものとする。この場合、回路基板の他方の面に半田レジストの膜が形成されていても、個々の電極の全周が半田レジストから露出した状態となる。したがって、リフロー時に個々の電極の側面にまで半田を行き渡らせることができるので、半田の付き方のバランスを向上することができる。
なお、このような接続形態とは別に、回路基板の他方の面内に長手方向で連続した1本の電極を形成し、その長手方向の中央を半田レジストの膜で被覆することで、1本の電極を複数の電極に分断して配列した形態もまた本発明に含まれる。この場合は個々の電極の一部分が半田レジストに覆われた状態となり、全周に半田が行き渡りにくい。ただし、この場合でもボイドの発生は確実に抑えられるため、本発明の目的は充分に達成することができる。
第2に本発明は、以下の工程を有する電子モジュールの製造方法を提供する。
第1工程:上述した構造を有する電子モジュールに対し、回路基板の他方の面を上向きにした状態で、複数の電極にそれぞれ対向する位置に長方形の貫通孔が形成されたメタルマスクを載置する。
第2工程:メタルマスクの上面にて電極の長手方向に沿ってスキージを移動させ、貫通孔を通じて電極に半田を印刷する。
上記の第1工程では、複数の電極が長方形であっても、その1つ1つの長さは極端に長くないので、これに合わせてメタルマスクの貫通孔の長さを抑えることができる。したがって、第2工程で電極の長手方向に沿ってスキージを移動させたとしても、その移動方向に対する貫通孔の長さが抑えられているので、印刷の過程で半田の塗布量にむらが生じることはない。
また本発明では、スキージを電極の長手方向に沿って移動させているため、上述した先行技術のように斜め方向にスキージを動かすといった変則的な動作を行う必要がない。これにより作業効率を損なうことなく、電子モジュールを効率的に製造することができる。
なお本発明は、以下の工程1〜4を有する電子モジュールの実装方法であってもよい。
工程1:この工程では、本発明の電子モジュールが実装される実装面に複数の電極とそれぞれ対向する位置に形成された略長方形をなす複数の配線パターンを備え、これら複数の配線パターンが実装面に露出しない位置で電気的に接続された実装基板を準備する。
工程2:上記の実装基板に対し、その実装面を上向きにした状態で、複数の配線パターンにそれぞれ対向する位置に略長方形の貫通孔が形成されたメタルマスクを載置する。
工程3:メタルマスクの上面にて配線パターンの長手方向に沿ってスキージを移動させ、貫通孔を通じて配線パターンに半田を印刷する。
工程4:配線パターンに半田が塗布された実装基板に対し、複数の配線パターンに複数の電極をそれぞれ対向させた状態で電子モジュールを位置決めし、電子モジュールを実装基板に半田付けする。
上述した電子モジュールの実装方法によれば、その工程2において複数の配線パターンが略長方形であっても、その1つ1つの長さは極端に長くないので、これに合わせてメタルマスクの貫通孔の長さを抑えることができる。したがって、工程3で配線パターンの長手方向に沿ってスキージを移動させたとしても、その移動方向に対する貫通孔の長さが抑えられているので、印刷の過程で半田の塗布量にむらが生じることはない。
本発明は、個々の電極の長さを抑えることで、半田の塗布量にむらが生じるのを抑えて良好な半田付けを実現することができる。また、1つ1の電極が短くても、これらを同電位に接続することで電子部品の機能端子として利用することができるため、全体として必要な半田付け面積を確保し、その半田付け強度を向上することができる。
以下、本発明の実施形態について図面を参照しながら説明する。
図1は、一実施形態の電子モジュール10の構成を示した裏面図である。この電子モジュール10は例えば正方形状の回路基板12を有しており、その表面(図1では反対側に位置する面)に各種の電子部品が搭載され、そして図示の裏面には多数の電極が設けられた構造である。以下、より具体的に説明する。
〔回路基板〕
回路基板12は上記のように正方形状をなしており、図1に示される裏面には、その四隅の位置に例えば円形状の補強ランド部14が2つずつ設けられている。これら補強ランド部14は、例えば電子モジュール10を図示しない実装基板に実装する際、その半田付け強度を高めるための補強となる部分である。なお補強ランド部14は、グランド端子としても利用することができる。
また回路基板12の裏面には、その中央の領域に多数のグランド電極16が正方行列(例えば6×6)状に配列されている。これらグランド電極16は、全体として電子モジュール10の接地極(GND)を構成するものである。
〔電極〕
そして回路基板12の周縁部には、グランド電極16の配列より外側に機能端子18の配列が設けられている。これら機能端子18の配列は、個々に長方形状をなす複数の裏面電極18a,18bを有している。裏面電極18a,18bは、例えば縦横比が1に近い長方形(例えば短辺と長辺との比が1:1〜1:2程度)であり、極端に細長い形状の長方形ではない(したがって、正方形に限りなく近い形状も含まれる。)。
図1中に符号を付して示したように、裏面電極18a,18bは、内側(中央)寄りに位置する各裏面電極18aとその外側に隣接した各裏面電極18bの2つが1組となり、これらが1つの機能端子を構成している。また、1組となる2つの裏面電極18a,18bは、回路基板12の裏面に露出しない位置で電気的に接続されており、これら裏面電極18a,18bは同電位となっている。なお図1に示される例では、裏面電極18a,18bの組が回路基板12の1辺あたりに5つあり、これらが4辺で20組あることから、全部で20個の機能端子が設けられていることになる。なお、以下では2つの裏面電極18a,18bを1組としているが、3つ以上の裏面電極を1組としてもよい。
〔内部構造〕
図2は、電子モジュール10の内部構造を部分的に示した縦断面図(図1中II−II線に沿う断面図)である。回路基板12は、例えば厚み方向に積層された多層構造をなしており、その表面には最上層12aが位置するとともに、裏面には最下層12dが位置し、これらの間に中間層12b,12cが位置している。
回路基板12の表面(最上層12aの表面)には表面電極24が設けられており、この表面電極24に接続された状態で電子部品22が搭載されている。なお図2には図示を省略しているが、回路基板12の表面にはその他にも各種の電子部品が搭載されており、それぞれに対応して表面電極や配線パターンが設けられている。また回路基板12の表面には、例えば金属製のカバー20が設置されており、このカバー20は電子部品22を保護したり、ノイズの出入りを遮断したりするものである。なお回路基板12の表面には、カバー20に代えて樹脂モールドが設けられていてもよい。あるいは、電子モジュール10には特にカバー20や樹脂モールドが設けられていない形態であってもよい。
回路基板12の内層位置には、各中間層12b,12cの両面に沿って内層配線26,28,30,32が形成されており、これら内層配線26,28,30,32はビア34を介して相互に接続されている。
また最上層12aと中間層12bとの間に位置する内層配線26はビア34を介して表面電極24と接続されており、さらに最下層12dと中間層12cとの間に位置する内層配線32はビア34を介して裏面電極18a,18bと接続されている。このように、2つの裏面電極18a,18bは同じ内層配線32を通じて電気的に接続された構造となっている。
また電子部品22との接続関係でみれば、2つの裏面電極18a,18bは内層配線26,30及びビア34を通じて一方の表面電極24に接続されている。このため2つの裏面電極18a,18bは、電子部品22との接続関係でみると互いに同電位である1つの導体(機能端子)を構成している。
なお、図2には1組の裏面電極18a,18bだけを示しているが、その他の組となる裏面電極18a,18bについても、それぞれ回路基板12の内層位置で互いに電気的に接続されており、それぞれの組が機能端子として1つの導体を構成している。
〔製造方法〕
次に、一実施形態の電子モジュール10の製造方法(実装方法)について説明する。図3は、電子モジュール10に半田を印刷する工程の流れを示した図である。なおこれ以降の図面(図3〜図5)中、特に説明に関係しない電子部品22やカバー20その他の内層構造物については図示を省略している。以下、各工程を追って説明する。
〔第1工程〕
図3中(A):電子モジュール10を、その回路基板12の裏面を上向きにした状態で配置し、別途用意したメタルマスク36を回路基板12の上に載置する。メタルマスク36には、予め裏面電極18a,18bに対向する位置に貫通孔36aが形成されている。なお図示していないが、メタルマスク36にはグランド電極16や補強ランド部14に対向する位置にも貫通孔が形成されている。
〔第2工程〕
図3中(B):メタルマスク36の上面にクリーム状半田40を供給しつつスキージ38を移動させ、貫通孔36aを通じてクリーム状半田40を裏面電極18a,18bに印刷する。このときスキージ38は一方向に移動させるものとし、このときの移動方向は、例えば図1中でみて縦長(あるいは横長でもよい)に配置された裏面電極18a,18bの長手方向に合致させるものとする。
図3中(C):そして印刷の完了後、メタルマスク36を取り除くと、各裏面電極18a,18bに適量のクリーム状半田40が塗布された状態となる。
図4は、クリーム状半田40を塗布した状態の裏面電極18a,18bの状態を示す拡大図(図3中(C)のIV−IV矢視図)である。
本実施形態の電子モジュール10は、回路基板12の裏面内で1つ1つの裏面電極18a,18bの長さが比較的短く抑えられているため、裏面電極18a,18bの長手方向にスキージ38を移動させても、その過程でクリーム状半田40の塗布量にむらが生じたり、部分的な欠損が生じたりすることはない。なお、横長の裏面電極18a,18bについては図示していないが、これらはスキージ38の移動方向が短辺方向に一致しているため、縦長のものに比較してクリーム状半田40の塗布むらはさらに発生しにくくなっている。
また、スキージ38の移動方向が裏面電極18a,18bの長手方向であり、回路基板12の辺の方向に合致していることから、例えば斜め45°方向のように変則的な動作を行う必要がなく、クリーム状半田40を印刷する作業を効率よく行うことができる。
〔半田レジスト〕
また本実施形態では、回路基板12の裏面に半田レジスト13の膜が形成されているが、半田レジスト13の領域は、各裏面電極18a,18bの周囲までで留まっている(いわゆるレジスト抜きの状態)。このため各裏面電極18a,18bは、その全周(外側面)が半田レジスト13から露出した状態にある。
また裏面電極18a,18bの各組でみると、これらの間の領域は半田レジスト13で被覆されているため、この後のリフロー工程で半田が流入することがなく、空気を通す溝として機能する。
〔実装状態〕
図5は、電子モジュール10の実装状態を示す部分的な縦断面図である。電子モジュール10は、例えば電子機器のマザーボード等を実装基板42として、その実装位置に半田付けされることで実装状態となる。以下、電子モジュール10を実装基板42に実装する方法の工程について説明する。
〔工程1〕
電子モジュール10が実装される相手先の実装基板42を別途用意する。このとき実装基板42には、予め電子モジュール10の実装位置で各裏面電極18a,18bに対向する配線パターン(接続ランド)42a,42bが形成されている。配線パターン42a,42bもまた、裏面電極18a,18bに合わせて個々に長方形状をなし、これらは実装基板42の実装面に露出しない位置(例えば内層)で電気的に接続されている。
〔工程2→工程3〕
上記の手法を用いて電子モジュール10の裏面電極18a,18bにクリーム状半田40を印刷する。あるいは、ここで電子モジュール10ではなく、実装基板42の配線パターン42a,42bに同じ手法(メタルマスクとスキージ)を用いてクリーム状半田40を印刷してもよい。
〔工程4〕
いずれにしても、電子モジュール10の裏面電極18a,18bと実装基板42の配線パターン42a,42bとを対向させて正しく位置決めし、実装基板42の実装面上に載置する。そして、これらをリフロー装置に通してクリーム状半田40を溶融及び固着させ、フラックス洗浄等を行って半田付けを完成させる。
図5に示されているように、一方の裏面電極18aと配線パターン42aとの間、また他方の裏面電極18bと配線パターン42bとの間にはいずれもボイド(空隙)が発生しておらず、電子モジュール10は固着した状態の半田40によって確実に半田付けされていることがわかる。また、固着した状態の半田40が各裏面電極18a,18bの側面にまで行き渡っているので、その半田付け強度を大きく向上させることができる。
〔他の実施形態〕
上述した一実施形態では、裏面電極18a,18bを回路基板12の内層位置で接続しているが、この他に以下の接続形態を採用してもよい。
すなわち、裏面電極18a,18bを予め回路基板12の裏面内で一続きの長い電極で形成しておき、その全体を細長い形状としておく。そして、その中央位置で横断方向に半田レジスト13を被覆することにより、見かけ上、裏面に露出した位置では1つの電極を2つの裏面電極18a,18bに分断する。
この場合、半田レジスト13の膜下の位置で裏面電極18a,18bが電気的に接続された状態となり、これらが1つの組として機能端子を構成する。このような形態であっても、1つ1つの裏面電極18a,18bの形状が比較的短く抑えられているため、一実施形態と同様に半田付け時にボイドの発生を防止することができる。
一実施形態の電子モジュールの構成を示した裏面図である。 電子モジュールの内部構造を部分的に示した縦断面図(図1中II−II線に沿う断面図)である。 電子モジュールに半田を印刷する工程の流れを示した図である。 クリーム状半田を塗布した状態の裏面電極の状態を示す拡大図(図3中(C)のIV−IV矢視図)である。 電子モジュールの実装状態を示す部分的な縦断面図である。
符号の説明
10 電子モジュール
12 回路基板
14 補強ランド部
16 グランド電極
18 機能端子
18a 裏面電極
18b 裏面電極
20 カバー
22 電子部品
24 表面電極
32 内層配線
34 ビア
36 メタルマスク
38 スキージ
40 クリーム状半田(半田)

Claims (4)

  1. 電子部品が一方の面に搭載された多層構造の回路基板と、
    前記回路基板の他方の面に設けられて個々に長方形をなす複数の電極とを備えた電子モジュールであって、
    複数の前記電極は、それぞれの短辺同士を対向させつつ長手方向に隣接して配列された状態で前記回路基板の他方の面に露出しない位置で互いに電気的に接続されることで、前記電子部品との接続関係でみて1つの同電位にある導体を構成していることを特徴とする電子モジュール。
  2. 請求項1に記載の電子モジュールにおいて、
    長手方向に隣接して配列された複数の前記電極は、前記回路基板の内層の位置で互いに接続されていることを特徴とする電子モジュール。
  3. 請求項1又は2に記載の電子モジュールにおいて、
    前記長方形は、長辺と短辺の長さの比が1:1から1:2の間であることを特徴とする電子モジュール。
  4. 請求項1から3のいずれかに記載の電子モジュールに対し、
    前記回路基板の他方の面を上向きにした状態で、複数の前記電極にそれぞれ対向する位置に長方形の貫通孔が形成されたメタルマスクを載置する工程と、
    前記メタルマスクの上面にて前記電極の長手方向に沿ってスキージを移動させ、前記貫通孔を通じて前記電極に半田を印刷する工程と
    を有する電子モジュールの製造方法。
JP2008239960A 2008-09-18 2008-09-18 電子モジュール及びその製造方法 Expired - Fee Related JP4999806B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008239960A JP4999806B2 (ja) 2008-09-18 2008-09-18 電子モジュール及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008239960A JP4999806B2 (ja) 2008-09-18 2008-09-18 電子モジュール及びその製造方法

Publications (2)

Publication Number Publication Date
JP2010073903A JP2010073903A (ja) 2010-04-02
JP4999806B2 true JP4999806B2 (ja) 2012-08-15

Family

ID=42205418

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008239960A Expired - Fee Related JP4999806B2 (ja) 2008-09-18 2008-09-18 電子モジュール及びその製造方法

Country Status (1)

Country Link
JP (1) JP4999806B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5581972B2 (ja) * 2010-10-27 2014-09-03 アイシン・エィ・ダブリュ株式会社 電子部品、及び電子装置
JP2016006846A (ja) * 2014-05-27 2016-01-14 京セラ株式会社 配線基板および電子装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0222889A (ja) * 1988-07-11 1990-01-25 Fujitsu Ltd クリーム半田の印刷方法
JP3152482B2 (ja) * 1992-02-18 2001-04-03 松下電器産業株式会社 電子部品実装における半田形成方法
JPH09191169A (ja) * 1996-01-10 1997-07-22 Nec Corp 印刷配線板
JPH1032221A (ja) * 1996-07-12 1998-02-03 Nec Corp プリント配線基板
JP2001358243A (ja) * 2000-06-14 2001-12-26 Matsushita Electric Ind Co Ltd プリント配線基板とその製造方法
JP2004207368A (ja) * 2002-12-24 2004-07-22 Fujikura Ltd 半導体装置とその製造方法及び電子装置
JP4614818B2 (ja) * 2005-05-09 2011-01-19 パナソニック株式会社 半導体装置およびその製造方法
JP2007250564A (ja) * 2006-03-13 2007-09-27 Mitsubishi Electric Corp セラミック回路モジュールおよびその製造方法

Also Published As

Publication number Publication date
JP2010073903A (ja) 2010-04-02

Similar Documents

Publication Publication Date Title
JP2009188086A (ja) 回路基板、これを用いた電子機器及び回路基板の製造方法
JP4999806B2 (ja) 電子モジュール及びその製造方法
JP2009170561A (ja) 配線基板およびその製造方法
JPH07106464A (ja) マルチチップモジュールおよびその製造方法ならびにプリント配線板への実装方法
JPH10308582A (ja) 多層配線基板
JP4051273B2 (ja) 配線基板及び配線基板の製造方法
JP7126878B2 (ja) 配線基板
JP3770895B2 (ja) 電解めっきを利用した配線基板の製造方法
JP2009130147A (ja) チップ状電子部品およびチップ状電子部品の実装方法
JP2019125746A (ja) 電子部品搭載用基板、回路基板および電子部品搭載用基板の製造方法
JP7335732B2 (ja) プリント配線基板
JP2007158233A (ja) 配線構造およびその製造方法ならびに治具
JP2004327605A (ja) プリント基板の接続構造
WO2023209902A1 (ja) 部品実装基板
JP5471087B2 (ja) 多層配線基板及び多層配線基板の製造方法
JPH0582935A (ja) プリント配線板
JP2024085647A (ja) プリント配線板
JP4306155B2 (ja) 電子部品構成体
WO2013136575A1 (ja) プリント配線板及び回路基板
JP2002100880A (ja) 多層回路基板
JP3794064B2 (ja) プリント配線板およびその製造方法
JP2528436B2 (ja) 回路基板装置の製造方法
KR101073066B1 (ko) 단층인쇄회로기판 및 그 제조방법
JPH10242629A (ja) プリント配線板及びその製造方法
KR101229591B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111006

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111117

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120424

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120515

R150 Certificate of patent or registration of utility model

Ref document number: 4999806

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150525

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees