[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4961148B2 - IC package, electronic control device and interposer board - Google Patents

IC package, electronic control device and interposer board Download PDF

Info

Publication number
JP4961148B2
JP4961148B2 JP2006049597A JP2006049597A JP4961148B2 JP 4961148 B2 JP4961148 B2 JP 4961148B2 JP 2006049597 A JP2006049597 A JP 2006049597A JP 2006049597 A JP2006049597 A JP 2006049597A JP 4961148 B2 JP4961148 B2 JP 4961148B2
Authority
JP
Japan
Prior art keywords
conductor pattern
terminal
discharge
substrate
discharge conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006049597A
Other languages
Japanese (ja)
Other versions
JP2007227825A (en
Inventor
淳二 杉浦
隆芳 本多
和由 網代
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Renesas Electronics Corp
Original Assignee
Denso Corp
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Renesas Electronics Corp filed Critical Denso Corp
Priority to JP2006049597A priority Critical patent/JP4961148B2/en
Publication of JP2007227825A publication Critical patent/JP2007227825A/en
Application granted granted Critical
Publication of JP4961148B2 publication Critical patent/JP4961148B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、ICパッケージ、電子制御装置およびインターポーザ基板に係り、詳しくは、放電破壊から保護する技術に関するものである。   The present invention relates to an IC package, an electronic control device, and an interposer substrate, and more particularly to a technique for protecting against discharge breakdown.

電子制御装置は、その一例として、回路基板と、回路基板に装着されたコネクタと、回路基板に実装されたICパッケージとを備えており、センサ信号やスイッチ信号等をコネクタを介して回路基板側に取り込み、ICパッケージによる処理を行った後に信号をコネクタを介してアクチュエータ側に送るようにしている。   As an example, the electronic control device includes a circuit board, a connector mounted on the circuit board, and an IC package mounted on the circuit board. Sensor signals, switch signals, and the like are sent to the circuit board side through the connector. The signal is sent to the actuator side via the connector after being processed by the IC package and processed by the IC package.

ICパッケージとしてボールグリッドアレイ(BGA)を用いた場合においては、ボールグリッドアレイ(BGA)の外部端子配置面は図13に示すように、インターポーザ基板101に外部端子としてのボール102が多数形成されている。   When a ball grid array (BGA) is used as the IC package, the external terminal arrangement surface of the ball grid array (BGA) has a large number of balls 102 as external terminals formed on the interposer substrate 101 as shown in FIG. Yes.

図14に示すように、所定のピン(ボール102a)から隣接する機能ピン(ボール102c)への放電による破壊を防ぐために、ボール102aの周辺を、接地用ボール102bにつながるグランドパターン(GNDパターン)110で囲って、周りのボール(隣接ボール)102cへ放電しないようにしている。   As shown in FIG. 14, a ground pattern (GND pattern) that connects the periphery of the ball 102a to the grounding ball 102b in order to prevent breakdown due to discharge from a predetermined pin (ball 102a) to an adjacent functional pin (ball 102c). 110 is enclosed so as not to discharge to surrounding balls (adjacent balls) 102c.

より詳しく説明するならば、ボールグリッドアレイ(BGA)の端子(ボール)はコネクタを介して例えば人が触るスイッチにつながっているため、人が触れた際に生ずる静電気によりボール(印加ピン)102aに印加され、図15に示すように、隣接するボール102cへ放電し、インターポーザ基板101内の配線を通ってICチップ120が破壊する。それを防ぐために、ボール102aの周辺をグランドパターン110で囲って隣接するボール102cへ放電しないようにしている。   More specifically, since the terminals (balls) of the ball grid array (BGA) are connected to, for example, a switch touched by a person via a connector, the ball (applying pin) 102a is caused by static electricity generated when the person touches it. As shown in FIG. 15, it is discharged to the adjacent ball 102c, and the IC chip 120 is destroyed through the wiring in the interposer substrate 101. In order to prevent this, the periphery of the ball 102a is surrounded by a ground pattern 110 so as not to discharge to the adjacent ball 102c.

特許文献1にはNCピン(ノンコネクトピン)の周囲をプリント基板表面に露出して設けられた接地配線で囲む構成が開示されている。ノンコネクトピンに印加された静電ノイズをその接地配線に放電させることにより、隣接する入力ピンへの放電を防止するものである。
特開2002−198466号公報
Patent Document 1 discloses a configuration in which the periphery of an NC pin (non-connect pin) is surrounded by a ground wiring provided to be exposed on the surface of a printed circuit board. By discharging electrostatic noise applied to the non-connect pin to the ground wiring, discharge to the adjacent input pin is prevented.
JP 2002-198466 A

しかし、図14,15に示すような対策ではグランドパターン110がレジスト111(図15参照)で覆われているため、グランドパターン110がレジストで覆われていない場合と比較してレジスト材の誘電率に相当する分抵抗値は高くなり、ボール102aより放電されたエネルギーを十分に吸収することができず完全な対策効果を得ることが難しいと言う問題があった。   However, in the measures shown in FIGS. 14 and 15, since the ground pattern 110 is covered with the resist 111 (see FIG. 15), the dielectric constant of the resist material is compared with the case where the ground pattern 110 is not covered with the resist. Therefore, there is a problem that the resistance value becomes high and energy discharged from the ball 102a cannot be sufficiently absorbed and it is difficult to obtain a complete countermeasure effect.

また、図13においてボール102(インターポーザ基板101に形成されたランド)には、ICチップと電気的に接続されないもの(ノンコネクトピン)も存在する。インターポーザ基板のピン数がICチップの電極パッド数より多い場合や、システム基板への実装時に意図的にノンコネクトピンを設けるなどの場合である。このようなノンコネクトピンが存在する場合において、特許文献1のように、グランドパターン110がレジストで覆われていない場合であっても、ICパッケージ内のICチップは、依然、静電破壊されるという問題があった。本願発明者等は静電破壊されたICパッケージを鋭意解析した結果、以下の知見を独自に得ることができた。   In addition, in FIG. 13, there are balls 102 (lands formed on the interposer substrate 101) that are not electrically connected to the IC chip (non-connect pins). This is the case when the number of pins of the interposer substrate is larger than the number of electrode pads of the IC chip, or when the non-connect pins are intentionally provided when mounted on the system substrate. In the case where such non-connect pins exist, even if the ground pattern 110 is not covered with a resist as in Patent Document 1, the IC chip in the IC package is still electrostatically destroyed. There was a problem. As a result of intensive analysis of the electrostatically damaged IC package, the inventors of the present application were able to independently obtain the following knowledge.

ICチップとインターポーザ基板のランドとは、インターポーザ基板に形成された配線を介して電気的に接続されるが、ICチップの静電破壊された入出力部に対応するランドとノンコネクトピン(ランド)とは必ずしも隣接していない。ノンコネクトピンに対して、より離れた位置にあるランドと接続されるICチップの入出力部がESD破壊されていた。本願発明者等がさらに解析すると、静電破壊はランド間の相対位置ではなく、インターポーザ基板端部におけるノンコネクトピン(ランド)と接続されるメッキ用配線と他のランドのメッキ用配線との間隔に依存することが判明した。即ち、従来知られていたように、サージ放電はランド間で発生する以上に、インターポーザ基板端部におけるメッキ用配線間で発生しやすい条件が存在することが判明した。この理由として、ボール間隔よりもメッキ用配線間隔が狭い場合には、その放電電圧がより低い状態において放電が発生することが挙げられる。   The IC chip and the land of the interposer substrate are electrically connected via the wiring formed on the interposer substrate. The land corresponding to the input / output portion of the IC chip that is electrostatically damaged and the non-connect pin (land) Are not necessarily adjacent to each other. The input / output portion of the IC chip connected to the land at a position farther away from the non-connect pin has been ESD-destructed. Further analysis by the inventors of the present application reveals that electrostatic breakdown is not the relative position between lands, but the distance between the plating wiring connected to the non-connect pin (land) at the end of the interposer substrate and the plating wiring of other lands. It turned out to depend on. That is, as is known in the art, it has been found that there is a condition that surge discharge is more likely to occur between the plating wirings at the end of the interposer substrate than the surge discharge occurs between lands. This is because, when the plating wiring interval is narrower than the ball interval, discharge occurs in a state where the discharge voltage is lower.

本発明は、上記問題点に着目してなされたものであり、その目的は、集積回路(IC)を放電破壊から確実に保護することができるICパッケージ、電子制御装置およびインターポーザ基板を提供することにある。   The present invention has been made paying attention to the above problems, and an object thereof is to provide an IC package, an electronic control device, and an interposer substrate capable of reliably protecting an integrated circuit (IC) from discharge breakdown. It is in.

請求項1に記載の発明は、インターポーザ基板の端子用ボール形成面において、瞬時の過電圧が印加される可能性がある端子用ボールのランドから延び先端が基板側面に露出する第1の放電用導体パターンが形成されるとともに、前記インターポーザ基板の端子用ボール形成面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低い端子用ボールのランドと電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターンが、基板側面において前記第1の放電用導体パターンと隣接するように形成され、前記瞬時の過電圧が印加される可能性がある端子用ボールから第1の放電用導体パターンにおける基板側面での露出部と第2の放電用導体パターンにおける基板側面での露出部との間を通してインピーダンスの低い端子用ボールへの放電経路が形成されてなるICパッケージをその要旨としている。   According to the first aspect of the present invention, on the terminal ball forming surface of the interposer substrate, the first discharge conductor extends from the land of the terminal ball to which an instantaneous overvoltage may be applied and the tip is exposed on the side surface of the substrate. A pattern is formed, and at least one of the terminal ball formation surface and the other conductor pattern formation surface of the interposer substrate, one end is electrically connected to the land of the terminal ball with low impedance, and the other end is A second discharge conductor pattern exposed on the side surface of the substrate is formed so as to be adjacent to the first discharge conductor pattern on the side surface of the substrate. Between the exposed portion on the substrate side surface in the first discharge conductor pattern and the exposed portion on the substrate side surface in the second discharge conductor pattern The IC package discharge path to lower the terminal balls of impedance is formed is set to its gist.

請求項2に記載の発明は、ICパッケージでのインターポーザ基板の端子用ボール形成面において、瞬時の過電圧が印加される可能性がある端子用ボールのランドから延び先端が基板側面に露出する第1の放電用導体パターンが形成されるとともに、前記インターポーザ基板の端子用ボール形成面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低い端子用ボールのランドと電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターンが、基板側面において前記第1の放電用導体パターンと隣接するように形成され、前記瞬時の過電圧が印加される可能性がある端子用ボールから第1の放電用導体パターンにおける基板側面での露出部と第2の放電用導体パターンにおける基板側面での露出部との間を通してインピーダンスの低い端子用ボールへの放電経路が形成されてなる電子制御装置をその要旨としている。   According to a second aspect of the present invention, the terminal ball forming surface of the interposer substrate in the IC package extends from the land of the terminal ball to which an instantaneous overvoltage may be applied. And at least one of the terminal ball forming surface of the interposer substrate and the other conductor pattern forming surface, one end is electrically connected to the land of the terminal ball having a low impedance, The second discharge conductor pattern with the other end exposed on the side surface of the substrate is formed so as to be adjacent to the first discharge conductor pattern on the side surface of the substrate, and there is a possibility that the instantaneous overvoltage may be applied. The exposed portion of the first discharge conductor pattern from the ball for the first discharge conductor pattern and the second discharge conductor pattern of the substrate side surface The electronic control unit discharge path impedance of the low terminal balls is formed through between the exposed portion and the gist thereof.

請求項1,2に記載の発明によれば、端子用ボールに対して瞬時の過電圧が印加されると、当該端子用ボールから第1の放電用導体パターンにおける基板側面での露出部と第2の放電用導体パターンにおける基板側面での露出部との間を通してインピーダンスの低い端子用ボールへ放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   According to the first and second aspects of the present invention, when an instantaneous overvoltage is applied to the terminal ball, the exposed portion on the side surface of the substrate in the first discharge conductor pattern and the second The discharge conductor pattern is discharged to the terminal ball having a low impedance through the space between the exposed portion on the side surface of the substrate. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

請求項3,4に記載のように、第1の放電用導体パターンとして、ランドに半田ボールを接合する際に溶融半田をランドに供給するために用いるメッキ線を使用するとよい。
請求項5に記載の発明は、インピーダンスの低い端子用リードフレームにおけるモールド樹脂にて封止された部位から放電用リードフレームがモールド樹脂から露出するように延設され、瞬時の過電圧が印加される可能性がある端子用リードフレームから前記放電用リードフレームにおけるモールド樹脂からの露出部を通してインピーダンスの低い端子用リードフレームへの放電経路が形成されてなるICパッケージをその要旨としている。
As described in claims 3 and 4, a plated wire used for supplying molten solder to the land when solder balls are joined to the land may be used as the first discharge conductor pattern.
According to the fifth aspect of the present invention, the discharge lead frame is extended from the portion sealed with the mold resin in the terminal lead frame with low impedance so that the instantaneous overvoltage is applied. The gist of the present invention is an IC package in which a discharge path is formed from a potential terminal lead frame to a terminal lead frame having a low impedance through an exposed portion from the mold resin in the discharge lead frame.

請求項6に記載の発明は、ICパッケージでのインピーダンスの低い端子用リードフレームにおけるモールド樹脂にて封止された部位から放電用リードフレームがモールド樹脂から露出するように延設され、瞬時の過電圧が印加される可能性がある端子用リードフレームから前記放電用リードフレームにおけるモールド樹脂からの露出部を通してインピーダンスの低い端子用リードフレームへの放電経路が形成されてなる電子制御装置をその要旨としている。   According to the sixth aspect of the present invention, the discharge lead frame is extended from the portion sealed with the mold resin in the low-impedance terminal lead frame in the IC package so as to be exposed to the instantaneous overvoltage. The gist of the present invention is an electronic control device in which a discharge path is formed from a terminal lead frame that may be applied to the terminal lead frame having a low impedance through an exposed portion from the mold resin in the discharge lead frame. .

請求項5,6に記載の発明によれば、瞬時の過電圧が端子用リードフレームに印加されると、当該端子用リードフレームから放電用リードフレームにおけるモールド樹脂からの露出部を通してインピーダンスの低い端子用リードフレームへ放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   According to the fifth and sixth aspects of the present invention, when an instantaneous overvoltage is applied to the terminal lead frame, the terminal lead frame has a low impedance through the exposed portion from the mold resin in the discharge lead frame. Discharged to the lead frame. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

請求項7に記載の発明は、回路基板における一方の面において、各コネクタピンのうちの瞬時の過電圧が印加される可能性があるコネクタピンのランドから延び先端が基板側面に露出する第1の放電用導体パターンが形成されるとともに、前記回路基板における前記一方の面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低いコネクタピンのランドと電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターンが形成され、前記瞬時の過電圧が印加される可能性があるコネクタピンから第1の放電用導体パターンにおける基板側面での露出部と第2の放電用導体パターンにおける基板側面での露出部との間を通してインピーダンスの低いコネクタピンへの放電経路が形成されてなる電子制御装置をその要旨としている。   According to the seventh aspect of the present invention, on one surface of the circuit board, the first of the connector pins extending from the land of the connector pin to which an instantaneous overvoltage may be applied is exposed at the side surface of the board. A discharge conductor pattern is formed, and at least one of the one surface of the circuit board and the other conductor pattern formation surface, one end is electrically connected to a land of a connector pin having a low impedance, and the other end Is formed on the side surface of the substrate, and a second discharge conductor pattern is formed on the side surface of the substrate from the connector pin to which the instantaneous overvoltage may be applied. A discharge path to a connector pin with a low impedance is not formed between the exposed portion on the side surface of the substrate in the conductive pattern for discharge. The electronic control unit is set to its gist.

請求項7に記載の発明によれば、瞬時の過電圧がコネクタピンに印加されると、当該コネクタピンから第1の放電用導体パターンにおける基板側面での露出部と第2の放電用導体パターンにおける基板側面での露出部との間を通してインピーダンスの低いコネクタピンへ放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   According to the seventh aspect of the present invention, when an instantaneous overvoltage is applied to the connector pin, the exposed portion on the side surface of the substrate in the first discharge conductor pattern and the second discharge conductor pattern from the connector pin. It discharges to the connector pin with low impedance through the space between the exposed parts on the side of the board. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

請求項8,9,10に記載のように、瞬時の過電圧が印加される可能性がある端子やコネクタピンは人が触れるスイッチにつながる端子やコネクタピンであっても、請求項11,12,13に記載のように、瞬時の過電圧が印加される可能性がある端子やコネクタピンは点火機器につながる端子やコネクタピンであっても、請求項14,15,16に記載のように、瞬時の過電圧が印加される可能性がある端子やコネクタピンはICチップへの配線が無いノンコネクト端子やコネクタピンであってもよい。   As described in claims 8, 9, and 10, even if a terminal or connector pin to which an instantaneous overvoltage may be applied is a terminal or connector pin connected to a switch touched by a person, As described in claim 13, even if a terminal or connector pin to which an instantaneous overvoltage may be applied is a terminal or connector pin connected to an ignition device, as described in claim 14, 15, or 16, The terminal or connector pin to which the overvoltage may be applied may be a non-connect terminal or connector pin having no wiring to the IC chip.

請求項17に記載のように、請求項1または5に記載のICパッケージにおいて前記瞬時の過電圧が印加される可能性がある端子は人または製造装置が触れる端子であってもよい。   As described in claim 17, in the IC package according to claim 1 or 5, the terminal to which the instantaneous overvoltage may be applied may be a terminal touched by a person or a manufacturing apparatus.

請求項18に記載の発明は、インターポーザ基板には、端子用ボールが搭載される複数のランドと、一端が、電極パッドとは接続されないランドと電気的に接続されるとともに他端が前記インターポーザ基板の端面まで延在する第1の放電用導体パターンが形成され、前記インターポーザ基板には、さらに、一端が、電源電位または接地電位が与えられるランドと接続されるとともに他端が前記インターポーザ基板の端面まで延在する第2の放電用導体パターンが基板端面において前記第1の放電用導体パターンと隣接するように形成されてなるICパッケージをその要旨としている。   According to an eighteenth aspect of the present invention, the interposer substrate is electrically connected to a plurality of lands on which terminal balls are mounted, one end of which is not connected to the electrode pad, and the other end is the interposer substrate. A first discharge conductor pattern extending to the end surface of the interposer substrate is formed, and one end of the interposer substrate is connected to a land to which a power supply potential or a ground potential is applied and the other end is an end surface of the interposer substrate. The gist of the present invention is an IC package in which the second discharge conductor pattern extending to the end is formed so as to be adjacent to the first discharge conductor pattern on the substrate end face.

請求項23に記載の発明は、端子用ボールが搭載される複数のランド、一端が、電極パッドとは接続されないランドと電気的に接続されるとともに他端が基板端面まで延在する第1の放電用導体パターン、一端が、電源電位または接地電位が与えられるランドと接続されるとともに他端が基板端面まで延在し、かつ基板端面において前記第1の放電用導体パターンと隣接する第2の放電用導体パターンが形成されてなるインターポーザ基板をその要旨とする。   According to a twenty-third aspect of the present invention, there is provided a plurality of lands on which the terminal balls are mounted, and one end is electrically connected to a land not connected to the electrode pad and the other end extends to the substrate end surface. A discharge conductor pattern, one end of which is connected to a land to which a power supply potential or a ground potential is applied, and the other end extends to the substrate end surface, and is adjacent to the first discharge conductor pattern on the substrate end surface. The gist is an interposer substrate on which a discharge conductor pattern is formed.

請求項18,23に記載の発明によれば、電極パッドとは接続されないランドについての端子用ボールに対して瞬時の過電圧が印加されると、当該端子用ボールから第1の放電用導体パターンにおける基板端面と第2の放電用導体パターンにおける基板端面との間を通して、電源電位または接地電位が与えられるランドについての端子用ボールへ放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   According to the invention described in claims 18 and 23, when an instantaneous overvoltage is applied to the terminal ball for the land that is not connected to the electrode pad, the first discharge conductor pattern from the terminal ball is applied. Through the space between the substrate end surface and the substrate end surface of the second discharge conductor pattern, discharge is performed to a terminal ball for a land to which a power supply potential or a ground potential is applied. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

請求項18に記載のICパッケージにおいて、請求項19に記載のように、前記第1の放電用導体パターンおよび前記第2の放電用導体パターンは前記インターポーザ基板の同一面に形成されるとともに、前記第2の放電用導体パターンは前記インターポーザ基板の端面において前記第1の放電用導体パターンを挟むように配置されているものとしたり、請求項20に記載のように、前記インターポーザ基板の表裏両面のうちの一方の面に前記第1の放電用導体パターンが、他方の面に前記第2の放電用導体パターンが形成されるとともに、前記第1の放電用導体パターンおよび前記第2の放電用導体パターンは前記インターポーザ基板の端面において、基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されているものとしても、請求項21に記載のように、前記インターポーザ基板は多層配線構造を有し、前記第1の放電用導体パターンは、インターポーザ基板の中間層に形成された第2の放電用導体パターンと前記インターポーザ基板の端面において基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されている構成としてもよい。   19. The IC package according to claim 18, wherein the first discharge conductor pattern and the second discharge conductor pattern are formed on the same surface of the interposer substrate, as described in claim 19. The second discharge conductor pattern is arranged so as to sandwich the first discharge conductor pattern at an end surface of the interposer substrate, or as described in claim 20, on both the front and back surfaces of the interposer substrate. The first discharge conductor pattern is formed on one surface, the second discharge conductor pattern is formed on the other surface, and the first discharge conductor pattern and the second discharge conductor are formed. The pattern is arranged on the end surface of the interposer substrate so that at least part of it overlaps when viewed from the direction orthogonal to the IC chip mounting surface of the substrate. The interposer substrate has a multilayer wiring structure, and the first discharge conductor pattern is a second discharge formed in an intermediate layer of the interposer substrate. The conductor pattern and the end surface of the interposer substrate may be arranged so that at least a part thereof overlaps when viewed from the direction orthogonal to the IC chip mounting surface of the substrate.

また。請求項22に記載のように、請求項19に記載のICパッケージにおいて、前記第2の放電用導体パターンは、前記電極パッドとは接続されない前記ランドを囲むように形成されている構成としてもよい。   Also. As described in claim 22, in the IC package according to claim 19, the second discharge conductor pattern may be formed so as to surround the land that is not connected to the electrode pad. .

(第1の実施の形態)
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1は本実施形態における電子制御装置の電気的構成を示す回路図である。当該電子制御装置10は車載用電子制御装置であって、エンジン制御用電子制御装置である。
(First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings.
FIG. 1 is a circuit diagram showing an electrical configuration of the electronic control device according to the present embodiment. The electronic control device 10 is an on-vehicle electronic control device and is an engine control electronic control device.

図1において、電子制御装置10はマイクロコンピュータ11とA/Dコンバータ12と入力回路13,14と出力回路15から構成されている。アナログ信号として吸気管圧力信号、冷却水温信号、吸気温信号、Oセンサ信号が電子制御装置10に送られ、電子制御装置10において入力回路13を介してA/Dコンバータ12に送られる。そして、A/Dコンバータ12でアナログ信号がデジタル信号に変換されてマイクロコンピュータ11に送られる。一方、デジタル信号としてスタータ信号、ニュートラル信号、エアコンスイッチ信号、電気負荷信号、イグニッションスイッチ21からの信号が電子制御装置10に送られ、電子制御装置10において入力回路14を介してマイクロコンピュータ11に送られる。マイクロコンピュータ11は各信号に基づいて各種の演算を実行する。 In FIG. 1, the electronic control device 10 includes a microcomputer 11, an A / D converter 12, input circuits 13 and 14, and an output circuit 15. An intake pipe pressure signal, a cooling water temperature signal, an intake air temperature signal, and an O 2 sensor signal are sent to the electronic control device 10 as analog signals, and are sent to the A / D converter 12 via the input circuit 13 in the electronic control device 10. The analog signal is converted into a digital signal by the A / D converter 12 and sent to the microcomputer 11. On the other hand, a starter signal, a neutral signal, an air conditioner switch signal, an electric load signal, and a signal from the ignition switch 21 are sent to the electronic control device 10 as digital signals, and are sent to the microcomputer 11 via the input circuit 14 in the electronic control device 10. It is done. The microcomputer 11 executes various calculations based on each signal.

マイクロコンピュータ11には出力回路15を介して、イグナイタ23やインジェクタを含めた各種のアクチュエータが接続されている。イグナイタ23にはイグニッションコイル24が接続されている。そして、マイクロコンピュータ11は、インジェクタやイグナイタ23といったアクチュエータを駆動してエンジンを最適な状態で運転させる。具体的には点火動作についてはイグナイタ23のパワースイッチング素子をオフすることによってイグニッションコイル24の一次電流を遮断して二次コイルに高電圧を発生させてスパークプラグでの点火動作を行わせる。   Various actuators including an igniter 23 and an injector are connected to the microcomputer 11 via an output circuit 15. An ignition coil 24 is connected to the igniter 23. The microcomputer 11 drives an engine such as an injector and an igniter 23 to operate the engine in an optimum state. Specifically, with respect to the ignition operation, the power switching element of the igniter 23 is turned off to cut off the primary current of the ignition coil 24 and generate a high voltage in the secondary coil to perform the ignition operation with the spark plug.

図2は電子制御装置10の斜視図である。なお、図2においては電子制御装置のケースを省略しており、ケース内の構成を示している。
電子制御装置10は、回路基板30とコネクタ40と電子部品50,95等を備えている。回路基板30にはコネクタ40が装着されている。詳しくは、コネクタピン41が回路基板30を貫通する状態で半田付けされている。回路基板30には、マイコン用ICパッケージ50と、A/Dコンバータ用ICパッケージ95と、その他の電子部品が実装されている。コネクタ40にはワイヤによりセンサ、スイッチ、アクチュエータ等が接続される。
FIG. 2 is a perspective view of the electronic control device 10. In FIG. 2, the case of the electronic control device is omitted, and the configuration inside the case is shown.
The electronic control device 10 includes a circuit board 30, a connector 40, electronic components 50, 95, and the like. A connector 40 is attached to the circuit board 30. Specifically, the connector pins 41 are soldered in a state of penetrating the circuit board 30. On the circuit board 30, a microcomputer IC package 50, an A / D converter IC package 95, and other electronic components are mounted. Sensors, switches, actuators, and the like are connected to the connector 40 by wires.

マイコン用ICパッケージ50として小型化に優れたボールグリッドアレイ(BGA)を用いており、図3はマイコン用ICパッケージ50の下面図である。図4はICパッケージ(ボールグリッドアレイ)50の一部縦断面図である。   A ball grid array (BGA) excellent in miniaturization is used as the microcomputer IC package 50, and FIG. 3 is a bottom view of the microcomputer IC package 50. FIG. 4 is a partial longitudinal sectional view of an IC package (ball grid array) 50.

図4において、インターポーザ基板51の下面にはランド52が複数形成され、ランド52には端子用ボールとしての半田ボール53が接合されている。インターポーザ基板51の下面はレジスト54にて被覆されている。一方、インターポーザ基板51の上面には配線55がパターニングされ、この配線55はスルーホール56によりランド52と電気的に接続されている。インターポーザ基板51の上面は樹脂膜57にて被覆され、樹脂膜57の上にはICチップ58が配置されている。ICチップ58は複数の電極パッド58aを有している。ICチップ58の電極パッド58aと配線55とはボンディングワイヤ59により電気的に接続されている。また、インターポーザ基板51の上面においてICチップ58とワイヤ59は樹脂膜60にて被覆されている。このようにしてICパッケージ50においてはインターポーザ基板51にICチップ58が実装されている。   In FIG. 4, a plurality of lands 52 are formed on the lower surface of the interposer substrate 51, and solder balls 53 as terminal balls are joined to the lands 52. The lower surface of the interposer substrate 51 is covered with a resist 54. On the other hand, a wiring 55 is patterned on the upper surface of the interposer substrate 51, and the wiring 55 is electrically connected to the land 52 through a through hole 56. The upper surface of the interposer substrate 51 is covered with a resin film 57, and an IC chip 58 is disposed on the resin film 57. The IC chip 58 has a plurality of electrode pads 58a. The electrode pad 58 a of the IC chip 58 and the wiring 55 are electrically connected by a bonding wire 59. Further, the IC chip 58 and the wire 59 are covered with a resin film 60 on the upper surface of the interposer substrate 51. Thus, the IC chip 58 is mounted on the interposer substrate 51 in the IC package 50.

図3において、インターポーザ基板51の端子用ボール形成面(下面)には少なくとも接地用半田ボールを含む複数の半田ボール53が形成されている。また、図3において、四角形のインターポーザ基板51の下面での角部の半田ボール61は瞬時の過電圧が印加される可能性がある端子用ボールである。具体的には例えば、人が触れるスイッチ、詳しくはイグニッションスイッチ21につながる端子用ボールである。   In FIG. 3, a plurality of solder balls 53 including at least a grounding solder ball are formed on the terminal ball forming surface (lower surface) of the interposer substrate 51. In FIG. 3, the solder balls 61 at the corners on the lower surface of the rectangular interposer substrate 51 are terminal balls to which an instantaneous overvoltage may be applied. Specifically, for example, a switch that is touched by a person, specifically a terminal ball connected to the ignition switch 21.

本実施形態では、この瞬時の過電圧が印加される可能性がある端子用の半田ボール61としてイグニッションスイッチ(IGSW)21につながるIGSW用半田ボールについて放電破壊対策を講じており、同IGSW用半田ボールからの静電気により集積回路(IC)が放電破壊するのを防止するように構成している。   In the present embodiment, measures against discharge destruction are taken for the IGSW solder ball connected to the ignition switch (IGSW) 21 as the terminal solder ball 61 to which this instantaneous overvoltage may be applied. The integrated circuit (IC) is prevented from being damaged by discharge due to static electricity.

以下詳しく説明する。
図5(a)は、ICパッケージ(ボールグリッドアレイ)50の角部における側面図であり、図5(b)はインターポーザ基板51についての下面図であり、図6は、同じくICパッケージ(ボールグリッドアレイ)50の角部におけるインターポーザ基板51についての平面図である。
This will be described in detail below.
FIG. 5A is a side view of a corner portion of the IC package (ball grid array) 50, FIG. 5B is a bottom view of the interposer substrate 51, and FIG. It is a top view about the interposer board | substrate 51 in the corner | angular part of the (array) 50. FIG.

図5(b)に示すように、インターポーザ基板51の下面での角部においてインピーダンスの低い端子用ボールとしての接地用半田ボール(GND用ボール)62がIGSW用半田ボール61の近くに配置されている。   As shown in FIG. 5B, a grounding solder ball (GND ball) 62 as a terminal ball having a low impedance is disposed near the IGSW solder ball 61 at a corner portion on the lower surface of the interposer substrate 51. Yes.

インターポーザ基板51の端子用ボール形成面(下面)において第1の放電用導体パターン63が形成されている。この導体パターン63は、IGSW用半田ボール61のランド64から直線的に延び、先端が四角形のインターポーザ基板51の一辺51aでの基板側面に露出している。ここで、第1の放電用導体パターン63として、ランド64に半田ボール61を接合する際に溶融半田をランド64に供給するために用いるメッキ線を使用している。詳しくは、メッキ線の上面を通じてランド64上に溶融半田を供給し、その後に、ランド64上に半田ボール61を載せて加圧・加熱することによりランド64に半田ボール61が接合される。   A first discharge conductor pattern 63 is formed on the terminal ball forming surface (lower surface) of the interposer substrate 51. The conductor pattern 63 extends linearly from the land 64 of the IGSW solder ball 61 and is exposed at the side surface of the substrate 51 at one side 51 a of the interposer substrate 51 having a square shape. Here, as the first discharge conductor pattern 63, a plated wire used for supplying molten solder to the land 64 when the solder ball 61 is joined to the land 64 is used. Specifically, molten solder is supplied onto the land 64 through the upper surface of the plated wire, and then the solder ball 61 is placed on the land 64 and pressed and heated to join the solder ball 61 to the land 64.

また、インターポーザ基板51の端子用ボール形成面(下面)において第2の放電用導体パターン65が形成されている。この導体パターン65は、接地用半田ボール62のランド66から延び、IGSW用半田ボール61のランド64および導体パターン63の周りを囲うように分岐して延設され、先端がインターポーザ基板51の一辺51aでの基板側面に露出している。つまり、一端が接地用半田ボール62のランド66と電気的に接続され、かつ他端が基板側面に露出している。第2の放電用導体パターン65における基板側面での露出部65aと、第1の放電用導体パターン63における基板側面での露出部63aとは接近しており、その距離はd1である。第2の放電用導体パターン65と第1の放電用導体パターン63はインターポーザ基板51の端部(側面)において隣接している。   A second discharge conductor pattern 65 is formed on the terminal ball forming surface (lower surface) of the interposer substrate 51. The conductor pattern 65 extends from the land 66 of the grounding solder ball 62, branches and extends so as to surround the land 64 and the conductor pattern 63 of the IGSW solder ball 61, and the tip thereof is one side 51 a of the interposer substrate 51. It is exposed on the side of the board. That is, one end is electrically connected to the land 66 of the grounding solder ball 62 and the other end is exposed on the side surface of the substrate. The exposed portion 65a on the substrate side surface in the second discharge conductor pattern 65 and the exposed portion 63a on the substrate side surface in the first discharge conductor pattern 63 are close to each other, and the distance is d1. The second discharge conductor pattern 65 and the first discharge conductor pattern 63 are adjacent to each other at the end (side surface) of the interposer substrate 51.

これにより、IGSW用半田ボール(瞬時の過電圧が印加される可能性がある端子用ボール)61から第1の放電用導体パターン63における基板側面での露出部63aと第2の放電用導体パターン65における基板側面での露出部65aとの間を通して接地用半田ボール62への放電経路が形成されている。ここで、第2の放電用導体パターン65として上述のメッキ線を使用している。   As a result, the exposed portion 63a and the second discharge conductor pattern 65 on the side surface of the substrate in the first discharge conductor pattern 63 from the solder ball for IGSW (terminal ball to which an instantaneous overvoltage may be applied) 61 are formed. A discharge path to the grounding solder ball 62 is formed through the space between the exposed portion 65a on the side surface of the substrate. Here, the above-described plated wire is used as the second discharge conductor pattern 65.

また、図6に示すように、インターポーザ基板51の端子用ボール形成面以外の導体パターン形成面(上面)において、第2の放電用導体パターン67が形成されている。この導体パターン67は、一端がスルーホール68を通じて基板下面の放電用導体パターン65と電気的に接続され、これにより一端が接地用半田ボール62のランド66と電気的に接続されている。また、導体パターン67の他端がインターポーザ基板51の一辺51aでの基板側面に露出している。第2の放電用導体パターン67における基板側面での露出部67aは、図5(a)に示すように第1の放電用導体パターン63における基板側面での露出部63aの真上に位置し(最も接近しており)、その距離はd2である。第2の放電用導体パターン67と第1の放電用導体パターン63はインターポーザ基板51の端部(側面)において隣接している。   As shown in FIG. 6, the second discharge conductor pattern 67 is formed on the conductor pattern formation surface (upper surface) other than the terminal ball formation surface of the interposer substrate 51. One end of the conductor pattern 67 is electrically connected to the discharge conductor pattern 65 on the lower surface of the substrate through the through hole 68, and thereby one end is electrically connected to the land 66 of the grounding solder ball 62. The other end of the conductor pattern 67 is exposed on the side surface of the substrate at one side 51 a of the interposer substrate 51. The exposed portion 67a on the substrate side surface in the second discharge conductor pattern 67 is located immediately above the exposed portion 63a on the substrate side surface in the first discharge conductor pattern 63 (see FIG. 5A). The distance is d2. The second discharge conductor pattern 67 and the first discharge conductor pattern 63 are adjacent to each other at the end (side surface) of the interposer substrate 51.

これにより、IGSW用半田ボール(瞬時の過電圧が印加される可能性がある端子用ボール)61から第1の放電用導体パターン63における基板側面での露出部63aと第2の放電用導体パターン67における基板側面での露出部67aとの間を通して接地用半田ボール62への放電経路が形成されている。ここで、第2の放電用導体パターン67は、メッキ線形成と同時に形成(パターニング)している。   Thus, the exposed portion 63a and the second discharge conductor pattern 67 on the side surface of the substrate in the first discharge conductor pattern 63 from the IGSW solder ball (terminal ball to which an instantaneous overvoltage may be applied) 61 are formed. A discharge path to the grounding solder ball 62 is formed between the exposed portion 67a on the side surface of the substrate. Here, the second discharge conductor pattern 67 is formed (patterned) simultaneously with the formation of the plated wire.

そして、イグニッションスイッチ21に人が触れる際に生ずる静電気がIGSW用半田ボール61に対して印加されると、IGSW用半田ボール61から第1の放電用導体パターン63における基板側面での露出部63aと、第2の放電用導体パターン65における基板側面での露出部65aまたは第2の放電用導体パターン67における基板側面での露出部67aとの間を通して接地用半田ボール62へ放電される。即ち、図5(b)においてIGSW用半田ボール61から、隣接する機能ピンである半田ボール69,70に放電されることなく接地用半田ボール62を通してグランド側に放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   Then, when static electricity generated when a person touches the ignition switch 21 is applied to the IGSW solder ball 61, the exposed portion 63 a on the side surface of the substrate in the first discharge conductor pattern 63 from the IGSW solder ball 61. The second discharge conductor pattern 65 is discharged to the grounding solder ball 62 through the exposed portion 65a on the substrate side surface or the exposed portion 67a on the substrate side surface in the second discharge conductor pattern 67. That is, in FIG. 5B, the IGSW solder ball 61 is discharged to the ground side through the grounding solder ball 62 without being discharged to the adjacent solder balls 69 and 70 as functional pins. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

つまり、放電用導体パターン63,65,67はインターポーザ基板側面では樹脂膜(レジスト54)にて被覆されていないため、基板側面での放電用導体パターン63,65,67部分のインピーダンスは低く、そのため放電しやすく、他の機能ピン(隣接する半田ボール)へ放電することを回避して、隣接端子を通してICが破壊されることを防止することができる。   That is, since the discharge conductor patterns 63, 65, and 67 are not covered with the resin film (resist 54) on the side surface of the interposer substrate, the impedance of the portions of the discharge conductor patterns 63, 65, and 67 on the substrate side surface is low. It is easy to discharge, avoiding discharging to other functional pins (adjacent solder balls), and preventing the IC from being destroyed through the adjacent terminals.

ここで、図5(a),(b)において、第1の放電用導体パターン63における基板側面での露出部63aと第2の放電用導体パターン65における基板側面での露出部65aの距離d1、および、第1の放電用導体パターン63における基板側面での露出部63aと第2の放電用導体パターン67における基板側面での露出部67aの距離d2は、隣接するボール間の距離d3,d4よりも短くなるようにすると(d1<d3、d2<d3、d1<d4、d2<d4)、より放電させやすい。   Here, in FIGS. 5A and 5B, the distance d1 between the exposed portion 63a on the substrate side surface in the first discharge conductor pattern 63 and the exposed portion 65a on the substrate side surface in the second discharge conductor pattern 65. The distance d2 between the exposed portion 63a on the substrate side surface in the first discharge conductor pattern 63 and the exposed portion 67a on the substrate side surface in the second discharge conductor pattern 67 is a distance d3, d4 between adjacent balls. If it is made shorter (d1 <d3, d2 <d3, d1 <d4, d2 <d4), it is easier to discharge.

また、放電用導体パターン63,65として、ランド64,66に半田ボール61,62を接合する際に溶融半田をランド64,66に供給するために用いるメッキ線を使用しており、メッキ線を利用することにより特別な新技術を使わずに容易に静電気対策を行うことが可能である。   Further, as the discharge conductor patterns 63 and 65, plating wires used for supplying molten solder to the lands 64 and 66 when the solder balls 61 and 62 are joined to the lands 64 and 66 are used. By using it, it is possible to easily take measures against static electricity without using special new technology.

なお、第2の放電用導体パターン(65,67)については、一端が接地用半田ボール62のランド66と電気的に接続され、かつ他端が基板側面に露出するものであり、これをインターポーザ基板51の端子用ボール形成面(下面)と、その反対面(上面)に設けたが、いずれか一方のみに設けてもよい。   The second discharge conductor pattern (65, 67) has one end electrically connected to the land 66 of the grounding solder ball 62 and the other end exposed on the side surface of the substrate. This is the interposer. Although it provided in the terminal ball formation surface (lower surface) and the opposite surface (upper surface) of the board | substrate 51, you may provide only in any one.

また、ICパッケージのインターポーザ基板51として単層基板を用いたが、これに代わり、図7に示すように、多層基板を用いてもよい(図7は絶縁層75a,75b,75c,75dを積層した4層基板を示す)。   Further, although a single layer substrate is used as the interposer substrate 51 of the IC package, instead of this, a multilayer substrate may be used as shown in FIG. 7 (in FIG. 7, the insulating layers 75a, 75b, 75c and 75d are laminated). 4 layer substrate).

この場合、基板75の端子形成面において、IGSW用半田ボール61のランド64から延び先端が基板側面に露出する第1の放電用導体パターン63が形成されるとともに、基板75の端子形成面以外の導体パターン形成面(図7では絶縁層75aと絶縁層75b間)において、一端が接地用半田ボール62のランド66と電気的に接続され、かつ、他端が基板側面に露出する第2の放電用導体パターン76が形成され、IGSW用半田ボール61から第1の放電用導体パターン63における基板側面での露出部63aと第2の放電用導体パターン76における基板側面での露出部76aを通して接地用半田ボール62への静電気の放電経路が形成されている。要は、第2の放電用導体パターンは、インターポーザ基板(51,75)の端子用ボール形成面およびそれ以外の導体パターン形成面の少なくとも一方において、一端が接地用半田ボール62のランド66と電気的に接続され、かつ、他端が基板側面に露出するものであればよい。このとき、第2の放電用導体パターン76における基板側面での露出部76aは、第1の放電用導体パターン63における基板側面での露出部63aの真上に位置して(最も接近して)いるとよい。   In this case, the first discharge conductor pattern 63 extending from the land 64 of the IGSW solder ball 61 and having the tip exposed on the side surface of the substrate 75 is formed on the terminal formation surface of the substrate 75, and other than the terminal formation surface of the substrate 75. A second discharge in which one end is electrically connected to the land 66 of the grounding solder ball 62 and the other end is exposed to the side surface of the conductor pattern forming surface (between the insulating layer 75a and the insulating layer 75b in FIG. 7). The conductive pattern 76 for ground is formed, and is grounded through the exposed portion 63a on the substrate side surface in the first discharge conductor pattern 63 and the exposed portion 76a on the substrate side surface in the second discharge conductor pattern 76 from the solder ball 61 for IGSW. An electrostatic discharge path to the solder ball 62 is formed. In short, the second discharge conductor pattern is electrically connected to the land 66 of the grounding solder ball 62 at one end of at least one of the terminal ball forming surface and the other conductor pattern forming surface of the interposer substrate (51, 75). As long as the other end is exposed to the side surface of the substrate. At this time, the exposed portion 76a on the side surface of the substrate in the second discharge conductor pattern 76 is located immediately above (closest to) the exposed portion 63a on the side surface of the substrate in the first discharge conductor pattern 63. It is good to be.

また、図5に代わる構成として、図8に示すように、第1の放電用導体パターン63および第2の放電用導体パターン67はインターポーザ基板51の側面(端面)において、基板のICチップ実装面から直交する方向から見て、完全に重なるのではなく一部が重なるように配置してもよい。あるいは、図9に示すように、第1の放電用導体パターン63および第2の放電用導体パターン67はインターポーザ基板51の側面(端面)において、その幅が異なっており、基板のICチップ実装面から直交する方向から見て重なるように配置してもよい。要は、第1の放電用導体パターン63および第2の放電用導体パターン67はインターポーザ基板51の側面(端面)において、基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されているとよい。これは、図7に示す多層基板を用いる場合における第1の放電用導体パターン63および第2の放電用導体パターン76についても同様であり、基板端面において基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されているとよい。
(第2の実施の形態)
次に、第2の実施形態を、第1の実施形態との相違点を中心に説明する。
Further, as an alternative to FIG. 5, as shown in FIG. 8, the first discharge conductor pattern 63 and the second discharge conductor pattern 67 are arranged on the side surface (end face) of the interposer substrate 51 on the IC chip mounting surface of the substrate. As viewed from the direction orthogonal to the direction, they may be arranged so as to partially overlap rather than completely overlap. Alternatively, as shown in FIG. 9, the first discharge conductor pattern 63 and the second discharge conductor pattern 67 have different widths on the side surface (end surface) of the interposer substrate 51, and the IC chip mounting surface of the substrate You may arrange | position so that it may overlap seeing from the direction orthogonal to. The point is that the first discharge conductor pattern 63 and the second discharge conductor pattern 67 overlap at least partially on the side surface (end surface) of the interposer substrate 51 when viewed from the direction orthogonal to the IC chip mounting surface of the substrate. It is good to be arranged in. The same applies to the first discharge conductor pattern 63 and the second discharge conductor pattern 76 when the multilayer substrate shown in FIG. 7 is used, and from the direction orthogonal to the IC chip mounting surface of the substrate at the substrate end surface. It is good to arrange so that at least a part overlaps when seen.
(Second Embodiment)
Next, the second embodiment will be described focusing on the differences from the first embodiment.

第1の実施形態においてはICパッケージにボールグリッドアレイを用いたが、本実施形態においてはQFP(クワッドフラットパッケージ)を用いており、このQFPに放電破壊対策を講じている。   In the first embodiment, a ball grid array is used for the IC package. However, in this embodiment, a QFP (quad flat package) is used, and measures against discharge destruction are taken for this QFP.

図10(a)はQFP80の平面図であり、図10(b)は図10(a)のA−A線での縦断面図であり、図10(c)はQFP80の側面図である。
ICチップ81が支持プレート82上に接着されている。支持プレート82の下面にはヒートシンク83が固定されている。インピーダンスの低い端子用リードフレームとしての接地用リードフレーム84を含む複数の端子用リードフレーム85と、ICチップ81とがボンディングワイヤ86により電気的に接続されている。ICチップ81がモールド樹脂87により各端子用リードフレーム85の一端部が露出する状態で封止されている。
10A is a plan view of the QFP 80, FIG. 10B is a longitudinal sectional view taken along line AA of FIG. 10A, and FIG. 10C is a side view of the QFP 80.
An IC chip 81 is bonded on the support plate 82. A heat sink 83 is fixed to the lower surface of the support plate 82. A plurality of terminal lead frames 85 including a ground lead frame 84 as a terminal lead frame with low impedance and the IC chip 81 are electrically connected by bonding wires 86. The IC chip 81 is sealed with a mold resin 87 in a state where one end of each terminal lead frame 85 is exposed.

接地用リードフレーム84におけるモールド樹脂87にて封止された部位からは放電用リードフレーム88が延設され(分岐するように形成され)、瞬時の過電圧が印加される可能性がある端子用リードフレームとしてのIGSW用リードフレーム89の両側で分岐し、先端がモールド樹脂87から露出している。この放電用リードフレーム88におけるモールド樹脂87からの露出部88aとIGSW用リードフレーム89とは接近している。また、放電用リードフレーム88の先端部(露出部88a)はモールド樹脂87の外表面と面一となっている。   A discharge lead frame 88 extends from the portion sealed with the mold resin 87 in the ground lead frame 84 (is formed so as to be branched), and a terminal lead to which an instantaneous overvoltage may be applied. It branches on both sides of an IGSW lead frame 89 as a frame, and the tip is exposed from the mold resin 87. In the discharge lead frame 88, the exposed portion 88a from the mold resin 87 and the IGSW lead frame 89 are close to each other. Further, the front end portion (exposed portion 88 a) of the discharge lead frame 88 is flush with the outer surface of the mold resin 87.

これにより、人が触れるスイッチとしてのイグニッションスイッチ21につながるIGSW用リードフレーム89から放電用リードフレーム88におけるモールド樹脂87からの露出部88aを通して接地用リードフレーム84への放電経路が形成されている。   As a result, a discharge path is formed from the lead frame for IGSW 89 connected to the ignition switch 21 as a switch touched by a person to the ground lead frame 84 through the exposed portion 88a from the mold resin 87 in the discharge lead frame 88.

そして、静電気がリードフレーム89に印加されると、リードフレーム89から放電用リードフレーム88におけるモールド樹脂87からの露出部88aを通して接地用リードフレーム84へ放電される。即ち、リードフレーム89から、隣接する機能ピンであるリードフレーム90に放電されることなく接地用リードフレーム84を通してグランド側に放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   When static electricity is applied to the lead frame 89, the lead frame 89 is discharged to the ground lead frame 84 through the exposed portion 88 a from the mold resin 87 in the discharge lead frame 88. That is, the lead frame 89 is discharged to the ground side through the ground lead frame 84 without being discharged to the lead frame 90 which is an adjacent functional pin. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

ここで、図10(a)において、放電用リードフレーム88におけるモールド樹脂87からの露出部88aとIGSW用リードフレーム89の距離d11は、隣接するリードフレーム間の距離d12よりも短くなるようにすると(d11<d12)、より放電させやすい。
(第3の実施の形態)
次に、第3の実施形態を、第1の実施形態との相違点を中心に説明する。
Here, in FIG. 10A, the distance d11 between the exposed portion 88a of the discharge lead frame 88 from the mold resin 87 and the IGSW lead frame 89 is made shorter than the distance d12 between the adjacent lead frames. (D11 <d12), it is easier to discharge.
(Third embodiment)
Next, the third embodiment will be described focusing on the differences from the first embodiment.

第1,2の実施形態においてはICパッケージに対し放電破壊対策を講じた場合について説明したが、本実施形態においては、電子制御装置10の回路基板(マザーボード)30に放電破壊対策を講じている。   In the first and second embodiments, the case where measures against discharge destruction are taken for the IC package has been described. However, in this embodiment, measures against discharge destruction are taken for the circuit board (motherboard) 30 of the electronic control device 10. .

図11(a)は回路基板30の平面図であり、図11(b)は図11(a)のA−A線での縦断面図である。
コネクタ40において、コネクタボディ42に複数のコネクタピン41が貫通する状態で支持され、かつ、コネクタピン41には接地用コネクタピン43を含んでいる。つまり、コネクタ40は、インピーダンスの低いコネクタピンとしての接地用コネクタピン43を含む複数のコネクタピン41を有している。
FIG. 11A is a plan view of the circuit board 30, and FIG. 11B is a longitudinal sectional view taken along line AA of FIG. 11A.
In the connector 40, a plurality of connector pins 41 are supported through the connector body 42, and the connector pins 41 include grounding connector pins 43. That is, the connector 40 has a plurality of connector pins 41 including grounding connector pins 43 as connector pins with low impedance.

図11(b)に示すように、回路基板30は、絶縁性板材31の上面に配線としての導体32がパターニングされている。絶縁性板材31の上面は樹脂膜33にて被覆されるとともに絶縁性板材31の下面は樹脂膜34にて被覆されている。回路基板30(絶縁性板材31)にはコネクタ40のコネクタピン41が貫通する状態で半田付けされている。図2,4を用いて説明したように、回路基板30にはICパッケージ50が実装され、ICパッケージ50にはICチップ58が内蔵されている。   As shown in FIG. 11B, the circuit board 30 has a conductor 32 as a wiring patterned on the upper surface of an insulating plate 31. The upper surface of the insulating plate 31 is covered with a resin film 33 and the lower surface of the insulating plate 31 is covered with a resin film 34. The circuit board 30 (insulating plate 31) is soldered with the connector pins 41 of the connector 40 penetrating therethrough. As described with reference to FIGS. 2 and 4, the IC package 50 is mounted on the circuit board 30, and the IC chip 58 is built in the IC package 50.

図12(a)はコネクタピンが貫通支持された状態での回路基板30の平面図であり、図12(b)は図12(a)のA−A線での縦断面図であり、図12(c)は回路基板30の側面図である。   12A is a plan view of the circuit board 30 in a state where the connector pins are supported by penetration, and FIG. 12B is a longitudinal sectional view taken along line AA in FIG. 12 (c) is a side view of the circuit board 30.

図12において、各コネクタピンのうちのコネクタピン44は人が触れるスイッチ(イグニッションスイッチ21)につながるコネクタピンである。回路基板30(絶縁性板材31)の上面には第1の放電用導体パターン35が形成されている。この導体パターン35は、IGSW用コネクタピン(瞬時の過電圧が印加される可能性があるコネクタピン)44のランド36から直線的に延び、先端が四角形の回路基板30の一辺30aでの基板側面に露出している。   In FIG. 12, a connector pin 44 among the connector pins is a connector pin connected to a switch (ignition switch 21) touched by a person. A first discharge conductor pattern 35 is formed on the upper surface of the circuit board 30 (insulating plate material 31). The conductor pattern 35 linearly extends from the land 36 of the IGSW connector pin (connector pin to which an instantaneous overvoltage may be applied) 44, and has a tip on the side surface of the side 30a of the circuit board 30 having a square shape. Exposed.

また、回路基板30(絶縁性板材31)の上面において第2の放電用導体パターン37が形成されている。この導体パターン37は、接地用コネクタピン43のランド38から延び、先端が回路基板30の一辺30aでの基板側面に露出している。つまり、一端が接地用コネクタピン43のランド38と電気的に接続され、かつ他端が基板側面に露出している。第2の放電用導体パターン37における基板側面での露出部37aと、第1の放電用導体パターン35における基板側面での露出部35aとは接近しており、その距離をd21としている。   A second discharge conductor pattern 37 is formed on the upper surface of the circuit board 30 (insulating plate material 31). The conductor pattern 37 extends from the land 38 of the grounding connector pin 43, and the tip is exposed on the side surface of the circuit board 30 on one side 30 a. That is, one end is electrically connected to the land 38 of the ground connector pin 43 and the other end is exposed on the side surface of the substrate. The exposed portion 37a on the substrate side surface in the second discharge conductor pattern 37 and the exposed portion 35a on the substrate side surface in the first discharge conductor pattern 35 are close to each other, and the distance is d21.

これにより、IGSW用コネクタピン44から第1の放電用導体パターン35における基板側面での露出部35aと第2の放電用導体パターン37における基板側面での露出部37aとの間を通して接地用コネクタピン43への放電経路が形成されている。   Thus, the grounding connector pin passes from the IGSW connector pin 44 between the exposed portion 35a on the substrate side surface in the first discharge conductor pattern 35 and the exposed portion 37a on the substrate side surface in the second discharge conductor pattern 37. A discharge path to 43 is formed.

そして、IGSW用コネクタピン44に静電気が印加されると、コネクタピン44から第1の放電用導体パターン35における基板側面での露出部35aと第2の放電用導体パターン37における基板側面での露出部37aとの間を通して接地用コネクタピン43へ放電される。即ち、図12においてIGSW用コネクタピン44から、隣接する機能ピンであるコネクタピン45に放電されることなく接地用コネクタピン43を通してグランド側に放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   Then, when static electricity is applied to the IGSW connector pin 44, the exposed portion 35a on the substrate side surface in the first discharge conductor pattern 35 and the substrate side surface in the second discharge conductor pattern 37 are exposed from the connector pin 44. It is discharged to the ground connector pin 43 through the space between the portions 37a. That is, in FIG. 12, the IGSW connector pin 44 is discharged to the ground side through the grounding connector pin 43 without being discharged to the connector pin 45 which is an adjacent functional pin. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

ここで、図12において、第1の放電用導体パターン35における基板側面での露出部35aと第2の放電用導体パターン37における基板側面での露出部37aの距離d21は、隣接するコネクタピン(図12のピン44〜ピン45)間の距離d22よりも短くなるようにすると(d21<d22)、より放電させやすい。   Here, in FIG. 12, the distance d21 between the exposed portion 35a on the substrate side surface in the first discharge conductor pattern 35 and the exposed portion 37a on the substrate side surface in the second discharge conductor pattern 37 is an adjacent connector pin ( If the distance d22 between the pins 44 to 45 in FIG. 12 is made shorter (d21 <d22), it is easier to discharge.

なお、回路基板30として図7を用いて説明したように多層基板を用いてもよく、要は、第2の放電用導体パターン37は、回路基板30における一方の面(図12では上面)およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低いコネクタピン43のランド38と電気的に接続され、かつ他端が基板側面に露出するものであればよい。   As described with reference to FIG. 7, a multilayer substrate may be used as the circuit board 30. In short, the second discharge conductor pattern 37 is formed on one surface (upper surface in FIG. 12) of the circuit board 30 and It suffices that at least one of the other conductor pattern forming surfaces is electrically connected to the land 38 of the connector pin 43 having a low impedance and the other end is exposed to the side surface of the substrate.

前記第1〜3の各実施形態は以下のように変更してもよい。
前記実施形態では、ICパッケージにおけるインピーダンスの低い端子として接地用端子(グランド端子)を用いたが、電源端子等のグランド端子以外の端子を用いてもよい。コネクタのコネクタピンについても同様であり、接地用コネクタピンに代わり電源ピン等を用いてもよい。
The first to third embodiments may be modified as follows.
In the embodiment, the grounding terminal (ground terminal) is used as the low impedance terminal in the IC package, but a terminal other than the ground terminal such as a power supply terminal may be used. The same applies to the connector pins of the connector, and power supply pins or the like may be used instead of the grounding connector pins.

ICパッケージにおける瞬時の過電圧が印加される可能性がある端子は人が触れるスイッチにつながる端子であり、具体的にはイグニッションスイッチにつながる端子に適用したが、これに限ることなく、イグニッションスイッチ以外の他のスイッチにつながる端子に適用してもよい。コネクタのコネクタピンについても同様であり、イグニッションスイッチ以外の他のスイッチにつながるコネクタピンに適用してもよい。   Terminals that may be subject to instantaneous overvoltage in IC packages are terminals connected to switches touched by humans. Specifically, they are applied to terminals connected to ignition switches. However, the present invention is not limited to this. You may apply to the terminal connected to another switch. The same applies to the connector pins of the connector, and it may be applied to connector pins connected to switches other than the ignition switch.

また、ICパッケージにおける瞬時の過電圧が印加される可能性がある端子は点火機器(図1のイグナイタ23)につながる端子であってもよい。より詳しくは、図1において、イグニッションコイル24の一次電流を遮断して二次コイルに高電圧を発生させる際のサージ電圧が出力回路15とイグナイタ23との間の信号線に入り易いときに有用となる。コネクタのコネクタピンについても同様であり、瞬時の過電圧が印加される可能性があるコネクタピンは点火機器(イグナイタ23)につながるコネクタピンであってもよい。   Further, a terminal to which an instantaneous overvoltage may be applied in the IC package may be a terminal connected to an ignition device (igniter 23 in FIG. 1). More specifically, in FIG. 1, it is useful when the surge voltage when the primary current of the ignition coil 24 is interrupted to generate a high voltage in the secondary coil easily enters the signal line between the output circuit 15 and the igniter 23. It becomes. The same applies to the connector pin of the connector, and the connector pin to which an instantaneous overvoltage may be applied may be a connector pin connected to the ignition device (igniter 23).

さらに、ICパッケージにおける瞬時の過電圧が印加される可能性がある端子はICチップ58,81への配線が無いノンコネクト端子(NC端子)であってもよい。NC端子はICチップへの配線が無いためインピーダンスが高くなり、静電気を受けた場合に隣接端子へ放電しやすく、このNC端子に対し対策を講じることで静電気による破壊を防止することができる。コネクタのコネクタピンについても同様であり、瞬時の過電圧が印加される可能性があるコネクタピンはICチップ58への配線が無いコネクタピンであってもよい。   Further, a terminal to which an instantaneous overvoltage may be applied in the IC package may be a non-connect terminal (NC terminal) without wiring to the IC chips 58 and 81. Since the NC terminal has no wiring to the IC chip, the impedance becomes high, and when it receives static electricity, it easily discharges to the adjacent terminal. By taking measures against this NC terminal, it is possible to prevent destruction due to static electricity. The same applies to the connector pins of the connector, and the connector pin to which an instantaneous overvoltage may be applied may be a connector pin without wiring to the IC chip 58.

このように瞬時の過電圧が印加される可能性がある端子は人が触れる端子であっても、さらには製造装置が触れる端子であってもよい。
NC端子を有する場合において放電破壊から保護するための具体的構成について、以下言及する。
As described above, the terminal to which an instantaneous overvoltage may be applied may be a terminal touched by a person, or may be a terminal touched by a manufacturing apparatus.
A specific configuration for protecting against discharge breakdown in the case of having an NC terminal will be described below.

図5,6,7において符号61のボール(符号64のランド)をNC端子とし、符号62のボール(符号66のランド)を接地または電源端子とする。
よって、図5において、インターポーザ基板51に、複数の電極パッド(58a)を有するICチップ58が実装されたICパッケージ50であって、インターポーザ基板51には、端子用ボール61,62が搭載される複数のランド64,66と、一端が、電極パッド(58a)とは接続されないランド64と電気的に接続されるとともに他端がインターポーザ基板51の端面まで延在する第1の放電用導体パターン63が形成され、インターポーザ基板51には、さらに、一端が、電源電位または接地電位が与えられるランド66と接続されるとともに他端がインターポーザ基板51の端面まで延在する第2の放電用導体パターン65,67が基板端面において第1の放電用導体パターン63と隣接するように形成されている。また、図5に示すように、複数の電極パッド(58a)を有するICチップ58が実装されたインターポーザ基板51であって、端子用ボール61,62が搭載される複数のランド64,66、一端が、電極パッド(58a)とは接続されないランド64と電気的に接続されるとともに他端が基板端面まで延在する第1の放電用導体パターン63、一端が、電源電位または接地電位が与えられるランド66と接続されるとともに他端が基板端面まで延在し、かつ基板端面において第1の放電用導体パターン63と隣接する第2の放電用導体パターン65,67が形成されている。
5, 6, and 7, a ball denoted by reference numeral 61 (land denoted by reference numeral 64) is used as an NC terminal, and a ball denoted by reference numeral 62 (land denoted by reference numeral 66) is used as a ground or power supply terminal.
Therefore, in FIG. 5, the IC package 50 is obtained by mounting an IC chip 58 having a plurality of electrode pads (58a) on an interposer substrate 51. The interposer substrate 51 has terminal balls 61 and 62 mounted thereon. A plurality of lands 64, 66, one end of which is electrically connected to a land 64 not connected to the electrode pad (58 a), and the other end extends to the end surface of the interposer substrate 51, and a first discharge conductor pattern 63. Is formed, and one end of the interposer substrate 51 is connected to a land 66 to which a power supply potential or a ground potential is applied, and the other end extends to the end surface of the interposer substrate 51. , 67 are formed adjacent to the first discharge conductor pattern 63 on the substrate end face. Further, as shown in FIG. 5, the interposer substrate 51 is mounted with an IC chip 58 having a plurality of electrode pads (58a), and includes a plurality of lands 64, 66 on which terminal balls 61, 62 are mounted, and one end. However, a first discharge conductor pattern 63 that is electrically connected to a land 64 that is not connected to the electrode pad (58a) and has the other end extending to the end face of the substrate, one end is supplied with a power supply potential or a ground potential. Second discharge conductor patterns 65 and 67 are formed which are connected to the land 66 and have the other end extending to the substrate end surface and adjacent to the first discharge conductor pattern 63 on the substrate end surface.

これら構成により、電極パッド(58a)とは接続されないランド64についての端子用ボール61に対して瞬時の過電圧が印加されると、当該端子用ボール61から第1の放電用導体パターン63における基板端面と第2の放電用導体パターン65,67における基板端面との間を通して、電源電位または接地電位が与えられるランド66についての端子用ボール62へ放電される。よって、集積回路(IC)を放電破壊から確実に保護することができる。   With these configurations, when an instantaneous overvoltage is applied to the terminal ball 61 for the land 64 that is not connected to the electrode pad (58a), the substrate end surface of the first discharge conductor pattern 63 from the terminal ball 61 is applied. And the second discharge conductor patterns 65 and 67 are discharged to the terminal balls 62 for the lands 66 to which the power supply potential or the ground potential is applied. Therefore, the integrated circuit (IC) can be reliably protected from discharge breakdown.

ここで、第1の放電用導体パターン63および第2の放電用導体パターン65は、図5に示すように、インターポーザ基板51の同一面に形成されるとともに、第2の放電用導体パターン65はインターポーザ基板51の端面において第1の放電用導体パターン63を挟むように配置されている。また、第2の放電用導体パターン65は、電極パッド(58a)とは接続されないランド64を略囲むように形成されている。   Here, as shown in FIG. 5, the first discharge conductor pattern 63 and the second discharge conductor pattern 65 are formed on the same surface of the interposer substrate 51, and the second discharge conductor pattern 65 is The first discharge conductor pattern 63 is disposed on the end face of the interposer substrate 51 so as to sandwich the first discharge conductor pattern 63. The second discharge conductor pattern 65 is formed so as to substantially surround the land 64 that is not connected to the electrode pad (58a).

また、図5,8,9に示すように、インターポーザ基板51の表裏両面のうちの一方の面に第1の放電用導体パターン63が、他方の面に第2の放電用導体パターン67が形成されるとともに、第1の放電用導体パターン63および第2の放電用導体パターン67はインターポーザ基板51の端面において、基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されている。   As shown in FIGS. 5, 8, and 9, the first discharge conductor pattern 63 is formed on one of the front and back surfaces of the interposer substrate 51, and the second discharge conductor pattern 67 is formed on the other surface. In addition, the first discharge conductor pattern 63 and the second discharge conductor pattern 67 are arranged so that at least a part thereof overlaps the end surface of the interposer substrate 51 when viewed from the direction orthogonal to the IC chip mounting surface of the substrate. Has been.

また、図7に示すように、インターポーザ基板(75)は多層配線構造を有し、第1の放電用導体パターン63は、インターポーザ基板の中間層に形成された第2の放電用導体パターン76とインターポーザ基板(75)の端面において基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されている。   Further, as shown in FIG. 7, the interposer substrate (75) has a multilayer wiring structure, and the first discharge conductor pattern 63 includes a second discharge conductor pattern 76 formed in the intermediate layer of the interposer substrate. The end face of the interposer substrate (75) is arranged so that at least a part thereof overlaps when viewed from a direction orthogonal to the IC chip mounting surface of the substrate.

実施形態における電子制御装置の電気的構成を示す回路図。FIG. 2 is a circuit diagram showing an electrical configuration of the electronic control device according to the embodiment. 電子制御装置の斜視図。The perspective view of an electronic controller. マイコン用ICパッケージの下面図。The bottom view of IC package for microcomputers. 第1の実施形態におけるICパッケージ(ボールグリッドアレイ)の一部縦断面図。1 is a partial longitudinal sectional view of an IC package (ball grid array) in a first embodiment. (a)はICパッケージ(ボールグリッドアレイ)の角部における側面図、(b)はインターポーザ基板についての下面図。(A) is a side view in the corner | angular part of IC package (ball grid array), (b) is a bottom view about an interposer board | substrate. ICパッケージ(ボールグリッドアレイ)の角部におけるインターポーザ基板についての平面図。The top view about the interposer board | substrate in the corner | angular part of IC package (ball grid array). ICパッケージのインターポーザ基板として多層基板を用い場合の縦断面図。The longitudinal cross-sectional view in the case of using a multilayer board | substrate as an interposer board | substrate of IC package. (a)はICパッケージ(ボールグリッドアレイ)の角部における側面図、(b)はインターポーザ基板についての下面図。(A) is a side view in the corner | angular part of IC package (ball grid array), (b) is a bottom view about an interposer board | substrate. (a)はICパッケージ(ボールグリッドアレイ)の角部における側面図、(b)はインターポーザ基板についての下面図。(A) is a side view in the corner | angular part of IC package (ball grid array), (b) is a bottom view about an interposer board | substrate. (a)は第2の実施形態におけるQFPの平面図、(b)は(a)のA−A線での縦断面図、(c)はQFPの側面図。(A) is a top view of QFP in 2nd Embodiment, (b) is a longitudinal cross-sectional view in the AA line of (a), (c) is a side view of QFP. (a)は第3の実施形態における回路基板の平面図、(b)は(a)のA−A線での縦断面図。(A) is a top view of the circuit board in 3rd Embodiment, (b) is a longitudinal cross-sectional view in the AA of (a). (a)は第3の実施形態における回路基板の平面図、(b)は(a)のA−A線での縦断面図、(c)は回路基板の側面図。(A) is a top view of the circuit board in 3rd Embodiment, (b) is a longitudinal cross-sectional view in the AA line of (a), (c) is a side view of a circuit board. 背景技術を説明するためのボールグリッドアレイの外部端子配置図。The external terminal arrangement | positioning figure of the ball grid array for demonstrating background art. 背景技術を説明するためのボールグリッドアレイの外部端子配置図。The external terminal arrangement | positioning figure of the ball grid array for demonstrating background art. 背景技術を説明するためのボールグリッドアレイの縦断面図。The longitudinal cross-sectional view of the ball grid array for demonstrating background art.

符号の説明Explanation of symbols

23…イグナイタ、24…イグニッションコイル、30…回路基板、35…第1の放電用導体パターン、35a…露出部、36…ランド、37…第2の放電用導体パターン、37a…露出部、38…ランド、40…コネクタ、41…コネクタピン、43…接地用コネクタピン、44…IGSW用コネクタピン、50…マイコン用ICパッケージ、51…インターポーザ基板、53…半田ボール、58…ICチップ、61…IGSW用半田ボール、62…接地用半田ボール、63…第1の放電用導体パターン、63a…露出部、64…ランド、65…第2の放電用導体パターン、65a…露出部、66…ランド、67…第2の放電用導体パターン、67a…露出部、80…QFP、81…ICチップ、84…接地用リードフレーム、85…端子用リードフレーム、87…モールド樹脂、88…放電用リードフレーム、88a…露出部、89…IGSW用リードフレーム。   DESCRIPTION OF SYMBOLS 23 ... Igniter, 24 ... Ignition coil, 30 ... Circuit board, 35 ... First discharge conductor pattern, 35a ... Exposed portion, 36 ... Land, 37 ... Second discharge conductor pattern, 37a ... Exposed portion, 38 ... Land, 40 ... Connector, 41 ... Connector pin, 43 ... Grounding connector pin, 44 ... Connector pin for IGSW, 50 ... IC package for microcomputer, 51 ... Interposer substrate, 53 ... Solder ball, 58 ... IC chip, 61 ... IGSW Solder ball 62, grounding solder ball 63 ... first discharge conductor pattern, 63a ... exposed portion, 64 ... land, 65 ... second discharge conductor pattern, 65a ... exposed portion, 66 ... land, 67 ... second discharge conductor pattern, 67a ... exposed portion, 80 ... QFP, 81 ... IC chip, 84 ... ground lead frame, 85 ... terminal Lead frame, 87 ... mold resin, 88 ... discharge lead frame, 88a ... exposed portion, lead frame for 89 ... IGSW.

Claims (23)

インターポーザ基板(51)に、複数の電極パッド(58a)を有するICチップ(58)が実装されるとともに、前記インターポーザ基板(51)の一方の面に、少なくとも、インピーダンスの低い端子用ボール(62)を含む複数の端子用ボール(53)がランド(64,66)を介して形成されたICパッケージ(50)であって、
前記インターポーザ基板(51)の端子用ボール形成面において、瞬時の過電圧が印加される可能性がある端子用ボール(61)のランド(64)から延び先端が基板側面に露出する第1の放電用導体パターン(63)が形成されるとともに、前記インターポーザ基板(51)の端子用ボール形成面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低い端子用ボール(62)のランド(66)と電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターン(65,67)が、基板側面において前記第1の放電用導体パターン(63)と隣接するように形成され、前記瞬時の過電圧が印加される可能性がある端子用ボール(61)から第1の放電用導体パターン(63)における基板側面での露出部(63a)と第2の放電用導体パターン(65,67)における基板側面での露出部(65a,67a)との間を通してインピーダンスの低い端子用ボール(62)への放電経路が形成されてなることを特徴とするICパッケージ。
An IC chip (58) having a plurality of electrode pads (58a) is mounted on the interposer substrate (51), and at least a low-impedance terminal ball (62) is provided on one surface of the interposer substrate (51). A plurality of terminal balls (53) including an IC package (50) formed through lands (64, 66),
On the terminal ball forming surface of the interposer substrate (51), a first discharge is extended from the land (64) of the terminal ball (61) to which an instantaneous overvoltage may be applied, and the tip is exposed on the substrate side surface. A conductor pattern (63) is formed, and at least one of the terminal ball formation surface of the interposer substrate (51) and the other conductor pattern formation surface, one end of the land (62) of the terminal ball (62) has a low impedance. 66) and the second discharge conductor pattern (65, 67), the other end of which is exposed on the side surface of the substrate, is adjacent to the first discharge conductor pattern (63) on the side surface of the substrate. To the first discharge conductor pattern (63) from the terminal ball (61) to which the instantaneous overvoltage may be applied. The discharge path to the terminal ball (62) having a low impedance through the exposed portion (63a) on the surface and the exposed portion (65a, 67a) on the side surface of the substrate in the second discharge conductor pattern (65, 67) An IC package characterized by being formed.
回路基板(30)と、
前記回路基板(30)に装着されたコネクタ(40)と、
インターポーザ基板(51)に、複数の電極パッド(58a)を有するICチップ(58)が実装されるとともに、前記インターポーザ基板(51)の一方の面に、少なくとも、インピーダンスの低い端子用ボール(62)を含む複数の端子用ボール(53)がランド(64,66)を介して形成されており、前記回路基板(30)に実装されたICパッケージ(50)と、
を備えた電子制御装置であって、
前記ICパッケージ(50)でのインターポーザ基板(51)の端子用ボール形成面において、瞬時の過電圧が印加される可能性がある端子用ボール(61)のランド(64)から延び先端が基板側面に露出する第1の放電用導体パターン(63)が形成されるとともに、前記インターポーザ基板(51)の端子用ボール形成面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低い端子用ボール(62)のランド(66)と電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターン(65,67)が、基板側面において前記第1の放電用導体パターン(63)と隣接するように形成され、前記瞬時の過電圧が印加される可能性がある端子用ボール(61)から第1の放電用導体パターン(63)における基板側面での露出部(63a)と第2の放電用導体パターン(65,67)における基板側面での露出部(65a,67a)との間を通してインピーダンスの低い端子用ボール(62)への放電経路が形成されてなることを特徴とする電子制御装置。
A circuit board (30);
A connector (40) mounted on the circuit board (30);
An IC chip (58) having a plurality of electrode pads (58a) is mounted on the interposer substrate (51), and at least a low-impedance terminal ball (62) is provided on one surface of the interposer substrate (51). A plurality of terminal balls (53) including a land (64, 66) and an IC package (50) mounted on the circuit board (30);
An electronic control device comprising:
In the terminal ball forming surface of the interposer substrate (51) in the IC package (50), the tip extends from the land (64) of the terminal ball (61) to which an instantaneous overvoltage may be applied, and the tip is on the substrate side surface. An exposed first discharge conductor pattern (63) is formed, and at least one of the terminal ball forming surface and the other conductor pattern forming surface of the interposer substrate (51) has one end having a low impedance. The second discharge conductor pattern (65, 67), which is electrically connected to the land (66) of the ball (62) and the other end is exposed on the side surface of the substrate, is formed on the side surface of the substrate. (63) is formed adjacent to the terminal ball (61) to which the instantaneous overvoltage may be applied. A terminal ball having a low impedance passing through between the exposed portion (63a) on the substrate side surface in the lead (63) and the exposed portion (65a, 67a) on the substrate side surface in the second discharge conductor pattern (65, 67). An electronic control device characterized in that a discharge path to (62) is formed.
前記第1の放電用導体パターン(63)として、ランド(64)に半田ボール(61)を接合する際に溶融半田をランド(64)に供給するために用いるメッキ線を使用したことを特徴とする請求項1に記載のICパッケージ。 The first discharge conductor pattern (63) is a plating wire used for supplying molten solder to the land (64) when the solder ball (61) is joined to the land (64). The IC package according to claim 1. 前記第1の放電用導体パターン(63)として、ランド(64)に半田ボール(61)を接合する際に溶融半田をランド(64)に供給するために用いるメッキ線を使用したことを特徴とする請求項2に記載の電子制御装置。 The first discharge conductor pattern (63) is a plating wire used for supplying molten solder to the land (64) when the solder ball (61) is joined to the land (64). The electronic control device according to claim 2. ICチップ(81)が、モールド樹脂(87)により、インピーダンスの低い端子用リードフレーム(84)を含む複数の端子用リードフレーム(85)の一端部が露出する状態で封止されたICパッケージ(80)であって、
インピーダンスの低い端子用リードフレーム(84)におけるモールド樹脂(87)にて封止された部位から放電用リードフレーム(88)がモールド樹脂(87)から露出するように延設され、瞬時の過電圧が印加される可能性がある端子用リードフレーム(89)から前記放電用リードフレーム(88)におけるモールド樹脂(87)からの露出部(88a)を通してインピーダンスの低い端子用リードフレーム(84)への放電経路が形成されてなることを特徴とするICパッケージ。
An IC package in which an IC chip (81) is sealed with a mold resin (87) so that one end portions of a plurality of terminal lead frames (85) including a terminal lead frame (84) with low impedance are exposed. 80)
The discharge lead frame (88) is extended from the portion sealed with the mold resin (87) in the terminal lead frame (84) with low impedance so as to be exposed from the mold resin (87), and an instantaneous overvoltage is generated. Discharge from the terminal lead frame (89) that may be applied to the terminal lead frame (84) having low impedance through the exposed portion (88a) from the mold resin (87) in the discharge lead frame (88). An IC package characterized in that a path is formed.
回路基板(30)と、
前記回路基板(30)に装着されたコネクタ(40)と、
ICチップ(81)が、モールド樹脂(87)により、インピーダンスの低い端子用リードフレーム(84)を含む複数の端子用リードフレーム(85)の一端部が露出する状態で封止されており、前記回路基板(30)に実装されたICパッケージ(80)と、
を備えた電子制御装置であって、
ICパッケージ(80)でのインピーダンスの低い端子用リードフレーム(84)におけるモールド樹脂(87)にて封止された部位から放電用リードフレーム(88)がモールド樹脂(87)から露出するように延設され、瞬時の過電圧が印加される可能性がある端子用リードフレーム(89)から前記放電用リードフレーム(88)におけるモールド樹脂(87)からの露出部(88a)を通してインピーダンスの低い端子用リードフレーム(84)への放電経路が形成されてなることを特徴とする電子制御装置。
A circuit board (30);
A connector (40) mounted on the circuit board (30);
The IC chip (81) is sealed with a mold resin (87) in a state in which one end portions of a plurality of terminal lead frames (85) including a terminal lead frame (84) with low impedance are exposed, An IC package (80) mounted on a circuit board (30);
An electronic control device comprising:
The lead frame (88) for discharge is extended from the portion sealed with the mold resin (87) in the terminal lead frame (84) with low impedance in the IC package (80) so as to be exposed from the mold resin (87). The terminal lead having a low impedance through the exposed portion (88a) from the mold resin (87) in the discharge lead frame (88) from the terminal lead frame (89) to which an instantaneous overvoltage may be applied An electronic control device characterized in that a discharge path to the frame (84) is formed.
回路基板(30)と、
インピーダンスの低いコネクタピン(43)を含む複数のコネクタピン(41)を有しており、前記回路基板(30)に装着されたコネクタ(40)と、
ICチップ(58)が内蔵されており、前記回路基板(30)に実装されたICパッケージ(50)と、
を備えた電子制御装置であって、
前記回路基板(30)における一方の面において、前記各コネクタピン(41)のうちの瞬時の過電圧が印加される可能性があるコネクタピン(44)のランド(36)から延び先端が基板側面に露出する第1の放電用導体パターン(35)が形成されるとともに、前記回路基板(30)における前記一方の面およびそれ以外の導体パターン形成面の少なくとも一方において、一端がインピーダンスの低いコネクタピン(43)のランド(38)と電気的に接続され、かつ他端が基板側面に露出する第2の放電用導体パターン(37)が形成され、前記瞬時の過電圧が印加される可能性があるコネクタピン(44)から第1の放電用導体パターン(35)における基板側面での露出部(35a)と第2の放電用導体パターン(37)における基板側面での露出部(37a)との間を通してインピーダンスの低いコネクタピン(43)への放電経路が形成されてなることを特徴とする電子制御装置。
A circuit board (30);
A plurality of connector pins (41) including a connector pin (43) having low impedance, and a connector (40) mounted on the circuit board (30);
An IC package (50) having a built-in IC chip (58) and mounted on the circuit board (30);
An electronic control device comprising:
One surface of the circuit board (30) extends from the land (36) of the connector pin (44) to which an instantaneous overvoltage of the connector pins (41) may be applied. An exposed first discharge conductor pattern (35) is formed, and at least one of the one surface of the circuit board (30) and the other conductor pattern formation surface, one end is a connector pin having a low impedance ( 43) a connector that is electrically connected to the land (38) and has the other end exposed on the side surface of the substrate and is exposed to the instantaneous overvoltage. From the pin (44) to the exposed portion (35a) on the side surface of the substrate in the first discharge conductor pattern (35) and in the second discharge conductor pattern (37) An electronic control unit, characterized in that the discharge path of the impedance of the low connector pin (43) through between the exposed portion of a plate side (37a) is formed.
前記瞬時の過電圧が印加される可能性がある端子は人が触れるスイッチにつながる端子である請求項1または5に記載のICパッケージ。 The IC package according to claim 1, wherein the terminal to which the instantaneous overvoltage may be applied is a terminal connected to a switch touched by a person. 前記瞬時の過電圧が印加される可能性がある端子は人が触れるスイッチにつながる端子である請求項2または6に記載の電子制御装置。 The electronic control device according to claim 2, wherein the terminal to which the instantaneous overvoltage may be applied is a terminal connected to a switch touched by a person. 前記瞬時の過電圧が印加される可能性があるコネクタピン(44)は人が触れるスイッチにつながるコネクタピンである請求項7に記載の電子制御装置。 8. The electronic control device according to claim 7, wherein the connector pin (44) to which the instantaneous overvoltage may be applied is a connector pin connected to a switch touched by a person. 前記瞬時の過電圧が印加される可能性がある端子は点火機器(23)につながる端子である請求項1または5に記載のICパッケージ。 The IC package according to claim 1 or 5, wherein the terminal to which the instantaneous overvoltage may be applied is a terminal connected to an ignition device (23). 前記瞬時の過電圧が印加される可能性がある端子は点火機器(23)につながる端子である請求項2または6に記載の電子制御装置。 The electronic control device according to claim 2 or 6, wherein the terminal to which the instantaneous overvoltage may be applied is a terminal connected to an ignition device (23). 前記瞬時の過電圧が印加される可能性があるコネクタピン(44)は点火機器(23)につながるコネクタピンである請求項7に記載の電子制御装置。 The electronic control device according to claim 7, wherein the connector pin (44) to which the instantaneous overvoltage may be applied is a connector pin connected to an ignition device (23). 前記瞬時の過電圧が印加される可能性がある端子はICチップ(58,81)への配線が無いノンコネクト端子である請求項1または5に記載のICパッケージ。 6. The IC package according to claim 1, wherein the terminal to which the instantaneous overvoltage may be applied is a non-connect terminal having no wiring to the IC chip (58, 81). 前記瞬時の過電圧が印加される可能性がある端子はICチップ(58,81)への配線が無いノンコネクト端子である請求項2または6に記載の電子制御装置。 The electronic control unit according to claim 2 or 6, wherein the terminal to which the instantaneous overvoltage may be applied is a non-connect terminal having no wiring to the IC chip (58, 81). 前記瞬時の過電圧が印加される可能性があるコネクタピン(44)はICチップ(58)への配線が無いコネクタピンである請求項7に記載の電子制御装置。 The electronic control device according to claim 7, wherein the connector pin (44) to which the instantaneous overvoltage may be applied is a connector pin without wiring to the IC chip (58). 前記瞬時の過電圧が印加される可能性がある端子は人または製造装置が触れる端子である請求項1または5に記載のICパッケージ。 The IC package according to claim 1, wherein the terminal to which the instantaneous overvoltage may be applied is a terminal touched by a person or a manufacturing apparatus. インターポーザ基板(51)に、複数の電極パッド(58a)を有するICチップ(58)が実装されたICパッケージ(50)であって、
前記インターポーザ基板(51)には、端子用ボール(61,62)が搭載される複数のランド(64,66)と、一端が、前記電極パッド(58a)とは接続されないランド(64)と電気的に接続されるとともに他端が前記インターポーザ基板(51)の端面まで延在する第1の放電用導体パターン(63)が形成され、前記インターポーザ基板(51)には、さらに、一端が、電源電位または接地電位が与えられるランド(66)と接続されるとともに他端が前記インターポーザ基板(51)の端面まで延在する第2の放電用導体パターン(65,67)が基板端面において前記第1の放電用導体パターン(63)と隣接するように形成されてなることを特徴とするICパッケージ。
An IC package (50) in which an IC chip (58) having a plurality of electrode pads (58a) is mounted on an interposer substrate (51),
The interposer substrate (51) is electrically connected to a plurality of lands (64, 66) on which the terminal balls (61, 62) are mounted and one end of which is not connected to the electrode pad (58a). And a first discharge conductor pattern (63) having the other end extending to the end face of the interposer substrate (51) is formed. The interposer substrate (51) further has one end connected to a power source. A second discharge conductor pattern (65, 67) is connected to the land (66) to which a potential or a ground potential is applied and the other end extends to the end face of the interposer substrate (51). An IC package formed so as to be adjacent to the discharge conductor pattern (63).
前記第1の放電用導体パターン(63)および前記第2の放電用導体パターン(65)は前記インターポーザ基板(51)の同一面に形成されるとともに、前記第2の放電用導体パターン(65)は前記インターポーザ基板(51)の端面において前記第1の放電用導体パターン(63)を挟むように配置されていることを特徴とする請求項18に記載のICパッケージ。   The first discharge conductor pattern (63) and the second discharge conductor pattern (65) are formed on the same surface of the interposer substrate (51), and the second discharge conductor pattern (65). 19. The IC package according to claim 18, wherein the IC package is disposed so as to sandwich the first discharge conductor pattern (63) at an end surface of the interposer substrate (51). 前記インターポーザ基板(51)の表裏両面のうちの一方の面に前記第1の放電用導体パターン(63)が、他方の面に前記第2の放電用導体パターン(67)が形成されるとともに、前記第1の放電用導体パターン(63)および前記第2の放電用導体パターン(67)は前記インターポーザ基板(51)の端面において、基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されていることを特徴とする請求項18に記載のICパッケージ。   The first discharge conductor pattern (63) is formed on one of the front and back surfaces of the interposer substrate (51), and the second discharge conductor pattern (67) is formed on the other surface. The first discharge conductor pattern (63) and the second discharge conductor pattern (67) are at least a part of the end surface of the interposer substrate (51) when viewed from the direction orthogonal to the IC chip mounting surface of the substrate. The IC package according to claim 18, wherein the IC packages are arranged so as to overlap each other. 前記インターポーザ基板は多層配線構造を有し、前記第1の放電用導体パターン(63)は、インターポーザ基板の中間層に形成された第2の放電用導体パターン(76)と前記インターポーザ基板の端面において基板のICチップ実装面から直交する方向から見て少なくとも一部が重なるように配置されていることを特徴とする請求項18に記載のICパッケージ。   The interposer substrate has a multilayer wiring structure, and the first discharge conductor pattern (63) is formed on the end surface of the interposer substrate with the second discharge conductor pattern (76) formed in the intermediate layer of the interposer substrate. 19. The IC package according to claim 18, wherein the IC package is disposed so that at least a part thereof overlaps when viewed from a direction orthogonal to the IC chip mounting surface of the substrate. 前記第2の放電用導体パターン(65)は、前記電極パッド(58a)とは接続されないランド(64)を囲むように形成されていることを特徴とする請求項19に記載のICパッケージ。   20. The IC package according to claim 19, wherein the second discharge conductor pattern (65) is formed so as to surround a land (64) not connected to the electrode pad (58a). 複数の電極パッド(58a)を有するICチップ(58)が実装されたインターポーザ基板(51)であって、
端子用ボール(61,62)が搭載される複数のランド(64,66)、一端が、前記電極パッド(58a)とは接続されないランド(64)と電気的に接続されるとともに他端が基板端面まで延在する第1の放電用導体パターン(63)、一端が、電源電位または接地電位が与えられるランド(66)と接続されるとともに他端が基板端面まで延在し、かつ基板端面において前記第1の放電用導体パターン(63)と隣接する第2の放電用導体パターン(65,67)が形成されてなることを特徴とするインターポーザ基板。
An interposer substrate (51) on which an IC chip (58) having a plurality of electrode pads (58a) is mounted,
A plurality of lands (64, 66) on which terminal balls (61, 62) are mounted, one end is electrically connected to a land (64) not connected to the electrode pad (58a), and the other end is a substrate. A first discharge conductor pattern (63) extending to the end face, one end is connected to a land (66) to which a power supply potential or a ground potential is applied, and the other end extends to the board end face. An interposer substrate comprising a second discharge conductor pattern (65, 67) adjacent to the first discharge conductor pattern (63).
JP2006049597A 2006-02-27 2006-02-27 IC package, electronic control device and interposer board Active JP4961148B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006049597A JP4961148B2 (en) 2006-02-27 2006-02-27 IC package, electronic control device and interposer board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006049597A JP4961148B2 (en) 2006-02-27 2006-02-27 IC package, electronic control device and interposer board

Publications (2)

Publication Number Publication Date
JP2007227825A JP2007227825A (en) 2007-09-06
JP4961148B2 true JP4961148B2 (en) 2012-06-27

Family

ID=38549302

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006049597A Active JP4961148B2 (en) 2006-02-27 2006-02-27 IC package, electronic control device and interposer board

Country Status (1)

Country Link
JP (1) JP4961148B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903177B2 (en) 2018-12-14 2021-01-26 Samsung Electronics Co.. Ltd. Method of manufacturing a semiconductor package

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4996193B2 (en) * 2006-10-06 2012-08-08 ルネサスエレクトロニクス株式会社 Wiring board, semiconductor package
JP5475217B2 (en) * 2007-02-22 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル Semiconductor package
JP2015088539A (en) * 2013-10-29 2015-05-07 株式会社デンソー Semiconductor package and wiring board mounting the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2755255B2 (en) * 1996-08-14 1998-05-20 イビデン株式会社 Semiconductor mounting substrate
JPH11163247A (en) * 1997-12-01 1999-06-18 Hitachi Ltd Semiconductor device and lead frame
JP2001267463A (en) * 2000-03-17 2001-09-28 Nec Yamaguchi Ltd Semiconductor device substrate and method for manufacturing the same
JP3675364B2 (en) * 2001-05-30 2005-07-27 ソニー株式会社 Semiconductor device substrate and method for manufacturing the same and semiconductor device
JP4037332B2 (en) * 2003-07-10 2008-01-23 シャープ株式会社 IC module and IC card

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10903177B2 (en) 2018-12-14 2021-01-26 Samsung Electronics Co.. Ltd. Method of manufacturing a semiconductor package
US11594500B2 (en) 2018-12-14 2023-02-28 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
JP2007227825A (en) 2007-09-06

Similar Documents

Publication Publication Date Title
JP3410969B2 (en) Semiconductor device
JPH09148476A (en) Bga-type semiconductor device, and parts for it and electronic device
JP2004023108A (en) Ic substrate equipped with overvoltage protection function and its manufacturing method
JP5522077B2 (en) Semiconductor device
JP2008010823A (en) Semiconductor package, and manufacturing method thereof
JPH11298094A (en) Flexible printed wiring board
JP4961148B2 (en) IC package, electronic control device and interposer board
JPWO2021111604A5 (en)
JPH1154237A (en) Discharging structure of wiring board
KR100850286B1 (en) Semiconductor chip package attached electronic device and integrated circuit module having the same
JP2005142189A (en) Semiconductor device
US20090212443A1 (en) Integrated circuit package substrate having configurable bond pads
JP5475217B2 (en) Semiconductor package
JP4996193B2 (en) Wiring board, semiconductor package
JP2016025159A (en) Wiring board structure and method for manufacturing wiring board structure
JP6961902B2 (en) Component mounts and electronic devices
US9609741B1 (en) Printed circuit board and electronic apparatus
US9245853B2 (en) Memory module
JP3473236B2 (en) Electronic circuit device
TWI712358B (en) Circuit board device
JP2008311379A (en) Semiconductor device
KR20180049894A (en) Array substrate and electronic component module using the same
JP5807834B2 (en) Control circuit
JP2993480B2 (en) Semiconductor device
JP2002198467A (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090408

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120313

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120326

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150330

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4961148

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250