JP4948090B2 - 撮像装置及び駆動制御方法 - Google Patents

Description

本発明は、光電変換素子を有する撮像素子を用いた撮像装置及び撮像素子の駆動制御方法に関し、特にＣＭＯＳセンサ等のＸＹアドレス型の走査を行うことのできる撮像素子を用いた撮像装置及び、当該撮像素子の駆動制御方法に関する。

近年では、複雑なタイミング発生回路を必要とせず、安価で且つ単一電源で動作し、消費電力も少ない等の理由により、デジタルカメラなどの撮像装置においてＣＭＯＳセンサを用いるケースが増えてきている。

ＣＭＯＳセンサは、任意の領域のみの画像信号を読み出すことができるという、ＣＣＤ撮像素子には無い特徴を有する。このような利点の一方で、ＣＭＯＳセンサを所謂ローリングシャッタ駆動した場合、ライン毎に電荷の蓄積タイミングがずれるために、ＣＣＤ撮像素子には無いフレーム内フリッカ（以下、単に「フリッカ」と呼ぶ。）が発生するという欠点がある。

ここで、ローリングシャッタ駆動する場合に起こる、ＣＭＯＳセンサ特有のフリッカについて説明する。図１０は電源周波数が５０Ｈｚの場合の、フリッカの発生原理を説明するための図である。周波数が５０Ｈｚの交流電源で蛍光灯等を点灯した場合（図１０（ａ））、電源の周波数の２倍の周波数（１００Ｈｚ）で光量が変動する（図１０（ｂ））。

このように明るさが周期的に変動する蛍光灯の下で、ＭＯＳ型撮像素子により電荷蓄積時間を１／３０秒として撮像する場合の電荷蓄積タイミングを図１０（ｃ）に示す。この場合、図１０（ｃ）に示すように、読み出し点Ａ１からＢ１までの入射光量を積分した値が第１ラインの画素の出力信号になる。同様に、読み出し点Ａ２からＢ２までの入射光量を積分した値が第２ラインの画素の出力信号となる。以下、最終ラインまで同様である。このとき、ライン毎に照明の光量変化の周期に対する電荷蓄積時間の位相が異なるため、入射光量の積分値が異なってしまい、フレーム内で輝度変動（フリッカ）が現れる。撮像素子が４８０ラインで構成される場合、１ラインの読み出しに係る時間が１／１４４００秒（＝１／３０÷４８０ライン）であるため、照明の光量変化に対して１４４ライン周期で蓄積開始タイミングの位相が揃うため、このフリッカは、この場合１４４ライン周期の輝度レベルの変動となる（図１０（ｄ））。このように、ＣＭＯＳセンサをローリングシャッタ駆動した場合に、フレーム内で輝度差が生じてしまう。

上記問題を解決するために、電源周波数が５０Ｈｚの時にはシャッタ速度をｎ／１００秒にし、また電源周波数が６０Ｈｚの時にはシャッタ速度（電荷蓄積時間）をｎ／１２０秒にすることが特許文献１に開示されている。このようにシャッタ速度を制御することで、ライン毎の入射光量の積分値が等しくなるため、フレーム内フリッカを防止することができる。

一方、任意の領域のみの画像信号を読み出すことができるというＣＭＯＳセンサの特徴を生かし、電子ズーム時に必要な領域のみの画像信号を読み出す制御もＣＭＯＳセンサでは行われている。例えば、特許文献２には、ＸＹアドレス型の走査方法の撮像素子を用いて読み出す範囲や駆動方法を変えることによって、より高解像度の電子ズームを広範囲に行うことが開示されている。

特開２００３−１８９１７２号公報 特開２００２−３１４８６８号公報

しかしながら、特許文献１のようにシャッタ速度を例えばｎ／１００秒に固定した状態でＣＭＯＳセンサをローリングシャッタ駆動している時に、特許文献２のようにＣＭＯＳセンサの読み出し範囲や駆動方法を変更した場合、次のような問題が生じる。

図１１は、ＥＶＦ用の画像や動画等を撮影している時に駆動方法が変化し、読み出し速度が変わった場合の電荷蓄積タイミング及び読み出しタイミングを示す図である。なお、図１１では電源周波数を５０Ｈｚとし、電荷蓄積時間はｎ／１００秒とする。また、駆動方法を変えるタイミングは、駆動変更指示を受けてから１フレーム分の画像信号の読み出しが終了した後の垂直ブランキング期間中とする。

図１１において、ＣＭＯＳセンサの駆動方法を、時刻ｔ１において、読み出し速度が遅い駆動方法Ａから、読み出し速度が駆動方法Ａよりも早い撮像駆動Ｂに切り替えるものとする。この場合、フレーム３のリセット開始時刻は時刻ｔ１より前であるため、時刻ｔ１以前の期間では、リセット速度は撮像駆動Ａの読み出し速度と同じである。しかし時刻ｔ１以降は撮像駆動Ｂに切り替わるため、撮像駆動Ｂにおける読み出し速度と同じ速度でリセットが行われることになる。このようにリセット速度がｔ１の前後で変化した結果、図１１から分かるようにフレーム３では画面の上下で蓄積時間に差が生じてしまう。

そこで、フレーム３のリセット速度を図１１の太線で示すように撮像駆動が切り換わる後の読み出し速度と同じにすることにより、画面上下の明暗差が起きないように制御することが考えられる。しかしながら、このようにリセット速度を読み出し速度に合わせた結果、電荷蓄積時間がｎ／１００秒にならず、フレーム３のみフリッカが発生してしまう。

本発明は上記問題点を鑑みてなされたものであり、ＸＹアドレス型の走査を行うことのできる撮像素子をローリングシャッタ駆動している場合に、駆動方法が変化した後のフレーム内フリッカを防ぐことを目的とする。

上記目的を達成するために、本発明の撮像装置は、入射光を光電変換して、複数フレームの画像信号を順次出力する撮像素子と、第１の駆動と、各フレームにおける前記撮像素子の１ラインの読み出し開始から次に読み出すラインの読み出し開始までの期間である水平期間が前記第１の駆動よりも短い第２の駆動のいずれかで前記撮像素子を駆動制御する駆動制御手段と、前記撮像素子から出力された１フレーム分の画像信号を各ライン毎に平均した結果に基づいて、フリッカの有無及びフリッカ周期を判定する判定手段とを有し、前記駆動制御手段は、前記判定手段によりフリッカ有りと判定された場合に、前記第１の駆動では、各フレームにおける前記撮像素子の電荷蓄積時間が前記フリッカ周期の１／２のｎ倍（ｎは２以上の整数）になるように前記撮像素子を駆動制御し、前記第１の駆動から前記第２の駆動に切り換える場合には、前記第２の駆動に切り換わるフレームにおける電荷蓄積時間が前記フリッカ周期の１／２の（ｎ‐ｍ）倍（ｎ＞ｍ、ｍは自然数）になるようにするとともに、その後のフレームにおける電荷蓄積時間が前記フリッカ周期の１／２のｎ倍になるように前記撮像素子を駆動制御する。

また、本発明の駆動制御方法は、撮像素子により、入射光を光電変換して、複数フレームの画像信号を順次出力する撮像工程と、駆動制御手段が、第１の駆動と、各フレームにおける前記撮像素子の１ラインの読み出し開始から次に読み出すラインの読み出し開始までの期間である水平期間が前記第１の駆動よりも短い第２の駆動のいずれかで前記撮像素子を駆動制御する駆動制御工程と、判定手段が、前記撮像工程で出力された１フレーム分の画像信号を各ライン毎に平均した結果に基づいて、フリッカの有無及びフリッカ周期を判定する判定工程とを有し、駆動制御工程では、前記判定工程によりフリッカ有りと判定された場合に、前記第１の駆動では、各フレームにおける前記撮像素子の電荷蓄積時間が前記フリッカ周期の１／２のｎ倍（ｎは２以上の整数）になるように前記撮像素子を駆動制御し、前記第１の駆動から前記第２の駆動に切り換える場合には、前記第２の駆動に切り換わるフレームにおける電荷蓄積時間が前記フリッカ周期の１／２の（ｎ‐ｍ）倍（ｎ＞ｍ、ｍは自然数）になるようにするとともに、その後のフレームにおける電荷蓄積時間が前記フリッカ周期の１／２のｎ倍になるように前記撮像素子を駆動制御する駆動制御工程と、を有する。

本発明によれば、ＸＹアドレス型の走査を行うことのできる撮像素子をローリングシャッタ駆動している場合に、駆動方法が変化した後のフレーム内フリッカを防ぐことができる。

以下、添付図面を参照して本発明を実施するための最良の形態を詳細に説明する。

＜第１の実施形態＞
●撮像システムの構成
図１は、本実施の形態に係る撮像システムの構成を示すブロック図である。同図において、１０は撮像装置である。撮像装置１０において、１１はレンズである。図１では１枚のレンズで示しているが、通常は複数枚のレンズにより構成されている。１３は後段への光束を遮断するメカニカルシャッタ、１４は後段への光束を調節する絞りである。また、１５はＣＭＯＳセンサ等のＸＹアドレス型の走査を行うことのできる撮像素子、１６は撮像素子１５の駆動やサンプリングに必要なタイミングパルスを発生するタイミング発生部であり、システム制御回路２４により制御される。システム制御回路２４はフリッカ検出部１を有し、フリッカ検出部１による検出結果に応じてタイミング発生部１６を制御する。なお、フリッカ検出部１のより詳細な構成及び動作については、後述する。１７は撮像素子１５の出力を、タイミング発生部１６のタイミングパルスに基づいて二重相関サンプリング（ＣＤＳ）を行うＣＤＳ素子、１８はタイミング発生部１６のタイミングパルスに基づいてＣＤＳ出力を量子化するＡ／Ｄ変換器である。

１９は、撮像出力となるＡ／Ｄ変換器１８の出力を受けて各種処理を行う、信号処理回路、縮小回路、ラスタブロック変換回路及び、圧縮回路を含む画像処理部である。これらの内、信号処理回路では、Ａ／Ｄ変換器１８の出力データに、色キャリア除去、アパーチャー補正、ガンマ補正処理等を行って輝度信号を生成すると同時に、色補間、マトリックス変換、ガンマ処理、ゲイン調整等を施して色差信号を生成する。そして、メモリ部２６にＹＵＶ形式の画像データを出力する。

また、縮小回路では、信号処理回路の出力を受けて、入力される画素データの切り出しや間引き、線形補間処理等を行い、水平垂直共に画素データの縮小処理を施す。それを受けて、ラスタブロック変換回路では、縮小回路で変倍されたラスタスキャン画像データをブロックスキャン画像データに変換する。こうした一連の画像処理には、メモリ部２６がバッファメモリとして用いられて実現される。ブロックスキャン画像データに変換された画像データは、圧縮回路でＪＰＥＧ圧縮によりブロック単位に圧縮される。

２０はメカニカルシャッタ１３、絞り１４を制御する露出制御部、２１はレンズ１１を光軸に沿って移動させ、被写界像を撮像素子１５上に結像させるレンズ制御部である。また、２２は、電子ズームにより画角設定を行わせるためのＴ／Ｗ（Tele/Wide）スイッチ、２３は撮像装置１０の動作を確定させる為のモードダイヤルである。ユーザによるＴ／Ｗスイッチ２２の操作に応じて、撮像素子１５から電荷を読み出す際の撮像素子１５の駆動方法を変更し、読み出しされた画像信号を処理して画角を変更する電子ズームが行われる。

この電子ズームが行われる場合の、撮像素子１５の駆動方法の一例について説明する。

ここでは、４種類の異なる駆動方法により、画素信号を読み出すものとする。第１駆動は撮像素子１５のほぼ全領域から、４ライン分の画素信号を１ライン分の画素信号として読み出す駆動方法、第２駆動は第１駆動よりも狭い領域から３ライン分の画素信号を１ライン分の画素信号として読み出す駆動方法とする。また、第３駆動は第２駆動よりも狭い領域から２ライン分の画像信号を１ライン分の画素信号として読み出す駆動方法、第４駆動は第３駆動よりも更に狭い領域から１ライン分の画素信号を１ライン分の画像信号として読み出すものとする。

第１〜第４駆動ではそれぞれ、撮像素子１５から画像信号を読み出して出力するまでに掛かる時間が異なる。これは、それぞれの駆動において、読み出すライン数が互いに異なると共に、読み出したライン数に対する出力ライン数が異なるために処理に係る時間が違ってくるからである。画角の大小関係は第１駆動＞第２駆動＞第３駆動＞第４駆動であり、第１駆動が最広角、第４駆動が最望遠ということになる。また、読み出した画像データの解像度の関係は、第１駆動＜第２駆動＜第３駆動＜第４駆動となる。なお、第１〜第３駆動において複数ライン分の画像信号を１ライン分の信号として読み出すには、加算読み出しや読み出しラインをスキップする方法、両方法を混合した方法等が考えられる。

また、画角が広いほど纏める（スキップする）ライン数が多くなるのは、近年の撮像素子における画素数の大幅な増加に起因する。静止画撮影では規格に制限されることなく、多画素を生かして撮影を行うことができるが、動画では通常、フレームの更新レートや画素数が規格や出力先のデバイスにより制限されており、撮像素子の全画素の信号は不要である。従って、この制限を満たす画素数（ライン数）の画像信号を撮像素子から読み出せばよい。

上述した各制御は、ＣＰＵとそのインターフェイス回路、ＤＭＡＣ（Direct Memory Access Controller）、バスアービター等で構成されるシステム制御回路２４で行われる。ＣＰＵが実行するプログラムは、フラッシュメモリ２５に記憶されている。

４０は撮像装置１０に電池４２を保持する電池ＢＯＸであり、電源となる電池４２とコネクタ４１とを含む。コネクタ４１が撮像装置１０のコネクタ７０と接続することにより撮像装置１０と電池４２が係合する。

３２は画像を記録する記録媒体、２８及び３１は、撮像装置１０と記録媒体３２とを係合させるコネクタ、３３は記録媒体の書き込み禁止スイッチの状態を検出する記録禁止検知部、２９は記録媒体３２の着脱を検出する記録媒体着脱検出部である。また、２７は、コネクタ２８、３１を介して記録媒体３２に対して書き込み及び読み出しを行うＩ／Ｆ部である。

５０は画像処理部１９で生成され、メモリ部２６に記憶された画像データを表示用画像に変換してモニタに転送する再生回路、５１は例えばＬＣＤ等の表示部である。再生回路５０では、ＹＵＶ形式の画像データを輝度成分信号Ｙと色差成分Ｃとに分離し、Ｄ／Ａ変換を行い、アナログ化したＹ信号にＬＰＦ処理を施す。また、Ｄ／Ａ変換を行ったアナログＣ信号にはＢＰＦ処理を施して色差成分の周波数成分のみを抽出する。こうして生成した信号成分とサブキャリア周波数に基づいてＹ信号とＲＧＢ信号に変換して、表示部５１に出力させる。なお、撮像素子１５から得られる画像データを逐次処理して表示することによって、電子ビューファインダ（ＥＶＦ）機能が実現される。

なお、図１では、レンズ１１が撮像装置１０と一体に構成されているものについて説明したが、レンズ１１を着脱可能なレンズユニットとして構成することも可能であることは言うまでもない。

●撮像素子の構成
図２は、本第１の実施形態における撮像素子１５の一部を示す回路構成図である。本第１の実施形態における撮像素子１５は、上述したようにＸＹアドレス型の走査方法を採る、例えばＣＭＯＳセンサである。図２においては、説明を分かり易くするために４行×４列分の画素を示しているが、実際には通常、数十万〜数千万の画素が並べられている。１０１は単位画素である。実際の撮像素子は単位画素１０１が所定のアスペクト比で２次元に配置される。また単位画素１０１毎にＲ、Ｇ、Ｂいずれかの色相のカラーフィルタにより覆われており、例えば、カラーフィルタがベイヤ配列に並べられる。

単位画素１０１において、１０２は入射光を電荷に変換するフォト・ダイオード（以下、ＰＤ）、１０３はＰＤ１０２で発生した電荷を一時的に蓄積しておく蓄積領域となるフローティングデフュージョン部（以下、ＦＤ）である。１０４はＰＤ１０２で発生した電荷を転送パルスφＴＸによってＦＤ１０３に転送する転送スイッチ、１０５はリセットパルスφＲＥＳによってＦＤ１０３に蓄積された電荷を除去するリセットスイッチである。１０６はソースフォロアとして機能する増幅ＭＯＳアンプ、１０７は選択パルスφＳＥＬによって画素を選択する選択スイッチである。

転送スイッチ１０４、リセットスイッチ１０５、選択スイッチ１０７のゲート電極は、行単位でそれぞれφＴＸ、φＲＥＳ、φＳＥＬを供給する信号線にそれぞれに接続され、垂直走査回路１１０によって選択走査される。１６０は増幅ＭＯＳアンプ１０６の負荷となる定電流源であり、単位画素１０１と定電流源１６０は信号出力線１０８を介して読み出し回路１２０に列単位で接続される。１４０は読み出し回路１２０から出力する信号を選択する出力選択スイッチであり、水平走査回路１３０によって駆動される。１５０は読み出し回路１２０から出力された信号を撮像素子１５外部に出力する出力アンプである。

なお、図２に示す例では、１チャンネル読み出し構成を示しているが、複数チャンネルに分けて読み出しを高速化するように構成してもよい。例えば、２チャンネル分の読み出し回路と水平走査回路を持たせ、奇数列と偶数列を別々に読み出し、画像処理部１９で並び替えるようにすることができる。

●フリッカ周波数の判定
次に、フリッカ検出部１の構成及びフリッカ検出部１で行われるフリッカ周波数の判定方法について説明する。図３は、本発明のフリッカ検出部１の構成を示す図である。フリッカ検出部１は、平均化部２と、平均化部２の出力に基づいてフリッカの有無を判定するフリッカ判定部３とを備えている。なお、図１では、フリッカ検出部１はシステム制御回路２４内にあるものとして示しているが、システム制御回路２４がその検出結果を取得可能であればシステム制御回路２４の外部にあっても構わない。また、平均化部２及びフリッカ判定部３は、ハードロジック、ＤＳＰ、またはコンピュータによるソフト処理のいずれを用いて実現しても良い。

平均化部２には、撮像素子１５で撮像された有効走査期間の画像信号が入力され、入力された画像信号の画素レベルを各ライン毎に積算して平均化する。第ｉラインにおいて平均化した結果をＡＶＥｉと記述する。フリッカ判定部３は平均化部２から得られた各ライン毎の平均結果を周波数分析して、フリッカの有無を判定する。

図４にフリッカ判定部３の構成例を示す。このフリッカ判定部３は、平均化部２の出力が入力されるＤＦＴ（Discrete Fourier Transform：離散フーリエ変換）部７１と、その出力を閾値処理してフリッカの有無を判定する閾値処理部７２とから構成されている。

図５（ａ）は、平均化部２の出力であるＡＶＥｉを波形で示した一例である。図５（ａ）において、横軸はライン番号ｉを示し、縦軸は平均結果のレベル、すなわちＡＶＥｉを示している。図５（ｂ）はＤＦＴ部７１の出力の一例を示している。図５（ｂ）において、横軸は周波数、縦軸は周波数成分のレベルの大きさを示している。そして、ＤＦＴ部７１により、５０Ｈｚの周波数成分を検出するために５０Ｈｚ用のＤＦＴ演算を行ったときの周波数成分レベルをＦ５０、６０Ｈｚの周波数成分を検出するために６０Ｈｚ用のＤＦＴ演算を行ったときの周波数成分レベルをＦ６０とする。閾値処理部７２では、ＤＦＴ部７１の出力に対して、４つの閾値、ＴＨ５０＿ＯＮ、ＴＨ６０＿ＯＮ、ＴＨ５０＿ＯＦＦ、ＴＨ６０＿ＯＦＦを予め設定しておく。これらの閾値は、ＴＨ５０＿ＯＮ＞ＴＨ５０＿ＯＦＦ、ＴＨ６０＿ＯＮ＞ＴＨ６０＿ＯＦＦの関係を有する。閾値処理部７２は、その閾値と、前述した５０Ｈｚの周波数成分Ｆ５０および６０Ｈｚの周波数成分Ｆ６０とを比較し、その大小関係により、フリッカの有無の判定を行う。

すなわち、

（１）Ｆ５０＜Ｔｈ５０＿ＯＦＦかつＦ６０＜ＴＨ６０＿ＯＦＦ＞のときは、フリッカ無しと判定する。
（２）α×Ｆ６０＜Ｆ５０かつＦ５０＞ＴＨ５０＿ＯＮのときは、５０Ｈｚのフリッカ有りと判定する。
（３）β×Ｆ５０＜Ｆ６０かつＦ６０＞ＴＨ６０＿ＯＮのときは、６０Ｈｚのフリッカ有りと判定する。
（４）上記（１）〜（３）以外の場合は不明であるため、フリッカ無しと判定する。
なお、上記の判定式において、αは５０Ｈｚのフリッカ検出用の重み係数、βは６０Ｈｚのフリッカ検出用の重み係数であり、いずれも１より十分大きな値に設定される。そして、５０Ｈｚ（または６０Ｈｚ）の周波数成分が６０Ｈｚ（または５０Ｈｚ）の周波数成分よりも予め設定された重み係数倍より大きい場合に、５０Ｈｚ（または６０Ｈｚ）のフリッカが有ると判定することになる。上記のようにしてフリッカ周波数を特定し、その周波数に応じてｎ／１００秒（ｎ／２×５０Ｈｚ）またはｎ／１２０秒（ｎ／２×６０Ｈｚ）（ｎは２以上の整数）を蓄積時間とする。

●駆動方法が変化したときの動作
次に、本発明の特徴である電子ズーム倍率変更等に伴って駆動方法が変化したときの動作について説明する。

本方式では、図１１に示すような駆動方法が切り替わることによるリセットタイミング変化によって生じる画面の明暗差を防ぐために、撮像駆動が切り換わる後の読み出しタイミングに合わせてリセットを行う。この撮像駆動が切り換わる時刻におけるフレームの蓄積時間をフリッカが発生しない値にするようにリセット開始時刻を決定することが本発明の特徴である。図６及び図７を参照して、具体的な駆動タイミングについて説明する。

図６は、駆動方法が切り替わることによって読み出し速度が遅くなる場合を示す図であり、図７は逆に読み出し時間が短くなる場合について示す図である。

図６から分かるように、水平期間（ある一ラインの読み出し開始後、次に読み出すラインの読み出し開始までの期間。）が長くなる場合は、駆動Ａから駆動Ｂに切り替わるフレーム３において、第１ラインと最終ラインの蓄積時間ｎ／１００秒（電源周波数５０Ｈｚの場合）が変化することはない。

これに対し、水平期間が短くなる場合は、図１１を参照して説明したように、第１ラインと最終ラインで蓄積時間が異なってしまったり、蓄積時間が１／１００秒の複数倍にならず、フレーム内でフリッカが生じるなどの問題が生じる。フリッカを無くすために、フレーム３のリセット間隔を駆動Ｃの一ラインの電荷読み出し間隔に合わせるようにすると、フレーム２の読み出しよりも先にフレーム３のリセットを行わなければならないラインが生じてしまい、リセットを行うことができない。

従って、本第１の実施形態においては、図７に示すように、フレーム３の蓄積時間を（ｎーｍ）／１００秒（ｎ＞ｍ、ｍは自然数）にすることで、フリッカを発生させず、かつフレームレートが合うように制御する。

上記図６及び図７に示す駆動制御について、その手順を図８のフローチャートを参照して説明する。なお、図８はフリッカが発生する環境下にある場合の制御であって、フリッカが発生する環境下にない場合は、（ｎ−ｍ）／１００秒にしなくてもフリッカが生じないため、例えば、図１１の太線で示すリセットタイミングで撮像素子の電荷蓄積時間を制御すればよい。

先ず、ステップＳ１１において、駆動方法を切り替えるかどうかを判断する。駆動方法を切り替えない場合は、ステップＳ１１に戻って判断を繰り返す。一方、駆動方法を切り替える場合はステップＳ１２に進み、駆動方法の切り替え後の読み出し速度が駆動切り替え前の読み出し速度より速いか否かの判定を行う。速い場合にはステップＳ１３で駆動切り替え直後のフレームの蓄積時間を（ｎーｍ）／１００秒に設定する。このように、フリッカが発生しない値に設定する。長い場合には、蓄積時間を変更せずにステップＳ１１に戻る。

以上の動作により、駆動が切り換わっても駆動切り替え直後のフレームの蓄積時間を制御することで、フリッカの発生を防ぐことが可能である。

上記の通り本第１の実施形態によれば、駆動方法を切り替えることにより、水平期間が長くなるのか短くなるのかに応じて、駆動方法の切り替え時に、切り替え直後のフレームの蓄積時間を制御する。このように制御することで、駆動方法の切り替え時にも、フリッカを効率よく防ぐことが可能になる。

なお、図７に示すように切り替え直後のフレーム３の蓄積時間を短くすると、フレーム３全体の輝度が落ちる。そのため、フレーム３の画像信号を処理する場合には、画像処理部１９においてゲイン調整を行う際に、蓄積時間が短くなった分、ゲインを高くするように設定するとよい。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。なお、本第２の実施形態における撮像システムの構成は第１の実施形態と同様であるので説明を省略する。

上記第１の実施形態では、駆動方法が切り換わった直後の蓄積時間を（ｎ−ｍ）／１００秒にすることでフリッカの発生を防いでいた。しかし、駆動方法が切り替わる前の蓄積時間がｎ＝１の場合、つまり蓄積時間が１／１００秒の場合、この値より小さい蓄積時間に変更することでフリッカの発生を防止することはできない。

そこで第２の実施形態では、駆動方法が切り替わる前のフレームにおいてフリッカが発生する環境下にあるかどうかを判断し、フリッカが発生する環境下にある場合はフリッカ除去を優先させて、図９（ａ）のように読み出し開始時刻を変更する。またフリッカが発生する環境下に無い場合は、図９（ｂ）のように、駆動方法切り替え直前のフレームの読み出しタイミングと、切り替え直後のフレームのリセットタイミングとが重ならないように、電荷蓄積時間を短くする。このとき、駆動切り替え直前の蓄積時間をＴとした場合、駆動切り替え直後の蓄積時間Ｔ’に制限を設けず、フレームレート優先とする。このように制御すると、駆動切り替え直後のフレームの蓄積時間はＡＥによって定まる値より小さくなる。そのため、フレーム間の輝度ばらつきを抑えるために駆動切り替え直後のフレームにおいて、全ラインの画像信号に対して一律のゲイン（例えば、Ｔ／Ｔ’）を掛けることが必要である。

以上の動作により、フリッカの発生しない電荷蓄積時間を設定できない場合には、フリッカが発生する環境下にある場合には読み出し開始時刻を変更することにより、フリッカの発生を抑えることができる。また、フリッカが発生する環境下にない場合には、電荷蓄積時間を１／１００秒の整数倍にしなくてもフリッカは発生しないので、適宜蓄積時間を短くすることによりフレームレートを落とすことなく、駆動方法の切り替えを行うことができる。

本発明の第１の実施形態における撮像システムの構成を示すブロック図である。 本発明の第１の実施形態における撮像素子の一部の回路構成図である。 本発明の第１の実施形態におけるフリッカ検出部の構成を示すブロック図である。 本発明の第１の実施形態におけるフリッカ判定部の構成を示すブロック図である。 本発明の第１の実施形態におけるフリッカ判定方法を説明するための図である。 本発明の第１の実施形態において、駆動方法が切り替わることによって読み出し速度が遅くなる場合の駆動タイミングを示す図である。 本発明の第１の実施形態において、駆動方法が切り替わることによって読み出し速度が速くなる場合の駆動タイミングを示す図である。 本発明の第１の実施形態において、駆動制御手順を示すフローチャートである。 本発明の第２の実施形態において、駆動方法が切り替わることによって読み出し速度が速くなる場合の駆動タイミングを示す図である。 フリッカの発生原理を説明するための図である。 従来の駆動方法が変化した場合の駆動タイミングを示す図である。

符号の説明

１０：撮像装置、１１：レンズ、１３：メカニカルシャッタ、１４：絞り、１５：撮像素子、１６：タイミング発生部、１７：ＣＤＳ素子、１８：Ａ／Ｄ変換器、１９：画像処理部、２０：露出制御部、２１：レンズ制御部、２２：Ｔ／Ｗスイッチ、２３：モードダイヤル、２４：システム制御回路、２５：フラッシュメモリ、２６：メモリ部、２７：Ｉ／Ｆ部、２８、３１：コネクタ、２９：記録媒体着脱検出部、３２：記録媒体、３３：記録禁止検知部、４０：電池ＢＯＸ、４１、７０：コネクタ、４２：電池、５０：再生回路、５１：表示部

Claims (4)

1. 入射光を光電変換して、複数フレームの画像信号を順次出力する撮像素子と、
   第１の駆動と、各フレームにおける前記撮像素子の１ラインの読み出し開始から次に読み出すラインの読み出し開始までの期間である水平期間が前記第１の駆動よりも短い第２の駆動のいずれかで前記撮像素子を駆動制御する駆動制御手段と、
   前記撮像素子から出力された１フレーム分の画像信号を各ライン毎に平均した結果に基づいて、フリッカの有無及びフリッカ周期を判定する判定手段とを有し、
   前記駆動制御手段は、前記判定手段によりフリッカ有りと判定された場合に、前記第１の駆動では、各フレームにおける前記撮像素子の電荷蓄積時間が前記フリッカ周期の１／２のｎ倍（ｎは２以上の整数）になるように前記撮像素子を駆動制御し、前記第１の駆動から前記第２の駆動に切り換える場合には、前記第２の駆動に切り換わるフレームにおける電荷蓄積時間が前記フリッカ周期の１／２の（ｎ‐ｍ）倍（ｎ＞ｍ、ｍは自然数）になるようにするとともに、その後のフレームにおける電荷蓄積時間が前記フリッカ周期の１／２のｎ倍になるように前記撮像素子を駆動制御することを特徴とする撮像装置。
2. 前記第２の駆動に切り換わるフレームの画像信号にかけるゲインを、前記その後のフレームの画像信号にかけるゲインよりも高くすることを特徴とする請求項１に記載の撮像装置。
3. 撮像素子により、入射光を光電変換して、複数フレームの画像信号を順次出力する撮像工程と、
   駆動制御手段が、第１の駆動と、各フレームにおける前記撮像素子の１ラインの読み出し開始から次に読み出すラインの読み出し開始までの期間である水平期間が前記第１の駆動よりも短い第２の駆動のいずれかで前記撮像素子を駆動制御する駆動制御工程と、
   判定手段が、前記撮像工程で出力された１フレーム分の画像信号を各ライン毎に平均した結果に基づいて、フリッカの有無及びフリッカ周期を判定する判定工程とを有し、
   駆動制御工程では、前記判定工程によりフリッカ有りと判定された場合に、前記第１の駆動では、各フレームにおける前記撮像素子の電荷蓄積時間が前記フリッカ周期の１／２のｎ倍（ｎは２以上の整数）になるように前記撮像素子を駆動制御し、前記第１の駆動から前記第２の駆動に切り換える場合には、前記第２の駆動に切り換わるフレームにおける電荷蓄積時間が前記フリッカ周期の１／２の（ｎ‐ｍ）倍（ｎ＞ｍ、ｍは自然数）になるようにするとともに、その後のフレームにおける電荷蓄積時間が前記フリッカ周期の１／２のｎ倍になるように前記撮像素子を駆動制御する駆動制御工程と、
   を有することを特徴とする撮像装置の駆動制御方法。
4. 前記第２の駆動に切り換わるフレームの画像信号にかけるゲインを、前記その後のフレームの画像信号にかけるゲインよりも高くすることを特徴とする請求項３に記載の駆動制御方法。

Images