JP4823435B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は半導体装置、特に絶縁ゲートを有するバイポーラトランジスタを備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
モータ等を駆動するパワーエレクトロニクスでは、スイッチング素子として定格電圧が３００Ｖ以上の領域ではその特性からＩＧＢＴ(Insulated Gate Bipolar Transistor)が主として用いられる。
【０００３】
図２７は、従来のトレンチゲート型ＩＧＢＴ（ＴＩＧＢＴ）の構造を示した断面図である。同図に示すように、Ｐ+基板３１上にＮ+バッファ層３２が形成され、Ｎ+バッファ層３２上にＮ-層３３が形成される。
【０００４】
Ｎ-層３３の上層部にはＰベース領域３５が選択的に形成されており、さらに、Ｐベース領域３５の表面内にはＮ+エミッタ領域３６が選択的に形成される。
Ｐベース領域３５はＰ型の不純物を拡散することにより、Ｎ+エミッタ領域３６は高濃度のＮ型の不純物を拡散することにより形成することができる。
【０００５】
Ｎ+エミッタ領域３６に隣接し、かつＰベース領域３５を貫通してＮ-層３３の上層部に達するように、溝３７が形成され、溝３７内壁上に形成されるゲート絶縁膜３８を介して、溝３７内にゲート電極３９が埋め込まれて形成される。ゲート電極３９はポリシリコンにより形成される。
【０００６】
ゲート絶縁膜３８を介してゲート電極３９と対向するＰベース領域３５の領域がチャネル領域として規定される。Ｎ+エミッタ領域３６の表面の大部分及びゲート絶縁膜３８上に層間絶縁膜４０が形成され、Ｎ+エミッタ領域３６の表面の一部（上記大部分を除く部分）及びＰベース領域３５の表面上にエミッタ電極４２が形成され、Ｐ+基板３１の裏面にはコレクタ電極４３が形成される。
【０００７】
図２８は発明者等が発案したキャリア蓄積型ＴＩＧＢＴ（ＣＳＴＢＴ:Carrier Stored Trench-gate Bipolar Transistor）の構造を示す断面図である。図２８に示すように、Ｎ-層３３とＰベース領域３５間にＮ層３４が形成されている点が、図２７で示したＴＩＧＢＴと異なる。Ｎ層３４は溝３７の底部より浅い領域にキャリア蓄積のために設けられている。
【０００８】
次に、図２７及び図２８で示したＩＧＢＴ（ＴＩＧＢＴ及びＣＳＴＢＴの動作について説明する。
【０００９】
図２７及び図２８で示した構造において、エミッタ電極４２とコレクタ電極４３との間に所定のコレクタ電圧ＶＣＥを設定し、エミッタ電極４２とゲート電極３９との間にオン状態となる所定のゲート電圧ＶＧＥを印加にすると、Ｐベース領域３５におけるチャネル領域がＮ型に反転しチャネルが形成される。
【００１０】
このチャネルを通じてエミッタ電極４２から電子がＮ-層３３（Ｎ層３４）に注入される。この注入された電子によりＰ+基板３１とＮ-層３３（Ｎ+バッファ層３２）との間が順バイアスされ、Ｐ+基板３１からホールが注入され、Ｎ-層３３の抵抗値が大幅に下がり、ＩＧＢＴの電流容量が向上する。このように、ＩＧＢＴはＰ+基板３１からのホールの注入によりＮ-層３３の抵抗値を下げることができる。
【００１１】
次に、ＩＧＢＴのオン状態からオフ状態への動作について説明する。図２７及び図２８で示す構造において、エミッタ電極４２とゲート電極３９との間にオン状態で印加されたゲート電圧ＶＧＥを“０”または逆バイアスがかかるようにオフ状態に変化させる。
【００１２】
すると、Ｎ型に反転したチャネル領域がＰ型に戻り、エミッタ電極４２からの電子の注入も止まる。電子の注入の停止によりＰ+基板３１からのホールの注入も停止する。その後、Ｎ-層３３（Ｎ+バッファ層３２）に溜まっていた電子とホールはそれぞれコレクタ電極４３及びエミッタ電極４２へ抜けていくか、または、互いに再結合して消滅する。
【００１３】
図２７で示すＴＩＧＢＴの場合、平面ゲート型ＩＧＢＴに比べて表面のＭＯＳ構造を約１／１０程度に微細化できるため特性の向上を図ることができる。また、平面ゲート型ＩＧＢＴで表面に隣接するセル間のＰベース領域ではさまれたＮ領域に電流がながれ、この領域での電圧降下が大きい。
【００１４】
しかし、ＴＩＧＢＴでゲート電極３９がＰベース領域３５を貫通して深さ方向に形成されることにより、電流経路にＰベース領域３５にはさまれたＮ-層３３が存在しなくなるため、動作特性の向上が図れる。
【００１５】
図２８で示しＣＳＴＢＴではＰベース領域３５の下層にＮ層３４が形成されているため、Ｐ+基板３１からのホールがエミッタ電極４２に到達するのを防ぐため、Ｐベース領域３５下にホールが蓄積され、ＴＩＧＢＴよりさらにオン電圧を低下させることができる。
【００１６】
【発明が解決しようとする課題】
トレンチゲート構造のＩＧＢＴの場合、平面ゲート型に比べて１／１０以上にシュリンクすることによりゲート数が増えるためゲート容量が増大する問題がある。この問題の解決策の一つとしてセルサイズを大きくしてゲート数を低減させる方法がある。しかしながら、この方法を採用するとＴＩＧＢＴではオン電圧の上昇を招いてしまい、ＣＳＴＢＴではオン電圧の上昇は小さいが耐圧の低下を招いてしまうため、実用レベルの解決策とはならない。
【００１７】
図２９はＴＩＧＢＴとＣＳＴＢＴとにおける隣接する溝間のトレンチ間隔（溝間距離，対向する溝端部間の距離）とオン電圧との関係を示すグラフである。図３０はＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔と耐圧との関係を示すグラフである。図２９及び図３０において、曲線ＬＴはＴＩＧＢＴの特性を、曲線ＬＣはＣＳＴＢＴの特性をそれぞれ示している。
【００１８】
なお、従来のＴＩＧＢＴ及びＣＳＴＢＴのトレンチ間隔は３μｍで設計していた。図２９及び図３０では、トレンチ間隔が約１１μｍまで示しており、トレンチ間隔が１１μｍの場合はセルサイズが従来の３倍になり、ゲート容量が１／３になる。
【００１９】
図２９において、曲線ＬＣに示すように、ＣＳＴＢＴはトレンチ間隔を増大させてもオン電圧はあまり変化しないのに対し、曲線ＬＴに示すようにＴＩＧＢＴはトレンチ間隔の拡がりとともに無視できないレベルにオン電圧が上昇してしまう。
【００２０】
図３０において、曲線ＬＴに示すように、トレンチ間隔を増大させてもＴＩＧＢＴの耐圧はあまり低下しないのに対し、曲線ＬＣに示すようにＣＳＴＢＴではトレンチ間隔の拡がりとともに耐圧が急激に減少してしまい、特にトレンチ間隔が５μｍを越えると０Ｖに近くなる。
【００２１】
このように、従来のＴＩＧＢＴ及びＣＳＴＢＴでは、オン電圧の上昇または耐圧の低下が発生していまうため、ゲート容量を低下させるべくトレンチ間隔を拡げることができないという問題点があった。
【００２２】
また、ＩＧＢＴ（ＴＩＧＢＴ，ＣＳＴＢＴ）共通の問題として、Ｎ-層３３（図２８のＣＳＴＢＴではＮ層３４）、Ｐベース領域３５及びＮ+エミッタ領域３６で形成される寄生バイポーラトランジスタ（ＢＩＰ−Ｔｒ）が存在する問題点がある。
【００２３】
この寄生ＢＩＰ−Ｔｒが動作するとＩＧＢＴは制御不可能となり、ＩＧＢＴは破壊されてしまう。ＣＳＴＢＴはＴＩＧＢＴに比べてＮ層３４を形成しているためＰベース領域３５近傍の抵抗値が大きくなり、ＴＩＧＢＴに比べると寄生ＢＩＰ−Ｔｒが動作しやすい。
【００２４】
また、特開平９−３３１０６３号公報等に上述したＴＩＧＢＴにおける問題点の解決を図ったいくつかの構造が提案されている。
【００２５】
図３１はＴＩＧＢＴの第１の改良構造を示す断面図である。図３１で示すように、Ｐ+基板１０３上にＮ+バッファ層１０２、Ｎ-層１０１及びＰベース領域１０４が形成され、Ｐベース領域１０４の表面に選択的にＮ+エミッタ領域１０５が形成され、Ｎ+エミッタ領域１０５の表面からＮ+エミッタ領域１０５、Ｐベース領域１０４を貫通して、Ｎ-層１０１にかけてゲートトレンチ７０が形成される。ゲートトレンチ７０はゲートトレンチ溝１０７Ａ内に形成されるゲート絶縁膜１０７及びゲート電極１０８よりなる。
【００２６】
ゲート電極１０８は側面及び上面を絶縁膜１１８で覆われ、ゲート電極１０８上に絶縁膜１１８を介してシリケートガラス膜１１９がさらに形成され、シリケートガラス膜１１９の上の一部にＣＶＤ酸化膜１２０が形成される。
【００２７】
また、ゲートトレンチ７０，７０間にエミッタトレンチ８０が形成され、エミッタトレンチ８０はＮ+エミッタ領域１０５が形成されていないＰベース領域１０４の表面からＰベース領域１０４を貫通してＮ-層１０１に到達するように形成される。エミッタトレンチ８０はエミッタトレンチ溝８０ａ内に形成されたエミッタ絶縁膜８０ｂ及びエミッタトレンチ電極８０ｃからなる。
【００２８】
エミッタ電極１１０はＮ+エミッタ領域１０５の一部上及びシリケートガラス膜１１９に形成されたコンタクトホール５０を介してエミッタトレンチ電極８０ｃの一部と電気的に接続するようにＰベース領域１０４上に形成され、コレクタ電極１１１はＰ+基板１０３の裏面上に形成される。
【００２９】
このような第１の改良構造は、図２７で示したＴＩＧＢＴに比べ、ゲートトレンチ７０，７０間にエミッタトレンチ８０を設けた点が異なっている。この構造では、ゲート電極として機能するゲートトレンチ７０，７０間のトレンチ間隔を図２７で示したＴＩＧＢＴと同程度に設定することにより、ゲート容量は図２７のＴＩＧＢＴと同じにすることができる。
【００３０】
第１の改良構造では、ゲートトレンチ７０，７０間にさらにエミッタトレンチ８０を形成しているため、互いに隣接するゲートトレンチ７０，エミッタトレンチ８０間のトレンチ間隔（シリコンの残し幅）ｄｘが０．２μｍと現在の製造技術では実現が極めて困難な技術を開示している。
【００３１】
図３２はＴＩＧＢＴの第２の改良構造を示す断面図である。同図に示すように、ゲートトレンチ７０，７０間に複数のエミッタトレンチ８０が形成される。エミッタトレンチ８０はエミッタ絶縁膜８０ｂ内にエミッタトレンチ電極８０ｃが形成されている。
【００３２】
エミッタトレンチ８０，８０間のＰベース領域１０４上全面にシリケートガラス膜１１０Ａが形成されている。エミッタ電極１１０は全面に形成され、Ｎ+エミッタ領域１０５の一部とゲートトレンチ７０に隣接するＰベース領域１０４及びエミッタトレンチ電極８０ｃ上に直接形成される。他の構成は図３１で示した第１の改良構造と同様である。
【００３３】
第２の改良構造では、ゲートトレンチ７０，７０間に複数のエミッタトレンチ８０を設けることにより、ゲートトレンチ７０，７０間のトレンチ間隔を大きく設けることができるため、ゲート容量を上げることができる。
【００３４】
しかしながら、コレクタ電極１１１からＰ+基板１０３に注入されたホールはエミッタ電極１１０に電気的に接続されたＰベース領域１０４、すなわち、ゲートトレンチ７０に隣接するＰベース領域１０４のみを介してエミッタ電極１１０に抜けることになる。
【００３５】
このため、図２７のＴＩＧＢＴのようＰベース領域３５をほぼ全面に拡げて形成した構造のようにコレクタ飽和電圧ＶＣＥ（sat）は単純に上昇せずに、エミッタ電極１１０に電気的に接続されていないＰベース領域１０４、すなわち、エミッタトレンチ８０，８０間のＰベース領域１０４の直下にホールを蓄積することができ、オン電圧の低減化が可能となる。
【００３６】
ただし、エミッタ電極１１０と電気的に接続されていないＰベース領域１０４の存在は以下のような問題がある。ＩＧＢＴのオフ過程では、ホールはエミッタ電極１１０に抜けることが必要であるが、Ｐベース領域１０４の大部分の領域がエミッタ電極１１０に電気的に接続されていないため、ホールを十分にエミッタ電極１１０に抜くことが不可能となり、ＩＧＢＴのオフ動作に悪影響を与えてしまう問題点があった。
【００３７】
また、オフ過程で、エミッタ電極１１０に抜けるホールはエミッタ電極１１０に電気的に接続したＰベース領域１０４を通過するため、図２７で示したＴＩＧＢＴに比べて寄生ＢＩＰ−Ｔｒが動作しやすくなるという問題点があった。
【００３８】
この発明は上記問題点を解決するためになされたもので、動作特性に悪影響を与えることなく、ゲート容量の増大を最小限に抑えた半導体装置及びその製造方法を得ることを目的とする。
【００３９】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、前記第１の溝の内壁上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝全ての内には形成されず、前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、前記第１の溝は平面視所定方向に沿って形成される溝を含み、前記少なくとも一つの第２の溝は平面視前記所定方向に沿って形成される溝を含み、前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域とを含み、前記第１の主電極は前記第２の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、前記第１の半導体領域は、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域を含み、前記第１の主電極はさらに前記第３の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、前記第１の主電極は前記導電領域上に直接形成される。
【００４０】
また、請求項２の発明は、請求項１記載の半導体装置であって、前記第１の溝と前記少なくとも一つの第２の溝との溝間距離を５μｍ以下にしている。
【００４３】
また、請求項３の発明は、請求項１記載の半導体装置であって、前記第２及び第３の部分領域はそれぞれ複数の第２及び第３の部分領域を含み、前記複数の第３の部分領域は前記少なくとも一つの第２の溝の近傍に選択的に形成される。
【００４４】
また、請求項４の発明は、請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定される。
【００４５】
この発明に係る請求項５記載の半導体装置は、一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、前記第１の溝の内壁上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝内には形成されず、前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、 前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、前記第１の主電極は前記導電領域上に直接形成される。
【００４６】
また、請求項６の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記少なくとも一つの第２の溝は複数の第２の溝を含む。
【００４７】
また、請求項７の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記第１の溝及び前記少なくとも一つの第２の溝の形成深さは同一である。
【００４８】
また、請求項８の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記第１の溝及び前記少なくとも一つの第２の溝の形成幅は同一である。
【００５２】
また、請求項９の発明は、請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、前記第１の半導体層と前記第２の半導体層との間に形成される、第２の導電型の第６の半導体層をさらに備え、前記第６の半導体層の第２の導電型の不純物濃度は前記第２の半導体層よりも高く設定される。
【００５３】
この発明に係る請求項１０記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップとをさらに備え、前記ステップ(e) は平面視所定方向に沿って前記第１の溝を形成するステップを含み、前記ステップ(h) は平面視前記所定方向に沿って前記少なくとも一つの第２の溝を形成するステップを含み、前記ステップ(d) 及び(e) 実行後の前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域と、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域とを含み、前記ステップ(i) は、前記第２の部分領域及び前記第３の部分領域上に直接前記第１の主電極を形成するステップを含み、(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、前記ステップ(f) 及び前記ステップ(l) は同時に実行され、前記ステップ(g) 及び前記ステップ(m) は同時に実行され、前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップをさらに含む。
【００５４】
また、請求項１１の発明は、請求項１０記載の半導体装置の製造方法であって、前記ステップ(e) 及びステップ(h) は、前記第１の溝と前記少なくとも一つの第２の溝の溝間距離が５μｍ以下になるように実行される。
【００５６】
この発明に係る請求項１２記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップと、(k) 前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に、第１の導電型の第２の半導体領域を形成するステップとをさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、前記ステップ(f) 及び前記ステップ(l) は同時に実行され、前記ステップ(g) 及び前記ステップ(m) は同時に実行され、前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップを含む。
【００５７】
また、請求項１３の発明は、請求項１０ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(e) 及び前記ステップ(h) は同時に実行される。
【００６０】
また、請求項１４の発明は、請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(a) は、(a-1) 前記第１の半導体層を準備するステップと、(a-2) 前記第１の半導体層の一方主面からエピタキシャル成長させて前記第２の半導体層を形成するステップとを含む。
さらに、請求項１５記載の発明は、請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(a) は、(a-1) 前記第２の半導体層を準備するステップと、(a-2) 前記第２の半導体層の裏面から第１の導電型の不純物を導入して、前記第２の半導体層の下層部に前記第１の半導体層を形成するステップとを含む。
【００６２】
【発明の実施の形態】
＜実施の形態１＞
（基本態様）
図１はこの発明の実施の形態１であるＣＳＴＢＴの構造を示す断面図である。同図に示すように、Ｐ+基板１上にＮ+バッファ層２が形成され、Ｎ+バッファ層２上にＮ-層３が形成される。
【００６３】
Ｎ-層３の上層部にはＮ層４を介してＰベース層５が選択的に形成されており、さらに、Ｐベース層５の表面内にはＮ+エミッタ領域６が選択的に形成される。Ｐベース層５はＰ型の不純物を拡散することにより、Ｎ+エミッタ領域６は高濃度のＮ型の不純物を拡散することによりそれぞれ形成することができる。
【００６４】
Ｎ+エミッタ領域６に隣接し、かつＰベース層５及びＮ層４を貫通してＮ-層３の上層部に達するように、第１の溝７が形成され、第１の溝７内にゲート絶縁膜８を介してゲート電極９が形成される。ゲート電極９はポリシリコンにより形成される。ゲート絶縁膜８を介してゲート電極９と対向するＰベース層５の領域がチャネル領域として規定される。
【００６５】
第１の溝７，７間に所定数（図１では２個）の第２の溝１１が形成される。第２の溝１１はＰベース層５及びＮ層４を貫通してＮ-層３の上層部に達するように形成され。第２の溝１１内に絶縁膜１４を介してポリシリコン領域１５が形成される。第２の溝１１は、近傍領域にＮ+エミッタ領域６が形成されていない点、内部にゲート電極９が形成されない点が第１の溝７と異なる。
【００６６】
なお、互いに隣接（し、かつ離間）する第１の溝７及び第２の溝１１間のトレンチ間隔は、図２７及び図２８で説明した溝３７，３７間のトレンチ間隔と同程度に設定される。すなわち、耐圧が低下しない範囲の距離に設定される。
【００６７】
Ｎ+エミッタ領域６の表面の大部分及びゲート絶縁膜８上に層間絶縁膜１０が形成され、Ｎ+エミッタ領域６の表面の一部（上記大部分を除く部分）、Ｐベース層５及び第２の溝１１（絶縁膜１４及びポリシリコン領域１５）の表面上にエミッタ電極１２が形成され、Ｐ+基板１の裏面にはコレクタ電極１３が形成される。
【００６８】
すなわち、コレクタ電極１３はＰベース層５の表面の略全面上に直接形成される。ここで、Ｐベース層５の表面の略全面とは、第１の溝７及び第２の溝１１間のＰベース層５の表面は勿論、第２の溝１１，１１間の第１の溝７の表面を含むことを意味する。
【００６９】
このような構造の実施の形態１において、エミッタ電極１２とコレクタ電極１３との間に所定のコレクタ電圧ＶＣＥを設定し、エミッタ電極１２とゲート電極９との間にオン状態となる所定のゲート電圧ＶＧＥを印加にすると、Ｐベース層５におけるチャネル領域がＮ型に反転しチャネルが形成される。
【００７０】
このチャネルを通じてエミッタ電極１２から電子がＮ-層３に注入される。この注入された電子によりＰ+基板１とＮ-層３（Ｎ+バッファ層２）との間が順バイアスされ、Ｐ+基板１からホールが注入され、Ｎ-層３の抵抗値が大幅に下がり、ＩＧＢＴの電流容量が向上する。このように、ＩＧＢＴはＰ+基板１からのホールの注入によりＮ-層３の抵抗値を下げることができる。
【００７１】
さらに、ＣＳＴＢＴである実施の形態１では、Ｐベース層５下にＮ層４を形成されることにより、Ｐ+基板１からのホールがエミッタ電極１２に到達するのを防ぐため、Ｐベース層５下にホールが蓄積され、図２７で示したＴＩＧＢＴよりオン電圧が低下させることができる。
【００７２】
次に、ＩＧＢＴのオン状態からオフ状態への動作について説明する。エミッタ電極１２とゲート電極９との間にオン状態で印加されたゲート電圧ＶＧＥを“０”または逆バイアスがかかるようにオフ状態に変化させる。
【００７３】
すると、Ｎ型に反転したチャネル領域がＰ型に戻り、エミッタ電極１２からの電子の注入も止まる。電子の注入の停止によりＰ+基板１からのホールの注入も停止する。その後、Ｎ-層３（Ｎ+バッファ層２）に溜まっていた電子とホールはそれぞれコレクタ電極１３及びエミッタ電極１２へ抜けていくか、または、互いに再結合して消滅する。ＣＳＴＢＴの場合もＮ層４の存在に関係なく空乏層が形成されるため、オフ特性はＴＩＧＢＴと変わらない。
【００７４】
このとき、Ｐベース層５の表面の略全面上にエミッタ電極１２が形成されるため、オフ動作時にホールを十分にエミッタ電極１２に抜くことができる、オフ動作の特性の向上を図ることができる。
【００７５】
図２７及び図２８で示した構造の従来のＴＩＧＢＴやＣＳＴＢＴと比較した場合、ゲート電極９が第１の溝７が３本（第１の溝７＋第２の溝１１の数）に１本の割合でしか形成されていないため、ゲートの容量を１／３としてスイッチング動作の高速化を図ることができる。
【００７６】
また、第１の溝７，７間に第２の溝１１を設けることにより、互いに隣接する第１の溝７，第２の溝１１間のトレンチ間隔ｔ０は従来から変化しないため、耐圧が低下する恐れもない。また、ＣＳＴＢＴの場合、実動作に寄与するＰベース層５（第１の溝７に隣接して形成されるＰベース層５）の間隔を広くしても、オン電圧の上昇はＴＩＧＢＴより少なく、本実施の形態のように３倍セルサイズでも、従来のＴＩＧＢＴよりオン電圧を低く抑えることができる。
【００７７】
以下、本実施の形態のＣＳＴＢＴについての効果を図２９及び図３０で示したシミュレーション結果から考察する。図２９及び図３０にようるＣＳＴＢＴは、従来のＴＩＧＢＴの４μｍのセルサイズにＮ層を形成した際に耐圧低下が起きない構造に設定しているため、トレンチ間隔が３μｍ以上になると耐圧の低下が急激に発生している。
【００７８】
トレンチ間隔はＷ／Ｐ（ウェハプロセス）ルールで決まり、現状は５μｍ以下に設定するのが望ましい。この際、形成する溝（第１の溝７，第２の溝１１）の本数と互いに隣接するトレンチ間隔を調整することにより、実使用に最も適した溝とＮ層４との組合せ構造を有するＣＳＴＢＴを得ることができる。
【００７９】
また、溝自体の形成幅を第１の溝７と第２の溝１１とで同じに設定することにより、製造時に溝の形成深さを同じにすることが容易に行うことができる。溝の形成深さが大きく異なると、形成深さがより深い溝の形成間隔によって耐圧が決定されてしまう恐れがあるため望ましくない。第１の溝７と第２の溝１１との形成深さを同一にすることにより耐圧に関する設計マージンを増大させることができる。
【００８０】
さらに、第２の溝１１（絶縁膜１４，ポリシリコン領域１５）上には層間絶縁膜を形成することなく、直接エミッタ電極１２を形成することができるため、層間絶縁膜とのマージンを考慮する必要がない分、第１の溝７と第２の溝１１とのトレンチ間隔を小さくすることができる。
【００８１】
（他の態様）
図２は実施の形態１のＣＳＴＢＴの他の態様を示す断面図である。同図に示すように、Ｎ+バッファ層２が省略され、その分、Ｎ-層３の膜厚が厚くなっている。この態様では、後に詳述するが、Ｎ-層３を製造開始層としてＣＳＴＢＴを製造できる分、製造コストの低減を図ることができる効果を奏する。
【００８２】
＜実施の形態２＞
（第１の態様）
図３はこの発明の実施の形態２であるＣＳＴＢＴの第１の態様を示す平面図である。図４は図３のＡ−Ａ断面を示す断面図であり、図５は図３のＢ−Ｂ断面を示す断面図である。
【００８３】
図３に示すように、第１の溝７（ゲート絶縁膜８，ゲート電極９）が図中（平面視）縦方向に延びて形成される。同様に、第２の溝１１（絶縁膜１４，ポリシリコン領域１５）も第１の溝７，７間に２本の割合で図中縦方向に延びて、図中縦方向に形成される。
【００８４】
Ｎ+エミッタ領域６は、第１の溝７に隣接してして形成される領域（第１の部分領域）と、第１の溝７に隣接する第２の溝１１に向かって第１の溝７の形成方向と垂直方向に延びる複数のエミッタ延長領域６ａ（第２の部分領域）とを有している。
【００８５】
これらの図に示すように、エミッタ延長領域６ａの一部を除くＮ+エミッタ領域６上は層間絶縁膜１９で完全に覆われており、図５に示すように、エミッタ延長領域６ａの一部のみ上にエミッタ電極１２が直接形成されることにより、Ｎ+エミッタ領域６とエミッタ電極１２との電気的接続が行われている。なお、他の構成は図１で示した実施の形態１の基本構成と同様であるため、説明を省略する。
【００８６】
実施の形態２の第１の態様は、エミッタ延長領域６ａの一部とエミッタ電極１２とが接触することにより、Ｎ+エミッタ領域６とエミッタ電極１２とが電気的に接続される構成を採るため、寄生ＢＩＰ−Ｔｒの動作を抑制することができる。
【００８７】
ＣＳＴＢＴの動作を考えると、エミッタ電極１２より電子電流が流れる場合、エミッタ電極１２と接したエミッタ延長領域６ａの一部から第１の溝７に沿って平面方向に流れた後、第１の溝７近傍のＮ+エミッタ領域６を通過してエミッタ電流が流れる。このため、エミッタ電流によってＮ+エミッタ領域６内に電圧降下が生じる。
【００８８】
このＮ+エミッタ領域６での電圧降下はＮ+エミッタ領域６を流れる電流量の増加とともに大きくなる。すなわち、Ｎ+エミッタ領域６内で大電流が流れる領域では高い電圧が発生し、この電圧はＮ+エミッタ領域６を流れる電流を抑制する。以上のメカニズムでＣＳＴＢＴ全体を流れるエミッタ電流が均一となり、大電流が流れにくくすることにより寄生ＢＩＰ−Ｔｒのオン動作を抑制することができる。
【００８９】
一方、図１で示した実施の形態１の基本構成では、図２７及び図２８で示した従来のＴＩＧＢＴ及びＣＳＴＢＴに比較して、ゲート電極９、及びＮ+エミッタ領域６の形成領域を小さくしているので、上記したメカニズムが効率的に機能しにくく、エミッタ電流の不均一が生じやすい構造となっている。
【００９０】
これと比較して、実施の形態２の第１の態様は、エミッタ延長領域６ａの一部に上にエミッタ電極１２を直接形成することにより、平面方向でのエミッタ電流経路を形成できる分、エミッタ電流が均一に流れ易い構造にしているため、実施の形態１に比べて上記したメカニズムが効率的に働くため、寄生ＢＩＰ−Ｔｒのオン動作を効果的に抑制することができる。
【００９１】
（第２の態様）
図６はこの発明の実施の形態２であるＣＳＴＢＴの第２の態様を示す平面図である。図７は図６のＡ−Ａ断面を示す断面図である。また、図８の図６のＢ−Ｂ断面は示す断面図である。
【００９２】
図６に示すように、Ｎ+エミッタ領域６は隣接する第２の溝１１に向かって、第１の溝７の形成方向と垂直方向に延びる領域（第２の部分領域）と、第２の部分領域からさらに延びて第２の溝１１に隣接して形成される領域（第３の部分領域）とからなるエミッタ延長領域６ｂを有している。
【００９３】
これらの図に示すように、エミッタ延長領域６ｂの大部分を除くＮ+エミッタ領域６上に完全に覆って層間絶縁膜１９が形成されており、図８に示すように、エミッタ延長領域６ｂの大部分のみ上にエミッタ電極１２が直接形成されることによりＮ+エミッタ領域６とエミッタ電極１２との電気的接続を図っている。他の構成は図３〜図５で示した第１の態様と同様であるため、説明を省略する。
【００９４】
第２の態様のエミッタ延長領域６ｂは第１の態様のエミッタ延長領域６ａと比較して、第２の溝１１に隣接してさらに形成されている第３の部分領域を有する点が異なる。すなわち、エミッタ延長領域６ｂの方がエミッタ延長領域６ａよりもエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとることができる。
【００９５】
その結果、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗を低く抑えることができるため、オン電圧を低くすることができる効果を奏する。また、仮にオン電圧が低くならない場合でも、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗のバラツキを抑えることができる。加えて、図１で示した実施の形態１に比べて上記メカニズムが有効に機能するため、優れた寄生ＢＩＰ−Ｔｒの抑制機能を有している。
【００９６】
（第３の態様）
図９はこの発明の実施の形態２であるＣＳＴＢＴの第３の態様を示す平面図である。なお、図９のＡ−Ａ断面は図４と同様であり、図９のＢ−Ｂ断面はエミッタ延長領域６ａをエミッタ延長領域６ｃに置き換えた点を除き図５と同様であり、図９のＣ−Ｃ断面はエミッタ延長領域６ｂをエミッタ延長領域６ｃに置き換えた点を除き図７と同様である。
【００９７】
図９に示すように、Ｎ+エミッタ領域６は隣接する第２の溝１１に向かって第１の溝７の形成方向と垂直方向に延びる領域（第２の部分領域）と、第２の部分領域から第２の溝１１に隣接して一部延びて形成される領域（第３の部分領域）とからなる複数のエミッタ延長領域６ｃを有している。
【００９８】
第３の態様は、エミッタ延長領域６ｃの大部分を除くＮ+エミッタ領域６上を完全に覆って層間絶縁膜１９が形成されており、エミッタ延長領域６ｃの大部分のみ上にエミッタ電極１２が直接形成される。他の構成は図３〜図５で示した第１の態様と同様であるため、説明を省略する。
【００９９】
第３の態様のエミッタ延長領域６ｃは第１の態様のエミッタ延長領域６ａと比較して、第２の溝１１に隣接してさらに一部形成されている領域（第３の部分領域）を有する点が異なる。すなわち、エミッタ延長領域６ｃの方がエミッタ延長領域６ａよりもエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとることができるため、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化を図ることができる。
【０１００】
また、第３の態様のエミッタ延長領域６ｃは第２の態様のエミッタ延長領域６ｂと比較して、第２の溝１１に隣接する領域（第３の部分領域）を狭く抑えることにより、Ｐベース層５とエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとれる分、エミッタ電極１２にホールを流し出すことができ、寄生ＢＩＰ−Ｔｒがオン動作を抑制することができる利点を有する。
【０１０１】
すなわち、第３の態様は、寄生ＢＩＰ−Ｔｒの動作抑制とエミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化をバランス良く行うことができる。
【０１０２】
なお、寄生ＢＩＰ−Ｔｒの動作抑制とエミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化を考慮して、上述した第１〜第３の態様それぞれの構造をより最適化することにより、実使用に最適なＮ+エミッタ領域６の構造を有することが可能となる。
【０１０３】
＜実施の形態３＞
（第１の態様）
図１０はこの発明の実施の形態３であるＣＳＴＢＴの第１の態様の構造を示す断面図である。同図に示すように、エミッタ電極１２とのコンタクト面となるＰベース層５の表面内にＰ+拡散領域１６が形成されている。他の構成は図１で示した実施の形態１の基本構成と同様であるため、説明は省略する。
【０１０４】
実施の形態３の第１の態様の基本動作は実施の形態１と同様であるが、実施の形態２のＣＳＴＢＴと同様に、実施の形態１のＣＳＴＢＴより寄生ＢＩＰ−Ｔｒが動作しにくいという効果を奏している。
【０１０５】
すなわち、Ｐ+拡散領域１６を形成することにより、Ｐ+基板１より注入されたホールをＰ+拡散領域１６を通してエミッタ電極１２に流し込むことが可能となり、エミッタ電極１２とＰ+拡散領域１６との間のコンタクト抵抗を下げることができるため、寄生ＢＩＰ−Ｔｒ動作を抑制することができる。
【０１０６】
（第２の態様）
図１１は実施の形態３の第２の態様の構造を示す断面図である。同図に示すように、エミッタ電極１２とのコンタクト面となるＰベース層５の表面内にＰ+拡散領域１７が形成されている。
【０１０７】
Ｐ+拡散領域１７のＰ型の不純物濃度はＮ+エミッタ領域６のＮ型の不純物濃度より高く設定している。このため、Ｎ+エミッタ領域６のサイド拡散によるＮ+エミッタ領域６の形成面積の増加を抑制することができ、装置の微細化を図ることができる。
【０１０８】
その結果、第２の態様は、互いに隣接する溝（第１の溝７，第２の溝１１）間のトレンチ間隔は第１の態様のトレンチ間隔ｔ１より狭いトレンチ間隔ｔ２で済ますことができ、セルサイズを縮小することができ、さらに設計マージンを大きくすることができる。
【０１０９】
＜実施の形態４＞
図１２〜図２０はこの発明の実施の形態４であるＣＳＴＢＴの製造方法を示す断面図である。なお、実施の形態４の製造方法は図１で示したＣＳＴＢＴと等価な構造を製造する工程を示している。
【０１１０】
まず、図１２に示すように、Ｎ-層３となるＮ型シリコンを有する基体２３を準備する。なお、基体２３は図１で示したＰ+基板１、Ｎ+バッファ層２及びＮ-層３を含む構成を意味する。ここでは、説明の都合上、Ｎ-層３に相当する領域のみ示している。
【０１１１】
次に、図１３に示すように、基体２３の表面からＮ型不純物を全面に注入した後、拡散することにより基体２３の上層部にＮ層４を形成する。
【０１１２】
そして、図１４に示すように、Ｎ層４の表面からＰ型不純物を全面に注入した後、拡散することにより、Ｎ層４の上層部にＰベース層５を形成する。
【０１１３】
次に、図１５に示すように、Ｐベース層５の表面からＮ型不純物を選択的に注入した後、拡散することによりＮ+エミッタ領域６を形成する。
【０１１４】
そして、図１６に示すように、Ｎ+エミッタ領域６の中心部、Ｐベース層５、及びＮ層４貫通して基体２３の上層部にかけて第１の溝７を形成するとともに、Ｎ+エミッタ領域６が形成されていないＰベース層５及びＮ層４を貫通して第２の溝１１を形成する。この際、第１の溝７と第２の溝１１を隣接、かつ離間させて同じ形成幅で形成することにより、容易に同じ深さで形成することができる。このように、第１の溝７と第２の溝１１とを同時に形成することにより、効率的な製造が可能となる。
【０１１５】
その後、図１７に示すように、第１の溝７及び第２の溝１１の内壁面を含む全面に絶縁膜１８を形成する。
【０１１６】
そして、図１８に示すように、全面に導電体であるポリシリコンを堆積した後、エッチング処理を施すことにより、第１の溝７内にゲート電極９を、第２の溝１１内にポリシリコン領域１５をそれぞれ同時に形成する。このように、ゲート電極９及びポリシリコン領域１５を同一材料で同時に形成することにより、ゲート電極９及びポリシリコン領域１５を効率的に形成することができる。
【０１１７】
その後、図１９に示すように、全面に絶縁膜を形成後に選択的にエッチング処理を行い、第１の溝７及びＮ+エミッタ領域６上の大部分の領域上にのみ層間絶縁膜１０を形成する。
【０１１８】
この際、ゲート絶縁膜８及び絶縁膜１４が完成される。このように、図１７及び図１９で示す工程によってゲート絶縁膜８及び絶縁膜１４を同時に形成することにより、ゲート絶縁膜８及び絶縁膜１４を効率的に形成することができる。
【０１１９】
次に、図２０に示すように、全面（Ｎ+エミッタ領域６の表面を含む）にエミッタ電極１２を形成する。したがって、エミッタ電極１２はＮ+エミッタ領域６の一部及びＰベース層５の表面の略全面上に直接形成される。
【０１２０】
そして、図示しないが、基体２３の裏面にコレクタ電極を形成することにより、実施の形態１の基本構成のＣＳＴＢＴが完成する。
【０１２１】
なお、実施の形態１の他の態様で示す構造を得る場合、基体２３はＰ+基板１及びＮ-層３からなる構成とすればよい。
【０１２２】
なお、実施の形態２の第１〜第３の態様で示す構造を得る場合、例えば図１８で示す工程時に、第１〜第３の態様に対応するＮ+エミッタ領域６を形成し、図１９で示す工程で層間絶縁膜１０に代えて層間絶縁膜１９を形成すれば良い。第２及び第３の態様の場合、図１９で示す工程時にエミッタ延長領域６ｂ及び６ｃの一部に隣接して第２の溝１１を形成することになる。
【０１２３】
また、実施の形態３の第１及び第２の態様で示す構造を得る場合、例えば図１８で示す工程と図１９で示す工程との間に、Ｐ+拡散領域１６及びＰ+拡散領域１７を形成する工程を挿入すれば良い。
【０１２４】
＜実施の形態５＞
図２１〜図２３は、図１２で示した基体２３を製造する方法を示す説明図である。
【０１２５】
まず、図２１に示すように、Ｐ型シリコン基板等のＰ+基板１を準備する。
【０１２６】
そして、図２２に示すように、Ｐ+基板１の裏面（図では上部）に例えばエピタキシャル成長によってＮ-層３となるＮ型シリコン層を形成する。その結果、Ｐ+基板１及びＮ-層３からなる基体２３を得ることができる。
【０１２７】
その後、図１２〜図２０で示した実施の形態４の工程を経て、Ｎ-層３の上層部にＩＧＢＴのセルを形成し、その後、Ｐ+基板１の裏面（図では上部）にコレクタ電極を形成して、ＴＩＧＢＴを完成する（図示せず）ことができる。
【０１２８】
なお、図２１の工程後、図２３に示すように、Ｐ+基板１の裏面（図では上部）にエピタキシャル成長等によってＮ+バッファ層２及びＮ-層３を順次形成することにより、Ｐ+基板１、Ｎ+バッファ層２及びＮ-層３からなる基体２３を得ることできる。
【０１２９】
このように、実施の形態５では、エピタキシャル成長によりＮ-層３を形成したため、Ｎ-層３の不純物濃度、膜厚を制御性良く形成することができる。
【０１３０】
＜実施の形態６＞
図２４及び図２５は、図２で示した構造と等価なＣＳＴＢＴを得るためのシリコン基板の製造方法を示す断面図である。
【０１３１】
まず、図２４に示すように、Ｎ-層３を準備する。
【０１３２】
そして、図２５に示すように、Ｎ-層３の裏面にＰ型不純物を注入後拡散する等によりＰ+基板１となるＰ型シリコン層２１を得る。その結果、Ｎ-層３及びＰ型シリコン層２１よりなる基体２３を得ることができる。
【０１３３】
その後、図１２〜図２０で示した実施の形態４の工程を経て、Ｎ-層３の上層部にＩＧＢＴのセルを形成し、その後、Ｐ型シリコン層２１の裏面にコレクタ電極を形成して、ＴＩＧＢＴを完成する（図示せず）。
【０１３４】
なお、図２４，図２５で示す工程は、図１２〜図２０で示した実施の形態４の工程を途中に挿入することも可能である。
【０１３５】
また、図２５の工程後、図２６に示すように、基体２３の裏面から浅くＮ型不純物を注入した後拡散処理をすることにより、基体２３の下層にＮ+バッファ層２を形成した後、Ｐ型シリコン層２１を形成することにより、Ｐ型シリコン層２１、Ｎ+バッファ層２及びＮ-層３からなる基体２３を得ることができる。
【０１３６】
＜その他＞
なお、上記実施の形態１〜実施の形態６では、ＮＭＯＳ構造のＩＧＢＴ（ＣＳＴＢＴ）について述べたが、ＰＭＯＳ構造のＩＧＢＴについても適用可能であることは勿論である。
【０１３７】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、制御電極を内部に有する第１の溝と制御電極を内部に有しない少なくとも一つの第２の溝とを混在して形成することにより、制御電極に付随する容量を小さくすることができる。
【０１３８】
この際、十分な耐圧が維持できる程度に、第１の溝及び少なくとも一つの第２の溝間の溝間距離を設定することにより、耐圧の低下も十分抑制することができる。加えて、第３の半導体層の存在によりオン電圧の上昇も十分に抑制することができる。
【０１３９】
さらに、第４の半導体層の表面の略全面上に第１の主電極が形成されるため、第４の半導体層と第１の主電極との間にキャリアを良好に流すことができ、動作特性の向上を図ることができる。
【０１４０】
その結果、請求項１記載の半導体装置は、オン電圧，耐圧等を含む動作特性に悪影響を与えることなく、制御電極に付随する容量の増大を最小限に抑えることができる。
さらに、請求項１記載の半導体装置の第１の主電極は、第２の部分領域上に直接形成されることにより第１の半導体領域と電気的に接続を行うため、第１の半導体領域、第４の半導体層及び第３の半導体層よりなる寄生バイポーラトランジスタが動作するのを効果的に抑制することができる。
加えて、請求項１記載の半導体装置の第１の主電極は、さらに第３の部分領域上に直接形成されることにより電気的に接続を行うため、第１の主電極と第１の半導体領域とのコンタクト抵抗をより低くすることができる。
さらに、請求項１記載の半導体装置は、少なくとも一つの第２の溝の内壁上に第２の絶縁膜が形成されるため、第１及び第２の絶縁膜を同時に形成すれば、第１及び第２の絶縁膜を第１の溝及び少なくとも一つの第２の溝の内壁上にそれぞれ効率的に形成することができる。
加えて、請求項１記載の半導体装置は、第２の絶縁膜を介して少なくとも一つの第２の溝内に埋め込まれた導電領域をさらに備えるため、制御電極と導電領域を同一材質で同時に形成すれば、制御電極及び導電領域を第１の溝及び少なくとも一つの第２の溝内にそれぞれ効率的に形成することができる。
さらに、請求項１記載の半導体装置の第１の主電極は導電領域上に直接形成されるため、電極領域及びその近傍上を覆う絶縁膜等のマージンを考慮する必要がない分、第１の溝及び少なくとも一つの第２の溝間の溝間距離を小さくすることができる。
【０１４１】
請求項２記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝間の溝間距離を５μｍ以下にすることにより十分な耐圧を維持することができる。
【０１４４】
請求項３記載の半導体装置の複数の第３の部分領域は少なくとも一つの第２の溝の近傍に選択的に形成されるため、上記寄生バイポーラトランジスタの動作抑制と上記コンタクト抵抗の低減化をバランス良く行うことができる。
【０１４５】
請求項４記載の半導体装置の第４の半導体層より第１の導電型の不純物濃度が高い第２の半導体領域によって、第４の半導体層と第１の主電極との間のコンタクト抵抗を低くすることができるため、上記寄生バイポーラトランジスタの動作を抑制することができる。
【０１４６】
請求項５記載の半導体装置の第２の半導体領域の第１の導電型の不純物濃度は、第１の半導体領域の第２の導電型の不純物濃度より高く設定されるため、第１の半導体領域の形成時にその拡散度合を抑制することができる分、装置の微細化を図ることができる。
【０１４７】
請求項６記載の半導体装置において、一の第１の溝に対して複数の第２の溝が配列されるため、この配列を繰り返して形成することにより、２つの第１の溝間に複数の第２の溝が配置されるように設けることができるため、第１の溝間における溝間距離に関する設計マージンの増大を図ることができる。
【０１４８】
請求項７記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝の形成深さを同一にすることにより、耐圧に関する設計マージンを増大させることができる。
【０１４９】
請求項８記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝の形成幅を同一にすることにより、第１の溝及び少なくとも一つの第２の溝を同時に形成する際、容易に第１の溝及び少なくとも一つの第２の溝を同じ深さで形成することができる。
【０１５３】
請求項９記載の半導体装置は、第２の導電型の不純物濃度が第２の半導体層より高い第６の半導体層の存在により、第２の半導体層の厚みを薄く形成できる分、オン電圧の低下等、動作特性の向上を図ることができる。
【０１５４】
この発明における請求項１０記載の半導体装置の製造方法で製造される半導体装置は、制御電極を内部に有する第１の溝と制御電極を内部に有しない少なくとも一つの第２の溝とを混在して形成することにより、制御電極に付随する容量を小さくすることができる。
【０１５５】
この際、第１の溝及び少なくとも一つの第２の溝間の溝間距離が十分な耐圧が維持できる程度になるようにステップ(e) 及びステップ(h)を実行することにより、耐圧の低下も十分抑制することができる。加えて、ステップ(c) で形成される第３の半導体層の存在によりオン電圧の上昇も十分に抑制することができる。
【０１５６】
さらに、ステップ(i) で、第４の半導体層の表面の略全面上に第１の主電極が形成することにより、第４の半導体層と第１の主電極との間にキャリアを良好に流すことができるため、動作特性の向上を図ることができる。
【０１５７】
その結果、請求項１０記載の半導体装置の製造方法は、オン電圧，耐圧等の動作特性に悪影響を与えることなく、制御電極に付随する容量の増大を最小限に抑えることができる半導体装置を製造することができる。
さらに、請求項１０記載の半導体装置の製造方法は、ステップ(a-2) において、第２の半導体層の裏面から第１の導電型の不純物を導入して第１の半導体層を形成したため、比較的安価に製造することができる。
そして、請求項１０記載の半導体装置の製造方法はステップ(i) において、第２の部分領域上に直接第１の主電極を形成して、第１の主電極と第１の半導体領域との電気的に接続を行うため、第１の半導体領域の第２の部分領域の存在により第１の半導体領域、第４の半導体層及び第３の半導体層よりなる寄生バイポーラトランジスタが動作するのを効果的に抑制することができる。
加えて、請求項１０記載の半導体装置の製造方法は、ステップ(f) 及びステップ(l)を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝の内壁上に第１及び第２の絶縁膜を効率的に形成することができる。
さらに、請求項１０記載の半導体装置の製造方法は、ステップ(g) 及びステップ(m)を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝の内に制御電極及び導電領域を効率的に形成することができる。
【０１５８】
請求項１１記載の半導体装置の製造方法で製造される半導体装置は、第１の溝及び少なくとも一つの第２の溝間の溝間距離を５μｍ以下にすることにより十分な耐圧を維持することができる。
【０１６０】
請求項１２記載の半導体装置の製造方法はステップ(k) において、少なくとも一つの第２の溝に隣接して第４の半導体層の表面内に、第４の半導体層より第１の導電型の不純物濃度が高い第１の導電型の第２の半導体領域を形成している。
【０１６１】
したがって、第２の半導体領域によって、第４の半導体層と第１の主電極との間のコンタクト抵抗を低くすることができるため、上記寄生バイポーラトランジスタの動作を抑制することができる。
【０１６２】
請求項１３記載の半導体装置の製造方法は、ステップ(e) 及びステップ(h) を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝を効率的に形成することができる。
【０１６５】
請求項１４記載の半導体装置の製造方法はステップ(a-2) において、エピタキシャル成長により第２の半導体層を形成したため、第２の半導体層の不純物濃度、膜厚を制御性良く形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＣＳＴＢＴの構造を示す断面図である。
【図２】 実施の形態１のＣＳＴＢＴの他の態様を示す断面図である。
【図３】 実施の形態２であるＣＳＴＢＴの第１の態様を示す平面図である。
【図４】 図３のＡ−Ａ断面を示す断面図である。
【図５】 図３のＢ−Ｂ断面を示す断面図である。
【図６】 実施の形態２であるＣＳＴＢＴの第２の態様を示す平面図である。
【図７】 図６のＡ−Ａ断面を示す断面図である。
【図８】 図６のＢ−Ｂ断面を示す断面図である。
【図９】 実施の形態２であるＣＳＴＢＴの第３の態様を示す平面図である。
【図１０】 実施の形態３であるＣＳＴＢＴの第１の態様の構造を示す断面図である。
【図１１】 実施の形態３の第２の態様の構造を示す断面図である。
【図１２】 この発明の実施の形態４であるＣＳＴＢＴの製造方法を示す断面図である。
【図１３】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１４】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１５】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１６】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１７】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１８】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１９】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図２０】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図２１】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２２】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２３】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２４】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２５】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２６】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２７】 従来のＴＩＧＢＴの構造を示し断面図である。
【図２８】 従来のＣＳＴＢＴの構造を示す断面図である。
【図２９】 ＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔とオン電圧との関係を示すグラフである。
【図３０】 ＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔と耐圧との関係を示すグラフである。
【図３１】 ＴＩＧＢＴの第１の改良構造を示す断面図である。
【図３２】 ＴＩＧＢＴの第２の改良構造を示す断面図である。
【符号の説明】
１ Ｐ+基板、２ Ｎ+バッファ層、３ Ｎ-層、４ Ｎ層、５ Ｐベース層、６ Ｎ+エミッタ領域、６ａ〜６ｃ エミッタ延長領域、７ 第１の溝、８ ゲート絶縁膜、９ ゲート電極、１０，１９ 層間絶縁膜、１１ 第２の溝、１２エミッタ電極、１３ コレクタ電極、１４ 絶縁膜、１５ ポリシリコン領域、１６，１７ Ｐ+拡散領域。
【発明の属する技術分野】
この発明は半導体装置、特に絶縁ゲートを有するバイポーラトランジスタを備える半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
モータ等を駆動するパワーエレクトロニクスでは、スイッチング素子として定格電圧が３００Ｖ以上の領域ではその特性からＩＧＢＴ(Insulated Gate Bipolar Transistor)が主として用いられる。
【０００３】
図２７は、従来のトレンチゲート型ＩＧＢＴ（ＴＩＧＢＴ）の構造を示した断面図である。同図に示すように、Ｐ+基板３１上にＮ+バッファ層３２が形成され、Ｎ+バッファ層３２上にＮ-層３３が形成される。
【０００４】
Ｎ-層３３の上層部にはＰベース領域３５が選択的に形成されており、さらに、Ｐベース領域３５の表面内にはＮ+エミッタ領域３６が選択的に形成される。
Ｐベース領域３５はＰ型の不純物を拡散することにより、Ｎ+エミッタ領域３６は高濃度のＮ型の不純物を拡散することにより形成することができる。
【０００５】
Ｎ+エミッタ領域３６に隣接し、かつＰベース領域３５を貫通してＮ-層３３の上層部に達するように、溝３７が形成され、溝３７内壁上に形成されるゲート絶縁膜３８を介して、溝３７内にゲート電極３９が埋め込まれて形成される。ゲート電極３９はポリシリコンにより形成される。
【０００６】
ゲート絶縁膜３８を介してゲート電極３９と対向するＰベース領域３５の領域がチャネル領域として規定される。Ｎ+エミッタ領域３６の表面の大部分及びゲート絶縁膜３８上に層間絶縁膜４０が形成され、Ｎ+エミッタ領域３６の表面の一部（上記大部分を除く部分）及びＰベース領域３５の表面上にエミッタ電極４２が形成され、Ｐ+基板３１の裏面にはコレクタ電極４３が形成される。
【０００７】
図２８は発明者等が発案したキャリア蓄積型ＴＩＧＢＴ（ＣＳＴＢＴ:Carrier Stored Trench-gate Bipolar Transistor）の構造を示す断面図である。図２８に示すように、Ｎ-層３３とＰベース領域３５間にＮ層３４が形成されている点が、図２７で示したＴＩＧＢＴと異なる。Ｎ層３４は溝３７の底部より浅い領域にキャリア蓄積のために設けられている。
【０００８】
次に、図２７及び図２８で示したＩＧＢＴ（ＴＩＧＢＴ及びＣＳＴＢＴの動作について説明する。
【０００９】
図２７及び図２８で示した構造において、エミッタ電極４２とコレクタ電極４３との間に所定のコレクタ電圧ＶＣＥを設定し、エミッタ電極４２とゲート電極３９との間にオン状態となる所定のゲート電圧ＶＧＥを印加にすると、Ｐベース領域３５におけるチャネル領域がＮ型に反転しチャネルが形成される。
【００１０】
このチャネルを通じてエミッタ電極４２から電子がＮ-層３３（Ｎ層３４）に注入される。この注入された電子によりＰ+基板３１とＮ-層３３（Ｎ+バッファ層３２）との間が順バイアスされ、Ｐ+基板３１からホールが注入され、Ｎ-層３３の抵抗値が大幅に下がり、ＩＧＢＴの電流容量が向上する。このように、ＩＧＢＴはＰ+基板３１からのホールの注入によりＮ-層３３の抵抗値を下げることができる。
【００１１】
次に、ＩＧＢＴのオン状態からオフ状態への動作について説明する。図２７及び図２８で示す構造において、エミッタ電極４２とゲート電極３９との間にオン状態で印加されたゲート電圧ＶＧＥを“０”または逆バイアスがかかるようにオフ状態に変化させる。
【００１２】
すると、Ｎ型に反転したチャネル領域がＰ型に戻り、エミッタ電極４２からの電子の注入も止まる。電子の注入の停止によりＰ+基板３１からのホールの注入も停止する。その後、Ｎ-層３３（Ｎ+バッファ層３２）に溜まっていた電子とホールはそれぞれコレクタ電極４３及びエミッタ電極４２へ抜けていくか、または、互いに再結合して消滅する。
【００１３】
図２７で示すＴＩＧＢＴの場合、平面ゲート型ＩＧＢＴに比べて表面のＭＯＳ構造を約１／１０程度に微細化できるため特性の向上を図ることができる。また、平面ゲート型ＩＧＢＴで表面に隣接するセル間のＰベース領域ではさまれたＮ領域に電流がながれ、この領域での電圧降下が大きい。
【００１４】
しかし、ＴＩＧＢＴでゲート電極３９がＰベース領域３５を貫通して深さ方向に形成されることにより、電流経路にＰベース領域３５にはさまれたＮ-層３３が存在しなくなるため、動作特性の向上が図れる。
【００１５】
図２８で示しＣＳＴＢＴではＰベース領域３５の下層にＮ層３４が形成されているため、Ｐ+基板３１からのホールがエミッタ電極４２に到達するのを防ぐため、Ｐベース領域３５下にホールが蓄積され、ＴＩＧＢＴよりさらにオン電圧を低下させることができる。
【００１６】
【発明が解決しようとする課題】
トレンチゲート構造のＩＧＢＴの場合、平面ゲート型に比べて１／１０以上にシュリンクすることによりゲート数が増えるためゲート容量が増大する問題がある。この問題の解決策の一つとしてセルサイズを大きくしてゲート数を低減させる方法がある。しかしながら、この方法を採用するとＴＩＧＢＴではオン電圧の上昇を招いてしまい、ＣＳＴＢＴではオン電圧の上昇は小さいが耐圧の低下を招いてしまうため、実用レベルの解決策とはならない。
【００１７】
図２９はＴＩＧＢＴとＣＳＴＢＴとにおける隣接する溝間のトレンチ間隔（溝間距離，対向する溝端部間の距離）とオン電圧との関係を示すグラフである。図３０はＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔と耐圧との関係を示すグラフである。図２９及び図３０において、曲線ＬＴはＴＩＧＢＴの特性を、曲線ＬＣはＣＳＴＢＴの特性をそれぞれ示している。
【００１８】
なお、従来のＴＩＧＢＴ及びＣＳＴＢＴのトレンチ間隔は３μｍで設計していた。図２９及び図３０では、トレンチ間隔が約１１μｍまで示しており、トレンチ間隔が１１μｍの場合はセルサイズが従来の３倍になり、ゲート容量が１／３になる。
【００１９】
図２９において、曲線ＬＣに示すように、ＣＳＴＢＴはトレンチ間隔を増大させてもオン電圧はあまり変化しないのに対し、曲線ＬＴに示すようにＴＩＧＢＴはトレンチ間隔の拡がりとともに無視できないレベルにオン電圧が上昇してしまう。
【００２０】
図３０において、曲線ＬＴに示すように、トレンチ間隔を増大させてもＴＩＧＢＴの耐圧はあまり低下しないのに対し、曲線ＬＣに示すようにＣＳＴＢＴではトレンチ間隔の拡がりとともに耐圧が急激に減少してしまい、特にトレンチ間隔が５μｍを越えると０Ｖに近くなる。
【００２１】
このように、従来のＴＩＧＢＴ及びＣＳＴＢＴでは、オン電圧の上昇または耐圧の低下が発生していまうため、ゲート容量を低下させるべくトレンチ間隔を拡げることができないという問題点があった。
【００２２】
また、ＩＧＢＴ（ＴＩＧＢＴ，ＣＳＴＢＴ）共通の問題として、Ｎ-層３３（図２８のＣＳＴＢＴではＮ層３４）、Ｐベース領域３５及びＮ+エミッタ領域３６で形成される寄生バイポーラトランジスタ（ＢＩＰ−Ｔｒ）が存在する問題点がある。
【００２３】
この寄生ＢＩＰ−Ｔｒが動作するとＩＧＢＴは制御不可能となり、ＩＧＢＴは破壊されてしまう。ＣＳＴＢＴはＴＩＧＢＴに比べてＮ層３４を形成しているためＰベース領域３５近傍の抵抗値が大きくなり、ＴＩＧＢＴに比べると寄生ＢＩＰ−Ｔｒが動作しやすい。
【００２４】
また、特開平９−３３１０６３号公報等に上述したＴＩＧＢＴにおける問題点の解決を図ったいくつかの構造が提案されている。
【００２５】
図３１はＴＩＧＢＴの第１の改良構造を示す断面図である。図３１で示すように、Ｐ+基板１０３上にＮ+バッファ層１０２、Ｎ-層１０１及びＰベース領域１０４が形成され、Ｐベース領域１０４の表面に選択的にＮ+エミッタ領域１０５が形成され、Ｎ+エミッタ領域１０５の表面からＮ+エミッタ領域１０５、Ｐベース領域１０４を貫通して、Ｎ-層１０１にかけてゲートトレンチ７０が形成される。ゲートトレンチ７０はゲートトレンチ溝１０７Ａ内に形成されるゲート絶縁膜１０７及びゲート電極１０８よりなる。
【００２６】
ゲート電極１０８は側面及び上面を絶縁膜１１８で覆われ、ゲート電極１０８上に絶縁膜１１８を介してシリケートガラス膜１１９がさらに形成され、シリケートガラス膜１１９の上の一部にＣＶＤ酸化膜１２０が形成される。
【００２７】
また、ゲートトレンチ７０，７０間にエミッタトレンチ８０が形成され、エミッタトレンチ８０はＮ+エミッタ領域１０５が形成されていないＰベース領域１０４の表面からＰベース領域１０４を貫通してＮ-層１０１に到達するように形成される。エミッタトレンチ８０はエミッタトレンチ溝８０ａ内に形成されたエミッタ絶縁膜８０ｂ及びエミッタトレンチ電極８０ｃからなる。
【００２８】
エミッタ電極１１０はＮ+エミッタ領域１０５の一部上及びシリケートガラス膜１１９に形成されたコンタクトホール５０を介してエミッタトレンチ電極８０ｃの一部と電気的に接続するようにＰベース領域１０４上に形成され、コレクタ電極１１１はＰ+基板１０３の裏面上に形成される。
【００２９】
このような第１の改良構造は、図２７で示したＴＩＧＢＴに比べ、ゲートトレンチ７０，７０間にエミッタトレンチ８０を設けた点が異なっている。この構造では、ゲート電極として機能するゲートトレンチ７０，７０間のトレンチ間隔を図２７で示したＴＩＧＢＴと同程度に設定することにより、ゲート容量は図２７のＴＩＧＢＴと同じにすることができる。
【００３０】
第１の改良構造では、ゲートトレンチ７０，７０間にさらにエミッタトレンチ８０を形成しているため、互いに隣接するゲートトレンチ７０，エミッタトレンチ８０間のトレンチ間隔（シリコンの残し幅）ｄｘが０．２μｍと現在の製造技術では実現が極めて困難な技術を開示している。
【００３１】
図３２はＴＩＧＢＴの第２の改良構造を示す断面図である。同図に示すように、ゲートトレンチ７０，７０間に複数のエミッタトレンチ８０が形成される。エミッタトレンチ８０はエミッタ絶縁膜８０ｂ内にエミッタトレンチ電極８０ｃが形成されている。
【００３２】
エミッタトレンチ８０，８０間のＰベース領域１０４上全面にシリケートガラス膜１１０Ａが形成されている。エミッタ電極１１０は全面に形成され、Ｎ+エミッタ領域１０５の一部とゲートトレンチ７０に隣接するＰベース領域１０４及びエミッタトレンチ電極８０ｃ上に直接形成される。他の構成は図３１で示した第１の改良構造と同様である。
【００３３】
第２の改良構造では、ゲートトレンチ７０，７０間に複数のエミッタトレンチ８０を設けることにより、ゲートトレンチ７０，７０間のトレンチ間隔を大きく設けることができるため、ゲート容量を上げることができる。
【００３４】
しかしながら、コレクタ電極１１１からＰ+基板１０３に注入されたホールはエミッタ電極１１０に電気的に接続されたＰベース領域１０４、すなわち、ゲートトレンチ７０に隣接するＰベース領域１０４のみを介してエミッタ電極１１０に抜けることになる。
【００３５】
このため、図２７のＴＩＧＢＴのようＰベース領域３５をほぼ全面に拡げて形成した構造のようにコレクタ飽和電圧ＶＣＥ（sat）は単純に上昇せずに、エミッタ電極１１０に電気的に接続されていないＰベース領域１０４、すなわち、エミッタトレンチ８０，８０間のＰベース領域１０４の直下にホールを蓄積することができ、オン電圧の低減化が可能となる。
【００３６】
ただし、エミッタ電極１１０と電気的に接続されていないＰベース領域１０４の存在は以下のような問題がある。ＩＧＢＴのオフ過程では、ホールはエミッタ電極１１０に抜けることが必要であるが、Ｐベース領域１０４の大部分の領域がエミッタ電極１１０に電気的に接続されていないため、ホールを十分にエミッタ電極１１０に抜くことが不可能となり、ＩＧＢＴのオフ動作に悪影響を与えてしまう問題点があった。
【００３７】
また、オフ過程で、エミッタ電極１１０に抜けるホールはエミッタ電極１１０に電気的に接続したＰベース領域１０４を通過するため、図２７で示したＴＩＧＢＴに比べて寄生ＢＩＰ−Ｔｒが動作しやすくなるという問題点があった。
【００３８】
この発明は上記問題点を解決するためになされたもので、動作特性に悪影響を与えることなく、ゲート容量の増大を最小限に抑えた半導体装置及びその製造方法を得ることを目的とする。
【００３９】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体装置は、一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、前記第１の溝の内壁上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝全ての内には形成されず、前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、前記第１の溝は平面視所定方向に沿って形成される溝を含み、前記少なくとも一つの第２の溝は平面視前記所定方向に沿って形成される溝を含み、前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域とを含み、前記第１の主電極は前記第２の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、前記第１の半導体領域は、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域を含み、前記第１の主電極はさらに前記第３の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、前記第１の主電極は前記導電領域上に直接形成される。
【００４０】
また、請求項２の発明は、請求項１記載の半導体装置であって、前記第１の溝と前記少なくとも一つの第２の溝との溝間距離を５μｍ以下にしている。
【００４３】
また、請求項３の発明は、請求項１記載の半導体装置であって、前記第２及び第３の部分領域はそれぞれ複数の第２及び第３の部分領域を含み、前記複数の第３の部分領域は前記少なくとも一つの第２の溝の近傍に選択的に形成される。
【００４４】
また、請求項４の発明は、請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定される。
【００４５】
この発明に係る請求項５記載の半導体装置は、一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、前記第１の溝の内壁上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝内には形成されず、前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、 前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、前記第１の主電極は前記導電領域上に直接形成される。
【００４６】
また、請求項６の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記少なくとも一つの第２の溝は複数の第２の溝を含む。
【００４７】
また、請求項７の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記第１の溝及び前記少なくとも一つの第２の溝の形成深さは同一である。
【００４８】
また、請求項８の発明は、請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、前記第１の溝及び前記少なくとも一つの第２の溝の形成幅は同一である。
【００５２】
また、請求項９の発明は、請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、前記第１の半導体層と前記第２の半導体層との間に形成される、第２の導電型の第６の半導体層をさらに備え、前記第６の半導体層の第２の導電型の不純物濃度は前記第２の半導体層よりも高く設定される。
【００５３】
この発明に係る請求項１０記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップとをさらに備え、前記ステップ(e) は平面視所定方向に沿って前記第１の溝を形成するステップを含み、前記ステップ(h) は平面視前記所定方向に沿って前記少なくとも一つの第２の溝を形成するステップを含み、前記ステップ(d) 及び(e) 実行後の前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域と、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域とを含み、前記ステップ(i) は、前記第２の部分領域及び前記第３の部分領域上に直接前記第１の主電極を形成するステップを含み、(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、前記ステップ(f) 及び前記ステップ(l) は同時に実行され、前記ステップ(g) 及び前記ステップ(m) は同時に実行され、前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップをさらに含む。
【００５４】
また、請求項１１の発明は、請求項１０記載の半導体装置の製造方法であって、前記ステップ(e) 及びステップ(h) は、前記第１の溝と前記少なくとも一つの第２の溝の溝間距離が５μｍ以下になるように実行される。
【００５６】
この発明に係る請求項１２記載の半導体装置の製造方法は、(a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップと、(k) 前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に、第１の導電型の第２の半導体領域を形成するステップとをさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、前記ステップ(f) 及び前記ステップ(l) は同時に実行され、前記ステップ(g) 及び前記ステップ(m) は同時に実行され、前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップを含む。
【００５７】
また、請求項１３の発明は、請求項１０ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(e) 及び前記ステップ(h) は同時に実行される。
【００６０】
また、請求項１４の発明は、請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(a) は、(a-1) 前記第１の半導体層を準備するステップと、(a-2) 前記第１の半導体層の一方主面からエピタキシャル成長させて前記第２の半導体層を形成するステップとを含む。
さらに、請求項１５記載の発明は、請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、前記ステップ(a) は、(a-1) 前記第２の半導体層を準備するステップと、(a-2) 前記第２の半導体層の裏面から第１の導電型の不純物を導入して、前記第２の半導体層の下層部に前記第１の半導体層を形成するステップとを含む。
【００６２】
【発明の実施の形態】
＜実施の形態１＞
（基本態様）
図１はこの発明の実施の形態１であるＣＳＴＢＴの構造を示す断面図である。同図に示すように、Ｐ+基板１上にＮ+バッファ層２が形成され、Ｎ+バッファ層２上にＮ-層３が形成される。
【００６３】
Ｎ-層３の上層部にはＮ層４を介してＰベース層５が選択的に形成されており、さらに、Ｐベース層５の表面内にはＮ+エミッタ領域６が選択的に形成される。Ｐベース層５はＰ型の不純物を拡散することにより、Ｎ+エミッタ領域６は高濃度のＮ型の不純物を拡散することによりそれぞれ形成することができる。
【００６４】
Ｎ+エミッタ領域６に隣接し、かつＰベース層５及びＮ層４を貫通してＮ-層３の上層部に達するように、第１の溝７が形成され、第１の溝７内にゲート絶縁膜８を介してゲート電極９が形成される。ゲート電極９はポリシリコンにより形成される。ゲート絶縁膜８を介してゲート電極９と対向するＰベース層５の領域がチャネル領域として規定される。
【００６５】
第１の溝７，７間に所定数（図１では２個）の第２の溝１１が形成される。第２の溝１１はＰベース層５及びＮ層４を貫通してＮ-層３の上層部に達するように形成され。第２の溝１１内に絶縁膜１４を介してポリシリコン領域１５が形成される。第２の溝１１は、近傍領域にＮ+エミッタ領域６が形成されていない点、内部にゲート電極９が形成されない点が第１の溝７と異なる。
【００６６】
なお、互いに隣接（し、かつ離間）する第１の溝７及び第２の溝１１間のトレンチ間隔は、図２７及び図２８で説明した溝３７，３７間のトレンチ間隔と同程度に設定される。すなわち、耐圧が低下しない範囲の距離に設定される。
【００６７】
Ｎ+エミッタ領域６の表面の大部分及びゲート絶縁膜８上に層間絶縁膜１０が形成され、Ｎ+エミッタ領域６の表面の一部（上記大部分を除く部分）、Ｐベース層５及び第２の溝１１（絶縁膜１４及びポリシリコン領域１５）の表面上にエミッタ電極１２が形成され、Ｐ+基板１の裏面にはコレクタ電極１３が形成される。
【００６８】
すなわち、コレクタ電極１３はＰベース層５の表面の略全面上に直接形成される。ここで、Ｐベース層５の表面の略全面とは、第１の溝７及び第２の溝１１間のＰベース層５の表面は勿論、第２の溝１１，１１間の第１の溝７の表面を含むことを意味する。
【００６９】
このような構造の実施の形態１において、エミッタ電極１２とコレクタ電極１３との間に所定のコレクタ電圧ＶＣＥを設定し、エミッタ電極１２とゲート電極９との間にオン状態となる所定のゲート電圧ＶＧＥを印加にすると、Ｐベース層５におけるチャネル領域がＮ型に反転しチャネルが形成される。
【００７０】
このチャネルを通じてエミッタ電極１２から電子がＮ-層３に注入される。この注入された電子によりＰ+基板１とＮ-層３（Ｎ+バッファ層２）との間が順バイアスされ、Ｐ+基板１からホールが注入され、Ｎ-層３の抵抗値が大幅に下がり、ＩＧＢＴの電流容量が向上する。このように、ＩＧＢＴはＰ+基板１からのホールの注入によりＮ-層３の抵抗値を下げることができる。
【００７１】
さらに、ＣＳＴＢＴである実施の形態１では、Ｐベース層５下にＮ層４を形成されることにより、Ｐ+基板１からのホールがエミッタ電極１２に到達するのを防ぐため、Ｐベース層５下にホールが蓄積され、図２７で示したＴＩＧＢＴよりオン電圧が低下させることができる。
【００７２】
次に、ＩＧＢＴのオン状態からオフ状態への動作について説明する。エミッタ電極１２とゲート電極９との間にオン状態で印加されたゲート電圧ＶＧＥを“０”または逆バイアスがかかるようにオフ状態に変化させる。
【００７３】
すると、Ｎ型に反転したチャネル領域がＰ型に戻り、エミッタ電極１２からの電子の注入も止まる。電子の注入の停止によりＰ+基板１からのホールの注入も停止する。その後、Ｎ-層３（Ｎ+バッファ層２）に溜まっていた電子とホールはそれぞれコレクタ電極１３及びエミッタ電極１２へ抜けていくか、または、互いに再結合して消滅する。ＣＳＴＢＴの場合もＮ層４の存在に関係なく空乏層が形成されるため、オフ特性はＴＩＧＢＴと変わらない。
【００７４】
このとき、Ｐベース層５の表面の略全面上にエミッタ電極１２が形成されるため、オフ動作時にホールを十分にエミッタ電極１２に抜くことができる、オフ動作の特性の向上を図ることができる。
【００７５】
図２７及び図２８で示した構造の従来のＴＩＧＢＴやＣＳＴＢＴと比較した場合、ゲート電極９が第１の溝７が３本（第１の溝７＋第２の溝１１の数）に１本の割合でしか形成されていないため、ゲートの容量を１／３としてスイッチング動作の高速化を図ることができる。
【００７６】
また、第１の溝７，７間に第２の溝１１を設けることにより、互いに隣接する第１の溝７，第２の溝１１間のトレンチ間隔ｔ０は従来から変化しないため、耐圧が低下する恐れもない。また、ＣＳＴＢＴの場合、実動作に寄与するＰベース層５（第１の溝７に隣接して形成されるＰベース層５）の間隔を広くしても、オン電圧の上昇はＴＩＧＢＴより少なく、本実施の形態のように３倍セルサイズでも、従来のＴＩＧＢＴよりオン電圧を低く抑えることができる。
【００７７】
以下、本実施の形態のＣＳＴＢＴについての効果を図２９及び図３０で示したシミュレーション結果から考察する。図２９及び図３０にようるＣＳＴＢＴは、従来のＴＩＧＢＴの４μｍのセルサイズにＮ層を形成した際に耐圧低下が起きない構造に設定しているため、トレンチ間隔が３μｍ以上になると耐圧の低下が急激に発生している。
【００７８】
トレンチ間隔はＷ／Ｐ（ウェハプロセス）ルールで決まり、現状は５μｍ以下に設定するのが望ましい。この際、形成する溝（第１の溝７，第２の溝１１）の本数と互いに隣接するトレンチ間隔を調整することにより、実使用に最も適した溝とＮ層４との組合せ構造を有するＣＳＴＢＴを得ることができる。
【００７９】
また、溝自体の形成幅を第１の溝７と第２の溝１１とで同じに設定することにより、製造時に溝の形成深さを同じにすることが容易に行うことができる。溝の形成深さが大きく異なると、形成深さがより深い溝の形成間隔によって耐圧が決定されてしまう恐れがあるため望ましくない。第１の溝７と第２の溝１１との形成深さを同一にすることにより耐圧に関する設計マージンを増大させることができる。
【００８０】
さらに、第２の溝１１（絶縁膜１４，ポリシリコン領域１５）上には層間絶縁膜を形成することなく、直接エミッタ電極１２を形成することができるため、層間絶縁膜とのマージンを考慮する必要がない分、第１の溝７と第２の溝１１とのトレンチ間隔を小さくすることができる。
【００８１】
（他の態様）
図２は実施の形態１のＣＳＴＢＴの他の態様を示す断面図である。同図に示すように、Ｎ+バッファ層２が省略され、その分、Ｎ-層３の膜厚が厚くなっている。この態様では、後に詳述するが、Ｎ-層３を製造開始層としてＣＳＴＢＴを製造できる分、製造コストの低減を図ることができる効果を奏する。
【００８２】
＜実施の形態２＞
（第１の態様）
図３はこの発明の実施の形態２であるＣＳＴＢＴの第１の態様を示す平面図である。図４は図３のＡ−Ａ断面を示す断面図であり、図５は図３のＢ−Ｂ断面を示す断面図である。
【００８３】
図３に示すように、第１の溝７（ゲート絶縁膜８，ゲート電極９）が図中（平面視）縦方向に延びて形成される。同様に、第２の溝１１（絶縁膜１４，ポリシリコン領域１５）も第１の溝７，７間に２本の割合で図中縦方向に延びて、図中縦方向に形成される。
【００８４】
Ｎ+エミッタ領域６は、第１の溝７に隣接してして形成される領域（第１の部分領域）と、第１の溝７に隣接する第２の溝１１に向かって第１の溝７の形成方向と垂直方向に延びる複数のエミッタ延長領域６ａ（第２の部分領域）とを有している。
【００８５】
これらの図に示すように、エミッタ延長領域６ａの一部を除くＮ+エミッタ領域６上は層間絶縁膜１９で完全に覆われており、図５に示すように、エミッタ延長領域６ａの一部のみ上にエミッタ電極１２が直接形成されることにより、Ｎ+エミッタ領域６とエミッタ電極１２との電気的接続が行われている。なお、他の構成は図１で示した実施の形態１の基本構成と同様であるため、説明を省略する。
【００８６】
実施の形態２の第１の態様は、エミッタ延長領域６ａの一部とエミッタ電極１２とが接触することにより、Ｎ+エミッタ領域６とエミッタ電極１２とが電気的に接続される構成を採るため、寄生ＢＩＰ−Ｔｒの動作を抑制することができる。
【００８７】
ＣＳＴＢＴの動作を考えると、エミッタ電極１２より電子電流が流れる場合、エミッタ電極１２と接したエミッタ延長領域６ａの一部から第１の溝７に沿って平面方向に流れた後、第１の溝７近傍のＮ+エミッタ領域６を通過してエミッタ電流が流れる。このため、エミッタ電流によってＮ+エミッタ領域６内に電圧降下が生じる。
【００８８】
このＮ+エミッタ領域６での電圧降下はＮ+エミッタ領域６を流れる電流量の増加とともに大きくなる。すなわち、Ｎ+エミッタ領域６内で大電流が流れる領域では高い電圧が発生し、この電圧はＮ+エミッタ領域６を流れる電流を抑制する。以上のメカニズムでＣＳＴＢＴ全体を流れるエミッタ電流が均一となり、大電流が流れにくくすることにより寄生ＢＩＰ−Ｔｒのオン動作を抑制することができる。
【００８９】
一方、図１で示した実施の形態１の基本構成では、図２７及び図２８で示した従来のＴＩＧＢＴ及びＣＳＴＢＴに比較して、ゲート電極９、及びＮ+エミッタ領域６の形成領域を小さくしているので、上記したメカニズムが効率的に機能しにくく、エミッタ電流の不均一が生じやすい構造となっている。
【００９０】
これと比較して、実施の形態２の第１の態様は、エミッタ延長領域６ａの一部に上にエミッタ電極１２を直接形成することにより、平面方向でのエミッタ電流経路を形成できる分、エミッタ電流が均一に流れ易い構造にしているため、実施の形態１に比べて上記したメカニズムが効率的に働くため、寄生ＢＩＰ−Ｔｒのオン動作を効果的に抑制することができる。
【００９１】
（第２の態様）
図６はこの発明の実施の形態２であるＣＳＴＢＴの第２の態様を示す平面図である。図７は図６のＡ−Ａ断面を示す断面図である。また、図８の図６のＢ−Ｂ断面は示す断面図である。
【００９２】
図６に示すように、Ｎ+エミッタ領域６は隣接する第２の溝１１に向かって、第１の溝７の形成方向と垂直方向に延びる領域（第２の部分領域）と、第２の部分領域からさらに延びて第２の溝１１に隣接して形成される領域（第３の部分領域）とからなるエミッタ延長領域６ｂを有している。
【００９３】
これらの図に示すように、エミッタ延長領域６ｂの大部分を除くＮ+エミッタ領域６上に完全に覆って層間絶縁膜１９が形成されており、図８に示すように、エミッタ延長領域６ｂの大部分のみ上にエミッタ電極１２が直接形成されることによりＮ+エミッタ領域６とエミッタ電極１２との電気的接続を図っている。他の構成は図３〜図５で示した第１の態様と同様であるため、説明を省略する。
【００９４】
第２の態様のエミッタ延長領域６ｂは第１の態様のエミッタ延長領域６ａと比較して、第２の溝１１に隣接してさらに形成されている第３の部分領域を有する点が異なる。すなわち、エミッタ延長領域６ｂの方がエミッタ延長領域６ａよりもエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとることができる。
【００９５】
その結果、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗を低く抑えることができるため、オン電圧を低くすることができる効果を奏する。また、仮にオン電圧が低くならない場合でも、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗のバラツキを抑えることができる。加えて、図１で示した実施の形態１に比べて上記メカニズムが有効に機能するため、優れた寄生ＢＩＰ−Ｔｒの抑制機能を有している。
【００９６】
（第３の態様）
図９はこの発明の実施の形態２であるＣＳＴＢＴの第３の態様を示す平面図である。なお、図９のＡ−Ａ断面は図４と同様であり、図９のＢ−Ｂ断面はエミッタ延長領域６ａをエミッタ延長領域６ｃに置き換えた点を除き図５と同様であり、図９のＣ−Ｃ断面はエミッタ延長領域６ｂをエミッタ延長領域６ｃに置き換えた点を除き図７と同様である。
【００９７】
図９に示すように、Ｎ+エミッタ領域６は隣接する第２の溝１１に向かって第１の溝７の形成方向と垂直方向に延びる領域（第２の部分領域）と、第２の部分領域から第２の溝１１に隣接して一部延びて形成される領域（第３の部分領域）とからなる複数のエミッタ延長領域６ｃを有している。
【００９８】
第３の態様は、エミッタ延長領域６ｃの大部分を除くＮ+エミッタ領域６上を完全に覆って層間絶縁膜１９が形成されており、エミッタ延長領域６ｃの大部分のみ上にエミッタ電極１２が直接形成される。他の構成は図３〜図５で示した第１の態様と同様であるため、説明を省略する。
【００９９】
第３の態様のエミッタ延長領域６ｃは第１の態様のエミッタ延長領域６ａと比較して、第２の溝１１に隣接してさらに一部形成されている領域（第３の部分領域）を有する点が異なる。すなわち、エミッタ延長領域６ｃの方がエミッタ延長領域６ａよりもエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとることができるため、エミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化を図ることができる。
【０１００】
また、第３の態様のエミッタ延長領域６ｃは第２の態様のエミッタ延長領域６ｂと比較して、第２の溝１１に隣接する領域（第３の部分領域）を狭く抑えることにより、Ｐベース層５とエミッタ電極１２との電気的に接続を行うコンタクト面積を広くとれる分、エミッタ電極１２にホールを流し出すことができ、寄生ＢＩＰ−Ｔｒがオン動作を抑制することができる利点を有する。
【０１０１】
すなわち、第３の態様は、寄生ＢＩＰ−Ｔｒの動作抑制とエミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化をバランス良く行うことができる。
【０１０２】
なお、寄生ＢＩＰ−Ｔｒの動作抑制とエミッタ電極１２とＮ+エミッタ領域６とのコンタクト抵抗の低減化を考慮して、上述した第１〜第３の態様それぞれの構造をより最適化することにより、実使用に最適なＮ+エミッタ領域６の構造を有することが可能となる。
【０１０３】
＜実施の形態３＞
（第１の態様）
図１０はこの発明の実施の形態３であるＣＳＴＢＴの第１の態様の構造を示す断面図である。同図に示すように、エミッタ電極１２とのコンタクト面となるＰベース層５の表面内にＰ+拡散領域１６が形成されている。他の構成は図１で示した実施の形態１の基本構成と同様であるため、説明は省略する。
【０１０４】
実施の形態３の第１の態様の基本動作は実施の形態１と同様であるが、実施の形態２のＣＳＴＢＴと同様に、実施の形態１のＣＳＴＢＴより寄生ＢＩＰ−Ｔｒが動作しにくいという効果を奏している。
【０１０５】
すなわち、Ｐ+拡散領域１６を形成することにより、Ｐ+基板１より注入されたホールをＰ+拡散領域１６を通してエミッタ電極１２に流し込むことが可能となり、エミッタ電極１２とＰ+拡散領域１６との間のコンタクト抵抗を下げることができるため、寄生ＢＩＰ−Ｔｒ動作を抑制することができる。
【０１０６】
（第２の態様）
図１１は実施の形態３の第２の態様の構造を示す断面図である。同図に示すように、エミッタ電極１２とのコンタクト面となるＰベース層５の表面内にＰ+拡散領域１７が形成されている。
【０１０７】
Ｐ+拡散領域１７のＰ型の不純物濃度はＮ+エミッタ領域６のＮ型の不純物濃度より高く設定している。このため、Ｎ+エミッタ領域６のサイド拡散によるＮ+エミッタ領域６の形成面積の増加を抑制することができ、装置の微細化を図ることができる。
【０１０８】
その結果、第２の態様は、互いに隣接する溝（第１の溝７，第２の溝１１）間のトレンチ間隔は第１の態様のトレンチ間隔ｔ１より狭いトレンチ間隔ｔ２で済ますことができ、セルサイズを縮小することができ、さらに設計マージンを大きくすることができる。
【０１０９】
＜実施の形態４＞
図１２〜図２０はこの発明の実施の形態４であるＣＳＴＢＴの製造方法を示す断面図である。なお、実施の形態４の製造方法は図１で示したＣＳＴＢＴと等価な構造を製造する工程を示している。
【０１１０】
まず、図１２に示すように、Ｎ-層３となるＮ型シリコンを有する基体２３を準備する。なお、基体２３は図１で示したＰ+基板１、Ｎ+バッファ層２及びＮ-層３を含む構成を意味する。ここでは、説明の都合上、Ｎ-層３に相当する領域のみ示している。
【０１１１】
次に、図１３に示すように、基体２３の表面からＮ型不純物を全面に注入した後、拡散することにより基体２３の上層部にＮ層４を形成する。
【０１１２】
そして、図１４に示すように、Ｎ層４の表面からＰ型不純物を全面に注入した後、拡散することにより、Ｎ層４の上層部にＰベース層５を形成する。
【０１１３】
次に、図１５に示すように、Ｐベース層５の表面からＮ型不純物を選択的に注入した後、拡散することによりＮ+エミッタ領域６を形成する。
【０１１４】
そして、図１６に示すように、Ｎ+エミッタ領域６の中心部、Ｐベース層５、及びＮ層４貫通して基体２３の上層部にかけて第１の溝７を形成するとともに、Ｎ+エミッタ領域６が形成されていないＰベース層５及びＮ層４を貫通して第２の溝１１を形成する。この際、第１の溝７と第２の溝１１を隣接、かつ離間させて同じ形成幅で形成することにより、容易に同じ深さで形成することができる。このように、第１の溝７と第２の溝１１とを同時に形成することにより、効率的な製造が可能となる。
【０１１５】
その後、図１７に示すように、第１の溝７及び第２の溝１１の内壁面を含む全面に絶縁膜１８を形成する。
【０１１６】
そして、図１８に示すように、全面に導電体であるポリシリコンを堆積した後、エッチング処理を施すことにより、第１の溝７内にゲート電極９を、第２の溝１１内にポリシリコン領域１５をそれぞれ同時に形成する。このように、ゲート電極９及びポリシリコン領域１５を同一材料で同時に形成することにより、ゲート電極９及びポリシリコン領域１５を効率的に形成することができる。
【０１１７】
その後、図１９に示すように、全面に絶縁膜を形成後に選択的にエッチング処理を行い、第１の溝７及びＮ+エミッタ領域６上の大部分の領域上にのみ層間絶縁膜１０を形成する。
【０１１８】
この際、ゲート絶縁膜８及び絶縁膜１４が完成される。このように、図１７及び図１９で示す工程によってゲート絶縁膜８及び絶縁膜１４を同時に形成することにより、ゲート絶縁膜８及び絶縁膜１４を効率的に形成することができる。
【０１１９】
次に、図２０に示すように、全面（Ｎ+エミッタ領域６の表面を含む）にエミッタ電極１２を形成する。したがって、エミッタ電極１２はＮ+エミッタ領域６の一部及びＰベース層５の表面の略全面上に直接形成される。
【０１２０】
そして、図示しないが、基体２３の裏面にコレクタ電極を形成することにより、実施の形態１の基本構成のＣＳＴＢＴが完成する。
【０１２１】
なお、実施の形態１の他の態様で示す構造を得る場合、基体２３はＰ+基板１及びＮ-層３からなる構成とすればよい。
【０１２２】
なお、実施の形態２の第１〜第３の態様で示す構造を得る場合、例えば図１８で示す工程時に、第１〜第３の態様に対応するＮ+エミッタ領域６を形成し、図１９で示す工程で層間絶縁膜１０に代えて層間絶縁膜１９を形成すれば良い。第２及び第３の態様の場合、図１９で示す工程時にエミッタ延長領域６ｂ及び６ｃの一部に隣接して第２の溝１１を形成することになる。
【０１２３】
また、実施の形態３の第１及び第２の態様で示す構造を得る場合、例えば図１８で示す工程と図１９で示す工程との間に、Ｐ+拡散領域１６及びＰ+拡散領域１７を形成する工程を挿入すれば良い。
【０１２４】
＜実施の形態５＞
図２１〜図２３は、図１２で示した基体２３を製造する方法を示す説明図である。
【０１２５】
まず、図２１に示すように、Ｐ型シリコン基板等のＰ+基板１を準備する。
【０１２６】
そして、図２２に示すように、Ｐ+基板１の裏面（図では上部）に例えばエピタキシャル成長によってＮ-層３となるＮ型シリコン層を形成する。その結果、Ｐ+基板１及びＮ-層３からなる基体２３を得ることができる。
【０１２７】
その後、図１２〜図２０で示した実施の形態４の工程を経て、Ｎ-層３の上層部にＩＧＢＴのセルを形成し、その後、Ｐ+基板１の裏面（図では上部）にコレクタ電極を形成して、ＴＩＧＢＴを完成する（図示せず）ことができる。
【０１２８】
なお、図２１の工程後、図２３に示すように、Ｐ+基板１の裏面（図では上部）にエピタキシャル成長等によってＮ+バッファ層２及びＮ-層３を順次形成することにより、Ｐ+基板１、Ｎ+バッファ層２及びＮ-層３からなる基体２３を得ることできる。
【０１２９】
このように、実施の形態５では、エピタキシャル成長によりＮ-層３を形成したため、Ｎ-層３の不純物濃度、膜厚を制御性良く形成することができる。
【０１３０】
＜実施の形態６＞
図２４及び図２５は、図２で示した構造と等価なＣＳＴＢＴを得るためのシリコン基板の製造方法を示す断面図である。
【０１３１】
まず、図２４に示すように、Ｎ-層３を準備する。
【０１３２】
そして、図２５に示すように、Ｎ-層３の裏面にＰ型不純物を注入後拡散する等によりＰ+基板１となるＰ型シリコン層２１を得る。その結果、Ｎ-層３及びＰ型シリコン層２１よりなる基体２３を得ることができる。
【０１３３】
その後、図１２〜図２０で示した実施の形態４の工程を経て、Ｎ-層３の上層部にＩＧＢＴのセルを形成し、その後、Ｐ型シリコン層２１の裏面にコレクタ電極を形成して、ＴＩＧＢＴを完成する（図示せず）。
【０１３４】
なお、図２４，図２５で示す工程は、図１２〜図２０で示した実施の形態４の工程を途中に挿入することも可能である。
【０１３５】
また、図２５の工程後、図２６に示すように、基体２３の裏面から浅くＮ型不純物を注入した後拡散処理をすることにより、基体２３の下層にＮ+バッファ層２を形成した後、Ｐ型シリコン層２１を形成することにより、Ｐ型シリコン層２１、Ｎ+バッファ層２及びＮ-層３からなる基体２３を得ることができる。
【０１３６】
＜その他＞
なお、上記実施の形態１〜実施の形態６では、ＮＭＯＳ構造のＩＧＢＴ（ＣＳＴＢＴ）について述べたが、ＰＭＯＳ構造のＩＧＢＴについても適用可能であることは勿論である。
【０１３７】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体装置は、制御電極を内部に有する第１の溝と制御電極を内部に有しない少なくとも一つの第２の溝とを混在して形成することにより、制御電極に付随する容量を小さくすることができる。
【０１３８】
この際、十分な耐圧が維持できる程度に、第１の溝及び少なくとも一つの第２の溝間の溝間距離を設定することにより、耐圧の低下も十分抑制することができる。加えて、第３の半導体層の存在によりオン電圧の上昇も十分に抑制することができる。
【０１３９】
さらに、第４の半導体層の表面の略全面上に第１の主電極が形成されるため、第４の半導体層と第１の主電極との間にキャリアを良好に流すことができ、動作特性の向上を図ることができる。
【０１４０】
その結果、請求項１記載の半導体装置は、オン電圧，耐圧等を含む動作特性に悪影響を与えることなく、制御電極に付随する容量の増大を最小限に抑えることができる。
さらに、請求項１記載の半導体装置の第１の主電極は、第２の部分領域上に直接形成されることにより第１の半導体領域と電気的に接続を行うため、第１の半導体領域、第４の半導体層及び第３の半導体層よりなる寄生バイポーラトランジスタが動作するのを効果的に抑制することができる。
加えて、請求項１記載の半導体装置の第１の主電極は、さらに第３の部分領域上に直接形成されることにより電気的に接続を行うため、第１の主電極と第１の半導体領域とのコンタクト抵抗をより低くすることができる。
さらに、請求項１記載の半導体装置は、少なくとも一つの第２の溝の内壁上に第２の絶縁膜が形成されるため、第１及び第２の絶縁膜を同時に形成すれば、第１及び第２の絶縁膜を第１の溝及び少なくとも一つの第２の溝の内壁上にそれぞれ効率的に形成することができる。
加えて、請求項１記載の半導体装置は、第２の絶縁膜を介して少なくとも一つの第２の溝内に埋め込まれた導電領域をさらに備えるため、制御電極と導電領域を同一材質で同時に形成すれば、制御電極及び導電領域を第１の溝及び少なくとも一つの第２の溝内にそれぞれ効率的に形成することができる。
さらに、請求項１記載の半導体装置の第１の主電極は導電領域上に直接形成されるため、電極領域及びその近傍上を覆う絶縁膜等のマージンを考慮する必要がない分、第１の溝及び少なくとも一つの第２の溝間の溝間距離を小さくすることができる。
【０１４１】
請求項２記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝間の溝間距離を５μｍ以下にすることにより十分な耐圧を維持することができる。
【０１４４】
請求項３記載の半導体装置の複数の第３の部分領域は少なくとも一つの第２の溝の近傍に選択的に形成されるため、上記寄生バイポーラトランジスタの動作抑制と上記コンタクト抵抗の低減化をバランス良く行うことができる。
【０１４５】
請求項４記載の半導体装置の第４の半導体層より第１の導電型の不純物濃度が高い第２の半導体領域によって、第４の半導体層と第１の主電極との間のコンタクト抵抗を低くすることができるため、上記寄生バイポーラトランジスタの動作を抑制することができる。
【０１４６】
請求項５記載の半導体装置の第２の半導体領域の第１の導電型の不純物濃度は、第１の半導体領域の第２の導電型の不純物濃度より高く設定されるため、第１の半導体領域の形成時にその拡散度合を抑制することができる分、装置の微細化を図ることができる。
【０１４７】
請求項６記載の半導体装置において、一の第１の溝に対して複数の第２の溝が配列されるため、この配列を繰り返して形成することにより、２つの第１の溝間に複数の第２の溝が配置されるように設けることができるため、第１の溝間における溝間距離に関する設計マージンの増大を図ることができる。
【０１４８】
請求項７記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝の形成深さを同一にすることにより、耐圧に関する設計マージンを増大させることができる。
【０１４９】
請求項８記載の半導体装置は、第１の溝及び少なくとも一つの第２の溝の形成幅を同一にすることにより、第１の溝及び少なくとも一つの第２の溝を同時に形成する際、容易に第１の溝及び少なくとも一つの第２の溝を同じ深さで形成することができる。
【０１５３】
請求項９記載の半導体装置は、第２の導電型の不純物濃度が第２の半導体層より高い第６の半導体層の存在により、第２の半導体層の厚みを薄く形成できる分、オン電圧の低下等、動作特性の向上を図ることができる。
【０１５４】
この発明における請求項１０記載の半導体装置の製造方法で製造される半導体装置は、制御電極を内部に有する第１の溝と制御電極を内部に有しない少なくとも一つの第２の溝とを混在して形成することにより、制御電極に付随する容量を小さくすることができる。
【０１５５】
この際、第１の溝及び少なくとも一つの第２の溝間の溝間距離が十分な耐圧が維持できる程度になるようにステップ(e) 及びステップ(h)を実行することにより、耐圧の低下も十分抑制することができる。加えて、ステップ(c) で形成される第３の半導体層の存在によりオン電圧の上昇も十分に抑制することができる。
【０１５６】
さらに、ステップ(i) で、第４の半導体層の表面の略全面上に第１の主電極が形成することにより、第４の半導体層と第１の主電極との間にキャリアを良好に流すことができるため、動作特性の向上を図ることができる。
【０１５７】
その結果、請求項１０記載の半導体装置の製造方法は、オン電圧，耐圧等の動作特性に悪影響を与えることなく、制御電極に付随する容量の増大を最小限に抑えることができる半導体装置を製造することができる。
さらに、請求項１０記載の半導体装置の製造方法は、ステップ(a-2) において、第２の半導体層の裏面から第１の導電型の不純物を導入して第１の半導体層を形成したため、比較的安価に製造することができる。
そして、請求項１０記載の半導体装置の製造方法はステップ(i) において、第２の部分領域上に直接第１の主電極を形成して、第１の主電極と第１の半導体領域との電気的に接続を行うため、第１の半導体領域の第２の部分領域の存在により第１の半導体領域、第４の半導体層及び第３の半導体層よりなる寄生バイポーラトランジスタが動作するのを効果的に抑制することができる。
加えて、請求項１０記載の半導体装置の製造方法は、ステップ(f) 及びステップ(l)を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝の内壁上に第１及び第２の絶縁膜を効率的に形成することができる。
さらに、請求項１０記載の半導体装置の製造方法は、ステップ(g) 及びステップ(m)を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝の内に制御電極及び導電領域を効率的に形成することができる。
【０１５８】
請求項１１記載の半導体装置の製造方法で製造される半導体装置は、第１の溝及び少なくとも一つの第２の溝間の溝間距離を５μｍ以下にすることにより十分な耐圧を維持することができる。
【０１６０】
請求項１２記載の半導体装置の製造方法はステップ(k) において、少なくとも一つの第２の溝に隣接して第４の半導体層の表面内に、第４の半導体層より第１の導電型の不純物濃度が高い第１の導電型の第２の半導体領域を形成している。
【０１６１】
したがって、第２の半導体領域によって、第４の半導体層と第１の主電極との間のコンタクト抵抗を低くすることができるため、上記寄生バイポーラトランジスタの動作を抑制することができる。
【０１６２】
請求項１３記載の半導体装置の製造方法は、ステップ(e) 及びステップ(h) を同時に実行することにより、第１の溝及び少なくとも一つの第２の溝を効率的に形成することができる。
【０１６５】
請求項１４記載の半導体装置の製造方法はステップ(a-2) において、エピタキシャル成長により第２の半導体層を形成したため、第２の半導体層の不純物濃度、膜厚を制御性良く形成することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＣＳＴＢＴの構造を示す断面図である。
【図２】 実施の形態１のＣＳＴＢＴの他の態様を示す断面図である。
【図３】 実施の形態２であるＣＳＴＢＴの第１の態様を示す平面図である。
【図４】 図３のＡ−Ａ断面を示す断面図である。
【図５】 図３のＢ−Ｂ断面を示す断面図である。
【図６】 実施の形態２であるＣＳＴＢＴの第２の態様を示す平面図である。
【図７】 図６のＡ−Ａ断面を示す断面図である。
【図８】 図６のＢ−Ｂ断面を示す断面図である。
【図９】 実施の形態２であるＣＳＴＢＴの第３の態様を示す平面図である。
【図１０】 実施の形態３であるＣＳＴＢＴの第１の態様の構造を示す断面図である。
【図１１】 実施の形態３の第２の態様の構造を示す断面図である。
【図１２】 この発明の実施の形態４であるＣＳＴＢＴの製造方法を示す断面図である。
【図１３】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１４】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１５】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１６】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１７】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１８】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図１９】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図２０】 実施の形態４のＣＳＴＢＴの製造方法を示す断面図である。
【図２１】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２２】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２３】 実施の形態５のＣＳＴＢＴの製造方法を示す断面図である。
【図２４】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２５】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２６】 実施の形態６のＣＳＴＢＴの製造方法を示す断面図である。
【図２７】 従来のＴＩＧＢＴの構造を示し断面図である。
【図２８】 従来のＣＳＴＢＴの構造を示す断面図である。
【図２９】 ＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔とオン電圧との関係を示すグラフである。
【図３０】 ＴＩＧＢＴとＣＳＴＢＴのトレンチ間隔と耐圧との関係を示すグラフである。
【図３１】 ＴＩＧＢＴの第１の改良構造を示す断面図である。
【図３２】 ＴＩＧＢＴの第２の改良構造を示す断面図である。
【符号の説明】
１ Ｐ+基板、２ Ｎ+バッファ層、３ Ｎ-層、４ Ｎ層、５ Ｐベース層、６ Ｎ+エミッタ領域、６ａ〜６ｃ エミッタ延長領域、７ 第１の溝、８ ゲート絶縁膜、９ ゲート電極、１０，１９ 層間絶縁膜、１１ 第２の溝、１２エミッタ電極、１３ コレクタ電極、１４ 絶縁膜、１５ ポリシリコン領域、１６，１７ Ｐ+拡散領域。
Claims (15)
- 一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、
前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、
前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、
前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、
前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、
前記第１の溝の内壁上に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝全ての内には形成されず、
前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、
前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、
前記第１の溝は平面視所定方向に沿って形成される溝を含み、
前記少なくとも一つの第２の溝は平面視前記所定方向に沿って形成される溝を含み、
前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域とを含み、
前記第１の主電極は前記第２の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、
前記第１の半導体領域は、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域を含み、
前記第１の主電極はさらに前記第３の部分領域上に直接形成されることにより前記第１の半導体領域と電気的に接続を行い、
前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、
前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、
前記第１の主電極は前記導電領域上に直接形成される、
半導体装置。 - 請求項１記載の半導体装置であって、
前記第１の溝と前記少なくとも一つの第２の溝との溝間距離を５μｍ以下にしたことを特徴とする、
半導体装置。 - 請求項１記載の半導体装置であって、
前記第２及び第３の部分領域はそれぞれ複数の第２及び第３の部分領域を含み、
前記複数の第３の部分領域は前記少なくとも一つの第２の溝の近傍に選択的に形成される、
半導体装置。 - 請求項１ないし請求項３のうち、いずれか１項に記載の半導体装置であって、
前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定される、
半導体装置。 - 一方主面及び他方主面を有する、第１の導電型の第１の半導体層と、
前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層と、
前記第２の半導体層上に形成された第２の導電型の第３の半導体層とを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、
前記第３の半導体層上に形成された第１の導電型の第４の半導体層と、
前記第４の半導体層の表面から少なくとも前記４の半導体層及び前記第３の半導体層を貫通するように配列して形成される、第１の溝及び少なくとも一つの第２の溝と、
前記第１の溝に隣接して前記第４の半導体層の表面内に選択的に形成された、第２の導電型の第１の半導体領域と、
前記第１の溝の内壁上に形成された第１の絶縁膜と、
前記第１の絶縁膜を介して前記第１の溝内に埋め込まれた制御電極とをさらに備え、前記制御電極は前記少なくとも一つの第２の溝内には形成されず、
前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に形成された第１の主電極と、
前記第１の半導体層の他方主面上に形成された第２の主電極とを備え、
前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に形成された、第１の導電型の第２の半導体領域をさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、
前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、
前記少なくとも一つの第２の溝の内壁上に形成される第２の絶縁膜と、
前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に埋め込まれた導電領域とをさらに備え、
前記第１の主電極は前記導電領域上に直接形成される、
半導体装置。 - 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記少なくとも一つの第２の溝は複数の第２の溝を含む、
半導体装置。 - 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記第１の溝及び前記少なくとも一つの第２の溝の形成深さは同一である、
半導体装置。 - 請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記第１の溝及び前記少なくとも一つの第２の溝の形成幅は同一である、
半導体装置。 - 請求項１ないし請求項８のうち、いずれか１項に記載の半導体装置であって、
前記第１の半導体層と前記第２の半導体層との間に形成される、第２の導電型の第６の半導体層をさらに備え、前記第６の半導体層の第２の導電型の不純物濃度は前記第２の半導体層よりも高く設定される、
半導体装置。 - (a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、
(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、
(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、
(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、
(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、
(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、
(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、
(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、
(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、
(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップとをさらに備え、
前記ステップ(e) は平面視所定方向に沿って前記第１の溝を形成するステップを含み、
前記ステップ(h) は平面視前記所定方向に沿って前記少なくとも一つの第２の溝を形成するステップを含み、
前記ステップ(d) 及び(e) 実行後の前記第１の半導体領域は、前記第１の溝近傍に前記平面視所定方向に沿って形成される第１の部分領域と、前記第１の溝から離れる方向に前記第１の部分領域の一部から延長して形成される第２の部分領域と、前記第２の部分領域からさらに延長して、前記少なくとも一つの第２の溝の近傍に形成される第３の部分領域とを含み、
前記ステップ(i) は、前記第２の部分領域及び前記第３の部分領域上に直接前記第１の主電極を形成するステップを含み、
(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、
(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、
前記ステップ(f) 及び前記ステップ(l) は同時に実行され、
前記ステップ(g) 及び前記ステップ(m) は同時に実行され、
前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップをさらに含む、
半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法であって、
前記ステップ(e) 及びステップ(h) は、前記第１の溝と前記少なくとも一つの第２の溝の溝間距離が５μｍ以下になるように実行される、
半導体装置の製造方法。 - (a) 一方主面及び他方主面を有し第１の導電型の第１の半導体層と前記第１の半導体層の一方主面上に形成された第２の導電型の第２の半導体層とを含む基体を準備するステップと、
(b) 前記第２の半導体層上に第２の導電型の第３の半導体層を形成するステップとを備え、前記第３の半導体層は前記第２の半導体層より第２の導電型の不純物濃度が高く、
(c) 前記第３の半導体層上に第１の導電型の第４の半導体層を形成するステップと、
(d) 前記第４の半導体層の表面内に第２の導電型の第１の半導体領域を選択的に形成するステップと、
(e) 前記第４の半導体層の表面から、少なくとも前記第１の半導体領域、前記第４の半導体層及び前記第３の半導体層を貫通するように第１の溝を選択的に形成するステップと、
(f) 前記第１の溝の内壁上に第１の絶縁膜を形成するステップと、
(g) 前記第１の絶縁膜を介して前記第１の溝内に埋め込んで制御電極を形成するステップと、
(h) 前記第４の半導体層の表面から、少なくとも前記第４の半導体層及び前記第３の半導体層を貫通するように少なくとも一つの第２の溝を、前記第１の溝に隣接かつ離間して形成するステップと、
(i) 前記第１の半導体領域の少なくとも一部と電気的に接続し、かつ前記第４の半導体層の表面の略全面上に第１の主電極を形成するステップと、
(j) 前記第１の半導体層の他方主面上に第２の主電極を形成するステップと、
(k) 前記少なくとも一つの第２の溝に隣接して前記第４の半導体層の表面内に、第１の導電型の第２の半導体領域を形成するステップとをさらに備え、前記第２の半導体領域は前記第４の半導体層より第１の導電型の不純物濃度が高く設定され、前記第２の半導体領域の第１の導電型の不純物濃度は、前記第１の半導体領域の第２の導電型の不純物濃度より高く設定され、
(l) 前記少なくとも一つの第２の溝の内壁に第２の絶縁膜を形成するステップと、
(m) 前記第２の絶縁膜を介して前記少なくとも一つの第２の溝内に導電領域を埋め込むステップとをさらに備え、
前記ステップ(f) 及び前記ステップ(l) は同時に実行され、
前記ステップ(g) 及び前記ステップ(m) は同時に実行され、
前記ステップ(i) は、前記導電領域上に直接前記第１の主電極を形成するステップを含む、
半導体装置の製造方法。 - 請求項１０ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(e) 及び前記ステップ(h) は同時に実行される、
半導体装置の製造方法。 - 請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(a) は、
(a-1) 前記第１の半導体層を準備するステップと、
(a-2) 前記第１の半導体層の一方主面からエピタキシャル成長させて前記第２の半導体層を形成するステップとを含む、
半導体装置の製造方法。 - 請求項１０ないし請求項１３のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ステップ(a) は、
(a-1) 前記第２の半導体層を準備するステップと、
(a-2) 前記第２の半導体層の裏面から第１の導電型の不純物を導入して、前記第２の半導体層の下層部に前記第１の半導体層を形成するステップとを含む、
半導体装置の製造方法。
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