JP4816708B2 - Manufacturing method of multilayer capacitor - Google Patents
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Description
本発明は、静電容量部とＥＳＲ制御部とを含んでいる素体を備えた積層コンデンサの製造方法に関する。 The present invention relates to a method for manufacturing a multilayer capacitor including an element body including a capacitance section and an ESR control section.
積層コンデンサとして、誘電体層を介在させて複数の内部電極が積層された略直方体形状の素体を備えたものが知られている（例えば、特許文献１参照）。特許文献１に記載された積層コンデンサでは、素体は、静電容量部とＥＳＲ（Equivalent Series Resistance：等価直列抵抗）制御部とを含んでいる。
As a multilayer capacitor, a capacitor having a substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween is known (for example, see Patent Document 1). In the multilayer capacitor described in
静電容量部は、一つの側面に引き出されると共に第１の極性に接続される第１の内部電極と一つの側面に対向する一つの側面に引き出されると共に第２の極性に接続される第２の内部電極とが少なくとも一層の誘電体層を挟んで交互に配置されて構成される。ＥＳＲ制御部は、第１の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第１の極性に接続される第３の内部電極と、第３の内部電極が引き出される二つの側面を除く第２の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第２の極性に接続される第４の内部電極とを有して構成される。 The capacitance part is drawn out to one side and connected to the first polarity, and the second internal part is drawn to one side facing the one side and connected to the second polarity. Are arranged alternately with at least one dielectric layer interposed therebetween. The ESR control unit includes a third internal electrode that is drawn to one side surface from which the first internal electrode is drawn and one side surface adjacent to the one side surface and is connected to the first polarity, A fourth internal electrode that is drawn to one side from which the second internal electrode is drawn and one side that is adjacent to the one side, except for the two sides from which the internal electrode is drawn, and is connected to the second polarity And is configured.
静電容量部において、第１及び第２の内部電極は端子導体にのみ接続され、ＥＳＲ制御部において、第３及び第４の内部電極は端子導体及び外部電極にそれぞれ接続されている。したがって、特許文献１に記載された積層コンデンサでは、第１及び第２の内部電極が並列に接続された端子導体が外部電極に直列に接続されるので、従来のように外部電極に内部電極を並列接続する場合と比較して高ＥＳＲを実現できる。
特許文献１に記載された積層コンデンサを製造する場合、第１〜第４の内部電極を有していることから、一般に、第１の内部電極に対応する第１の内部電極パターンが形成されたセラミックグリーンシート、第２の内部電極に対応する第２の内部電極パターンが形成されたセラミックグリーンシート、第３の内部電極に対応する第３の内部電極パターンが形成されたセラミックグリーンシート、及び第４の内部電極に対応する第４の内部電極パターンが形成されたセラミックグリーンシートを準備する必要がある。そして、これらのセラミックグリーンシートを所定の順序で積層してセラミックグリーンシート積層体を得る。その後、得られたセラミックグリーンシート積層体を所定の切断予定線に沿って切断することにより個々の積層コンデンサ単位の積層体チップを得て、この積層体チップを焼成して、素体を得ている。
When the multilayer capacitor described in
しかしながら、上述した製造方法では、内部電極パターンが形成されていないセラミックグリーンシート以外に、対応する内部電極パターンがそれぞれ独立して形成された４種類のセラミックグリーンシートを準備する必要があり、製造工程が複雑となると共に製造コストが嵩む懼れがある。また、上記製造方法では、セラミックグリーンシートを積層する際やセラミックグリーンシート積層体を切断する際にずれが生じると、内部電極の引き出し部が素体の側面に露出しない懼れがある。この場合には、コンデンサとしての機能を実現することは不可能となり、得られた積層コンデンサは不良品となって、製造歩留まりが低下してしまう。 However, in the manufacturing method described above, it is necessary to prepare four types of ceramic green sheets in which the corresponding internal electrode patterns are independently formed in addition to the ceramic green sheets in which the internal electrode patterns are not formed. However, the manufacturing cost increases. Further, in the above manufacturing method, if a deviation occurs when the ceramic green sheets are laminated or the ceramic green sheet laminate is cut, the lead portion of the internal electrode may not be exposed on the side surface of the element body. In this case, it is impossible to realize the function as a capacitor, and the obtained multilayer capacitor becomes a defective product, resulting in a decrease in manufacturing yield.
本発明は、静電容量部とＥＳＲ制御部とを含んでいる素体を備えた積層コンデンサを簡便に得ると共に、当該積層コンデンサの製造歩留まりを向上することが可能な積層コンデンサの製造方法を提供することを目的とする。 The present invention provides a multilayer capacitor manufacturing method capable of easily obtaining a multilayer capacitor including an element body including a capacitance section and an ESR control section and improving the manufacturing yield of the multilayer capacitor. The purpose is to do.
本発明は、誘電体層を介在させて複数の内部電極が積層された略直方体形状の素体を備え、素体が、一つの側面に引き出されると共に第１の極性に接続される第１の内部電極と一つの側面に対向する一つの側面に引き出されると共に第２の極性に接続される第２の内部電極とが少なくとも一層の誘電体層を挟んで交互に配置されてなる静電容量部と、第１の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第１の極性に接続される第３の内部電極と、第３の内部電極が引き出される二つの側面を除く第２の内部電極が引き出される一つの側面と該一つの側面に隣接する一つの側面とに引き出されると共に第２の極性に接続される第４の内部電極とを有してなるＥＳＲ制御部とを含んでいる積層コンデンサの製造方法であって、第１の内部電極に対応する第１の内部電極パターンと第２の内部電極に対応する第２の内部電極パターンとが形成された静電容量部用の第１のセラミックグリーンシートを複数枚準備する工程と、第３の内部電極に対応する第３の内部電極パターンと第４の内部電極に対応する第４の内部電極パターンとが形成されたＥＳＲ制御部用の第２のセラミックグリーンシートを複数枚準備する工程と、複数枚の第１及び第２のセラミックグリーンシートを、第１のセラミックグリーンシート同士及び第２のセラミックグリーンシート同士がそれぞれ一つの内部電極パターン分所定の方向にずれるように積層し、セラミックグリーンシート積層体を得る工程と、セラミックグリーンシート積層体を所定の切断予定線に沿って切断し、個々の積層コンデンサ単位の積層体チップを得る工程と、積層体チップを焼成し、素体を得る工程と、を備え、第１のセラミックグリーンシートを準備する工程では、第１及び第２の内部電極パターンが第１の方向においてそれぞれ並んで配置され且つ第１の方向に直交する第２の方向において交互に配置されると共に、第１及び第２の内部電極パターンにおける第１及び第２の内部電極の引き出し部に対応する部分が所定の切断予定線をまたがって連続するように、第１及び第２の内部電極パターンを形成し、第２のセラミックグリーンシートを準備する工程では、第３及び第４の内部電極パターンが第１及び第２の方向のうち一方の方向において交互に配置され且つ第１及び第２の方向のうち他方の方向においてそれぞれ並んで配置されると共に、第３及び第４の内部電極パターンにおける第３及び第４の内部電極の引き出し部に対応する部分が所定の切断予定線をまたがって連続し且つ互いに隣り合う４つの第３及び第４の内部電極パターンにおいて該第３及び第４の内部電極パターンが周回状につながるように、第３及び第４の内部電極パターンを形成し、セラミックグリーンシート積層体を得る工程では、所定のオフセット方向を第１及び第２の方向に交差する方向に設定することを特徴とする。 The present invention includes a substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween, and the element body is drawn to one side surface and connected to a first polarity. Capacitance portion in which internal electrodes and second internal electrodes that are drawn out to one side surface that faces one side surface and are connected to the second polarity are alternately arranged with at least one dielectric layer interposed therebetween A third internal electrode that is drawn to one side surface from which the first internal electrode is drawn out and one side surface adjacent to the one side surface and is connected to the first polarity; The second internal electrode excluding the two extracted side surfaces has one side surface from which the second internal electrode is extracted and one side surface adjacent to the one side surface, and has a fourth internal electrode connected to the second polarity. And an ESR control unit A first manufacturing method for a capacitance portion in which a first internal electrode pattern corresponding to a first internal electrode and a second internal electrode pattern corresponding to a second internal electrode are formed. A plurality of ceramic green sheets, and a third internal electrode pattern corresponding to the third internal electrode and a fourth internal electrode pattern corresponding to the fourth internal electrode are formed. Preparing a plurality of second ceramic green sheets, and a plurality of first and second ceramic green sheets, each of the first ceramic green sheets and the second ceramic green sheets having one internal electrode Laminating the pattern in a predetermined direction to obtain a ceramic green sheet laminate, and the ceramic green sheet laminate to a predetermined cutting line The step of obtaining a multilayer chip for each multilayer capacitor unit and the step of firing the multilayer chip to obtain an element body, and preparing the first ceramic green sheet, And the second internal electrode patterns are arranged side by side in the first direction and are alternately arranged in the second direction orthogonal to the first direction, and the first internal electrode pattern in the first and second internal electrode patterns And forming a second ceramic green sheet by forming first and second internal electrode patterns so that a portion corresponding to the lead-out portion of the second internal electrode continues across a predetermined cutting line. Then, the third and fourth internal electrode patterns are alternately arranged in one of the first and second directions, and are arranged in the other of the first and second directions, respectively. In addition, the third and fourth internal electrode patterns in the third and fourth internal electrode patterns corresponding to the lead-out portions of the third and fourth internal electrodes continue across a predetermined cutting line and are adjacent to each other. In the step of forming the third and fourth internal electrode patterns so that the third and fourth internal electrode patterns are connected in a circular pattern in the fourth internal electrode pattern and obtaining the ceramic green sheet laminate, The offset direction is set to a direction intersecting the first and second directions.
本発明に係る積層コンデンサの製造方法では、内部電極パターンが形成されたセラミックグリーンシートとして、第１及び第２の内部電極パターンが形成された静電容量部用の第１のセラミックグリーンシートと、第３及び第４の内部電極パターンが形成されたＥＳＲ制御部用の第２のセラミックグリーンシートと、の２種類のセラミックグリーンシートを準備すればよいので、製造工程が簡便となり、製造コストの低減を図ることができる。 In the multilayer capacitor manufacturing method according to the present invention, as the ceramic green sheet on which the internal electrode pattern is formed, the first ceramic green sheet for the electrostatic capacitance portion on which the first and second internal electrode patterns are formed; It is only necessary to prepare two types of ceramic green sheets for the ESR control unit on which the third and fourth internal electrode patterns are formed, so that the manufacturing process is simplified and the manufacturing cost is reduced. Can be achieved.
本発明では、第１のセラミックグリーンシートに形成される第１及び第２の内部電極パターンでは、引き出し部に対応する部分が所定の切断予定線をまたがって連続している。また、第２のセラミックグリーンシートに形成される第３及び第４の内部電極パターンでも、引き出し部に対応する部分は所定の切断予定線をまたがって連続している。このため、セラミックグリーンシートを積層する際やセラミックグリーンシート積層体を切断する際にずれが生じた場合でも、得られた積層体チップでは、第１〜第４の内部電極パターンにおける第１〜第４の内部電極の引き出し部に対応する部分が側面（切断面）に必ず露出することとなる。したがって、本発明によれば、第１〜第４の内部電極が素体の側面に引き出されていない不良品の発生を抑制し、静電容量部とＥＳＲ制御部とを含んでいる素体を備えた積層コンデンサを歩留まりよく製造することができる。
In the present invention, in the first and second internal electrode patterns formed on the first ceramic green sheet, a portion corresponding to the lead portion is continuous across a predetermined scheduled cutting line. Also, in the third and fourth internal electrode patterns formed on the second ceramic green sheet, the portion corresponding to the lead-out portion continues across a predetermined scheduled cutting line. For this reason, even when a deviation occurs when laminating the ceramic green sheets or cutting the ceramic green sheet laminate, the obtained laminate chip has the first to fourth internal electrode patterns in the first to fourth internal electrode patterns. The portion corresponding to the lead portion of the
好ましくは、所定の切断予定線は、第１の方向と平行な方向に伸びる第１の切断予定線と、第２の方向と平行な方向に伸びる第２の切断予定線と、を含み、第３及び第４の内部電極の引き出し部に対応する部分は、第１の切断予定線をまたがる領域と、第２の切断予定線とをまたがる領域とで幅が異なっている。この場合、第３の内部電極の引き出し部の幅と第４の内部電極の引き出し部の幅とが異なる積層コンデンサを簡便に得ることができる。 Preferably, the predetermined cutting planned line includes a first cutting planned line extending in a direction parallel to the first direction, and a second cutting planned line extending in a direction parallel to the second direction, The portions corresponding to the lead portions of the third and fourth internal electrodes have different widths in a region straddling the first planned cutting line and a region straddling the second planned cutting line. In this case, a multilayer capacitor in which the width of the lead portion of the third internal electrode and the width of the lead portion of the fourth internal electrode are different can be easily obtained.
好ましくは、第１のセラミックグリーンシートを準備する工程では、ダミー電極用の電極パターンを第１及び第２の内部電極パターンと間隔を有し且つ所定の切断予定線をまたがるように形成し、第２のセラミックグリーンシートを準備する工程では、ダミー電極用の電極パターンを第３及び第４の内部電極パターンと間隔を有し且つ所定の切断予定線をまたがるように形成する。この場合、得られた積層体チップでは、ダミー電極用の電極パターンが側面（切断面）に必ず露出することとなり、ダミー電極も側面に引き出された素体を得ることができる。ダミー電極は、素体に外部導体を形成する際に、外部導体との接触面積の拡大を図って、素体と外部導体との接続強度を向上するためのものである。また、第１及び第２のセラミックグリーンシートにダミー電極用の電極パターンを形成することにより、当該電極パターンが段差吸収層として機能し、第１〜第４の内部電極パターンの厚みに起因して生じる段差の発生を抑制して、積層体チップ（素体）の変形を防止することができる。 Preferably, in the step of preparing the first ceramic green sheet, an electrode pattern for the dummy electrode is formed so as to have a distance from the first and second internal electrode patterns and straddle a predetermined cutting line, In the second step of preparing the ceramic green sheet, the electrode pattern for the dummy electrode is formed so as to have a gap from the third and fourth internal electrode patterns and to cross a predetermined planned cutting line. In this case, in the obtained laminated chip, the electrode pattern for the dummy electrode is necessarily exposed on the side surface (cut surface), and the element body in which the dummy electrode is also drawn out to the side surface can be obtained. The dummy electrode is for increasing the contact area with the outer conductor and improving the connection strength between the element body and the outer conductor when the outer conductor is formed on the element body. In addition, by forming the electrode pattern for the dummy electrode on the first and second ceramic green sheets, the electrode pattern functions as a step absorption layer, resulting from the thickness of the first to fourth internal electrode patterns. Generation | occurrence | production of the level | step difference which arises can be suppressed and a deformation | transformation of a laminated body chip | tip (element body) can be prevented.
本発明によれば、静電容量部とＥＳＲ制御部とを含んでいる素体を備えた積層コンデンサを簡便に得ると共に、当該積層コンデンサの製造歩留まりを向上することが可能な積層コンデンサの製造方法を提供することができる。 According to the present invention, a multilayer capacitor manufacturing method capable of easily obtaining a multilayer capacitor including an element body including an electrostatic capacitance section and an ESR control section and improving the manufacturing yield of the multilayer capacitor. Can be provided.
（第１実施形態）
まず、図１〜図３を参照して、第１実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサ１の構成について説明する。図１は、第１実施形態に係る積層コンデンサを示す斜視図である。また、図２は、図１に示した積層コンデンサの層構成を示す図であり、図３は、図１におけるＩＩＩ−ＩＩＩ線断面図である。
(First embodiment)
First, the configuration of the
図１〜図３に示されるように、積層コンデンサ１は、略直方体形状の素体２と、素体２の外表面に配置された複数の外部導体と、を備えている。複数の外部導体は、素体２の長手方向に対向する側面に形成された外部電極３（３Ａ，３Ｂ）と、素体２の短手方向に対向する側面に形成された端子導体４（４Ａ，４Ｂ）と、からなる。
As shown in FIGS. 1 to 3, the
素体２は、図２に示されるように、誘電体層６の上に異なるパターンの内部電極７が形成されてなる複数の複合層５と、複合層５の最表層に積層され、保護層として機能する誘電体層６とによって形成されている。誘電体層６は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、内部電極７は、導電性ペーストの焼結体からなる。実際の積層コンデンサ１では、誘電体層６，６間の境界が視認できない程度に一体化されている。
As shown in FIG. 2, the
外部電極３及び端子導体４は、導電性金属粉末及びガラスフリットを含む導電性ペーストを焼き付けることによって形成されている。外部電極３は、積層コンデンサ１の実装の際に、所定の極性に接続される電極である。また、端子導体４は、素体２における後述の静電容量部１１に属する内部電極７同士を並列に接続する導体であり、実装基板に直接接続されない、いわゆるＮＣ（No Contact）導体である。
The
外部電極３Ａは、積層コンデンサ１の基板実装の際に例えば＋極性（第１の極性）に接続される電極であり、素体２の長手方向に対向する一対の側面のうち一方の側面２ａを覆うように形成されている。外部電極３Ｂは、積層コンデンサ１の基板実装の際に例えば−極性（第２の極性）に接続される電極であり、素体２の長手方向に対向する一対の側面のうち他方の側面２ｂを覆うように形成されている。
The
端子導体４Ａは、素体２の一対の側面２ａ，２ｂと直交する側面のうち、積層方向に沿う一方の側面２ｃに形成され、端子導体４Ｂは、側面２ｃと対向する他方の側面２ｄに形成されている。端子導体４Ａ，４Ｂは、側面２ｃ，２ｄにおいて上述の積層方向に帯状に延在すると共に、素体２の積層方向の端面に張り出すパッド部分を有している。外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂは、所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。
The
積層コンデンサ１の実装に用いる基板１００は、陽極ランドパターン１０１Ａと、陰極ランドパターン１０１Ｂとを有している。陽極ランドパターン１０１Ａ及び陰極ランドパターン１０１Ｂは、例えば外部電極３Ａ及び外部電極３Ｂの幅方向に沿って帯状に形成され、所定の回路配線に接続されている。積層コンデンサ１の実装構造において、外部電極３Ａは、陽極ランドパターン１０１Ａに接合され、外部電極３Ｂは、陰極ランドパターン１０１Ｂに接合される。また、端子導体４Ａ及び端子導体４Ｂは、陽極ランドパターン１０１Ａ及び陰極ランドパターン１０１Ｂのいずれにも接合されない。すなわち、積層コンデンサ１の実装構造では、外部電極３Ａ及び外部電極３Ｂのみが基板１００に対して接合された状態となる。
A
次に、素体２の構成について更に詳細に説明する。
Next, the configuration of the
素体２は、図２及び図３に示されるように、積層コンデンサの静電容量に主として寄与する静電容量部１１と、積層コンデンサ１のＥＳＲを制御するＥＳＲ制御部１２とを有している。
As shown in FIGS. 2 and 3, the
静電容量部１１は、図４に示されるように、内部電極の形状が異なる２つの複合層５Ａ，５Ｂが交互に複数積層されて形成されている。複合層５Ａの内部電極７Ａは、図４（ａ）に示されるように、中央部分に形成された主電極部１３Ａと、主電極部１３Ａの一辺から引き出された引き出し部１４Ａとを有している。主電極部１３Ａは、略長方形状を呈している。引き出し部１４Ａは、帯状を呈している。引き出し部１４Ａの端部は、素体２の側面２ｃに露出し、端子導体４Ａに接続されている。
As shown in FIG. 4, the
複合層５Ｂの内部電極７Ｂは、図４（ｂ）に示されるように、中央部分に形成された主電極部１３Ｂと、主電極部１３Ｂの一辺から引き出された引き出し部１４Ｂとを有している。主電極部１３Ｂは、略長方形状を呈している。第１実施形態では、主電極部１３Ａと主電極部１３Ｂとは同形状である。引き出し部１４Ｂは、帯状を呈している。引き出し部１４Ｂの端部は、引き出し部１４Ａとは反対に素体２の側面２ｄに露出し、端子導体４Ｂに接続されている。第１実施形態では、引き出し部１４Ａと引き出し部１４Ｂとは同形状である。
As shown in FIG. 4B, the
静電容量部１１において、積層方向から見て、内部電極７Ａの主電極部１３Ａと内部電極７Ｂの主電極部１３Ｂとが互いに重なり合う部分は、容量形成領域となっている。第１実施形態では、主電極部１３Ａの全面が主電極部１３Ｂの全面と重なり合っており、容量形成領域が十分に確保されている。
In the
ＥＳＲ制御部１２は、積層方向から見て静電容量部１１を挟むように配置されている。ＥＳＲ制御部１２は、図５に示されるように、内部電極の形状が異なる２つの複合層５Ｃ，５Ｄによって形成されている。複合層５Ｃの内部電極７Ｃは、図５（ａ）に示されるように、中央部分に形成された主電極部１３Ｃと、それぞれ主電極部１３Ｃの異なる二辺から引き出された引き出し部１４Ｃ，１４Ｄとを有している。
The
主電極部１３Ｃは、略長方形状を呈している。引き出し部１４Ｃ，１４Ｄは、帯状を呈している。引き出し部１４Ｃの一端部は、素体２の側面２ｃに露出し、端子導体４Ａに接続されている。引き出し部１４Ｄの一端部は、素体２の側面２ａに露出し、外部電極３Ａに接続されている。引き出し部１４Ｄの幅は、主電極部１３Ｃの短辺の長さと同じに設定されている。
The
このような複合層５Ｃの構成により、静電容量部１１の内部電極７Ａは、引き出し部１４Ａを介して端子導体４Ａに接続され、更に、この端子導体４Ａと引き出し部１４Ｃ，１４Ｄとを介して外部電極３Ａに接続されることとなる。したがって、内部電極７Ａは、実装時に＋極性を有する。
With such a configuration of the
引き出し部１４Ｃの幅及び引き出し部１４Ａの幅は、引き出し部１４Ｄの幅よりも狭く設定されている。これにより、内部電極７Ａから外部電極３Ａまで繋がる導体部分（電流経路）において、断面積が絞られた絞り部分が形成されることとなる。
The width of the
複合層５Ｄの内部電極７Ｄは、図５（ｂ）に示されるように、中央部分に形成された主電極部１３Ｄと、それぞれ主電極部１３Ｄの異なる二辺から引き出された引き出し部１４Ｅ，１４Ｆとを有している。主電極部１３Ｄは、略長方形状を呈している。引き出し部１４Ｅ，１４Ｆは、帯状を呈している。引き出し部１４Ｅの一端部は、素体２の側面２ｄに露出し、端子導体４Ｂに接続されている。引き出し部１４Ｆの一端部は、素体２の側面２ｂに露出し、外部電極３Ｂに接続されている。引き出し部１４Ｆの幅は、主電極部１３Ｄの短辺の長さと同じに設定されている。
As shown in FIG. 5B, the
このような複合層５Ｄの構成により、静電容量部１１の内部電極７Ｂは、引き出し部１４Ｅを介して端子導体４Ｂに接続され、更に、この端子導体４Ｂ、主電極部１３Ｄ、及び引き出し部１４Ｅ，１４Ｆを介して外部電極３Ｂに接続されることとなる。したがって、内部電極７Ｂは、実装時に−極性を有する。
With such a configuration of the
引き出し部１４Ｅの幅及び引き出し部１４Ｂの幅は、引き出し部１４Ｆの幅よりも狭く設定されている。これにより、内部電極７Ｂから外部電極３Ｂまで繋がる導体部分（電流経路）において、断面積が絞られた絞り部分が形成されることとなる。
The width of the
以上のような構成を有する積層コンデンサ１では、静電容量部１１において内部電極７が端子導体４にのみ接続され、ＥＳＲ制御部１２において内部電極７が端子導体４及び外部電極３にそれぞれ接続されている。したがって、内部電極７が並列に接続された端子導体４が外部電極３に直列に接続されるので、従来のように外部電極３に内部電極７を並列接続する場合と比較して高ＥＳＲを実現できる。
In the
積層コンデンサ１では、静電容量部１１において接続される極性が異なる内部電極７Ａ及び内部電極７Ｂが交互に配置されており、内部電極７Ａと端子導体４とを接続する引き出し部１４Ａと、内部電極７Ｂと端子導体４Ｂとを接続する引き出し部１４Ｂとは、素体２の互いに対向する側面２ｃ，２ｄに向かって反対向きに伸びている。したがって、図２に示されるように、内部電極７Ａにおける容量形成領域と、内部電極７Ｂにおける容量形成領域とでは、流れる電流の向きが反対となり、電流に起因して発生する磁界の一部が相殺される。これにより、ＥＳＬを低減することが可能となる。
In the
続いて、図６〜図１２を参照して、上述の構成を有する積層コンデンサ１の製造方法について説明する。
Subsequently, a method for manufacturing the
図６に、第１実施形態に係る積層コンデンサ１の製造方法の手順を示す。第１実施形態に係る積層コンデンサ１の製造方法は、図６に示されるように、セラミックグリーンシート準備工程Ｓ１、積層工程Ｓ２、切断工程Ｓ３、焼成工程Ｓ４、外部導体形成工程Ｓ５の各工程を備えている。
FIG. 6 shows the procedure of the method for manufacturing the
セラミックグリーンシート準備工程Ｓ１では、図７に示されたセラミックグリーンシート２０を複数枚準備する。図７は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step S1, a plurality of ceramic
セラミックグリーンシート２０は、矩形形状を呈しており、その上面に複数の内部電極パターンが形成されている。この複数の内部電極パターンは、内部電極７Ａに対応する内部電極パターン３０と、内部電極７Ｂに対応する内部電極パターン４０と、からなる。内部電極パターン３０は、主電極部１３Ａに対応する部分３１と、引き出し部１４Ａに対応する部分３３と、を有している。内部電極パターン４０は、主電極部１３Ｂに対応する部分４１と、引き出し部１４Ｂに対応する部分４３と、を有している。
The ceramic
内部電極パターン３０及び内部電極パターン４０は、第１の方向（図７におけるＸ方向）においてそれぞれ並んで配置され且つ第２の方向（図７におけるＹ方向）において交互に配置されると共に、引き出し部１４Ａに対応する部分３３と引き出し部１４Ｂに対応する部分４３とが切断予定線Ｃ１をまたがって連続するように、形成されている。すなわち、内部電極パターン３０は第１の方向に列状に並ぶと共に内部電極パターン４０も第１の方向に列状に並んでおり、内部電極パターン３０の列と内部電極パターン４０の列とが第２の方向に交互に並んでいる。第２の方向において隣り合う内部電極パターン３０と内部電極パターン４０とが、それぞれの引き出し部１４Ａ，１４Ｂに対応する部分３３，４３を通して連続している。第１の方向は、セラミックグリーンシート２０の一辺と平行な方向であり、第２の方向は、セラミックグリーンシート２０の一辺と平行な方向であり且つ第１の方向と直交する方向である。
The
また、セラミックグリーンシート準備工程Ｓ１では、図８に示されたセラミックグリーンシート５０を複数枚準備する。図８は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step S1, a plurality of ceramic
セラミックグリーンシート５０は、矩形形状を呈しており、その上面に複数の内部電極パターンが形成されている。この複数の内部電極パターンは、内部電極７Ｃに対応する内部電極パターン６０と、内部電極７Ｄに対応する内部電極パターン７０と、からなる。内部電極パターン６０は、主電極部１３Ｃに対応する部分６１と、引き出し部１４Ｃに対応する部分６３と、引き出し部１４Ｄに対応する部分６５と、を有している。内部電極パターン７０は、主電極部１３Ｄに対応する部分７１と、引き出し部１４Ｅに対応する部分７３と、引き出し部１４Ｆに対応する部分７５と、を有している。
The ceramic
内部電極パターン６０及び内部電極パターン７０は、第１の方向（図８におけるＸ方向）においてそれぞれ並んで配置され且つ第２の方向（図８におけるＹ方向）において交互に配置されるように形成されている。内部電極パターン６０及び内部電極パターン７０は、引き出し部１４Ｃに対応する部分６３と引き出し部１４Ｅに対応する部分７３とが切断予定線Ｃ１をまたがって連続すると共に引き出し部１４Ｄに対応する部分６５同士及び引き出し部１４Ｆに対応する部分７５同士がそれぞれ切断予定線Ｃ２をまたがって連続し、更に、互いに隣り合う４つの内部電極パターン６０，７０においてこれらの４つの内部電極パターン６０，７０が周回状につながるように、形成されている。第２の方向において隣り合う内部電極パターン３０と内部電極パターン４０とが、それぞれの引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３を通して連続している。第１の方向において隣り合う内部電極パターン３０同士及び内部電極パターン４０同士が、それぞれの引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５を通して連続している。第１の方向は、セラミックグリーンシート５０の一辺と平行な方向であり、第２の方向は、セラミックグリーンシート５０の一辺と平行な方向であり且つ第１の方向と直交する方向である。内部電極パターン６０及び内部電極パターン７０は、上記第２の方向においてそれぞれ並んで配置され且つ上記第１の方向において交互に配置されるように形成されていてもよい。
The
セラミックグリーンシート２０，５０は、例えばチタン酸バリウムを主成分とする誘電体材料にバインダ樹脂（例えば有機バインダ樹脂等）、溶剤、可塑剤等を加えて混合分散しセラミックスラリーを支持体上に塗布後、乾燥させることにより得られる。内部電極パターン３０，４０，６０，７０は、例えばセラミックグリーンシート２０，５０の上面に電極ペーストを付与後、乾燥することにより形成される。電極ペーストは、例えばＮｉ、Ａｇ、Ｐｄなどの金属粉末にバインダ樹脂や溶剤等を混合したペースト状の組成物である。電極ペーストを付与する手法として、例えばスクリーン印刷法等がある。
The ceramic
続く積層工程Ｓ２では、図９に示されるように、内部電極パターンが形成されていないセラミックグリーンシート（不図示）と共と複数枚のセラミックグリーンシート２０，５０とを、第１及び第２の方向に直交する第３の方向（図９におけるＺ方向）に積層する。これにより、図１０に示されたセラミックグリーンシート積層体ＧＭが得られる。このとき、セラミックグリーンシート２０，５０を、セラミックグリーンシート２０同士が第１及び第２の方向に交差する方向に一つの内部電極パターン分ずれ、セラミックグリーンシート５０同士が同じく第１及び第２の方向に交差する方向に一つの内部電極パターン分ずれるように、積層する。すなわち、セラミックグリーンシート２０，５０は、第３の方向から見て、内部電極パターン３０，４０，６０，７０における主電極部１３Ａ，１３Ｂ，１３Ｃ，１３Ｄに対応する部分３１，４１，６１，７１が全体的に重なるように、が全体的に重なるように、積層されている。内部電極パターンが形成されていないセラミックグリーンシートは、セラミックグリーンシート積層体ＧＭの最外層を構成する。
In the subsequent stacking step S2, as shown in FIG. 9, the first and second ceramic
続く切断工程Ｓ３では、図１１に示されるように、セラミックグリーンシート積層体ＧＭを切断予定線Ｃ１，Ｃ２に沿って切断する。これにより、図１２に示される、個々の積層コンデンサ１単位の積層体チップＭＣが得られる。図１１は、切断工程Ｓ３を説明するために、セラミックグリーンシート積層体ＧＭを分解して表した平面図である。切断予定線Ｃ１と切断予定線Ｃ２とは、直交している。図１１では、隣接するセラミックグリーンシートを一組として、セラミックグリーンシートを各組毎にＹ方向にずらして示している。
In the subsequent cutting step S3, as shown in FIG. 11, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each
切断予定線Ｃ１にてセラミックグリーンシート積層体ＧＭを切断すると、連続している引き出し部１４Ａ，１４Ｂに対応する部分３３，４３が途中部分で切断され、切断面に引き出し部１４Ａ，１４Ｂに対応する部分３３，４３がそれぞれ露出する。同様に、連続している引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３が途中部分で切断され、切断面に引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３がそれぞれ露出する。切断予定線Ｃ２にてセラミックグリーンシート積層体ＧＭを切断すると、連続している引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５が途中部分で切断され、切断面に引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５がそれぞれ露出する。したがって、積層体チップＭＣには、その側面に各引き出し部１４Ａ，１４Ｂ，１４Ｃ，１４Ｅ，１４Ｄ，１４Ｆに対応する部分３３，４３，６３，７３，６５，７５が露出する。
When the ceramic green sheet laminate GM is cut along the planned cutting line C1, the
続く焼成工程Ｓ４では、積層体チップＭＣを加熱して、乾燥、脱バインダ、及び焼成を行う。これにより、積層コンデンサ１の素体２が得られる。
In the subsequent firing step S4, the multilayer chip MC is heated to perform drying, binder removal, and firing. Thereby, the
続く外部導体形成工程Ｓ５では、素体２の外表面に外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂを形成する。これにより、上述した積層コンデンサ１が最終的に得られる。外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂは、素体２の外表面におけるそれぞれ対応する部分に電極ペーストを付与した後に焼き付け、更に電気めっきを施すことにより、形成される。電気めっきには、例えばＣｕ、Ｎｉ及びＳｎを用いることができる。電極ペーストには、例えば、Ａｇ、Ｃｕ又はＮｉを主成分としたものが用いられる。
In the subsequent external conductor forming step S5,
以上のように、第１実施形態に係る製造方法では、内部電極パターンが形成されたセラミックグリーンシートとして、内部電極パターン３０，４０が形成された静電容量部１１用のセラミックグリーンシートと２０、内部電極パターン６０，７０が形成されたＥＳＲ制御部１２用のセラミックグリーンシート５０と、の２種類のセラミックグリーンシートを準備すればよいので、積層コンデンサ１の製造工程が簡便となり、製造コストの低減を図ることができる。
As described above, in the manufacturing method according to the first embodiment, as the ceramic green sheet on which the internal electrode pattern is formed, the ceramic green sheet for the
第１実施形態に係る製造方法では、セラミックグリーンシート２０に形成される内部電極パターン３０，４０では、引き出し部１４Ａ，１４Ｂに対応する部分３３，４３が切断予定線Ｃ１をまたがって連続している。また、セラミックグリーンシート５０に形成される内部電極パターン６０，７０でも、引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３が切断予定線Ｃ１をまたがって連続していると共に、引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５が切断予定線Ｃ２をまたがって連続している。このため、セラミックグリーンシート２０，５０を積層する際やセラミックグリーンシート積層体ＧＭを切断する際にずれが生じた場合でも、得られた積層体チップＭＣでは、内部電極パターン３０，４０，６０，７０における引き出し部１４Ａ，１４Ｂ，１４Ｃ，１４Ｅ，１４Ｄ，１４Ｆに対応する部分３３，４３，６３，７３，６５，７５が、切断面である側面に必ず露出することとなる。したがって、内部電極７Ａ，７Ｂ，７Ｃ，７Ｄが素体２の側面２ａ，２ｂ，２ｃ，２ｄに引き出されていない不良品の発生を抑制し、静電容量部１１とＥＳＲ制御部１２とを含んでいる素体２を備えた積層コンデンサ１を歩留まりよく製造することができる。
In the manufacturing method according to the first embodiment, in the
（第２実施形態）
次に、図１３及び図１４を参照して、第２実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第２実施形態における積層コンデンサは、ＥＳＲ制御部１２の内部電極７Ｃ，７Ｄの形状に関して、上述した第１実施形態における積層コンデンサ１と相違する。
(Second Embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the second embodiment will be described with reference to FIGS. The multilayer capacitor in the second embodiment is different from the
図示は省略するが、第２実施形態における積層コンデンサは、上述した積層コンデンサ１と同じく、素体２と、外部電極３Ａ，３Ｂと、端子導体４Ａ，４Ｂと、を備えている。 素体２は、図１２に示されるように、誘電体層６の上に異なるパターンの内部電極７が形成されてなる複数の複合層５と、複合層５の最表層に積層され、保護層として機能する誘電体層６とによって形成されている。素体２は、図１２に示されるように、静電容量部１１とＥＳＲ制御部１２とを有している。静電容量部１１は、上述した積層コンデンサ１における静電容量部１１と同じ構成である。
Although illustration is omitted, the multilayer capacitor in the second embodiment includes the
ＥＳＲ制御部１２は、内部電極の形状が異なる２つの複合層５Ｃ，５Ｄによって形成されている。複合層５Ｃの内部電極７Ｃは、図１４（ａ）に示されるように、中央部分に形成された主電極部１３Ｇと、それぞれ主電極部１３Ｇの異なる二辺から引き出された引き出し部１４Ｃ，１４Ｄとを有している。主電極部１３Ｇは、略長方形状を呈しており、内部電極７Ａにおける主電極部１３Ａの外部電極３Ｂ側の略半分部分と対向する。
The
引き出し部１４Ｄの幅は、引き出し部１４Ｃの幅及び引き出し部１４Ａの幅よりも狭く設定されている。これにより、内部電極７Ａから外部電極３Ａまで繋がる電流経路上における引き出し部１４Ｄに対応する位置にて、断面積が絞られた絞り部分が形成されることとなる。
The width of the
複合層５Ｄの内部電極７Ｃは、図１４（ｂ）に示されるように、中央部分に形成された主電極部１３Ｈと、それぞれ主電極部１３Ｈの異なる二辺から引き出された引き出し部１４Ｃ，１４Ｄとを有している。主電極部１３Ｈは、略長方形状を呈しており、内部電極７Ｂにおける主電極部１３Ｂの外部電極３Ａ側の略半分部分と対向する。
As shown in FIG. 14B, the
引き出し部１４Ｆの幅は、引き出し部１４Ｅの幅及び引き出し部１４Ｂの幅よりも狭く設定されている。これにより、内部電極７Ｂから外部電極３Ｂまで繋がる電流経路上における引き出し部１４Ｆに対応する位置にて、断面積が絞られた絞り部分が形成されることとなる。
The width of the
以上のような構成を有する積層コンデンサでも、上述した積層コンデンサ１と同じく、従来のように外部電極３に内部電極７を並列接続する場合と比較して高ＥＳＲを実現できる。
Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the
第２実施形態における積層コンデンサでは、ＥＳＲ制御部１２における内部電極７Ｃの引き出し部１４Ｄの幅、及び内部電極７Ｄの引き出し部１４Ｆの幅が、引き出し部１４Ｃ，１４Ａ，１４Ｅ，１４Ｂのいずれの幅よりも狭くなっている。これにより、内部電極７と外部電極３とを接続する導体部分の断面積が絞られ、ＥＳＲの一層の向上が図られる。
In the multilayer capacitor according to the second embodiment, the width of the
続いて、図１５〜図１９を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。 Then, with reference to FIGS. 15-19, the manufacturing method of the multilayer capacitor which has the above-mentioned structure is demonstrated.
第２実施形態に係る積層コンデンサの製造方法は、第１実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。 The manufacturing method of the multilayer capacitor according to the second embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first embodiment.
セラミックグリーンシート準備工程では、図７に示されたセラミックグリーンシート２０を複数枚準備する。また、セラミックグリーンシート準備工程では、図１５に示されたセラミックグリーンシート５０を複数枚準備する。図１５は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step, a plurality of ceramic
セラミックグリーンシート５０には、内部電極７Ｃに対応する内部電極パターン６０と、内部電極７Ｄに対応する内部電極パターン７０が形成されている。内部電極パターン６０は、主電極部１３Ｇに対応する部分６７と、引き出し部１４Ｃに対応する部分６３と、引き出し部１４Ｄに対応する部分６５と、を有している。内部電極パターン７０は、主電極部１３Ｈに対応する部分７７と、引き出し部１４Ｅに対応する部分７３と、引き出し部１４Ｆに対応する部分７５と、を有している。
On the ceramic
内部電極パターン６０及び内部電極パターン７０は、第１の方向（図１５におけるＸ方向）においてそれぞれ並んで配置され且つ第２の方向（図１５におけるＹ方向）において交互に配置されるように形成されている。内部電極パターン６０及び内部電極パターン７０は、引き出し部１４Ｃに対応する部分６３と引き出し部１４Ｅに対応する部分７３とが切断予定線Ｃ１をまたがって連続すると共に引き出し部１４Ｄに対応する部分６５同士及び引き出し部１４Ｆに対応する部分７５同士がそれぞれ切断予定線Ｃ２をまたがって連続し、更に、互いに隣り合う４つの内部電極パターン６０，７０においてこれらの４つの内部電極パターン６０，７０が周回状につながるように、形成されている。第２の方向において隣り合う内部電極パターン３０と内部電極パターン４０とが、それぞれの引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３を通して連続している。第１の方向において隣り合う内部電極パターン３０同士及び内部電極パターン４０同士が、それぞれの引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５を通して連続している。
The
続く積層工程では、図１６に示されるように、内部電極パターンが形成されていないセラミックグリーンシート（不図示）と共と複数枚のセラミックグリーンシート２０，５０とを、第３の方向（図１６におけるＺ方向）に積層する。これにより、図１７に示されたセラミックグリーンシート積層体ＧＭが得られる。このとき、セラミックグリーンシート２０，５０を、セラミックグリーンシート２０同士が第１及び第２の方向に交差する方向に一つの内部電極パターン分ずれ、セラミックグリーンシート５０同士が同じく第１及び第２の方向に交差する方向に一つの内部電極パターン分ずれるように、積層する。すなわち、セラミックグリーンシート２０，５０は、第３の方向から見て、内部電極パターン３０，４０，６０，７０における主電極部１３Ａ，１３Ｂ，１３Ｇ，１３Ｈに対応する部分３１，４１，６７，７７が重なるように、積層されている。
In the subsequent stacking step, as shown in FIG. 16, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic
続く切断工程では、図１８に示されるように、セラミックグリーンシート積層体ＧＭを切断予定線Ｃ１，Ｃ２に沿って切断する。これにより、図１９に示される、個々の積層コンデンサ１単位の積層体チップＭＣが得られる。図１８は、切断工程を説明するために、セラミックグリーンシート積層体ＧＭを分解して表した平面図である。図１８では、隣接するセラミックグリーンシートを一組として、セラミックグリーンシートを各組毎にＹ方向にずらして示している。
In the subsequent cutting step, as shown in FIG. 18, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each
切断予定線Ｃ１にてセラミックグリーンシート積層体ＧＭを切断すると、切断面に引き出し部１４Ａ，１４Ｂに対応する部分３３，４３がそれぞれ露出すると共に引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３がそれぞれ露出する。切断予定線Ｃ２にてセラミックグリーンシート積層体ＧＭを切断すると、切断面に引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５がそれぞれ露出する。したがって、積層体チップＭＣには、その側面に各引き出し部１４Ａ，１４Ｂ，１４Ｃ，１４Ｅ，１４Ｄ，１４Ｆに対応する部分３３，４３，６３，７３，６５，７５が露出する。
When the ceramic green sheet laminate GM is cut along the planned cutting line C1, the
続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第１実施形態における焼成工程Ｓ４及び外部導体形成工程Ｓ５と同じであり、説明を省略する。 Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.
以上のように、第２実施形態に係る製造方法では、第１実施形態に係る製造方法と同じく、積層コンデンサ１の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部１１とＥＳＲ制御部１２とを含んでいる素体２を備えた積層コンデンサ１を歩留まりよく製造することができる。
As described above, in the manufacturing method according to the second embodiment, similarly to the manufacturing method according to the first embodiment, the manufacturing process of the
（第３実施形態）
次に、図２０〜図２２を参照して、第３実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第３実施形態における積層コンデンサは、ダミー電極を備える点に関して、上述した第１実施形態における積層コンデンサ１と相違する。
(Third embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the third embodiment will be described with reference to FIGS. The multilayer capacitor in the third embodiment is different from the
図示は省略するが、第３実施形態における積層コンデンサは、上述した積層コンデンサ１と同じく、素体２と、外部電極３Ａ，３Ｂと、端子導体４Ａ，４Ｂと、を備えている。 素体２は、図２０に示されるように、誘電体層６の上に異なるパターンの内部電極７が形成されてなる複数の複合層５と、複合層５の最表層に積層され、保護層として機能する誘電体層６とによって形成されている。素体２は、図２０に示されるように、静電容量部１１とＥＳＲ制御部１２とを有している。
Although not shown, the multilayer capacitor in the third embodiment includes an
静電容量部１１は、図２０に示されるように、内部電極の形状が異なる２つの複合層５Ａ，５Ｂが交互に複数積層されて形成されている。複合層５Ａは、図２１（ａ）に示されるように、内部電極７Ａ以外に、ダミー電極８Ａ，９Ａ，１０Ａを含んでいる。ダミー電極８Ａ，９Ａ，１０Ａは、内部電極７Ａから間隔を隔てて設けられ、分離している。ダミー電極８Ａは、その一端部が素体２の側面２ａに露出し、外部電極３Ａに接続されている。ダミー電極９Ａは、その一端部が素体２の側面２ｂに露出し、外部電極３Ｂに接続されている。ダミー電極１０Ａは、その一端部が素体２の側面２ｄに露出し、端子導体４Ｂに接続されている。ダミー電極８Ａ，９Ａの幅（素体２の短手方向における幅）は、引き出し部１４Ｄ，１４Ｆの幅と略同じに設定されている。ダミー電極１０Ａの幅は、引き出し部１４Ｂの幅と略同じに設定されている。
As shown in FIG. 20, the
複合層５Ｂは、図２１（ｂ）に示されるように、内部電極７Ｂ以外に、ダミー電極８Ｂ，９Ｂ，１０Ｂを含んでいる。ダミー電極８Ｂ，９Ｂ，１０Ｂは、内部電極７Ｂから間隔を隔てて設けられ、分離している。ダミー電極８Ｂは、その一端部が素体２の側面２ａに露出し、外部電極３Ａに接続されている。ダミー電極９Ｂは、その一端部が素体２の側面２ｂに露出し、外部電極３Ｂに接続されている。ダミー電極１０Ｂは、その一端部が素体２の側面２ｃに露出し、端子導体４Ａに接続されている。ダミー電極８Ｂ，９Ｂの幅（素体２の短手方向における幅）も、引き出し部１４Ｄ，１４Ｆの幅と略同じに設定されている。ダミー電極１０Ｂの幅は、引き出し部１４Ａの幅と略同じに設定されている。
As shown in FIG. 21B, the
ＥＳＲ制御部１２は、図２０に示されるように、内部電極の形状が異なる２つの複合層５Ｃ，５Ｄによって形成されている。複合層５Ｃは、図２２（ａ）に示されるように、内部電極７Ｃ以外に、ダミー電極９Ｃ，１０Ｃを含んでいる。ダミー電極９Ｃ，１０Ｃは、内部電極７Ｃから間隔を隔てて設けられ、分離している。ダミー電極９Ｃは、その一端部が素体２の側面２ｂに露出し、外部電極３Ｂに接続されている。ダミー電極１０Ｃは、その一端部が素体２の側面２ｄに露出し、端子導体４Ｂに接続されている。ダミー電極９Ｃの幅（素体２の短手方向における幅）は、引き出し部１４Ｆの幅と略同じに設定されている。ダミー電極１０Ｃの幅は、引き出し部１４Ｂの幅と略同じに設定されている。
As shown in FIG. 20, the
複合層５Ｄは、図２２（ｂ）に示されるように、内部電極７Ｄ以外に、ダミー電極８Ｄ，１０Ｄを含んでいる。ダミー電極８Ｄ，１０Ｄは、内部電極７Ｄから間隔を隔てて設けられ、分離している。ダミー電極８Ｄは、その一端部が素体２の側面２ａに露出し、外部電極３Ａに接続されている。ダミー電極１０Ｄは、その一端部が素体２の側面２ｃに露出し、端子導体４Ａに接続されている。ダミー電極８Ｄの幅（素体２の短手方向における幅）は、引き出し部１４Ｄの幅と略同じに設定されている。ダミー電極１０Ｄの幅は、引き出し部１４Ａの幅と略同じに設定されている。
As illustrated in FIG. 22B, the
素体２において、積層方向から見て、ダミー電極８Ａ，８Ｂ，８Ｄは引き出し部１４Ｄと重なり、ダミー電極９Ａ，９Ｂ，９Ｃは引き出し部１４Ｆと重なり、ダミー電極１０Ａ，１０Ｃは引き出し部１４Ａと重なり、ダミー電極１０Ｂ，１０Ｄは引き出し部１４Ａと重なっている。
In the
以上のような構成を有する積層コンデンサにおいても、上述した積層コンデンサ１と同じく、従来のように外部電極３に内部電極７を並列接続する場合と比較して高ＥＳＲを実現できる。
Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the
続いて、図２３〜図２８を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。 Next, a method for manufacturing the multilayer capacitor having the above-described configuration will be described with reference to FIGS.
第３実施形態に係る積層コンデンサの製造方法は、第１及び第２実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。 The manufacturing method of the multilayer capacitor in accordance with the third embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first and second embodiments.
セラミックグリーンシート準備工程では、図２３に示されたセラミックグリーンシート２０を複数枚準備する。図２３は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step, a plurality of ceramic
セラミックグリーンシート２０には、内部電極パターン３０及び内部電極パターン４０以外に、ダミー電極８Ａ，９Ａに対応するダミー電極パターン９０と、ダミー電極８Ｂ，９Ｂに対応するダミー電極パターン９２と、ダミー電極１０Ａ，１０Ｂに対応するダミー電極パターン９４と、が形成されている。ダミー電極パターン９０は、ダミー電極８Ａに対応する部分９０ａとダミー電極９Ａに対応する部分９０ｂとを含んでいる。ダミー電極パターン９２は、ダミー電極８Ｂに対応する部分９２ａとダミー電極９Ｂに対応する部分９２ｂとを含んでいる。ダミー電極パターン９４は、ダミー電極１０Ａに対応する部分９４ａとダミー電極１０Ｂに対応する部分９４ｂとを含んでいる。
In addition to the
ダミー電極パターン９０は、第１の方向（図２３におけるＸ方向）において、内部電極パターン３０の間に交互に位置するように形成されている。ダミー電極パターン９２は、第１の方向（図２３におけるＸ方向）において、内部電極パターン４０の間に交互に位置するように形成されている。ダミー電極パターン９０は、ダミー電極８Ａに対応する部分９０ａとダミー電極９Ａに対応する部分９０ｂとが切断予定線Ｃ２をまたがって連続するようにも、形成されている。ダミー電極パターン９２も、ダミー電極８Ｂに対応する部分９２ａとダミー電極９Ｂに対応する部分９２ｂとが切断予定線Ｃ２をまたがって連続するようにも、形成されている。ダミー電極パターン９０及びダミー電極パターン９２は、切断予定線Ｃ２が延びる方向に沿って交互に併置されている。
The
ダミー電極パターン９４は、第２の方向（図２３におけるＹ方向）において、内部電極パターン３０及び内部電極パターン４０の間に位置するように形成されている。ダミー電極パターン９４は、ダミー電極１０Ａに対応する部分９４ａとダミー電極１０Ｂに対応する部分９４ｂとが切断予定線Ｃ１をまたがって連続するようにも、形成されている。
The
また、セラミックグリーンシート準備工程では、図２４に示されたセラミックグリーンシート５０を複数枚準備する。図２４は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step, a plurality of ceramic
セラミックグリーンシート５０には、内部電極パターン６０及び内部電極パターン７０以外に、ダミー電極９Ｃに対応するダミー電極パターン９６と、ダミー電極８Ｄに対応するダミー電極パターン９７と、ダミー電極１０Ｃ，１０Ｄに対応するダミー電極パターン９８と、が形成されている。ダミー電極パターン９６は、ダミー電極９Ｃに対応する部分９６ａを含んでいる。ダミー電極パターン９７は、ダミー電極８Ｄに対応する部分９７ａを含んでいる。ダミー電極パターン９８は、ダミー電極１０Ｃに対応する部分９８ａとダミー電極１０Ｄに対応する部分９８ｂとを含んでいる。
In addition to the
ダミー電極パターン９６は、第１の方向（図２４におけるＸ方向）において、内部電極パターン７０の間に交互に位置するように形成されている。ダミー電極パターン９６は、ダミー電極９Ｃに対応する部分９６ａが切断予定線Ｃ２をまたがって連続するようにも、形成されている。ダミー電極パターン９７は、第１の方向（図２４におけるＸ方向）において、内部電極パターン６０の間に交互に位置するように形成されている。ダミー電極パターン９７は、ダミー電極９Ｃに対応する部分９６ａが切断予定線Ｃ２をまたがって連続するようにも、形成されている。ダミー電極パターン９６とダミー電極パターン９７とは、切断予定線Ｃ２が延びる方向に沿って交互に併置されている。
The
ダミー電極パターン９８は、第２の方向（図２４におけるＹ方向）において、内部電極パターン６０及び内部電極パターン７０の間に位置するように形成されている。ダミー電極パターン９８は、ダミー電極１０Ｃに対応する部分９８ａとダミー電極１０Ｄに対応する部分９８ｂとが切断予定線Ｃ１をまたがって連続するようにも、形成されている。
The
続く積層工程では、図２５に示されるように、内部電極パターンが形成されていないセラミックグリーンシート（不図示）と共と複数枚のセラミックグリーンシート２０，５０とを、第３の方向（図２５におけるＺ方向）に積層する。これにより、図２６に示されたセラミックグリーンシート積層体ＧＭが得られる。
In the subsequent stacking step, as shown in FIG. 25, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic
続く切断工程では、図２７に示されるように、セラミックグリーンシート積層体ＧＭを切断予定線Ｃ１，Ｃ２に沿って切断する。これにより、図２８に示される、個々の積層コンデンサ１単位の積層体チップＭＣが得られる。図２７は、切断工程を説明するために、セラミックグリーンシート積層体ＧＭを分解して表した平面図である。図２７では、隣接するセラミックグリーンシートを一組として、セラミックグリーンシートを各組毎にＹ方向にずらして示している。
In the subsequent cutting step, as shown in FIG. 27, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each
切断予定線Ｃ１にてセラミックグリーンシート積層体ＧＭを切断すると、切断面に引き出し部１４Ａ，１４Ｂに対応する部分３３，４３、引き出し部１４Ｃ，１４Ｅに対応する部分６３，７３、及びダミー電極１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに対応する部分９４ａ，９４ｂ，９８ａ，９８ｂがそれぞれ露出する。切断予定線Ｃ２にてセラミックグリーンシート積層体ＧＭを切断すると、切断面に引き出し部１４Ｄ，１４Ｆに対応する部分６５，７５、ダミー電極８Ａ，８Ｂ，８Ｄに対応する部分９０ａ，９２ａ，９６ａ、及びダミー電極９Ａ，９Ｂ，９Ｃに対応する部分９２ｂ，９０ｂ，９７ａがそれぞれ露出する。したがって、積層体チップＭＣには、その側面に各引き出し部１４Ａ，１４Ｂ，１４Ｃ，１４Ｅ，１４Ｄ，１４Ｆ及びダミー電極８Ａ，８Ｂ，８Ｄ，９Ａ，９Ｂ，９Ｃ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄに対応する部分３３，４３，６３，７３，６５，７５，９０ａ，９２ａ，９６ａ，９２ｂ，９０ｂ，９７ａ，９４ａ，９４ｂ，９８ａ，９８ｂが露出する。
When the ceramic green sheet laminate GM is cut along the planned cutting line C1,
続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第１実施形態における焼成工程Ｓ４及び外部導体形成工程Ｓ５と同じであり、説明を省略する。 Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.
以上のように、第３実施形態に係る製造方法では、第１及び第２実施形態に係る製造方法と同じく、積層コンデンサ１の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部１１とＥＳＲ制御部１２とを含んでいる素体２を備えた積層コンデンサ１を歩留まりよく製造することができる。
As described above, in the manufacturing method according to the third embodiment, as in the manufacturing methods according to the first and second embodiments, the manufacturing process of the
第３実施形態に係る製造方法では、セラミックグリーンシート２０に形成されるダミー電極パターン９０では、ダミー電極８Ａに対応する部分９０ａとダミー電極９Ｂに対応する部分９０ｂとが切断予定線Ｃ２をまたがって連続している。ダミー電極パターン９２では、ダミー電極８Ｂに対応する部分９２ａとダミー電極９Ａに対応する部分９２ｂとが切断予定線Ｃ２をまたがって連続している。ダミー電極パターン９４では、ダミー電極１０Ａに対応する部分９４ａとダミー電極１０Ｂに対応する部分９４ｂとが切断予定線Ｃ１をまたがって連続している。セラミックグリーンシート５０に形成されるダミー電極パターン９６でも、ダミー電極８Ｄに対応する部分９６ａが切断予定線Ｃ２をまたがって連続している。ダミー電極パターン９７でも、ダミー電極９Ｃに対応する部分９７ａに対応する部分９６ａが切断予定線Ｃ２をまたがって連続している。ダミー電極パターン９８でも、ダミー電極１０Ｃに対応する部分９８ａとダミー電極１０Ｄに対応する部分９８ｂとが切断予定線Ｃ１をまたがって連続している。このため、積層体チップＭＣでは、ダミー電極パターン９０〜９８（９０ａ，９２ａ，９６ａ，９２ｂ，９０ｂ，９７ａ，９４ａ，９４ｂ，９８ａ，９８ｂ）が切断面である側面に必ず露出することとなり、ダミー電極８Ａ，８Ｂ，８Ｄ，９Ａ，９Ｂ，９Ｃ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄも側面２ａ〜２ｄに引き出された素体２を得ることができる。ダミー電極８Ａ，８Ｂ，８Ｄ，９Ａ，９Ｂ，９Ｃ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄは、素体２に外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂを形成する際に、外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂとの接触面積の拡大を図って、素体２と外部電極３Ａ，３Ｂ及び端子導体４Ａ，４Ｂとの接続強度を向上するためのものである。また、セラミックグリーンシート２０，５０にダミー電極パターン９０〜９８を形成することにより、ダミー電極パターン９０〜９８が段差吸収層として機能し、内部電極パターン３０，４０，６０，７０の厚みに起因して生じる段差の発生を抑制して、積層体チップＭＣ（素体２）の変形を防止することができる。
In the manufacturing method according to the third embodiment, in the
（第４実施形態）
次に、図２９〜図３１を参照して、第４実施形態に係る積層コンデンサの製造方法によって製造される積層コンデンサの構成について説明する。第４実施形態における積層コンデンサは、ダミー電極を備える点に関して、上述した第２実施形態における積層コンデンサと相違する。
(Fourth embodiment)
Next, the configuration of the multilayer capacitor manufactured by the multilayer capacitor manufacturing method according to the fourth embodiment will be described with reference to FIGS. The multilayer capacitor in the fourth embodiment is different from the multilayer capacitor in the second embodiment described above in that a dummy electrode is provided.
図示は省略するが、第４実施形態における積層コンデンサは、上述した積層コンデンサ１と同じく、素体２と、外部電極３Ａ，３Ｂと、端子導体４Ａ，４Ｂと、を備えている。 素体２は、図２９に示されるように、誘電体層６の上に異なるパターンの内部電極７が形成されてなる複数の複合層５と、複合層５の最表層に積層され、保護層として機能する誘電体層６とによって形成されている。素体２は、図２９に示されるように、静電容量部１１とＥＳＲ制御部１２とを有している。
Although illustration is omitted, the multilayer capacitor in the fourth embodiment includes an
静電容量部１１は、図２９に示されるように、内部電極の形状が異なる２つの複合層５Ａ，５Ｂが交互に複数積層されて形成されている。複合層５Ａは、内部電極７Ａ以外に、ダミー電極８Ａ，９Ａ，１０Ａを含んでいる。複合層５Ｂは、内部電極７Ｂ以外に、ダミー電極８Ｂ，９Ｂ，１０Ｂを含んでいる。
As shown in FIG. 29, the
ＥＳＲ制御部１２は、図２９に示されるように、内部電極の形状が異なる２つの複合層５Ｃ，５Ｄによって形成されている。複合層５Ｃは、図３０（ａ）に示されるように、内部電極７Ｃ以外に、ダミー電極９Ｃ，１０Ｃを含んでいる。複合層５Ｄは、図３０（ｂ）に示されるように、内部電極７Ｄ以外に、ダミー電極８Ｄ，１０Ｄを含んでいる。
As shown in FIG. 29, the
以上のような構成を有する積層コンデンサでも、上述した積層コンデンサ１と同じく、従来のように外部電極３に内部電極７を並列接続する場合と比較して高ＥＳＲを実現できる。
Even in the multilayer capacitor having the above-described configuration, high ESR can be realized as compared with the case of the
続いて、図３１〜図３５を参照して、上述の構成を有する積層コンデンサの製造方法について説明する。 Next, a method for manufacturing the multilayer capacitor having the above-described configuration will be described with reference to FIGS.
第４実施形態に係る積層コンデンサの製造方法は、第１〜第３実施形態と同じく、セラミックグリーンシート準備工程、積層工程、切断工程、焼成工程、外部導体形成工程の各工程を備えている。 The manufacturing method of the multilayer capacitor in accordance with the fourth embodiment includes each process of a ceramic green sheet preparation process, a lamination process, a cutting process, a firing process, and an external conductor forming process, as in the first to third embodiments.
セラミックグリーンシート準備工程では、図２３に示されたセラミックグリーンシート２０を複数枚準備する。セラミックグリーンシート２０には、内部電極パターン３０、内部電極パターン４０、ダミー電極パターン９０、ダミー電極パターン９２、及びダミー電極パターン９４が形成されている。また、セラミックグリーンシート準備工程では、図３１に示されたセラミックグリーンシート５０を複数枚準備する。セラミックグリーンシート５０には、内部電極パターン６０、内部電極パターン７０、ダミー電極パターン９６、及びダミー電極パターン９８が形成されている。図３１は、セラミックグリーンシートを示す平面図である。
In the ceramic green sheet preparation step, a plurality of ceramic
続く積層工程では、図３２に示されるように、内部電極パターンが形成されていないセラミックグリーンシート（不図示）と共と複数枚のセラミックグリーンシート２０，５０とを、第３の方向（図３２におけるＺ方向）に積層する。これにより、図３３に示されたセラミックグリーンシート積層体ＧＭが得られる。
In the subsequent stacking step, as shown in FIG. 32, the ceramic green sheets (not shown) in which the internal electrode pattern is not formed and the plurality of ceramic
続く切断工程では、図３４に示されるように、セラミックグリーンシート積層体ＧＭを切断予定線Ｃ１，Ｃ２に沿って切断する。これにより、図３５に示される、個々の積層コンデンサ１単位の積層体チップＭＣが得られる。図３４は、切断工程を説明するために、セラミックグリーンシート積層体ＧＭを分解して表した平面図である。
In the subsequent cutting step, as shown in FIG. 34, the ceramic green sheet laminate GM is cut along the planned cutting lines C1 and C2. As a result, the multilayer chip MC of each
続く焼成工程及び外部導体形成工程を経て、最終的に上述した積層コンデンサが得られる。焼成工程及び外部導体形成工程については、上述した第１実施形態における焼成工程Ｓ４及び外部導体形成工程Ｓ５と同じであり、説明を省略する。 Through the subsequent firing step and external conductor forming step, the multilayer capacitor described above is finally obtained. The firing step and the outer conductor forming step are the same as the firing step S4 and the outer conductor forming step S5 in the first embodiment described above, and a description thereof is omitted.
以上のように、第４実施形態に係る製造方法では、第１〜第３実施形態に係る製造方法と同じく、積層コンデンサ１の製造工程が簡便となり、製造コストの低減を図ることができると共に、静電容量部１１とＥＳＲ制御部１２とを含んでいる素体２を備えた積層コンデンサ１を歩留まりよく製造することができる。
As described above, in the manufacturing method according to the fourth embodiment, as in the manufacturing methods according to the first to third embodiments, the manufacturing process of the
以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。 The preferred embodiments of the present invention have been described above. However, the present invention is not necessarily limited to the above-described embodiments, and various modifications can be made without departing from the scope of the present invention.
セラミックグリーンシート２０，５０の積層数や積層順序は、上述した実施形態に限られない。例えば、セラミックグリーンシート５０は、連続積層されていてもよいし、また、セラミックグリーンシート２０の間に積層されていてもよい。セラミックグリーンシート２０，５０に形成されるセラミックグリーンシート２０，５０の数も、上述した実施形態に限られない。
The number and order of lamination of the ceramic
ダミー電極パターン９０，９２は、図３６に示されるように、切断予定線Ｃ２が延びる方向に連続して形成されたダミー電極パターン９３であってもよい。また、ダミー電極パターン９６，９７も、図３７及び図３８に示されるように、切断予定線Ｃ２が延びる方向に連続して形成されたダミー電極パターン９９であってもよい。
As shown in FIG. 36, the
１…積層コンデンサ、２…素体、２ａ，２ｂ，２ｃ，２ｄ…側面、６…誘電体層、７（７Ａ，７Ｂ，７Ｃ，７Ｄ）…内部電極、８Ａ，８Ｂ，８Ｄ，９Ａ，９Ｂ，９Ｃ，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ…ダミー電極、１１…静電容量部、１２…ＥＳＲ制御部、１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ，１３Ｇ，１３Ｈ…主電極部、１４Ａ，１４Ｂ，１４Ｃ，１４Ｅ，１４Ｄ，１４Ｆ…引き出し部、２０，５０…セラミックグリーンシート、３０，４０，６０，７０…内部電極パターン、３１，４１，６１，６７，７１，７７…主電極部に対応する部分、３３，４３，６３，６５，７３，７５…引き出し部に対応する部分、９０，９２，９３，９４，９６，９７，９８，９９…ダミー電極パターン、Ｓ１…セラミックグリーンシート準備工程、Ｓ２…積層工程、Ｓ３…切断工程、Ｓ４…焼成工程、Ｓ５…外部導体形成工程、Ｃ１，Ｃ２…切断予定線、ＧＭ…セラミックグリーンシート積層体、ＭＣ…積層体チップ。
DESCRIPTION OF
Claims (3)
前記第１の内部電極に対応する第１の内部電極パターンと前記第２の内部電極に対応する第２の内部電極パターンとが形成された前記静電容量部用の第１のセラミックグリーンシートを複数枚準備する工程と、
前記第３の内部電極に対応する第３の内部電極パターンと前記第４の内部電極に対応する第４の内部電極パターンとが形成された前記ＥＳＲ制御部用の第２のセラミックグリーンシートを複数枚準備する工程と、
複数枚の前記第１及び第２のセラミックグリーンシートを、前記第１のセラミックグリーンシート同士及び前記第２のセラミックグリーンシート同士がそれぞれ一つの内部電極パターン分所定の方向にずれるように積層し、セラミックグリーンシート積層体を得る工程と、
前記セラミックグリーンシート積層体を所定の切断予定線に沿って切断し、個々の積層コンデンサ単位の積層体チップを得る工程と、
前記積層体チップを焼成し、前記素体を得る工程と、を備え、
前記第１のセラミックグリーンシートを準備する前記工程では、前記第１及び第２の内部電極パターンが第１の方向においてそれぞれ並んで配置され且つ前記第１の方向に直交する第２の方向において交互に配置されると共に、前記第１及び第２の内部電極パターンにおける前記第１及び第２の内部電極の引き出し部に対応する部分が前記所定の切断予定線をまたがって連続するように、前記第１及び第２の内部電極パターンを形成し、
前記第２のセラミックグリーンシートを準備する前記工程では、前記第３及び第４の内部電極パターンが前記第１及び第２の方向のうち一方の方向において交互に配置され且つ前記第１及び第２の方向のうち他方の方向においてそれぞれ並んで配置されると共に、前記第３及び第４の内部電極パターンにおける前記第３及び第４の内部電極の引き出し部に対応する部分が前記所定の切断予定線をまたがって連続し且つ互いに隣り合う４つの前記第３及び第４の内部電極パターンにおいて該第３及び第４の内部電極パターンが周回状につながるように、前記第３及び第４の内部電極パターンを形成し、
前記セラミックグリーンシート積層体を得る前記工程では、前記第１のセラミックグリーンシート同士及び前記第２のセラミックグリーンシート同士が前記第１及び第２の方向に直交する第３の方向から見て前記所定の方向にずれるように、複数枚の前記前記第１及び第２のセラミックグリーンシートを積層し、前記所定の方向を前記第１の方向に交差し且つ前記第２の方向に交差する方向に設定することを特徴とする積層コンデンサの製造方法。 A substantially rectangular parallelepiped element body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween, wherein the element body is drawn to one side surface and connected to a first polarity; A capacitance portion formed by alternately arranging at least one dielectric layer between the second internal electrodes that are drawn out to one side surface opposite to the one side surface and connected to the second polarity; A third internal electrode extending to the one side surface from which the first internal electrode is extracted and a side surface adjacent to the one side surface and connected to the first polarity; and the third internal electrode The second internal electrode excluding the two side surfaces from which the electrodes are drawn out is drawn to the one side surface from which the electrodes are drawn and one side surface adjacent to the one side surface, and is connected to the second polarity. ES having internal electrodes A method of manufacturing a multilayer capacitor and a control unit,
A first ceramic green sheet for the electrostatic capacitance portion on which a first internal electrode pattern corresponding to the first internal electrode and a second internal electrode pattern corresponding to the second internal electrode are formed; Preparing multiple sheets,
A plurality of second ceramic green sheets for the ESR control unit on which a third internal electrode pattern corresponding to the third internal electrode and a fourth internal electrode pattern corresponding to the fourth internal electrode are formed. A process of preparing sheets,
Laminating a plurality of the first and second ceramic green sheets such that the first ceramic green sheets and the second ceramic green sheets are displaced in a predetermined direction by one internal electrode pattern, Obtaining a ceramic green sheet laminate;
Cutting the ceramic green sheet laminate along a predetermined planned cutting line to obtain a laminate chip of each multilayer capacitor unit;
Firing the laminate chip and obtaining the element body,
In the step of preparing the first ceramic green sheet, the first and second internal electrode patterns are arranged side by side in the first direction and alternately in a second direction orthogonal to the first direction. And the first and second internal electrode patterns in the first and second internal electrode patterns corresponding to the lead-out portions of the first and second internal electrodes are continuous across the predetermined cutting line. Forming first and second internal electrode patterns;
In the step of preparing the second ceramic green sheet, the third and fourth internal electrode patterns are alternately arranged in one of the first and second directions and the first and second Are arranged side by side in the other direction, and portions corresponding to the lead portions of the third and fourth internal electrodes in the third and fourth internal electrode patterns are the predetermined planned cutting lines. The third and fourth internal electrode patterns so that the third and fourth internal electrode patterns are connected in a circular pattern in the four third and fourth internal electrode patterns that are continuous and adjacent to each other. Form the
In the step of obtaining the ceramic green sheet laminate, the predetermined ceramic green sheets and the second ceramic green sheets are seen from a third direction orthogonal to the first and second directions. so as to shift in the direction of setting the direction of stacking a plurality of said first and second ceramic green sheets, intersecting the predetermined direction to the first intersecting the direction and the second direction A method for manufacturing a multilayer capacitor, comprising:
前記第３及び第４の内部電極の引き出し部に対応する前記部分は、第１の切断予定線をまたがる領域と、第２の切断予定線とをまたがる領域とで幅が異なっていることを特徴とする請求項１に記載の積層コンデンサの製造方法。 The predetermined cutting planned line includes a first cutting planned line extending in a direction parallel to the first direction, and a second cutting planned line extending in a direction parallel to the second direction,
The portions corresponding to the lead portions of the third and fourth internal electrodes have different widths in a region straddling the first planned cutting line and a region straddling the second planned cutting line. The method for producing a multilayer capacitor according to claim 1.
前記第２のセラミックグリーンシートを準備する前記工程では、ダミー電極用の電極パターンを前記第３及び第４の内部電極パターンと間隔を有し且つ前記所定の切断予定線をまたがるように形成することを特徴とする請求項１に記載の積層コンデンサの製造方法。 In the step of preparing the first ceramic green sheet, an electrode pattern for a dummy electrode is formed so as to have a distance from the first and second internal electrode patterns and straddle the predetermined cutting line,
In the step of preparing the second ceramic green sheet, an electrode pattern for a dummy electrode is formed so as to have a distance from the third and fourth internal electrode patterns and straddle the predetermined cutting line. The method for manufacturing a multilayer capacitor according to claim 1.
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