JP4806325B2 - DC-DC converter - Google Patents
DC-DC converter Download PDFInfo
- Publication number
- JP4806325B2 JP4806325B2 JP2006277623A JP2006277623A JP4806325B2 JP 4806325 B2 JP4806325 B2 JP 4806325B2 JP 2006277623 A JP2006277623 A JP 2006277623A JP 2006277623 A JP2006277623 A JP 2006277623A JP 4806325 B2 JP4806325 B2 JP 4806325B2
- Authority
- JP
- Japan
- Prior art keywords
- inductor
- snubber
- current
- switching
- switching element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、非絶縁で昇降圧型のＤＣ−ＤＣコンバータに関し、特に、スイッチング損失を低減することのできるＤＣ−ＤＣコンバータに関する。 The present invention relates to a non-insulated step-up / step-down DC-DC converter, and more particularly to a DC-DC converter capable of reducing switching loss.
ＤＣ−ＤＣコンバータでは、パワートランジスタ、ＩＧＢＴ、ＦＥＴ等のスイッチング素子をＰＷＭ動作させて電圧の変換を行う形式のものがあり、幅広い分野で使用されている。ＤＣ−ＤＣコンバータは電子機器の省電力化、小型化及び高性能化に伴い、一層の低損失、高効率及び低ノイズ化が望まれており、特に、ＰＷＭ動作に伴うスイッチング損失やスイッチングサージの低減が望まれている。 Some DC-DC converters perform a voltage conversion by PWM operation of switching elements such as power transistors, IGBTs, and FETs, and are used in a wide range of fields. DC-DC converters are required to have further low loss, high efficiency and low noise as power saving, miniaturization and high performance of electronic devices. In particular, switching loss and switching surge caused by PWM operation are desired. Reduction is desired.
このようなスイッチング損失、スイッチングサージを低減させる技術のひとつにソフトスイッチング技術があり、例えばインダクタ、スイッチング素子、ダイオードを備えた一般的な昇降圧型ＤＣ−ＤＣコンバータにスイッチング損失を低減するための補助回路を付加したものが、特許文献１に提案されている。 One of the technologies for reducing such switching loss and switching surge is soft switching technology. For example, an auxiliary circuit for reducing switching loss in a general buck-boost type DC-DC converter including an inductor, a switching element, and a diode. Japanese Patent Application Laid-Open No. H10-228707 proposes a product with the addition of.
特許文献１における補助回路部は、図２２に示すように、トランジスタ９００ａ、９００ｂの各コレクタ・エミッタ間に接続されるキャパシタ９０１ａ、９０１ｂを備え、更に接続点９０２と出力端子及び基準端子との間に、第１及び第２補助電流経路が構成される。インダクタ９０３及びトランス９０４の一方巻線９０４ａまでは、第１及び第２補助電流経路に共通である。
As shown in FIG. 22, the auxiliary circuit section in
第１補助電流経路では一方巻線９０４ａからトランジスタ９０５ａを介して出力端子に至る経路が形成され、第２補助電流経路では、一方巻線９０４ａからトランジスタ９０５ｂを介して基準端子に至る経路が形成される。コンデンサ９０２ａ、９０２ｂ及び第１、第２補助電流経路によりトランジスタ９００ａ、９００ｂのスイッチング動作時の端子電圧が僅少となり、スイッチング損失を低減できる。
In the first auxiliary current path, a path from the one winding 904a to the output terminal via the
しかしながら、上記の技術は、スイッチング損失を低減するために有効であるが、補助回路の追加により部品点数が増加する。特に、スイッチング素子の数量が増加することからＰＷＭ駆動用の制御回路の部品点数も付随して増加する。 However, although the above technique is effective for reducing the switching loss, the number of parts increases due to the addition of the auxiliary circuit. In particular, since the number of switching elements increases, the number of parts of the control circuit for PWM driving also increases.
従来回路における代表的なスイッチング損失について図２３を参照しながら説明する。 A typical switching loss in the conventional circuit will be described with reference to FIG.
ここで、ソフトスイッチングは、ＺＶＳ(Zero Voltage Switching)又はＺＣＳ(Zero Current Switching)を実現するためのスイッチング方式であり、パワー半導体デバイスのスイッチング損失やそれに与えるストレスが低い。これに対してパワー半導体デバイスの持つスイッチング機能により電圧・電流を直接ターンオン・オフするスイッチング方式はハードスイッチングと称されている。以下の記述においてはＺＶＳ／ＺＣＳの双方もしくはその一方が実現されている方式をソフトスイッチング、それ以外をハードスイッチングという。 Here, soft switching is a switching method for realizing ZVS (Zero Voltage Switching) or ZCS (Zero Current Switching), and has low switching loss and stress applied to the power semiconductor device. On the other hand, a switching method in which the voltage / current is directly turned on / off by the switching function of the power semiconductor device is called hard switching. In the following description, a method in which both or one of ZVS / ZCS is realized is called soft switching, and the other is called hard switching.
図２３にパワー半導体デバイスとしてのＩＧＢＴ(Insulated Gate Bipolar Transistor)のスイッチング時の電圧／電流波形を示し、実線９２０は電圧、破線９２２は電流である。ＩＧＢＴは、パワーＭＯＳ−ＦＥＴの高速スイッチング、電圧駆動特性と、バイポーラ・トランジスタの低飽和ＯＮ電圧特性をワンチップに構成したパワーデバイスである。しかし、このトランジスタ構造はターンオン動作時にＭＯＳ−ＦＥＴ構造より遅れてオンする。さらに、ＭＯＳ−ＦＥＴ構造のターンオフにより、蓄積された少数キャリアである正孔が流出する経路が遮断されるため、ターンオフが遅れ、テール電流９２４が生じる。このような特性からも分かるようにＩＧＢＴパワーデバイスのスイッチング特性では、スイッチ固有のターンオン時間、ターンオフ時間が存在するため、スイッチング時間において若干の電圧／電流の過度交差（ハッチング部参照）を生じスイッチング損失を発生している。
FIG. 23 shows a voltage / current waveform at the time of switching of an IGBT (Insulated Gate Bipolar Transistor) as a power semiconductor device. A
このスイッチング損失はスイッチング時に熱として生じ、高周波化の妨げとなり、放熱フィンを含む冷却装置が大きくなり高周波化に伴い無視できない問題となってくる。これに加えて、電源−パワー半導体デバイス−負荷を結ぶ経路中には浮遊インダクタやキャパシタ受動回路素子やパワー半導体デバイスの寄生パラメータが存在するため、電圧、電流の遮断を行うスイッチング時にはこれらの寄生回路成分により図２３で示すようなサージ電圧９２６並びにサージ電流９２８が発生しパワー半導体デバイスに電圧・電流のピークストレスが発生する。
This switching loss is generated as heat at the time of switching, hinders high frequency operation, and the cooling device including the radiating fins becomes larger and becomes a problem that cannot be ignored with higher frequency. In addition, parasitic parameters of floating inductors, capacitor passive circuit elements, and power semiconductor devices exist in the path connecting the power supply, power semiconductor device, and load. Depending on the components, a
また、出力容量の大きい大電力の制御を高効率に行うには単純な電圧・電流のターンオン・ターンオフいわゆるハードスイッチングでは不十分な場合がほとんどである。特に、サージ電流ｄｉ／ｄｔが高い場合にはＥＭＩノイズレベルが高く、雑音端子間電圧が広い周波数帯にわたって発生するため、場合によってノイズフィル夕を設けるなどの対策が必要となり、コストの増大のみならず大型化する。また、スイッチングによるｄｖ／ｄｔ及びｄｉ／ｄｔストレスの増大とスイッチング損失の増加により、負荷状態によってはパワー半導体デバイス固有のＳＯＡ(Safety Operation Area：安全動作領域)を超えることも予想されるため、装置の信頼性が必ずしも高くない。また、ｄｖ／ｄｔによる対地漏れ電流の発生やこれによる雑音端子間電圧の増大や、ｄｉ／ｄｔによるローパスフィルタリアクトルやトランス、ＡＣモータの巻線の絶縁破壊を引き起こす懸念がある。このため高周波スイッチング時には、電圧・電流サージがＳＯＡを超えることのないようにスナバ回路を設ける必要がある。しかしながら、スナバ回路により、スイッチング損失とサージによるｄｖ／ｄｔやｄｉ／ｄｔストレスは低減されるが、スナバ回路自身による損失が発生してしまうなどの問題が新たに発生してくる。こうして、スイッチング損失及び電圧・電流ストレスによる影響と、その対策として設けられるスナバ回路とノイズフィル夕の設計によるコスト増や損失発生が高周波スイッチング化によるメリットを打ち消す場合がある。このような背景からハードスイッチングからソフトスイッチング技術による電力変換装置の開発が行われている。 In addition, simple voltage / current turn-on / turn-off, so-called hard switching, is often insufficient for high-efficiency control of large power with a large output capacity. In particular, when the surge current di / dt is high, the EMI noise level is high, and the voltage between the noise terminals is generated over a wide frequency band. The size increases. In addition, due to an increase in dv / dt and di / dt stress due to switching and an increase in switching loss, it is expected that the power operating device (SOA) specific to the power semiconductor device will be exceeded depending on the load state. The reliability is not necessarily high. In addition, there is a concern that a ground leakage current due to dv / dt, an increase in voltage between noise terminals due to this, and a dielectric breakdown of a low-pass filter reactor, transformer, and AC motor winding due to di / dt may occur. For this reason, it is necessary to provide a snubber circuit so that the voltage / current surge does not exceed the SOA during high-frequency switching. However, the snubber circuit reduces dv / dt and di / dt stress due to switching loss and surge, but a new problem arises such as loss due to the snubber circuit itself. Thus, the effects of switching loss and voltage / current stress, and the increase in cost and loss caused by the design of the snubber circuit and noise filter provided as countermeasures may negate the advantages of high-frequency switching. From such a background, power converters using hard switching to soft switching technology are being developed.
本発明は上記の課題を考慮してなされたものであり、非絶縁型のＤＣ−ＤＣコンバータにおいて、簡便な回路構成でスイッチング損失及びサージノイズの低減を奏するソフトスイッチングを実現することができるＤＣ−ＤＣコンバータを提供することを目的とする。 The present invention has been made in consideration of the above problems, and in a non-insulated DC-DC converter, a DC- that can realize soft switching with reduced switching loss and surge noise with a simple circuit configuration. An object is to provide a DC converter.
本発明に係るＤＣ−ＤＣコンバータは、一次インダクタ、二次インダクタ及び三次インダクタからなる結合インダクタと、２つの入力電源端子の間で、前記一次インダクタと直列接続された第１スイッチング素子と、前記一次インダクタと前記第１スイッチング素子との接続点から出力電源端子の一端までの間に設けられた第２スイッチング素子とを備えたＤＣ−ＤＣコンバータであって、第１スナバダイオード及び第１スナバキャパシタからなる第１スナバ直列回路を前記第１スイッチング素子に並列接続し、前記第１スナバダイオードと前記第１スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第１回生ダイオードを設け、前記二次インダクタの他端を前記出力電源端子の一端に接続し、第２スナバダイオード及び第２スナバキャパシタからなる第２スナバ直列回路を前記第２スイッチング素子に並列接続し、前記第２スナバダイオードと前記第２スナバキャパシタとの接続点から前記三次インダクタまでの間に第２回生ダイオードを設け、前記三次インダクタの他端を前記出力電源端子の他端に接続したことを特徴とする。 A DC-DC converter according to the present invention includes a coupled inductor composed of a primary inductor, a secondary inductor, and a tertiary inductor, a first switching element connected in series with the primary inductor between two input power supply terminals, and the primary A DC-DC converter comprising a second switching element provided between a connection point between an inductor and the first switching element and one end of an output power supply terminal, comprising: a first snubber diode and a first snubber capacitor; A first snubber series circuit is connected in parallel to the first switching element, and a first regenerative diode is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor, The other end of the secondary inductor is connected to one end of the output power supply terminal, and a second snubber diode and A second snubber series circuit composed of two snubber capacitors is connected in parallel to the second switching element, and a second regenerative diode is provided between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor. The other end of the tertiary inductor is connected to the other end of the output power supply terminal.
このような構成によれば、スイッチング素子のターンオフ時に、並列接続されたスナバキャパシタによりスイッチング素子間のサージノイズを低減することができる。また、前記スイッチング素子のターンオン時に前記スナバキャパシタと前記結合インダクタの漏れインダクタンス成分との共振現象により、前記スナバキャパシタは放電を開始し、前記スナバキャパシタが蓄えたエネルギーを出力側に供給することができる。 According to such a configuration, surge noise between switching elements can be reduced by the snubber capacitors connected in parallel when the switching elements are turned off. Further, when the switching element is turned on, the snubber capacitor starts to discharge due to a resonance phenomenon between the snubber capacitor and the leakage inductance component of the coupled inductor, and the energy stored in the snubber capacitor can be supplied to the output side. .
この場合、前記一次インダクタと前記第１スイッチング素子との接続点から前記第２スイッチング素子までの間に、補助インダクタを備えていてもよい。これにより、スイッチング素子間のターンオン時の電流立ち上がりが抑制され、電流サージを低減することができる。 In this case, an auxiliary inductor may be provided between a connection point between the primary inductor and the first switching element and the second switching element. Thereby, the current rising at the time of turn-on between the switching elements is suppressed, and the current surge can be reduced.
前記第１スナバダイオードと前記第１スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第１共振インダクタを設け、前記第２スナバダイオードと前記第２スナバキャパシタとの接続点から前記三次インダクタまでの間に第２共振インダクタを備えていてもよい。 A first resonant inductor is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor, and from the connection point between the second snubber diode and the second snubber capacitor. A second resonant inductor may be provided up to the tertiary inductor.
このような共振インダクタを設けることにより、スイッチング素子のターンオン時に前記スナバキャパシタと共振インダクタとによってより確実な共振現象が発生し、前記スナバキャパシタのエネルギーを出力側に一層確実に回生することができる。 By providing such a resonant inductor, a more reliable resonance phenomenon is generated by the snubber capacitor and the resonant inductor when the switching element is turned on, and the energy of the snubber capacitor can be more reliably regenerated to the output side.
また、スイッチング素子のターンオン時の電流の立ち上がりがさらに抑制され、キャパシタが完全に放電した後、共振インダクタに蓄積している残留エネルギーを出力側に放出し、効率が一層向上する。二次インダクタ及び三次インダクタの漏れインダクタンス成分が少ない場合にこれらの第１共振インダクタ及び第２共振インダクタを入れると特に有効である。 Further, the rise of current when the switching element is turned on is further suppressed, and after the capacitor is completely discharged, the residual energy accumulated in the resonant inductor is discharged to the output side, thereby further improving the efficiency. It is particularly effective to insert the first resonant inductor and the second resonant inductor when the leakage inductance component of the secondary inductor and the tertiary inductor is small.
本発明に係るＤＣ−ＤＣコンバータによれば、スイッチング素子のターンオフ時に、並列接続されたスナバキャパシタによりスイッチング素子間のサージノイズを低減することができる。また、前記スイッチング素子のターンオン時に前記スナバキャパシタと前記結合インダクタの漏れインダクタンス成分との共振現象により、前記スナバキャパシタは放電を開始し、前記スナバキャパシタが蓄えたエネルギーを出力側に供給することができる。さらに、このようなスイッチング損失及びサージノイズを低減を簡便な回路構成で実現することができる。 According to the DC-DC converter of the present invention, surge noise between switching elements can be reduced by a snubber capacitor connected in parallel when the switching element is turned off. Further, when the switching element is turned on, the snubber capacitor starts to discharge due to a resonance phenomenon between the snubber capacitor and the leakage inductance component of the coupled inductor, and the energy stored in the snubber capacitor can be supplied to the output side. . Furthermore, such switching loss and surge noise can be reduced with a simple circuit configuration.
以下、本発明に係るＤＣ−ＤＣコンバータについて実施の形態を挙げ、添付の図１〜図２１を参照しながら説明する。 Hereinafter, the DC-DC converter according to the present invention will be described with reference to FIGS.
図１に示すように、本実施の形態に係るＤＣ−ＤＣコンバータ１０は、非絶縁の昇降圧型であって、直流のソース電源１１の電圧を昇圧又は降圧して負荷Ｒに供給するものである。ＤＣ−ＤＣコンバータ１０は双方向型チョッパであり、負荷Ｒの側に電源を接続し、ソース電源１１の側に負荷を接続して用いることもできる。
As shown in FIG. 1, a DC-
ＤＣ−ＤＣコンバータ１０は、入力側にプラス及びマイナス接続用のＴｉ１（入力電源端子の一端）及びＴｉ２（入力電源端子の他端）を有し、出力側にプラス及びマイナス接続用のＴｏ１（出力電源端子の一端）及びＴｏ２（出力電源端子の他端）を有している。
The DC-
ＤＣ−ＤＣコンバータ１０は、入力側及び出力側で電圧を安定化させる入力キャパシタ１２及び出力キャパシタ１４と、３巻線式の結合インダクタ１６と、第１スイッチング機能部１８と、第２スイッチング機能部２０と、補助インダクタ２２とを有する。入力キャパシタ１２及び出力キャパシタ１４としては、例えば電解キャパシタが用いられる。
The DC-
第１スイッチング機能部１８及び第２スイッチング機能部２０は、説明の便宜上複数の素子をまとめて表している。第１スイッチング機能部１８は主に昇圧の作用を奏し、第２スイッチング機能部２０は主に降圧の作用を奏する。
The first
また、ＤＣ−ＤＣコンバータ１０は、回路上に具体的な素子としては存在しないが、回路の特性によって発生する漏れインダクタである第１共振インダクタ２４及び第２共振インダクタ２６を有する。
The DC-
結合インダクタ１６は、一次インダクタ１６ａと二次側の二次インダクタ１６ｂ及び三次インダクタ１６ｃとを有する。一次インダクタ１６ａの一方はプラス側の入力端子Ｔｉ１に接続され、他端は接続点Ｐ０２を介して補助インダクタ２２に接続されている。
The coupled
二次インダクタ１６ｂの一方はプラス側の出力端子Ｔｏ１と同じライン上の接続点Ｐ０１に接続され、他端は第１スイッチング機能部１８に接続されている。この二次インダクタ１６ｂと第１スイッチング機能部１８との間に、第１共振インダクタ２４が存在するものとする。一次インダクタ１６ａと二次インダクタ１６ｂとの巻数比は、Ｒ1＝ｎ２／ｎ１である。
One end of the
三次インダクタ１６ｃの一方はグランドラインＧに接続され、他端は第２スイッチング機能部２０に接続されている。この三次インダクタ１６ｃと第２スイッチング機能部２０との間に、第２共振インダクタ２６が存在するものとする。一次インダクタ１６ａと三次インダクタ１６ｃとの巻数比は、Ｒ2＝ｎ３／ｎ１である。Ｒ1＝Ｒ2（つまりｎ２＝ｎ３）と設定してもよい。
One end of the
第１スイッチング機能部１８は、第１スイッチング素子３０と、該第１スイッチング素子３０と並列に設けられた第１逆導通ダイオード（又は寄生ダイオード）３２と、直列に接続された第１スナバダイオード３４及び第１スナバキャパシタ３６と、第１回生ダイオード３８とを有する。第１スナバキャパシタ３６と第１スナバダイオード３４はスナバ直列回路を形成している。
The first
第１スイッチング素子３０（及び第２スイッチング素子４０）は、半導体素子であって、例えば、パワートランジスタ、ＩＧＢＴ、ＦＥＴ等のスイッチング素子が挙げられ、図示しないコントローラによってベース端子が駆動されＰＷＭ動作を行う。 The first switching element 30 (and the second switching element 40) is a semiconductor element, and includes, for example, switching elements such as a power transistor, IGBT, and FET, and a base terminal is driven by a controller (not shown) to perform a PWM operation. .
第１スイッチング素子３０は、コレクタが接続点Ｐ０２及び第１逆導通ダイオード３２のカソードに接続され、エミッタがグランドラインＧ及び第１逆導通ダイオード３２のアノードに接続されている。
The
第１スナバダイオード３４のアノードは、第１スイッチング素子３０のコレクタに接続され、カソードは第１スナバキャパシタ３６の一端に接続されている。第１スナバキャパシタ３６の他端は第１スイッチング素子３０のエミッタ（つまりグランドラインＧ）に接続されている。
The anode of the
第１回生ダイオード３８のアノードは、第１スナバダイオード３４と第１スナバキャパシタ３６との間に接続されている。この接続箇所を接続点Ｐ１とする。第１回生ダイオード３８のカソードは第１共振インダクタ２４を介して二次インダクタ１６ｂに接続されている。
The anode of the first
第２スイッチング機能部２０は、第２スイッチング素子４０と、該第２スイッチング素子４０と並列に設けられた第２逆導通ダイオード（又は寄生ダイオード）４２と、直列に接続された第２スナバダイオード４４及び第２スナバキャパシタ４６と、第２回生ダイオード４８とを有する。第２スナバキャパシタ４６と第２スナバダイオード４４はスナバ直列回路を形成している。
The second
第２スイッチング素子４０は、エミッタが補助インダクタ２２及び第２逆導通ダイオード４２のアノードに接続され、コレクタが接続点Ｐ０１及び第２逆導通ダイオード４２のカソードに接続されている。
The
第２スナバダイオード４４のカソードは、第２スイッチング素子４０のエミッタに接続され、アノードは第２スナバキャパシタの一端に接続されている。第２スナバキャパシタの他端は第２スイッチング素子４０のコレクタ（つまり接続点Ｐ０１）に接続されている。
The cathode of the
第２回生ダイオード４８のカソードは、第２スナバダイオード４４と第２スナバキャパシタ４６との間に接続されている。この接続箇所を接続点Ｐ２とする。第２回生ダイオード４８のアノードは第２共振インダクタ２６を介して三次インダクタ１６ｃに接続されている。
The cathode of the second
ＤＣ−ＤＣコンバータ１０における各箇所における電流、電圧を次のように名称とその方向を規定する。
The name and direction of the current and voltage at each location in the DC-
一次インダクタ１６ａから接続点Ｐ０２に向かう方向の電流をｉ1、接続点Ｐ０２から補助インダクタ２２へ向かう方向の電流をｉ2とする。
The current in the direction from the
接続点Ｐ０２から第１スイッチング素子３０へ向かう方向の電流をｉs1、第１スナバキャパシタ３６からグランドラインＧの方向に向かって流れる電流をｉcs1、第１回生ダイオード３８から第１共振インダクタ２４に向かって流れる電流をｉls1とする。
A current flowing in the direction from the connection point P02 to the
接続点Ｐ０１から第２スイッチング素子４０へ向かう方向の電流をｉs2、接続点Ｐ０１の方向から第２スナバキャパシタ４６に流れ込む電流をｉcs2、第２共振インダクタ２６から第２回生ダイオード４８に向かって流れる電流をｉls2とする。
A current in the direction from the connection point P01 to the
第１逆導通ダイオード３２及び第２逆導通ダイオード４２の順方向電流をｉds1、ｉds2とする。第１スナバダイオード３４及び第２スナバダイオード４４の順方向電流をｉda1、ｉda2とする。
The forward current of the first
また、ソース電源１１の電圧をＶｉ、負荷Ｒに供給される電圧をＶｏとする。さらに、第１スイッチング素子３０の両端に生じる電圧（エミッタを基準としたコレクタの電圧）をＶｓ１、第１スナバキャパシタ３６の両端に生じる電圧（グランドラインＧを基準とした接続点Ｐ１の電圧）をＶｃｓ１とする。
Further, the voltage of the
さらにまた、第２スイッチング素子４０の両端に生じる電圧（エミッタを基準としたコレクタの電圧）をＶｓ２、第２スナバキャパシタ４６の両端に生じる電圧（接続点Ｐ２を基準とした接続点Ｐ０１の電圧）をＶｃｓ２とする。 Furthermore, the voltage generated at both ends of the second switching element 40 (collector voltage with respect to the emitter) is Vs2, and the voltage generated at both ends of the second snubber capacitor 46 (voltage at the connection point P01 with reference to the connection point P2). Is Vcs2.
次に、このように構成されるＤＣ−ＤＣコンバータ１０を用いた昇圧及び降圧の作用について説明する。先ず、昇圧作用について説明する。
Next, the operation of step-up and step-down using the DC-
ＤＣ−ＤＣコンバータ１０の昇圧作用は、図２に示すようにモード０〜モード７の８つのモードに区分することができる。モード０〜モード７はこの順に繰り返し行われる。昇圧作用時には、第１スイッチング素子３０のみがＰＷＭ動作に基づいてオン・オフ動作を行い直流昇圧チョッパを行う。このとき、第２スイッチング素子４０はオフ状態に維持される。なお、図３〜図１０及び図１２〜図１９においては、電流の流れを矢印Ｉ、Ｉ１及びＩ２で表す。また、電流の流れていない箇所、又は各モードの説明上特に重要でない箇所については破線で示す。 図３に示すように、モード０では、ソース電源１１と結合インダクタ１６の蓄積エネルギーは出力側に供給され、昇圧動作が行われる。つまり、ソース電源１１から供給される電力は入力キャパシタ１２で平滑化され、一次インダクタ１６ａ、補助インダクタ２２、第２逆導通ダイオード４２を通り、出力キャパシタ１４で平滑化されて負荷Ｒに供給される。モード０では、第１スナバキャパシタ３６に電荷が充電されているものとする。
The step-up action of the DC-
図４に示すように、モード１では第１スイッチング素子３０がオンになる。これにより、主に矢印Ｉ１及びＩ２で示す２系統の電流が発生する。矢印Ｉ１で示す第１の系統では、第１スナバキャパシタ３６、第１回生ダイオード３８、第１共振インダクタ２４、二次インダクタ１６ｂを通り接続点Ｐ０１を介して接続点Ｐ０１に電流が供給される。この第１の系統では、第１スナバキャパシタ３６と第１共振インダクタ２４とにより共振が発生し、パッシブ共振スナバを構成し、第１スナバキャパシタ３６が放電を開始する。つまり、第１共振インダクタ２４に蓄えられたエネルギーを利用して共振を発生させ、第１スナバキャパシタ３６の電荷を放出させ、パルス電流回生作用が得られる。
As shown in FIG. 4, in
矢印Ｉ２で示すように、第２系統では、電流が出力キャパシタ１４、接続点Ｐ０１、第２スナバキャパシタ４６、第２スナバダイオード４４及び補助インダクタ２２を通ることになり、第２スナバキャパシタ４６に対する充電がなされる。
As indicated by the arrow I2, in the second system, the current passes through the
また、モード１では、第１スイッチング素子３０のターンオン時に、補助インダクタ２２により第１スイッチング素子３０を流れる電流の立ち上がりが抑制され、第１スイッチング素子３０はＺＣＳターンオンとなる（図２参照）。
Further, in
第１共振インダクタ２４と第１スナバキャパシタ３６との部分共振でパルス電流回生は、次のようにして発生する。まず、二次インダクタ１６ｂに電圧Ｒ1Ｖｓを発生させ、スナバキャパシタ電圧Ｖｃｓ１を生じさせる。モード１のエネルギー回生スナバ回路における回路状態方程式は（１）式のようになる。
The pulse current regeneration is generated as follows by partial resonance between the first
ここで、Ｌｓは第１共振インダクタ２４のインダクタンス、Ｃｓは第１スナバキャパシタ３６の容量である。
Here, Ls is the inductance of the first
また、第１スイッチング素子３０のターンオン時点で、第１スナバキャパシタ３６の電圧及び回生電流の初期値をそれぞれＶｃｓ１＝Ｖｃｏ、ｉls1＝０とすると、スナバキャパシタの電圧Ｖｃｓ１と回生電流ｉls1は、それぞれ（２）式のようになる。
Also, when the initial value of the voltage and regenerative current of the
ただし、ω＝１／√（Ｌｓ・Ｃｓ）は角周波数である。スナバキャパシタのエネルギーが完全に放電するためには、ωｔ＝πの時点で、スナバキャパシタの電圧をゼロ以下とする条件Ｖｃｓ１≦０が必要となる。 However, ω = 1 / √ (Ls · Cs) is an angular frequency. In order for the energy of the snubber capacitor to be completely discharged, the condition Vcs1 ≦ 0 is required to make the voltage of the snubber capacitor zero or less at the time of ωt = π.
ここで、Ｖα（＝Ｖｃｏ−Ｖｏ）はスナバキャパシタ電圧Ｖｃｓ１の跳ね上がり電圧であり、負荷電流に依存する。Ｖαは最低でも０であり、この条件下で巻数比を決定することになる。従って、結合インダクタ１６の昇圧比の１／２の巻数比にすれば、第１スナバキャパシタ３６のエネルギーは完全放電するようになる。ターンオン時に第１スイッチング素子３０を流れる電流は、第２逆導通ダイオード４２からの転流電流ｉ2とスナバ回生電流ｉls1が結合インダクタ１６の変圧作用で流れる電流との合成となる。従って、第１スイッチング素子３０のターンオン時における電流上昇率のｄｉ／ｄｔの最大値は（４）式のとおりとなる。
Here, Vα (= Vco−Vo) is a jump voltage of the snubber capacitor voltage Vcs1, and depends on the load current. Vα is at least 0, and the turn ratio is determined under this condition. Therefore, if the turn ratio is 1/2 of the step-up ratio of the coupled
ここで、Ｌ2は補助インダクタ２２のインダクタンスである。
Here, L 2 is the inductance of the
図５に示すように、モード２では、モード１と比較して第２系統の電流が異なり、また電流ｉ2はゼロとなる。つまり、矢印Ｉ２で示すように、第２系統の電流は三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバキャパシタ４６及び接続点Ｐ０１に流れる。この第２系統の電流は、三次インダクタ１６ｃの残留電圧が、負荷電圧Ｖｏよりも大きいときに第２共振インダクタ２６のエネルギーを放出することにより発生するものである。このとき、第２スナバキャパシタ４６は僅かに放電する。この後、第１スナバキャパシタ３６エネルギーが完全放電した後モード３に移行する。
As shown in FIG. 5, in
図６に示すように、モード３では、第１スナバキャパシタ３６が蓄えた電荷を完全放電した後に第１スナバダイオード３４が導通し、第１共振インダクタ２４に蓄えられた残留エネルギーをパルス回生電流ｉls1として放出を継続する。つまり、矢印Ｉ１で示すように、第１系統の電流は第１スナバダイオード３４、第１回生ダイオード３８、第１共振インダクタ２４及び二次インダクタ１６ｂを流れて接続点Ｐ０１に至ることになる。このように、第１スナバキャパシタ３６の放電が終了した後にも、第１共振インダクタ２４のエネルギーを利用して回生動作を継続することができる。
As shown in FIG. 6, in
また、第２スナバキャパシタ４６は所定の電圧となって安定し、第２系統の電流は、三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバキャパシタ４６、第２逆導通ダイオード４２及び接続点Ｐ０１に流れることになる。この後、パルス回生電流ｉls1がゼロになるとモード４に移行する。
The
図７に示すように、モード４では、矢印Ｉで示すように、第１共振インダクタ２４及び第２共振インダクタ２６ともエネルギーを放出し終え、ソース電源１１から供給される電力は入力キャパシタ１２で平滑化され、一次インダクタ１６ａ、第１スイッチング素子３０を通ってグランドラインＧに流れ込む。このとき、一次インダクタ１６ａにエネルギーが蓄積される。
As shown in FIG. 7, in
図８に示すように、モード５では、第１スイッチング素子３０をオフにする。これにより、ソース電源１１から供給される電流は、一次インダクタ１６ａ、第１スナバダイオード３４及び第１スナバキャパシタ３６に流れることになり、該第１スナバキャパシタ３６が充電される。このとき、第１スイッチング素子３０の両端電圧Ｖｃｓ１は０であることから（図２参照）、第１スイッチング素子３０はＺＶＳでターンオフする。第１スイッチング素子３０をオフするタイミングは、ＰＷＭのデューティファクタにより設定される。
As shown in FIG. 8, in
第１スナバキャパシタ３６が充電されることによりＶｓ１は（５）式に示す電圧上昇率で上昇する。
When the
このモード５は、Ｖs１≦Ｖｏである間継続される。このとき充電された第１スナバキャパシタ３６は、前記の通りモード１の共振作用に供されることになる。
This
モード５では二次インダクタ１６ｂに回生電流が流れない条件は、Ｖｃｓ１≦Ｒ1（Ｖｏ−Ｖｉ）＋Ｖｏ、すなわちＶｏ＋Ｖα≦Ｒ1（Ｖｏ−Ｖｉ）＋Ｖｏより（６）式で表される。
In
図９に示すように、モード６では、Ｖｓ１＞Ｖｏとなって第２逆導通ダイオード４２が導通し、矢印Ｉ１で示すように、第１系統の電流として一次インダクタ１６ａ、補助インダクタ２２、第２逆導通ダイオード４２及び接続点Ｐ０１へと流れる。
As shown in FIG. 9, in
また、第１スナバキャパシタ３６が十分に充電されると、該第１スナバキャパシタ３６及び第１スナバダイオード３４に電流は流れなくなり、第２スナバキャパシタ４６に充電された電荷が放出され、放電し始める。つまり、矢印Ｉ２で示すように、第２系統の電流として三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバキャパシタ４６及び接続点Ｐ０１へ流れる。
When the
図１０に示すように、モード７では、第２スナバキャパシタ４６は蓄えた電荷の放電を終了し、第２共振インダクタ２６に蓄えられた残留エネルギーの放出を継続する。つまり、矢印Ｉ２で示すように、第２系統の電流は三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバダイオード４４、第２逆導通ダイオード４２及び接続点Ｐ０１へ流れる。この後、前記のモード０に戻り、一連のサイクルを継続することになる。
As shown in FIG. 10, in
このように、ＤＣ−ＤＣコンバータ１０の直流昇圧動作時には、３巻線構成の結合インダクタ１６の一次インダクタ１６ａと第１スイッチング素子３０の高周波スイッチングによって昇圧を行い、第２逆導通ダイオード４２を通過し、ソース電源１１から電力を接続点Ｐ０１に供給する。第１スイッチング素子３０と並列に設けた第１スナバダイオード３４と第１スナバキャパシタ３６で構成したスナバ直列回路のエネルギーを第１スイッチング素子３０がターンオンした時点で、第１回生ダイオード３８と結合インダクタ１６の二次側にまとめた第１共振インダクタ２４と第１スナバキャパシタ３６で共振させ、スナバエネルギーを出力側に回生させることができる。
Thus, during the DC boost operation of the DC-
また、このパルス電流回生動作により、第１スナバキャパシタ３６の電圧をゼロまで放電させることで、第１スイッチング素子３０のターンオフはＺＶＳ転流となる。第１スイッチング素子３０のターンオン動作時は、補助インダクタ２２によりスイッチを流れる電流の立ち上がりが抑制されることとなり、ＺＣＳターンオンとなる。このように、第１スイッチング素子３０ではソフトスイッチング動作が実現される。
In addition, by discharging the voltage of the
次に、ＤＣ−ＤＣコンバータ１０を用いた降圧作用について説明する。降圧動作においても、図１１に示すように、順にモード０〜モード７の８つのモードに区分することができる。降圧作用時には、第２スイッチング素子４０のみがＰＷＭ動作に基づいてオン・オフ動作を行い、第１スイッチング素子３０はオフ状態に維持される。
Next, the step-down action using the DC-
図１２に示すように、モード０では、一次インダクタ１６ａの作用により電流は第１逆導通ダイオード３２から一次インダクタ１６ａを通り入力キャパシタ１２に流れ込んでいる。
As shown in FIG. 12, in
図１３に示すように、モード１では第２スイッチング素子４０がオンになる。これにより、主に矢印Ｉ１及びＩ２で示す２系統の電流が発生する。矢印Ｉ１で示す第１の系統では三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバキャパシタ４６を通り接続点Ｐ０１を介して接続点Ｐ０１に電流が供給される。この第１の系統では、第２スナバキャパシタ４６と第２共振インダクタ２６とにより共振が発生し、パッシブ共振スナバを構成し、第２スナバキャパシタ４６が放電を開始する。つまり、第２共振インダクタ２６に蓄えられたエネルギーを利用して共振を発生させ、第２スナバキャパシタ４６の電荷を放出させ、パルス電流回生作用が得られる。
As shown in FIG. 13, in
この第１系統の電流は、三次インダクタ１６ｃの電圧をＲ2Ｖｉとしたとき、Ｒ2Ｖｉ＞Ｖｏ−Ｖｃｓ２である間に流れ続ける。
The current of the first system continues to flow while R 2 Vi> Vo−Vcs2 when the voltage of the
矢印Ｉ２で示すように、第２系統では、電流が出力キャパシタ１４、接続点Ｐ０１、第２スイッチング素子４０、補助インダクタ２２、第１スナバダイオード３４及び第１スナバキャパシタ３６を通ることになり、第１スナバキャパシタ３６に対する充電がなされる。
As indicated by the arrow I2, in the second system, the current passes through the
また、モード１では、第２スイッチング素子４０のターンオン時に、補助インダクタ２２により、第２スイッチング素子４０を流れる電流の立ち上がりが抑制され、第２スイッチング素子４０はＺＣＳターンオンとなる（図１１参照）。また、昇圧動作のモード１で説明したのと同様に、各電圧及び電流が規定される。
Further, in
なお、ソース電源１１の電圧Ｖｉが一次インダクタ１６ａの電圧よりも高いときには、ソース電源１１、一次インダクタ１６ａ、接続点Ｐ０２、第１スナバダイオード３４及び第１スナバキャパシタ３６に流れ込む電流も発生する。この電流により第１スナバキャパシタ３６が充電される。
When the voltage Vi of the
図１４に示すように、モード２では、モード１と比較して第２系統の電流が異なり、また電流ｉ2はゼロとなる。つまり、矢印Ｉ２で示すように、第２系統の電流は第１スナバキャパシタ３６、第１回生ダイオード３８、第１共振インダクタ２４、二次インダクタ１６ｂ及び接続点Ｐ０１に流れる。この第２系統の電流は、二次インダクタ１６ｂの残留電圧が、負荷電圧Ｖｏよりも大きいときに第１共振インダクタ２４のエネルギーを放出することにより発生するものである。このとき、第１スナバキャパシタ３６は僅かに放電する。この後、モード３に移行する。
As shown in FIG. 14, in
図１５に示すように、モード３では、第２スナバキャパシタ４６が蓄えた電荷を完全放電した後に第２スナバダイオード４４が導通し、第２共振インダクタ２６に蓄えられた残留エネルギーをパルス回生電流ｉls2として放出を継続する。つまり、矢印Ｉ１で示すように、第１系統の電流は三次インダクタ１６ｃ、第２共振インダクタ２６、第２回生ダイオード４８、第２スナバダイオード４４及び第２逆導通ダイオード４２を流れて接続点Ｐ０１に至ることになる。このように、第２スナバキャパシタ４６の放電が終了した後にも、第２共振インダクタ２６のエネルギーを利用して回生動作を継続することができる。
As shown in FIG. 15, in
この後、パルス回生電流ｉls2がゼロになるとモード４に移行する。
Thereafter, when the pulse regeneration current i ls2 becomes zero, the
図１６に示すように、モード４では、矢印Ｉで示すように、第１共振インダクタ２４及び第２共振インダクタ２６ともエネルギーを放出し終え、電流は第２スイッチング素子４０、補助インダクタ２２、一次インダクタ１６ａ及び入力キャパシタ１２を通ってグランドラインＧに流れ込む。このとき、一次インダクタ１６ａにエネルギーが蓄積される。
As shown in FIG. 16, in
図１７に示すように、モード５では、第２スイッチング素子４０をオフにする。これにより、出力キャパシタ１４の電力は第２スナバキャパシタ４６、第２スナバダイオード４４、補助インダクタ２２及び一次インダクタ１６ａに流れることになり、第２スナバキャパシタ４６が充電される。このとき、第２スイッチング素子４０の両端電圧Ｖｃｓ１は０であることから（図１１参照）、第２スイッチング素子４０はＺＶＳでターンオフする。第２スイッチング素子４０をオフするタイミングは、ＰＷＭのデューティファクタにより設定される。
As shown in FIG. 17, in
第２スナバキャパシタ４６が充電されることによりＶｓ２は次第に上昇し、Ｖｓ２≦Ｖｏである間継続される。このとき充電された第２スナバキャパシタ４６は、前記の通りモード１の共振作用に供されることになる。
As the
図１８に示すように、モード６では、第２スナバキャパシタ４６が十分に充電されると、該第２スナバキャパシタ４６及び第２スナバダイオード４４に電流は流れなくなり、第１スナバキャパシタ３６に充電された電荷が放出され、放電し始める。つまり、前記モード３における第２系統の電流と同様に、矢印Ｉで示すように、電流は第１スナバキャパシタ３６、第１回生ダイオード３８、第１共振インダクタ２４、二次インダクタ１６ｂ及び接続点Ｐ０１へ流れる。
As shown in FIG. 18, in
図１９に示すように、モード７では、第１スナバキャパシタ３６は蓄えた電荷の放電を終了し、第１共振インダクタ２４に蓄えられた残留エネルギーの放出を継続する。つまり、矢印Ｉで示すように、電流は第１逆導通ダイオード３２、第１スナバダイオード３４、第１回生ダイオード３８、第１共振インダクタ２４、二次インダクタ１６ｂ及び接続点Ｐ０１へ流れる。この後、前記のモード０に戻り、一連のサイクルを継続することになる。
As shown in FIG. 19, in
このように、ＤＣ−ＤＣコンバータ１０の直流降圧動作時には、第２スイッチング素子４０の高周波スイッチングによって降圧を行い、ソース電源１１から電力を接続点Ｐ０１に供給する。ＤＣ−ＤＣコンバータ１０では第２スイッチング素子４０と並列に設けた第２スナバダイオード４４と第２スナバキャパシタ４６で構成したスナバ直列回路のエネルギーを第２スイッチング素子４０がターンオンした時点で、第２回生ダイオード４８と結合インダクタ１６の二次側にまとめた第２共振インダクタ２６と第２スナバキャパシタ４６で共振させ、スナバエネルギーを出力側に回生させることができる。
As described above, during the DC step-down operation of the DC-
また、このパルス電流回生動作により、スナバキャパシタの電圧をゼロまで放電させることで、第２スイッチング素子４０のターンオフはＺＶＳ転流となる。第２スイッチング素子４０のターンオン動作時は、補助インダクタ２２によりスイッチを流れる電流の立ち上がりが抑制されることとなり、ＺＣＳターンオンとなる。このように、第２スイッチング素子４０はソフトスイッチング動作が実現される。
Further, by discharging the snubber capacitor to zero by this pulse current regeneration operation, the turn-off of the
次に、ＤＣ−ＤＣコンバータ１０で用いられているソフトスイッチングの特性について図２０を参照しながら説明する。図２０は、ＩＧＢＴのＺＶＳ／ＺＣＳスイッチング波形例であり、実線１００は電圧、破線１０２は電流である。
Next, the characteristics of soft switching used in the DC-
図２０に示すように、一般にターンオフ時は、ＩＧＢＴ固有の上昇電圧時間とテール電流発生期間から、僅かに電流と電圧の過渡交差が生じ、スイッチング損失が発生している。しかし、図２３で示した様な直流電圧等を直接遮断するようなスイッチング方式に比べ、過渡交差を生じるスイッチング損失は大きく低減されていることが分かる。これはターンオフ時のスイッチ端子間電圧の上昇にＬＣ主共振もしくはＬＣ補助共振を利用し、パワー半導体デバイスに並列に組み込んだロスレスキャパシタを充電させ、電圧が緩やかに上昇するためである。また、サージ電圧の抑制も同時に実現し、こうして、ゼロ電圧スイッチング動作を行っている。ターンオン時は、第１スイッチング素子３０、第２スイッチング素子４０に並列に接続された第１逆導通ダイオード３２、第２逆導通ダイオード４２に電流が流れている間にＩＧＢＴのゲートにオン信号を送ることにより、電流が自然転流した時にスイッチに電流が流れ始めゼロ電圧スイッチング・ゼロ電流スイッチング動作を行っている。
As shown in FIG. 20, generally, at the time of turn-off, a transient crossing of current and voltage slightly occurs due to the rising voltage time inherent to the IGBT and the tail current generation period, and switching loss occurs. However, it can be seen that the switching loss that causes the transient crossing is greatly reduced as compared with the switching method that directly cuts off the DC voltage or the like as shown in FIG. This is because the LC main resonance or the LC auxiliary resonance is used to increase the voltage between the switch terminals at the time of turn-off, the lossless capacitor incorporated in parallel with the power semiconductor device is charged, and the voltage gradually increases. In addition, suppression of surge voltage is realized at the same time, thus performing zero voltage switching operation. At turn-on, an on signal is sent to the gate of the IGBT while current flows through the first
図２０と図２３との比較から明らかなように、電流と電圧の過渡交差はＩＧＢＴのオン電圧との僅かな交差を除いては生じてなく、従来方式のスイッチングよりスイッチング損失を低減でき、同時にサージ電圧・サージ電流も抑制されている。 As is clear from the comparison between FIG. 20 and FIG. 23, the transient crossing of the current and the voltage does not occur except for a slight crossing with the on-voltage of the IGBT, and the switching loss can be reduced as compared with the conventional switching. Surge voltage and current are also suppressed.
このように、ＺＶＳ／ＺＣＳの双方又は一方を用いてスイッチング動作を行うことにより、スイッチング過渡時のスイッチング損失やストレスが低減され、且つＥＭＩノイズ・ＲＦＩノイズが抑制される。 Thus, by performing switching operation using both or one of ZVS / ZCS, switching loss and stress at the time of switching transient are reduced, and EMI noise and RFI noise are suppressed.
図２１にパワー半導体デバイスの電圧／電流のスイッチング軌跡を、従来のハードスイッチング方式による場合を破線１１０で示し、ソフトスイッチング方式による場合を実線１１２で示す。
FIG. 21 shows a voltage / current switching locus of the power semiconductor device by a
ハードスイッチング方式の場合ではスイッチング時の電流と電圧の過渡交差によるスイッチング損失が大きい上に、ｄｖ／ｄｔストレス、ｄｉ／ｄｔストレスが共に大きくなりパワー半導体デバイス固有のＳＯＡの限界近くで動作しており、電圧サージ、電流サージが発生している。そのため一般的にハードスイッチング方式においてはスナバ回路を負荷してパワー半導体デバイスのスイッチング軌跡を電圧・電流の両軸の近くになるようにしている。 In the case of the hard switching system, the switching loss due to the transient crossing of the current and voltage at the time of switching is large, and the dv / dt stress and di / dt stress both increase and operate near the SOA limit inherent in power semiconductor devices. A voltage surge or current surge has occurred. Therefore, in general, in the hard switching system, a snubber circuit is loaded so that the switching locus of the power semiconductor device is close to both the voltage and current axes.
これに対して、ソフトスイッチング方式ではスナバレスでスイッチング軌跡が縦の電流軸及び横の電圧軸の近くを通っているためスイッチング損失の大きな低減がなされていることが分かる。以上のことからソフトスイッチング方式を適用した場合、スイッチング過渡時のスイッチング損失やサージ電圧、サージ電流を低減でき、且つＥＭＩ／ＲＦＩノイズを抑制することができる。 On the other hand, in the soft switching method, it is understood that the switching loss is greatly reduced because the switching locus passes through the vicinity of the vertical current axis and the horizontal voltage axis without snubber. From the above, when the soft switching method is applied, switching loss, surge voltage and surge current at the time of switching transient can be reduced, and EMI / RFI noise can be suppressed.
上述したように、本実施の形態に係るＤＣ−ＤＣコンバータ１０は、パッシブ共振スナバにより効率のよい電圧変換が可能である。また、スイッチング素子は第１スイッチング素子３０及び第２スイッチング素子４０の２つで足り、しかもソフトスイッチングのための周辺素子も少ない。第１スイッチング素子３０及び第２スイッチング素子４０の制御方法は従前のハードスイッチングＰＷＭと変わらずに簡便に行うことができる。
As described above, the DC-
ＤＣ−ＤＣコンバータ１０のスナバ回路ではサージ電圧、サージ電流を抑制することができるとともに、回生動作を行うことからスナバ回路自身による損失はほとんど発生しない。
In the snubber circuit of the DC-
なお、ＤＣ−ＤＣコンバータ１０では、第１スイッチング素子３０及び第２スイッチング素子４０は高負荷時及び軽負荷時の双方の場合にソフトスイッチング動作ができることはもちろんである。
In the DC-
本発明に係るＤＣ−ＤＣコンバータは、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。 The DC-DC converter according to the present invention is not limited to the above-described embodiment, but can of course adopt various configurations without departing from the gist of the present invention.
１０…ＤＣ−ＤＣコンバータ １１…ソース電源
１６…結合インダクタ １６ａ…一次インダクタ
１６ｂ…二次インダクタ １６ｃ…三次インダクタ
１８…第１スイッチング機能部 ２０…第２スイッチング機能部
２２…補助インダクタ ２４…第１共振インダクタ
２６…第２共振インダクタ ３０…第１スイッチング素子
３２…第１逆導通ダイオード ３４…第１スナバダイオード
３６…第１スナバキャパシタ ３８…第１回生ダイオード
４０…第２スイッチング素子 ４２…第２逆導通ダイオード
４４…第２スナバダイオード ４６…第２スナバキャパシタ
４８…第２回生ダイオード
Ｔｉ１…入力電源端子の一端 Ｔｉ２…入力電源端子の他端
Ｔｏ１…出力電源端子の一端 Ｔｏ２…出力電源端子の他端
DESCRIPTION OF
Claims (3)
２つの入力電源端子の間で、前記一次インダクタと直列接続された第１スイッチング素子と、
前記一次インダクタと前記第１スイッチング素子との接続点から出力電源端子の一端までの間に設けられた第２スイッチング素子と、
を備えたＤＣ−ＤＣコンバータであって、
第１スナバダイオード及び第１スナバキャパシタからなる第１スナバ直列回路を前記第１スイッチング素子に並列接続し、
前記第１スナバダイオードと前記第１スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第１回生ダイオードを設け、
前記二次インダクタの他端を前記出力電源端子の一端に接続し、
第２スナバダイオード及び第２スナバキャパシタからなる第２スナバ直列回路を前記第２スイッチング素子に並列接続し、
前記第２スナバダイオードと前記第２スナバキャパシタとの接続点から前記三次インダクタまでの間に第２回生ダイオードを設け、
前記三次インダクタの他端を前記出力電源端子の他端に接続したことを特徴とするＤＣ−ＤＣコンバータ。 A coupled inductor comprising a primary inductor, a secondary inductor and a tertiary inductor;
A first switching element connected in series with the primary inductor between two input power supply terminals;
A second switching element provided between a connection point between the primary inductor and the first switching element and one end of an output power supply terminal;
A DC-DC converter comprising:
A first snubber series circuit comprising a first snubber diode and a first snubber capacitor is connected in parallel to the first switching element;
A first regenerative diode is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor;
Connecting the other end of the secondary inductor to one end of the output power supply terminal;
A second snubber series circuit comprising a second snubber diode and a second snubber capacitor is connected in parallel to the second switching element;
A second regenerative diode is provided between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor;
A DC-DC converter characterized in that the other end of the tertiary inductor is connected to the other end of the output power supply terminal.
前記一次インダクタと前記第１スイッチング素子との接続点から前記第２スイッチング素子までの間に、補助インダクタを備えることを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 1, wherein
A DC-DC converter comprising an auxiliary inductor between a connection point between the primary inductor and the first switching element and the second switching element.
前記第１スナバダイオードと前記第１スナバキャパシタとの接続点から前記二次インダクタの一端までの間に第１共振インダクタを設け、
前記第２スナバダイオードと前記第２スナバキャパシタとの接続点から前記三次インダクタまでの間に第２共振インダクタを備えることを特徴とするＤＣ−ＤＣコンバータ。 The DC-DC converter according to claim 1 or 2,
A first resonant inductor is provided between a connection point between the first snubber diode and the first snubber capacitor and one end of the secondary inductor;
A DC-DC converter comprising a second resonant inductor between a connection point between the second snubber diode and the second snubber capacitor and the tertiary inductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006277623A JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006277623A JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008099423A JP2008099423A (en) | 2008-04-24 |
| JP4806325B2 true JP4806325B2 (en) | 2011-11-02 |
Family
ID=39381675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006277623A Expired - Fee Related JP4806325B2 (en) | 2006-10-11 | 2006-10-11 | DC-DC converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4806325B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5310184B2 (en) * | 2009-03-26 | 2013-10-09 | 国立大学法人横浜国立大学 | Bidirectional buck-boost chopper circuit |
| JP5496038B2 (en) * | 2010-09-22 | 2014-05-21 | 三菱電機株式会社 | DC-DC converter |
| KR101734210B1 (en) | 2015-10-29 | 2017-05-11 | 포항공과대학교 산학협력단 | Bidirectional dc-dc converter |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329009B2 (en) * | 1973-03-05 | 1978-08-18 | ||
| JPS5833732A (en) * | 1981-08-25 | 1983-02-28 | Nec Corp | Chopper type regulator |
| JPH0646600B2 (en) * | 1985-05-20 | 1994-06-15 | 松下電器産業株式会社 | Power supply |
| JPH0783588B2 (en) * | 1989-12-07 | 1995-09-06 | サンケン電気株式会社 | Switching power supply |
| JPH0795766A (en) * | 1992-06-03 | 1995-04-07 | Sawafuji Electric Co Ltd | Power supply unit |
| CN1065085C (en) * | 1997-02-10 | 2001-04-25 | Tdk株式会社 | Step-up switching power supply |
| JPH10285915A (en) * | 1997-04-11 | 1998-10-23 | Toshiba Fa Syst Eng Kk | Snubber energy regenerating circuit |
| JP2000262047A (en) * | 1999-03-12 | 2000-09-22 | Cosel Co Ltd | Switching regulator power unit |
| JP2001224165A (en) * | 2000-02-09 | 2001-08-17 | Mitsubishi Electric Corp | Chopper apparatus |
| JP3465746B2 (en) * | 2000-04-07 | 2003-11-10 | サンケン電気株式会社 | DC-DC converter |
| JP2002153048A (en) * | 2000-11-09 | 2002-05-24 | Cosel Co Ltd | Voltage-boosting chopper circuit |
| JP2002305874A (en) * | 2001-04-03 | 2002-10-18 | Tdk Corp | Step-down switching power supply unit |
| JP2006006061A (en) * | 2004-06-18 | 2006-01-05 | Toshiba Corp | Bidirectional chopper circuit |
| WO2006098376A1 (en) * | 2005-03-16 | 2006-09-21 | National University Corporation Yokohama National University | Chopper circuit |
-
2006
- 2006-10-11 JP JP2006277623A patent/JP4806325B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008099423A (en) | 2008-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101704181B1 (en) | Charger for vehicles | |
| JP4824524B2 (en) | Unidirectional DC-DC converter and control method thereof | |
| Urgun | Zero-voltage transition–zero-current transition pulsewidth modulation DC–DC buck converter with zero-voltage switching–zero-current switching auxiliary circuit | |
| US7233507B2 (en) | Non dissipative snubber circuit with saturable reactor | |
| US8787042B2 (en) | DC power supply including arrangement to reduce switching loss and a snubber circuit to suppress surge voltages | |
| US20120099348A1 (en) | Power converter with high efficiency in operation | |
| Matsumori et al. | Isolated DC-DC converter utilizing GaN power device for automotive application | |
| EP3393027A1 (en) | Soft-switching for high-frequency power conversion | |
| CN111953204B (en) | High-voltage gain DC boost converter and control method thereof | |
| Hajiheidari et al. | Asymmetric ZVS buck converters with high-step-down conversion ratio | |
| Cetin | Power-factor-corrected and fully soft-switched PWM boost converter | |
| CN108199579B (en) | High-transformation-ratio soft-switching DC-DC buck converter with coupling inductor | |
| JP6452226B2 (en) | DC-DC converter auxiliary circuit and bidirectional buck-boost DC-DC converter using the auxiliary circuit | |
| JP4806325B2 (en) | DC-DC converter | |
| Rahimi et al. | Zero-voltage-transition synchronous DC-DC converters with coupled inductors | |
| Moradisizkoohi et al. | A quasi-resonant bi-directional buck-boost converter for Electric Vehicle applications | |
| JP4806323B2 (en) | DC-DC converter | |
| JP4806324B2 (en) | DC-DC converter | |
| Sayed et al. | New DC rail side soft-switching PWM DC-DC converter with voltage doubler rectifier for PV generation interface | |
| Das et al. | A zero-current-transition converter with reduced auxiliary circuit losses | |
| Shimada et al. | Two novel control methods expanding input-output operating range for a bi-directional isolated DC-DC converter with active clamp circuit | |
| JP2005110384A (en) | Dc-dc converter | |
| Kawashima et al. | Recovery-less boost converter for electric vehicle | |
| JP4971833B2 (en) | Isolated DC-DC converter | |
| KR100428422B1 (en) | Zero Voltage Switching Fullbridge Converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110510 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110812 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |