JP4898229B2 - 光マスク、及びそれを用いた薄膜トランジスタ表示パネルの製造方法 - Google Patents
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Description
本発明は、薄膜トランジスタ表示パネル及びその製造方法に関する。
液晶表示装置（ＬＣＤ：Liquid Crystal Display）や有機発光表示装置（有機ＥＬディスプレイ、ＯＬＥＤ：Organic Light Emitting Display）等では一般に、アクティブマトリックス方式が採用されている。アクティブマトリックス方式では表示パネルが、マトリックス状に配列された複数の画素を含む。各画素は、電界を生成するための電極とスイッチング素子とを含む。そのスイッチング素子としては一般に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が利用される。薄膜トランジスタは、ドレイン、ゲート、及びソースの三端子を含む。ドレインは各画素の電極に接続されている。マトリックスの行方向に並ぶ画素間では、薄膜トランジスタのゲートが同じゲート線に接続され、ゲート信号を受ける。マトリックスの列方向に並ぶ画素間では、薄膜トランジスタのソースが同じデータ線に接続され、データ信号を受ける。薄膜トランジスタはゲート信号によりターンオンし、データ信号をソースとドレインとを通して各画素の電極に伝達する。それにより、各画素の電極間に所定の電界が生じる。このような表示パネルは特に、薄膜トランジスタ表示パネルと呼ばれている。
薄膜トランジスタ表示パネルは、複数の導電層、複数の絶縁層、及び半導体層から成る積層構造を有する。各導電層が、ゲート線、データ線、または各画素の電極として利用される。各絶縁層が導電層の各対の間を電気的に分離する。更に、半導体層が薄膜トランジスタの活性層として利用される。このような積層構造の製造にはリソグラフィが利用される。従来のリソグラフィは主に、以下の工程の順に進行する。まず、感光材料（レジスト）が基板表面に塗布され、感光膜が基板上に形成される。次に、感光膜が光マスクを通じて所定時間露光される（フォト工程）。ここで、従来の光マスクは所定の回路パターンに相当する領域（マスクパターン）でのみ光を一様に透過させるので、マスクパターンに対応する感光膜の領域のみが一様に感光する。続いて、感光膜が現像され、感光部分が基板上から一様に除去される。こうして、マスクパターンが感光膜に、レジストパターンとして転写される。その上で、基板表面がエッチングを受ける（エッチング工程）。そのとき、基板上に残された感光膜がエッチングマスクとして機能し、その下層（下地）をエッチングから保護する。最後に、残されていた感光膜が基板から剥離される。その結果、上記の回路パターンが基板上に刻まれる。
薄膜トランジスタ表示パネルは層数が多く、かつ各層のパターンが複雑である。従って、リソグラフィによるパターンの転写が複数回、繰り返されねばならない。従来のリソグラフィでは更に、一回のフォト工程で感光可能な感光膜の厚さが表面全体で一様である。一方、大きくかつ複雑な段差（プロファイル）を含む下地にレジストが塗布される場合、感光膜の厚さが場所ごとに大きく、かつ複雑に変化する。それ故、目的の回路パターンを完全に転写するには、フォト工程が更に数多く繰り返されねばならない。しかし、フォト工程はコストが高いだけでなく、一回当たりの所要時間がかなり長い。その結果、薄膜トランジスタ表示パネルの従来の製造方法では、作業時間の更なる短縮、及びそれによる製造コストの更なる削減が困難である。
本発明の目的は、フォト工程数を削減することで、作業時間の更なる短縮と製造コストの更なる削減とを可能にする、薄膜トランジスタ表示パネルの製造方法を提供することにある。
本発明の目的は、フォト工程数を削減することで、作業時間の更なる短縮と製造コストの更なる削減とを可能にする、薄膜トランジスタ表示パネルの製造方法を提供することにある。
本発明による薄膜トランジスタ表示パネルの製造方法は、
基板上にゲート線を形成する段階、
ゲート線上にゲート絶縁膜を形成する段階、
ゲート絶縁膜上に半導体層を形成する段階、
半導体層上に、データ線、ドレイン電極、及びストレージキャパシタ用導電体、を形成する段階、
データ線、ドレイン電極、及びストレージキャパシタ用導電体、のそれぞれの上に保護膜を蒸着する段階、
保護膜上に感光材料を塗布して感光膜を形成する段階、
遮光領域、半透過領域、及び透過領域を備える光マスクを通じて感光膜に光を照射し、その後、感光膜を現像し、光を照射しなかった領域には感光膜の第１部分を残し、光マスクの半透過領域を通じて光を照射した領域には、第１部分より薄い感光膜の第２部分を残す段階、
前記感光膜の第１部分と第２部分とをエッチングマスクとして利用してゲート絶縁膜と保護膜とをエッチングし、ドレイン電極の一部とストレージキャパシタ用導電体の一部とを露出させるエッチング段階、
感光膜の第１部分を残したまま感光膜の第２部分を除去し、感光膜の第２部分の下に位置していた保護膜を露出させる段階、
基板、露出したドレイン電極の一部、露出したストレージキャパシタ用導電体の一部、感光膜の第１部分、及び露出した保護膜、のそれぞれの上に導電膜を蒸着し、ドレイン電極とストレージキャパシタ用導電体とに接続された導電膜の部分から画素電極を形成する段階、並びに、
感光膜の第１部分を除去することにより、少なくとも画素電極を残して導電膜を除去する段階、を備える。半透過領域は、遮断する光の量が異なる複数の領域をそれぞれ有する複数の遮光部を備える。好ましくは、ストレージキャパシタ用導電体の周縁付近に対応する光マスクは、複数の遮光部を備える半透過領域を有する。そして、導電膜を除去する段階で感光膜の第２部分をストレージキャパシタ用導電体の周縁付近の上に残し、第２部分が画素電極を構成するようにしてストレージキャパシタ用導電体と画素電極との間の断線を防ぐ。更に好ましくは、上記のエッチング段階では、データ線の一部も露出させ、またはゲート線の一部も露出させる。ここで、光量は、単位時間当たりに照射され、または透過する光のエネルギーの面積密度（光強度）を意味する。
基板上にゲート線を形成する段階、
ゲート線上にゲート絶縁膜を形成する段階、
ゲート絶縁膜上に半導体層を形成する段階、
半導体層上に、データ線、ドレイン電極、及びストレージキャパシタ用導電体、を形成する段階、
データ線、ドレイン電極、及びストレージキャパシタ用導電体、のそれぞれの上に保護膜を蒸着する段階、
保護膜上に感光材料を塗布して感光膜を形成する段階、
遮光領域、半透過領域、及び透過領域を備える光マスクを通じて感光膜に光を照射し、その後、感光膜を現像し、光を照射しなかった領域には感光膜の第１部分を残し、光マスクの半透過領域を通じて光を照射した領域には、第１部分より薄い感光膜の第２部分を残す段階、
前記感光膜の第１部分と第２部分とをエッチングマスクとして利用してゲート絶縁膜と保護膜とをエッチングし、ドレイン電極の一部とストレージキャパシタ用導電体の一部とを露出させるエッチング段階、
感光膜の第１部分を残したまま感光膜の第２部分を除去し、感光膜の第２部分の下に位置していた保護膜を露出させる段階、
基板、露出したドレイン電極の一部、露出したストレージキャパシタ用導電体の一部、感光膜の第１部分、及び露出した保護膜、のそれぞれの上に導電膜を蒸着し、ドレイン電極とストレージキャパシタ用導電体とに接続された導電膜の部分から画素電極を形成する段階、並びに、
感光膜の第１部分を除去することにより、少なくとも画素電極を残して導電膜を除去する段階、を備える。半透過領域は、遮断する光の量が異なる複数の領域をそれぞれ有する複数の遮光部を備える。好ましくは、ストレージキャパシタ用導電体の周縁付近に対応する光マスクは、複数の遮光部を備える半透過領域を有する。そして、導電膜を除去する段階で感光膜の第２部分をストレージキャパシタ用導電体の周縁付近の上に残し、第２部分が画素電極を構成するようにしてストレージキャパシタ用導電体と画素電極との間の断線を防ぐ。更に好ましくは、上記のエッチング段階では、データ線の一部も露出させ、またはゲート線の一部も露出させる。ここで、光量は、単位時間当たりに照射され、または透過する光のエネルギーの面積密度（光強度）を意味する。
好ましくは、複数の遮光部が一定の方向に並列してストライプ模様を成す。更に好ましくは、遮光部の幅が長手方向で変化する。その他に、隣接する遮光部の対ごとに間隔が変化しても良い。それらのいずれによっても、半透過領域内では場所ごとに、透過する光の光量が変化する。
光マスクの上記の遮光部がストライプ模様を成す場合、好ましくは、半透過領域が、ストレージキャパシタ用導電体の周縁付近のうち、
ストレージキャパシタ用導電体を含まない部分に対応する第１部分、
ストレージキャパシタ用導電体を含むがゲート線を含まない部分に対応する第２部分、
ストレージキャパシタ用導電体とゲート線との両方を含む部分に対応する第３部分、
ストレージキャパシタ用導電体の端部に対応する第４部分、並びに、
ゲート線の端部に対応する第５部分、を含む。更に好ましくは、第１ないし第５部分間では遮光部の幅が異なり、特に第１部分では遮光部の幅が最も狭い。
複数の遮光部が、ストライプ模様に代え、マトリックス状に配置されても良い。その場合、好ましくは、遮光部ごとに面積が異なる。その他に、遮光部の各面積が同一に揃えられる一方で、遮光部の密度が半透過領域内の場所ごとに異なっても良い。ここで、遮光部の各形状が、多角形、四角形、または円形のいずれであっても良い。
光マスクの上記の遮光部がストライプ模様を成す場合、好ましくは、半透過領域が、ストレージキャパシタ用導電体の周縁付近のうち、
ストレージキャパシタ用導電体を含まない部分に対応する第１部分、
ストレージキャパシタ用導電体を含むがゲート線を含まない部分に対応する第２部分、
ストレージキャパシタ用導電体とゲート線との両方を含む部分に対応する第３部分、
ストレージキャパシタ用導電体の端部に対応する第４部分、並びに、
ゲート線の端部に対応する第５部分、を含む。更に好ましくは、第１ないし第５部分間では遮光部の幅が異なり、特に第１部分では遮光部の幅が最も狭い。
複数の遮光部が、ストライプ模様に代え、マトリックス状に配置されても良い。その場合、好ましくは、遮光部ごとに面積が異なる。その他に、遮光部の各面積が同一に揃えられる一方で、遮光部の密度が半透過領域内の場所ごとに異なっても良い。ここで、遮光部の各形状が、多角形、四角形、または円形のいずれであっても良い。
本発明による薄膜トランジスタ表示パネルの製造方法では、特に従来の製造方法とは異なり、薄膜トランジスタのドレイン電極と画素電極との間の接続（すなわち、コンタクトホール（接触孔）の形成）が画素電極の形成と同時に実現する。それにより、画素電極を形成するためのフォト工程が、コンタクトホールを形成するためのフォト工程と統合されるので、フォト工程の総数が削減される。その結果、薄膜トランジスタ表示パネルの製造について、作業時間の更なる短縮と製造コストの更なる削減とが共に実現できる。更に、本発明による光マスクは、半透過領域内の各部分を透過させる光の光量を、その各部分に対応する感光膜の厚さに応じて変化させる。それにより、現像後に残される感光膜の厚さが、下地のプロファイルに関わらず一定であるので、特に後続の乾式エッチング工程でのマージン（すなわち、エッチングマスクとしての厚さ）が十分に大きく確保される。その結果、本発明による薄膜トランジスタ表示パネルの製造方法は信頼性が高い。
以下、添付した図面を参照しながら、本発明の好ましい実施形態による薄膜トランジスタ表示パネルの製造方法の詳細を説明する。
本発明の実施形態による製造方法で得られる薄膜トランジスタ表示パネル（以下、表示パネルと略す）は好ましくは、液晶表示パネルである。その他に、有機発光表示パネルであっても良い。表示パネルは、図１に示されているように、複数のゲート線121と複数のデータ線171とを有する。ゲート線121は表示パネルの横方向に延びている。ゲート線121の端部129は他の部分より面積が大きく、その中央部分が第１コンタクトホール181に接続されている。ゲート線121は第１コンタクトホール181を通して他の層または外部装置に接続される。データ線171は表示パネルの縦方向に延びている。データ線171の端部179は他の部分より面積が大きく、その中央部分が第２コンタクトホール182に接続されている。データ線171は第２コンタクトホール182を通して他の層または外部装置に接続される。ゲート線121とデータ線171とで区切られた領域がそれぞれ、一つの画素として機能する。すなわち、表示パネルには複数の画素がマトリックス状に配置されている。各画素は、第１開口部187、第２開口部189、及び薄膜トランジスタに大別される。第１開口部187は画素の大部分を占める。第２開口部189の下にはストレージキャパシタが設置されている。ストレージキャパシタは、ゲート線121の拡張部127と、その上に重ねられた導電体177とから構成されている。第１開口部187と第２開口部189との表面は共通の画素電極190で覆われている。薄膜トランジスタはゲート線121とデータ線171との交差点に形成されている。薄膜トランジスタのドレイン電極175が画素電極190に接続されている。薄膜トランジスタのゲート電極124は、表示パネルの縦方向に突き出たゲート線121の突出部から構成されている。薄膜トランジスタのソース電極173は、データ線171からドレイン電極175に向かって延びている枝から構成されている。ソース電極173とドレイン電極175とは半導体層154を介してゲート電極124の上に重なっている（詳細は後述参照）。その半導体層154が薄膜トランジスタの活性層として利用される。
本発明の実施形態による製造方法で得られる薄膜トランジスタ表示パネル（以下、表示パネルと略す）は好ましくは、液晶表示パネルである。その他に、有機発光表示パネルであっても良い。表示パネルは、図１に示されているように、複数のゲート線121と複数のデータ線171とを有する。ゲート線121は表示パネルの横方向に延びている。ゲート線121の端部129は他の部分より面積が大きく、その中央部分が第１コンタクトホール181に接続されている。ゲート線121は第１コンタクトホール181を通して他の層または外部装置に接続される。データ線171は表示パネルの縦方向に延びている。データ線171の端部179は他の部分より面積が大きく、その中央部分が第２コンタクトホール182に接続されている。データ線171は第２コンタクトホール182を通して他の層または外部装置に接続される。ゲート線121とデータ線171とで区切られた領域がそれぞれ、一つの画素として機能する。すなわち、表示パネルには複数の画素がマトリックス状に配置されている。各画素は、第１開口部187、第２開口部189、及び薄膜トランジスタに大別される。第１開口部187は画素の大部分を占める。第２開口部189の下にはストレージキャパシタが設置されている。ストレージキャパシタは、ゲート線121の拡張部127と、その上に重ねられた導電体177とから構成されている。第１開口部187と第２開口部189との表面は共通の画素電極190で覆われている。薄膜トランジスタはゲート線121とデータ線171との交差点に形成されている。薄膜トランジスタのドレイン電極175が画素電極190に接続されている。薄膜トランジスタのゲート電極124は、表示パネルの縦方向に突き出たゲート線121の突出部から構成されている。薄膜トランジスタのソース電極173は、データ線171からドレイン電極175に向かって延びている枝から構成されている。ソース電極173とドレイン電極175とは半導体層154を介してゲート電極124の上に重なっている（詳細は後述参照）。その半導体層154が薄膜トランジスタの活性層として利用される。
図１に示されている表示パネルの構造は、好ましくは一枚の基板上に形成された積層構造から成る。以下、表示パネルの部分別に、その積層構造について説明する。
図２に示されている表示パネルの基板110は絶縁物であり、好ましくは透明なガラスである。ゲート線121は、図２から理解されるように、基板110の表面に直接、形成されている（図２の（a）にはゲート線121の突出部（ゲート電極）124と拡張部127とが示され、図２の（b）にはゲート線121の端部129が示されている）。好ましくは、ゲート線121の側面が基板110の表面に対し、約30°〜80°の角度で傾斜している。ゲート線121は導電膜を含む。その導電膜は好ましくは、銀系金属（銀（Ag）や銀合金等）、アルミニウム系金属（アルミニウム（Al）やアルミニウム合金等）、銅系金属（銅（Cu）や銅合金等）、クロム（Cr）、チタニウム（Ti）、タンタル（Ta）、モリブデン（Mo）、またはこれらの合金を含む。ゲート線121の構造は更に、物理的な性質の異なる二つの導電膜（図示せず）を含む多層構造であっても良い。その場合、好ましくは、導電膜の一方が比抵抗の低い金属（例えば、アルミニウム系金属、銀系金属、または銅系金属）を含み、ゲート線121の信号遅延や電圧降下を低減させる。更に好ましくは、導電膜の他方が、特にＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）に対する接触特性の優れた物質（例えば、クロム、モリブデン、チタニウム、タンタル、またはこれらの合金）を含む。そのような、比抵抗の低い導電膜と接触特性の優れた導電膜との組み合わせとしては、例えば、クロム膜とアルミニウム−ネオジム（Nd）合金膜との組み合わせ、及びアルミニウム−ネオジム膜とモリブデン膜との組み合わせが知られている。
図２に示されている表示パネルの基板110は絶縁物であり、好ましくは透明なガラスである。ゲート線121は、図２から理解されるように、基板110の表面に直接、形成されている（図２の（a）にはゲート線121の突出部（ゲート電極）124と拡張部127とが示され、図２の（b）にはゲート線121の端部129が示されている）。好ましくは、ゲート線121の側面が基板110の表面に対し、約30°〜80°の角度で傾斜している。ゲート線121は導電膜を含む。その導電膜は好ましくは、銀系金属（銀（Ag）や銀合金等）、アルミニウム系金属（アルミニウム（Al）やアルミニウム合金等）、銅系金属（銅（Cu）や銅合金等）、クロム（Cr）、チタニウム（Ti）、タンタル（Ta）、モリブデン（Mo）、またはこれらの合金を含む。ゲート線121の構造は更に、物理的な性質の異なる二つの導電膜（図示せず）を含む多層構造であっても良い。その場合、好ましくは、導電膜の一方が比抵抗の低い金属（例えば、アルミニウム系金属、銀系金属、または銅系金属）を含み、ゲート線121の信号遅延や電圧降下を低減させる。更に好ましくは、導電膜の他方が、特にＩＴＯ（Indium Tin Oxide）またはＩＺＯ（Indium Zinc Oxide）に対する接触特性の優れた物質（例えば、クロム、モリブデン、チタニウム、タンタル、またはこれらの合金）を含む。そのような、比抵抗の低い導電膜と接触特性の優れた導電膜との組み合わせとしては、例えば、クロム膜とアルミニウム−ネオジム（Nd）合金膜との組み合わせ、及びアルミニウム−ネオジム膜とモリブデン膜との組み合わせが知られている。
ゲート線121、及びその近傍の基板110の表面はゲート絶縁膜140で覆われている（図２参照）。ゲート絶縁膜140は好ましくは、窒化ケイ素（SiNx）を含む。ゲート絶縁膜140は半導体層151、154、157で覆われている。半導体層は好ましくは、水素化非晶質シリコン（a−Si：H）を含む。半導体層は線状半導体151と島状半導体157との二種類に分かれている。図２の（b）から理解されるように、線状半導体151はデータ線171の下地に相当し、データ線171と同様に、表示パネルの縦方向に延びている（図１参照）。線状半導体151は更に複数の突出部154を含む。突出部154はゲート電極124に向かって延び、薄膜トランジスタの活性層として利用される。島状半導体157はほぼ長方形状であり、ストレージキャパシタ用導電体177の下地に相当する（図１、図２の（a）参照）。好ましくは、半導体層151、154、157の側面が基板110の表面に対し、30°〜80°の角度で傾斜している（図２参照）。
半導体層151、154、157はオーミック接触部材（抵抗性接触部材）161、163、165、167で覆われている（図２参照）。オーミック接触部材は好ましくは、シリサイドまたはｎ＋水素化非晶質シリコン（ｎ型不純物が高濃度にドーピングされた水素化非晶質シリコン）を含む。オーミック接触部材は、線状接触部材161、第１島状接触部材165、及び第２島状接触部材167の三種類に分かれている。線状接触部材161は線状半導体151と同様にデータ線171の下地に相当し、データ線171に沿って表示パネルの縦方向に延び、線状半導体151を覆う（図１、図２の（b）参照）。線状接触部材161は更に複数の突出部163を含む（図２の（a）参照）。その突出部163はソース電極173の下地に相当し、線状半導体151の突出部154の一部を覆う。線状半導体151の突出部154の他の部分は第１島状接触部材165で覆われている（図２の（a）参照）。第１島状接触部材165はドレイン電極175の下地に相当する。第２島状接触部材167はストレージキャパシタ用導電体177の下地に相当し、主に島状半導体157を覆う（図２の（a）参照）。オーミック接触部材161、163、165、167により、それぞれの下地の半導体層151、154、157とデータ線171、ソース電極173、ドレイン電極175、またはストレージキャパシタ用導電体177との間では接触抵抗が低い。好ましくは、オーミック接触部材161、163、165、167の側面が基板110の表面に対し、30°〜80°の角度で傾斜している（図２参照）。
線状接触部材161の上にはデータ線171が設けられ、線状接触部材161の突出部163の上にはソース電極173が設けられ、第１島状接触部材165の上にはドレイン電極175が設けられている（図１、２参照）。データ線171、ソース電極173、及びドレイン電極175は好ましくは、耐熱性金属（例えば、クロム、チタニウム、タンタル、モリブデン）、またはそれらの合金を含む。更に好ましくは、ゲート線121に含まれている導電膜と同様な組成の導電膜を含む。好ましくは、データ線171、ソース電極173、及びドレイン電極175の各側面が基板110の表面に対し、約30°〜80°の角度で傾斜している（図２参照）。ドレイン電極175では、面積の広い一端が画素電極190に接続され、線状の他端がゲート電極124の上に重なっている（図１、図２の（a）参照）。ソース電極173は湾曲し、ドレイン電極175の線状の他端を囲んでいる（図１参照）。ゲート電極124、ソース電極173、ドレイン電極175、及びそれらの電極間に挟まれた線状半導体151の突出部154が薄膜トランジスタを構成する（図２の（a）参照）。特に、薄膜トランジスタのチャンネルは、線状半導体151の突出部154のうち、ソース電極173とドレイン電極175との隙間の近傍に位置する部分に形成される。
ゲート線121、データ線171、ストレージキャパシタ用導電体177、線状半導体151の露出部分、及びドレイン電極175の一部は保護膜180で覆われている。保護膜180は好ましくは、窒化ケイ素等の無機物を含む。その他に、保護膜180が、優れた平坦化特性と感光性とを示す有機物質、または、誘電常数が約4.0以下である低誘電率絶縁物質（好ましくは、a−Si：C：O、若しくはa−Si：O：F。プラズマ化学気相蒸着（ＰＥＣＶＤ）で形成される）を含んでも良い。更に、保護膜180が、無機膜と有機膜とから成る二重膜構造を含んでも良い。保護膜180には第２コンタクトホール182が形成され、それを通してデータ線171の端部179が露出する（図１、図２の（b）参照）。一方、ゲート絶縁膜140と保護膜180とには、第１コンタクトホール181と第１開口部187とが形成されている（図１、２参照）。第１コンタクトホール181を通してゲート線121の端部129が露出し、第１開口部187を通して画素電極190が露出する。ここで、ストレージキャパシタ用導電体177の周縁付近Mでは、保護膜180が画素電極190の下に形成されている。好ましくは、保護膜180のその部分が他の部分より薄い。
各画素では、第１開口部187、ストレージキャパシタ用導電体177の周縁付近Mに形成された保護膜180、及びストレージキャパシタ用導電体177が、一つの画素電極190で覆われている（図１、図２の（a）参照）。画素電極190は好ましくは、透明な導電体（ＩＺＯ、ＩＴＯ、若しくは非晶質ＩＴＯ）、または反射性金属を含む。ストレージキャパシタ用導電体177の周縁付近Mに形成された保護膜180を除けば、画素電極190の境界は保護膜180の境界と実質的に一致する。画素電極190はドレイン電極175に接続され、データ線171からソース電極173とドレイン電極175とを通して所定の電圧の印加を受ける。表示パネルが液晶表示パネルである場合、基板110とは別の基板に形成された共通電極が画素電極190に対向し、更に、両方の電極の間に液晶層が挟まれている（図示せず）。ゲート電極124に対して所定の電圧が印加されて薄膜トランジスタがターンオンするとき、画素電極190に対してデータ線171から電圧が印加される。それにより、画素電極190と共通電極との間には電場が生成され、液晶層に含まれている液晶分子の配向を変化させる。画素電極190、共通電極、及び液晶層は、回路的にはキャパシタと等価である（以下、液晶キャパシタという）。薄膜トランジスタのオン期間中、液晶キャパシタが充電され、薄膜トランジスタがターンオフした後も、オン期間中に印加された電圧を維持する。
ストレージキャパシタ用導電体177は、第２島状接触部材167、島状半導体157、及びゲート絶縁膜140を介してゲート線121の拡張部127と重なっている（図２の（a）参照）。それにより、ストレージキャパシタが構成される。ストレージキャパシタ用導電体177は好ましくは、耐熱性金属（例えば、クロム、チタニウム、タンタル、モリブデン）、またはそれらの合金を含む。更に好ましくは、ゲート線121と同様な導電膜を含む。好ましくは、ストレージキャパシタ用導電体177の各側面が基板110の表面に対し、約30°〜80°の角度で傾斜している（図２の（a）参照）。ストレージキャパシタ用導電体177は画素電極190に接続されている。それにより、特に液晶表示パネルでは、ストレージキャパシタが液晶キャパシタと並列に接続され、液晶キャパシタの電圧維持能力を補っている。ここで、ゲート線121の拡張部127の面積が広い。更に、ストレージキャパシタ用導電体177が保護膜180の下に形成されることで、ストレージキャパシタの電極間の距離が短い。その結果、ストレージキャパシタは静電容量が大きい。
好ましくは、コンタクトホール181、182にはそれぞれ、接触補助部材81、82が設けられている（図１、図２の（b）参照）。接触補助部材81、82は好ましくは、透明な導電体（ＩＺＯ、ＩＴＯ、若しくは非晶質ＩＴＯ）、または反射性金属を含む。接触補助部材81、82の境界は保護膜180の境界と実質的に一致する。接触補助部材81、82はそれぞれ、コンタクトホール181、182を通じ、ゲート線の端部129、及びデータ線の端部179に接続されている。接触補助部材81、82はそれぞれ、ゲート線の端部129と外部装置との間の接着、及びデータ線の端部179と外部装置との間の接着を補完し、更に各接着部を保護する。
以上に述べた薄膜トランジスタ表示パネルは、本発明の実施形態による製造方法により、以下のように製造される（図３〜１４参照）。
まず、好ましくはスパッタリング法を用い、基板110上に厚さ1,000Å〜3,000Åの導電体層を蒸着する。更に、その導電体層をフォトエッチングし、複数のゲート線121を形成する（図３、４参照）。次に、好ましくは化学気相蒸着法（ＣＶＤ）を用い、ゲート絶縁膜140、真性非晶質シリコン層150、不純物非晶質シリコン層160をその順で、連続して積層する（図５参照）。続いて、好ましくはスパッタリング法を用い、所定の厚さの導電体層170を蒸着する（図５参照）。その導電体層170に対し、リソグラフィによるパターンの転写が以下のように行われる。まず、導電体層170の上に感光材料（好ましくは有機物）を塗布し、厚さ1μm〜2μmの感光膜を形成する。次に、光マスクを通じて感光膜に光を照射し、その後、その感光膜を現像する。
まず、好ましくはスパッタリング法を用い、基板110上に厚さ1,000Å〜3,000Åの導電体層を蒸着する。更に、その導電体層をフォトエッチングし、複数のゲート線121を形成する（図３、４参照）。次に、好ましくは化学気相蒸着法（ＣＶＤ）を用い、ゲート絶縁膜140、真性非晶質シリコン層150、不純物非晶質シリコン層160をその順で、連続して積層する（図５参照）。続いて、好ましくはスパッタリング法を用い、所定の厚さの導電体層170を蒸着する（図５参照）。その導電体層170に対し、リソグラフィによるパターンの転写が以下のように行われる。まず、導電体層170の上に感光材料（好ましくは有機物）を塗布し、厚さ1μm〜2μmの感光膜を形成する。次に、光マスクを通じて感光膜に光を照射し、その後、その感光膜を現像する。
そのとき使用される光マスクは、透過領域と遮光領域との他に、半透過領域を含む。半透過領域は遮光領域とは異なり、光を透過させる。但し、半透過領域を透過可能な光の光量は、透過領域を透過可能な光の光量より少ない。半透過領域は好ましくは、複数の遮光部を含む。遮光部は遮光領域と同様に、光を実質的に遮断する。一方、遮光部以外の半透過領域では、透過する光の光量が、透過領域を透過する光の光量と同程度である。複数の遮光部は好ましくは、スリットパターン、または格子パターンを成すここで、遮光部の個々のサイズや間隔（例えばスリットパターンではスリットの幅や間隔）が、フォト工程に利用される露光器の分解能より小さく設定されている。従って、半透過領域に対応する感光膜の領域には遮光部のパターンが転写されない。その代わり、その領域全体に照射される光の光量が、透過領域に対応する感光膜の領域に照射される光の光量より低減する。透過領域、半透過領域、及び遮光領域間での透過光量の差により、各領域に対応する感光膜の領域間では、感光する厚さが変化する。その結果、現像後に残される感光膜の厚さが場所によって変化する。特に、残される感光膜の厚さが、遮光領域に対応する領域、半透過領域に対応する領域、及び透過領域に対応する領域の順に大きい。
例えば図５では、現像後に残される感光膜40が厚さに応じて第１部分42と第２部分44とに分かれる。ここで、第１部分42は、光マスクの遮光領域に対応する配線領域Aに位置する。第２部分44は、光マスクの半透過領域に対応するチャンネル領域Bに位置する。その他の領域Cは光マスクの透過領域に対応するので、残される感光膜40の厚さが実質的に0であり、下地の導電体層170が露出する。第１部分42と第２部分44との間では厚さの比率が、後続工程の条件（例えば、エッチング工程で要求されるマージン）に応じて調節される。好ましくは、第２部分44の厚さが第１部分42の厚さの1／2以下（例えば、4,000Å以下）である。
尚、光マスクの半透過領域では、上記のような遮光部の設置に代え、全体の光透過率が透過領域の光透過率より低く、かつ遮光領域の光透過率よりは高く設定されても良い。その他に、リフロー可能な感光膜を利用する場合、半透過領域を含まない従来の光マスクが上記のフォト工程に利用されても良い。その場合、現像直後では感光膜の第１部分のみが残される。その後、感光膜をリフローさせてその他の領域に流すことで、その領域に第１部分より薄い第２部分を形成する。
感光膜の第１部分42と第２部分44との間での厚さの差を利用し、それぞれの下地を選択的にエッチングできる。従って、図６、７に示されている、データ線171、ソース電極173、ドレイン電極175、ストレージキャパシタ用導電体177、線状接触部材161とその突出部163、島状接触部材165、167、線状半導体151とその突出部154、及び島状半導体157を、以下のような一連のエッチング工程（１）〜（４）で形成できる（図５、７参照）：
（１）その他の領域Cから、導電体層170、不純物非晶質シリコン層160、及び真性非晶質シリコン層150を除去する。
（２）チャンネル領域Bから感光膜の第２部分44を除去し、その下地の導電体層170を露出させる。そのとき、感光膜の第１部分42も厚さが減少する。しかし、感光膜の第１部分42を予め、第２部分44より十分厚く設定することにより、十分な厚みの第１部分42を残したまま、第２部分44を除去できる。
（３）チャンネル領域Bから導電体層170と不純物非晶質シリコン層160とを除去する。
（４）配線領域Aから感光膜の第１部分42を除去する。導電体層170の表面に感光膜が残っている場合は更にアッシング処理を施し、残っていた感光膜を完全に除去する。
（１）その他の領域Cから、導電体層170、不純物非晶質シリコン層160、及び真性非晶質シリコン層150を除去する。
（２）チャンネル領域Bから感光膜の第２部分44を除去し、その下地の導電体層170を露出させる。そのとき、感光膜の第１部分42も厚さが減少する。しかし、感光膜の第１部分42を予め、第２部分44より十分厚く設定することにより、十分な厚みの第１部分42を残したまま、第２部分44を除去できる。
（３）チャンネル領域Bから導電体層170と不純物非晶質シリコン層160とを除去する。
（４）配線領域Aから感光膜の第１部分42を除去する。導電体層170の表面に感光膜が残っている場合は更にアッシング処理を施し、残っていた感光膜を完全に除去する。
上記の一連のエッチング工程（１）〜（４）に代え、以下のような一連のエッチング工程（５）〜（１０）が行われても良い（図５、７参照）：
（５）その他の領域Cから導電体層170を除去し、その下地の不純物非晶質シリコン層160を露出させる。
（６）チャンネル領域Bから感光膜の第２部分44を除去し、その下地の導電体層170を露出させる。ここで、上記の工程（２）と同様に、感光膜の第１部分42を予め、第２部分44より十分厚く設定することにより、十分な厚みの第１部分42を残したまま、第２部分44を除去できる。
（７）その他の領域Cから不純物非晶質シリコン層160と真性非晶質シリコン層150とを除去する。
（８）チャンネル領域Bから導電体層170を除去し、その下地の不純物非晶質シリコン層160を露出させる。
（９）配線領域Aから感光膜の第１部分42を除去する。
（１０）チャンネル領域Bから不純物非晶質シリコン層160を除去する。導電体層170の表面に感光膜が残っている場合は更にアッシング処理を施し、残っていた感光膜を完全に除去する。
特に、適切なエッチング条件を選択することで、工程（７）を工程（６）と同時に実行できる。同様に、工程（１０）を工程（９）と同時に実行できる。
（５）その他の領域Cから導電体層170を除去し、その下地の不純物非晶質シリコン層160を露出させる。
（６）チャンネル領域Bから感光膜の第２部分44を除去し、その下地の導電体層170を露出させる。ここで、上記の工程（２）と同様に、感光膜の第１部分42を予め、第２部分44より十分厚く設定することにより、十分な厚みの第１部分42を残したまま、第２部分44を除去できる。
（７）その他の領域Cから不純物非晶質シリコン層160と真性非晶質シリコン層150とを除去する。
（８）チャンネル領域Bから導電体層170を除去し、その下地の不純物非晶質シリコン層160を露出させる。
（９）配線領域Aから感光膜の第１部分42を除去する。
（１０）チャンネル領域Bから不純物非晶質シリコン層160を除去する。導電体層170の表面に感光膜が残っている場合は更にアッシング処理を施し、残っていた感光膜を完全に除去する。
特に、適切なエッチング条件を選択することで、工程（７）を工程（６）と同時に実行できる。同様に、工程（１０）を工程（９）と同時に実行できる。
上記の一連のエッチング工程（１）〜（４）、または（５）〜（１０）で得られたパターン（図６、７参照）の上に保護膜180を積層し、その上に陽性の感光材料（ポジ型レジスト）を塗布し、感光膜50を形成する（図８参照）。この時、下地の保護膜180の段差（プロファイル）に関わらず、感光膜50の表面が平坦であるので、感光膜50の厚さは場所ごとに異なる。
感光膜50の上には更に、本発明の実施形態による光マスク60を重ね合わせる（図８参照）。光マスク60は、透明な基板61と不透明な遮光層62とを有する。光マスク60は更に、遮光層62のパターンに応じて、透過領域TA、遮光領域BA、及び半透過領域SAに分かれている。透過領域TAでは遮光層62が除去されていて、所定時間に感光膜60の最も厚い部分を完全に感光させる程度の光量の光が透過可能である。遮光領域BAでは遮光層62が光が実質上遮断される。半透過領域SAでは遮光層62が複数の遮光部63に分割されている。ここで、遮光部63の個々のサイズや間隔が、フォト工程に利用される露光器の分解能より小さく設定されている。従って、半透過領域SAに対応する感光膜の領域には遮光部63のパターンが転写されず、その領域全体には、透過領域TAを透過する光の光量より少ない光量の光が照射される。従って、透過領域TAと遮光領域BAとの間の境界線、及び半透過領域SAと遮光領域BAとの間の境界線が、実際に転写されるべきパターンを表す。図８の（a）では、半透過領域SAがストレージキャパシタ用導電体177の周縁付近Lと対向する。透過領域TAは、図８の（b）ではゲート線121の端部129とデータ線171の端部179と対向し、図８の（a）ではゲート線121とドレイン線171とで囲まれた領域（画素の第１開口部187になるべき領域）と対向する。遮光領域BAはその他の部分と対向する。
感光膜50の厚さはその下地のプロファイルに応じて変化する。例えば図１３の（b）に示されているように、ストレージキャパシタ用導電体177の周縁付近Lでは、ストレージキャパシタ用導電体177を含まない第１部分A1、ストレージキャパシタ用導電体177を含むがゲート線121の拡張部127を含まない第２部分A2、及びストレージキャパシタ用導電体177とゲート線121の拡張部127との両方を含む第３部分A3の順で感光膜50が厚い。従って、一回のリソグラフィで、ストレージキャパシタ用導電体177の周縁付近Lに含まれている三つの部分A1、A2、及びA3に残される感光膜50の厚さを一様に揃えるには、各部分A1、A2、A3に対応する半透過領域SAの第１部分F1、第２部分F2、第３部分F3の間で、透過させるべき光の光量を適切に変化させねばならない（図１３の（a）参照）。
本発明の実施形態による光マスク60では、半透過領域SAが複数の遮光部63と複数の光透過部64とを含む（図１３の（a）参照）。好ましくは、複数の遮光部63が、透明な基板61上で一定の方向に並列してストライプ模様を成す。光透過部64は、遮光部63の間に基板61を露出させた領域である。こうして、半透過領域SAには、複数の細いスリット（スリットパターン）が形成されている。本発明の実施形態による光マスク60では更に、図５に示されている工程で使用された上記の光マスクとは異なり、遮光部63の幅と光透過部64の幅（＝遮光部63の間隔）とが長手方向に沿って相補的に変化する。従って、半透過領域SAでは、透過する光の光量が遮光部63の長手方向に沿って変化するので、半透過領域SAに対向する感光膜50の領域では、感光する厚さが遮光部63の長手方向に沿って変化する。具体的には例えば、ストレージキャパシタ用導電体177の周縁付近Lに含まれている三つの部分A1、A2、A3のそれぞれに対応する半透過領域SAの三つの部分F1、F2、F3の順に、遮光部63の幅が狭く設定される（図１３の（a）参照）。それにより、半透過領域SAを透過する光の光量が各部分F1、F2、F3の順に多いので、感光する感光膜50が部分A1、A2、A3の順に多い。こうして、一回のリソグラフィで、ストレージキャパシタ用導電体177の周縁付近Lに含まれている三つの部分A1、A2、及びA3に残される感光膜54の厚さが一様に揃う（図９の（a）参照）。
ここで、ストレージキャパシタ用導電体177の端部（二つの部分A1、A2間の境界）とゲート線の拡張部127の端部（二つの部分A2、A3間の境界）とでは、感光膜50の過露光によって不要な下地が露出しやすい（図１３参照）。従って、好ましくは、ストレージキャパシタ用導電体177の端部に対応する半透過領域SAの第４部分F4では、遮光部63の幅が隣接する第１部分F1と第２部分F2とでの幅より大きく設定される。それにより、第４部分F4では隣接する第１部分F1と第２部分F2とより透過する光の光量が少ないので、ストレージキャパシタ用導電体177の端部では感光膜50の過露光による不要な下地の露出が防止される。同様に、ゲート線の拡張部127の端部に対応する半透過領域SAの第５部分F5では、遮光部63の幅が隣接する第２部分F2と第３部分F3とでの幅より大きく設定される。それにより、第５部分F5では隣接する第２部分F2と第３部分F3とより透過する光の光量が少ないので、ゲート線の拡張部127の端部では感光膜50の過露光による不要な下地の露出が防止される。
光マスク60では、例えば透過領域TAに入射された光が透明な基板61内で拡散され、透過領域TAに隣接する遮光領域BAや半透過領域SAにまで伝達され、それらの領域BA、SAに対応する感光膜50を余分に感光させるおそれがある（図８参照）。従って、好ましくは、半透過領域SAでは、隣接する透過領域TAから拡散される光の光量を考慮して遮光部63の長さが決定される。例えば図１３では、半透過領域SAの第１部分F1が透過領域TAに隣接しているので、対応するストレージキャパシタ用導電体177の周縁付近Lの部分A1より、遮光部63が短く設定される。
このような光マスク60を利用することで、現像後に残される感光膜50には、厚い第１部分52と薄い第２部分54とが含まれる（図９参照）。ここで、第１部分52は光マスク60の遮光領域BAに対応し、第２部分54は半透過領域SAに対応する。特に、第２部分54の厚さは、上記の通り、下地のプロファイルに関わらず、殆ど一定である（図９の（b）参照）。
残された感光膜の第１部分52と第２部分54とをエッチングマスクとして利用し、露出している保護膜180と、その直下に位置するゲート絶縁膜140とをエッチングで除去する（図１０参照）。それにより、第２開口部189にはストレージキャパシタ用導電体177の一部が露出し、第１開口部187には基板110が露出する（図１０の（a）参照）。更に、第２コンタクトホール182にはデータ線の端部179が露出し、第１コンタクトホール181にはゲート線の端部129が露出する（図１０の（b）参照）。この時、好ましくは、感光膜の第１部分52と第２部分54とがいずれもエッチングされない条件でエッチングが施されることにより、感光膜の各部分52、54の下では保護膜180がアンダーカットされる（図１０参照）。
続いて、アッシング工程により、感光膜の第２部分54を除去する（図１１参照）。この時、感光膜の第１部分52も厚さが減少する。しかし、第１部分52を予め、第２部分54より十分厚く設定することにより、十分な厚みの第１部分52を残したまま、第２部分54を除去できる。特に、第２部分54の厚さは一定であるので、各部分52、54間での厚さの調節は容易である。尚、第２部分54の下に位置する保護膜180（つまり、ストレージキャパシタ用導電体177の周縁付近Mに位置する保護膜180）も厚さがある程度減少する。
次に、ＩＺＯ、ＩＴＯ、または非晶質ＩＴＯ膜をスパッタリングで積層し、透明導電体膜90を形成する（図１２参照）。ここで、ＩＺＯを積層する場合、好ましくは、出光興産株式会社の商品ＩＤＩＸＯ（Indium X−metal Oxide）をそのＩＺＯとして使用する。すなわち、好ましくは、ＩＺＯにはIn2O3とZnOとが含まれ、特に亜鉛の含有率が約15〜20atomic％である。更に好ましくは、ＩＺＯのスパッタリング温度が250℃以下である。それにより、他の導電体との間の接触抵抗が最小化される。
透明導電体膜90は、感光膜の第１部分52の上に位置する第１部分91と、その他の場所に位置する第２部分92とから成る（図１２参照）。ここで、感光膜の第１部分52が厚いので、透明導電体膜90の第１部分91とその他の部分との間の段差が大きい。更に、感光膜の第１部分52の下では保護膜180がアンダーカットされている。それらの結果、透明導電体膜90の第１部分91と第２部分92との間には隙間が生じ、その隙間から感光膜の第１部分52の側面が露出する。その状態で、基板110を感光膜溶剤に浸漬する。その溶剤は感光膜の第１部分52内に、その露出した側面を通じて浸透する。それにより、感光膜の第１部分52が除去される。この時、感光膜の第１部分52の上に位置する透明導電体膜90の第１部分91も除去される。その結果、透明導電体膜90の第２部分92のみが残り、画素電極190と接触補助部材81、82を構成する（図１、２参照）。そのとき、ストレージキャパシタ用導電体177の周縁付近が保護膜180で覆われ、かつストレージキャパシタ用導電体177の下にはアンダーカットが生じていないので、画素電極190とストレージキャパシタ用導電体177との間の接続が確保される。
図９〜１１に示されている方法とは別に、露出した保護膜180、感光膜の第２部分54、及び露出した保護膜180の直下に位置するゲート絶縁膜140が、一回のエッチングで除去されても良い。この場合、そのゲート絶縁膜140が全て除去されるまでエッチングが継続される。従って、感光膜の第２部分54の厚さを適切に選択し、その下に位置する保護膜180を少しは残すようにする。
本発明の上記の実施形態による製造方法は、アンダーカットによるストレージキャパシタ用導電体177と画素電極190との間の断線を防ぐために、ストレージキャパシタ用導電体177の周縁付近に対応する光マスク60の半透過領域にスリットパターンを形成する。同様に、アンダーカットによるドレイン電極175と画素電極190との間の断線を防ぐために、ドレイン電極175の周縁付近に対応する光マスク60の領域が、スリットパターンを含む半透過領域として形成されても良い。
本発明の他の実施形態による光マスク60では、半透過領域SAが、スリットパターンの遮光部63に代え、マトリックス状に配置された複数の遮光部63Aを含む（図１４参照）。各遮光部63Aは好ましくは四角形である。その他に、円形、楕円形、三角形、ひし形、その他の多角形等、様々な形態であっても良い。遮光部63Aは特に、それぞれのサイズと間隔、配列、及び密度が調整可能である。それにより、半透過領域SA内では透過光量が場所ごとに調節される。特に、感光膜50に到達する光の光量が微細に調節可能であるので、現像後に残される感光膜50の厚さを所定のパターンで変化させること、または一定に揃えることがいずれも容易である。尚、図１４では、透過領域の中に四角形の遮光部63Aが複数形成されているが、逆に、遮光領域の中に四角形等の光透過部が複数形成されても良い。
以上、本発明の好ましい実施形態について詳細に説明した。しかし、本発明の技術的範囲は上記の実施形態に限定されるものでない。実際、当業者であれば、特許請求の範囲に記載されている本発明の基本概念に基づき、様々な変形や改良が可能であろう。従って、それらの変形や改良も当然に、本発明の技術的範囲に属すると解されるべきである。
110 基板
121 ゲート線
124 ゲート電極
127 ゲート線121の拡張部
129 ゲート線121の端部
140 ゲート絶縁膜
151 線状半導体
154 線状半導体151の突出部
157 島状半導体
161 線状接触部材
163 線状接触部材161の突出部
165 第１島状接触部材
167 第２島状接触部材
171 データ線
173 ソース電極
175 ドレイン電極
177 ストレージキャパシタ用導電体
179 データ線171の端部
180 保護膜
181 第１コンタクトホール
182 第２コンタクトホール
187 画素の第１開口部
189 画素の第２開口部
190 画素電極
40、50 感光膜
42、52 感光膜の第１部分
44、54 感光膜の第２部分
60 光マスク
61 透明基板
62 遮光層
63 遮光部
64 光透過部
81、82 接触補助部材
121 ゲート線
124 ゲート電極
127 ゲート線121の拡張部
129 ゲート線121の端部
140 ゲート絶縁膜
151 線状半導体
154 線状半導体151の突出部
157 島状半導体
161 線状接触部材
163 線状接触部材161の突出部
165 第１島状接触部材
167 第２島状接触部材
171 データ線
173 ソース電極
175 ドレイン電極
177 ストレージキャパシタ用導電体
179 データ線171の端部
180 保護膜
181 第１コンタクトホール
182 第２コンタクトホール
187 画素の第１開口部
189 画素の第２開口部
190 画素電極
40、50 感光膜
42、52 感光膜の第１部分
44、54 感光膜の第２部分
60 光マスク
61 透明基板
62 遮光層
63 遮光部
64 光透過部
81、82 接触補助部材
Claims (15)
- 基板上にゲート線を形成する段階、
前記ゲート線上にゲート絶縁膜を形成する段階、
前記ゲート絶縁膜上に半導体層を形成する段階、
前記半導体層上に、データ線、ドレイン電極、及びストレージキャパシタ用導電体、を形成する段階、
前記データ線、前記ドレイン電極、及び前記ストレージキャパシタ用導電体、のそれぞれの上に保護膜を蒸着する段階、
前記保護膜上に感光材料を塗布して前記感光膜を形成する段階、
遮光領域、半透過領域、及び透過領域を備える光マスクを通じて前記感光膜に光を照射し、その後、前記感光膜を現像し、前記光を照射しなかった領域には前記感光膜の第１部分を残し、前記半透過領域を通じて前記光を照射した領域には、前記第１部分より薄い前記感光膜の第２部分を残す段階、
前記感光膜の第１部分と第２部分とをエッチングマスクとして利用して前記ゲート絶縁膜と前記保護膜とをエッチングし、前記ドレイン電極の一部と前記ストレージキャパシタ用導電体の一部とを露出させるエッチング段階、
前記感光膜の第１部分を残したまま前記感光膜の第２部分を除去し、前記感光膜の第２部分の下に位置していた前記保護膜を露出させる段階、
前記基板、露出した前記ドレイン電極の一部、露出した前記ストレージキャパシタ用導電体の一部、前記感光膜の第１部分、及び露出した前記保護膜、のそれぞれの上に導電膜を蒸着し、前記ドレイン電極と前記ストレージキャパシタ用導電体とに接続された前記導電膜の部分から画素電極を形成する段階、並びに、
前記感光膜の第１部分を除去することにより、少なくとも前記画素電極を残して前記導電膜を除去する段階、
を備え、
前記半透過領域は、遮断する光の量が異なる複数の領域をそれぞれ有する複数の遮光部を備える薄膜トランジスタ表示パネルの製造方法。 - 前記ストレージキャパシタ用導電体の周縁付近に対応する前記光マスクは、前記複数の遮光部を備える前記半透過領域を有し、
前記導電膜を除去する段階で前記感光膜の第２部分を前記ストレージキャパシタ用導電体の周縁付近の上に残し、前記第２部分が前記画素電極を構成するようにして前記ストレージキャパシタ用導電体と前記画素電極との間の断線を防ぐ、請求項１に記載の薄膜トランジスタ表示パネルの製造方法。 - 前記エッチング段階では前記データ線の一部も露出させる、請求項１に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記エッチング段階では前記ゲート線の一部も露出させる、請求項１に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記光マスクでは前記複数の遮光部が一定の方向に並列してストライプ模様を成す、請求項１に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部の幅が長手方向で変化する、請求項５に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記半透過領域が、前記ストレージキャパシタ用導電体の周縁付近のうち、
前記ストレージキャパシタ用導電体を含まない部分に対応する第１部分、
前記ストレージキャパシタ用導電体を含むが前記ゲート線を含まない部分に対応する第２部分、
前記ストレージキャパシタ用導電体と前記ゲート線との両方を含む部分に対応する第３部分、
前記ストレージキャパシタ用導電体の端部に対応する第４部分、並びに、
前記ゲート線の端部に対応する第５部分、
を含む、請求項５に記載の薄膜トランジスタ表示パネルの製造方法。 - 前記第１ないし第５部分間では前記遮光部の幅が異なり、特に前記第１部分では前記遮光部の幅が最も狭い、請求項６に記載の薄膜トランジスタ表示パネルの製造方法。
- 隣接する前記遮光部の対ごとに間隔を変化させることにより、前記半透過領域内の場所ごとに、透過させる光の光量を変化させる、請求項５に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記光マスクでは前記複数の遮光部がマトリックス状に配置されている、請求項１に記載薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部ごとに面積が異なる、請求項１０に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部の各面積が同一であり、前記遮光部の密度が前記半透過領域内の場所ごとに異なる、請求項１０に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部の各形状が多角形である、請求項１０に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部の各形状が四角形である、請求項１０に記載の薄膜トランジスタ表示パネルの製造方法。
- 前記遮光部の各形状が円形である、請求項１０に記載の薄膜トランジスタ表示板の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7190000B2 (en) * | 2003-08-11 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
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| CN101382728B (zh) * | 2007-09-07 | 2010-07-28 | 北京京东方光电科技有限公司 | 灰阶掩膜版结构 |
| WO2011065362A1 (ja) * | 2009-11-27 | 2011-06-03 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP2011197553A (ja) * | 2010-03-23 | 2011-10-06 | Toshiba Corp | 露光用マスク、不純物層を有する半導体装置の製造方法および固体撮像装置 |
| CN108598086B (zh) * | 2018-04-20 | 2020-05-29 | 武汉华星光电技术有限公司 | Tft阵列基板的制作方法及tft阵列基板 |
| US10971530B2 (en) | 2018-04-20 | 2021-04-06 | Wuhan China Star Optoelectronics Technology Co., Ltd. | Manufacturing method for a TFT array substrate and TFT array substrate |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07248612A (ja) * | 1994-03-08 | 1995-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 投影露光用原図基板および投影露光方法 |
| JPH08250407A (ja) | 1995-03-13 | 1996-09-27 | Yamaha Corp | 半導体装置の製造方法 |
| JP3437314B2 (ja) | 1995-03-16 | 2003-08-18 | 富士通株式会社 | 位相シフトマスク、パターン形成方法及び半導体装置の製造方法 |
| KR970013064A (ko) | 1995-08-26 | 1997-03-29 | 김주용 | 반도체소자의 미세패턴 형성방법 |
| US5807647A (en) * | 1996-07-03 | 1998-09-15 | Kabushiki Kaisha Toshiba | Method for determining phase variance and shifter stability of phase shift masks |
| JP3171149B2 (ja) | 1997-09-26 | 2001-05-28 | 日本電気株式会社 | 微細パターン露光用マスクとその製造方法 |
| JP2000035683A (ja) | 1998-07-21 | 2000-02-02 | Sumitomo Chem Co Ltd | レジストパターンの形成方法 |
| US6919162B1 (en) * | 1998-08-28 | 2005-07-19 | Agilent Technologies, Inc. | Method for producing high-structure area texturing of a substrate, substrates prepared thereby and masks for use therein |
| US6306558B1 (en) * | 1999-04-29 | 2001-10-23 | Taiwan Semiconductor Manufacturing Company | Method of forming small contact holes using alternative phase shift masks and negative photoresist |
| KR100309925B1 (ko) | 1999-07-08 | 2001-11-01 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판과 그 제조 방법 및 이에 사용되는 광마스크 |
| US6335151B1 (en) * | 1999-06-18 | 2002-01-01 | International Business Machines Corporation | Micro-surface fabrication process |
| JP2001244191A (ja) | 2000-03-02 | 2001-09-07 | Canon Inc | 多重露光を行うためのマスク、該マスクによる露光方法、露光装置、およびデバイス製造方法 |
| JP4954401B2 (ja) * | 2000-08-11 | 2012-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置の製造方法 |
| JP3556591B2 (ja) * | 2000-09-29 | 2004-08-18 | Ｈｏｙａ株式会社 | グレートーンマスクにおけるグレートーン部の欠陥修正方法 |
| JP2002141512A (ja) * | 2000-11-06 | 2002-05-17 | Advanced Display Inc | 薄膜のパターニング方法およびそれを用いたｔｆｔアレイ基板およびその製造方法 |
| JP2002189281A (ja) * | 2000-12-19 | 2002-07-05 | Hoya Corp | グレートーンマスク及びその製造方法 |
| JP4834235B2 (ja) | 2001-03-12 | 2011-12-14 | 東芝モバイルディスプレイ株式会社 | グレートーン露光用フォトマスク |
| JP2002323747A (ja) * | 2001-04-24 | 2002-11-08 | Ricoh Co Ltd | フォトマスク、および該フォトマスクを用いたマイクロレンズ作成方法、ならびに該マイクロレンズ作成方法により作成したマイクロレンズ |
| JP2003029393A (ja) | 2001-07-12 | 2003-01-29 | Matsushita Electric Ind Co Ltd | マスク、それを用いたパターン形成方法およびリソグラフィ方法 |
| JP4281041B2 (ja) * | 2001-10-01 | 2009-06-17 | セイコーエプソン株式会社 | 位相格子マスク |
| AU2002324868A1 (en) * | 2002-03-04 | 2003-09-29 | Massachusetts Institute Of Technology | A method and system of lithography using masks having gray-tone features |
| KR100436181B1 (ko) | 2002-04-16 | 2004-06-12 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| JP4063733B2 (ja) * | 2002-07-10 | 2008-03-19 | Ｎｅｃ液晶テクノロジー株式会社 | 半透過型液晶表示装置及びその製造方法 |
| JP4296943B2 (ja) * | 2003-01-28 | 2009-07-15 | ソニー株式会社 | 露光用マスクの製造方法および露光方法ならびに３次元形状の製造方法 |
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| JP2006133313A (ja) * | 2004-11-02 | 2006-05-25 | Sony Corp | 露光用マスク及びその設計方法、並びに、基体に形成されたレジスト層のパターニング方法 |
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