JP4889398B2

JP4889398B2 - 定電圧電源回路

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Description

本発明は、供給電力の小さい軽負荷用定電圧回路と、供給電力の大きい重負荷用定電圧回路とを備えた定電圧電源回路に関するものである。

近年、環境問題に対する配慮から、電子機器の省電力化が求められている。特に電池駆動による電子機器においてその傾向が顕著である。省電力化を図るには、電子機器で消費する電力を削減すること、及び電源回路自体の電力効率を向上し無駄な電力消費を抑えることが重要である。

電子機器における消費電力の削減方法の１つに、電子機器が作動していないときは電子機器内の回路動作を停止させるスタンバイ状態にして消費電力を低減させることを挙げることができる。しかし、せっかく電子機器がスタンバイ状態に移行しても、電源回路自体の電力効率が悪くては十分な省電力効果は期待できない。
電源回路を構成する定電圧回路は、電子機器に出力する電力とは別に定電圧回路自体が電力を消費し、その消費電力が大きいと電源回路の電力効率が悪くなる。そして、定電圧回路自体で消費する電力は出力電流が減少しても減少しないため、出力電流が少なくなるほど電力効率は悪化する。

一般に、最大出力電流の大きい定電圧回路ほど大きな電力を出力できる反面、回路自体で消費する電力も大きく、出力する電力を減少させると電力効率は極端に悪くなる。逆に、最大出力電流の小さい定電圧回路は出力できる電力も限られるが、回路自体で消費する電力も小さく、スタンバイ状態などの消費電力が小さい状態の電子機器に電力を供給することで、高い電力効率を得ることができる。
最大出力電流が大きい定電圧回路のみで構成された電源回路を用いた場合、電子機器がスタンバイ状態に移行しても定電圧回路自体の消費電力が大きく、結果として十分な省電力効果を得ることができない。したがって、電子機器が大きな電力を必要としないスタンバイ状態に移行した場合には、回路自体の消費電力が小さい定電圧回路のみを用いることが好ましい。

そこで、最大出力電流の大きい重負荷用定電圧回路と、最大出力電流の小さい軽負荷用定電圧回路の両方を電源回路に組み込み、電子機器が通常動作を行なうときは重負荷用定電圧回路から電力を供給し、通常動作よりも少ない電力で動作するスタンバイ状態に移行したときは軽負荷用定電圧回路から電力を供給するようにすることで、スタンバイ状態での電力消費を極力抑えて、省電力効果を向上させることが提案されている（例えば、特許文献１を参照。）。

軽負荷用定電圧回路と重負荷用定電圧回路を備えた電源回路として、以下（１），（２）の構成をもつ電源回路が挙げられる。
（１）電力の消費状態を制御する制御回路を備え、制御回路から出力される制御信号の状態に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるよう構成された電源回路。
（２）電力消費量を検出する検出手段を備え、その検出手段で検出された電力消費量に基づいて軽負荷用定電圧回路と重負荷用定電圧回路のいずれか一方を作動させるように構成された電源回路。
特開２００１−１９７７３１号公報

上記（１）の電源回路は、出力電流が軽負荷用定電圧回路の最大出力電流よりも大きい状態で重負荷用定電圧回路から軽負荷用定電圧回路に切り替わると、出力電圧が急激に低下して誤動作を発生させるという問題があった。

また、上記（２）の電源回路は、出力電流が瞬間的に小さくなった場合でも軽負荷用定電圧回路と重負荷用定電圧回路の作動／停止が切り替わってしまうため、出力電圧にノイズが発生しやすく、予期せぬノイズが発生して誤動作が生じるという問題があった。

そこで本発明は、重負荷用定電圧回路と軽負荷用定電圧回路を備えた電源回路において、出力電圧が急激に低下することなく重負荷用定電圧回路から軽負荷用定電圧回路に切り替わり、出力電流の瞬間的な変化の影響を受けない電源回路を提供することを目的とするものである。

本発明の定電圧電源回路の第１局面は、重負荷用定電圧回路と、重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えたものであって、出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて比較回路での比較結果に応じて信号を出力する電流検出回路を備え、切替え部は制御信号のほかに電流検出回路の出力信号も入力とし、制御信号が軽負荷用定電圧回路を作動させるべき状態であって、かつ電流検出回路から出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ軽負荷用定電圧回路を作動させることを特徴としている。

しきい値電流は、軽負荷用定電圧回路の最大出力電流値又はそれよりも小さい軽負荷用定電圧回路の最大出力電流値に近い電流値であることが好ましい。

出力電流がしきい値電流以下となったときに電流検出回路からの電流信号の変化を一定時間遅延させて切替え部に入力させ、出力電流がしきい値電流を超えたときは電流検出回路からの電流信号の変化を遅延させることなく切替え部に入力させる電流信号遅延回路をさらに備えていることが好ましい。

第１局面の定電圧電源回路において、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させ、軽負荷用定電圧回路を作動させるべき状態から重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号の変化を遅延させることなく切替え部に入力させる制御信号遅延回路をさらに備えていてもよい。

電流検出回路は、出力部からの出力電流を検出する機能を備えた、出力部からの出力電流を一定電流値以内に制限するための電流制限回路であってもよい。

本発明の定電圧電源回路の第２局面は、重負荷用定電圧回路と、重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて重負荷用定電圧回路と軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えたものであって、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間だけ遅延させて切替え部に入力させる制御信号遅延回路をさらに備えているものである。

第１局面の定電圧電源回路は、出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて比較回路での比較結果に応じて信号を出力する電流検出回路を備え、切替え部は制御信号のほかに電流検出回路の出力信号も入力とし、制御信号が軽負荷用定電圧回路を作動させるべき状態であって、かつ電流検出回路から出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ軽負荷用定電圧回路を作動させるようにしたので、出力電流がしきい値電流以下になるまでは、制御信号が軽負荷用定電圧回路を作動させるべき状態になっても軽負荷用定電圧回路に切り替わらず、出力電流が大きい状態で軽負荷用定電圧回路に切り替わって出力電圧が急激に低下することがなくなり、出力電圧のノイズを低減できる。

しきい値電流として、軽負荷用定電圧回路の最大出力電流値又はそれよりも小さい軽負荷用定電圧回路の最大出力電流値に近い電流値に設定するようにすれば、出力部からの出力電流が軽負荷用定電圧回路よりも大きい状態で軽負荷用定電圧回路が作動することがないので、出力電圧の急激な低下をなくすことができる。

出力電流がしきい値電流以下になったときの電流検出回路からの電流信号の変化は一定時間だけ遅延させて切替え部に入力させ、出力電流がしきい値電流を超えたときの電流検出回路からの電流信号の変化は遅延させることなく切替え部に入力させる電流信号遅延回路をさらに備えていれば、電流検出回路で検出した出力電流がしきい値電流以下になってから一定時間が経過するまでは軽負荷用定電圧回路が作動することはないので、出力電流がしきい値電流をまたいで上下に変動しても、繰り返し軽負荷用定電圧回路に切り替わらず、出力電圧にノイズが発生することを防止できる。

制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させ、軽負荷用定電圧回路を作動させるべき状態から重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号の変化を遅延させることなく切替え部に入力させる制御信号遅延回路を備えているようにすれば、制御信号が軽負荷用定電圧回路を作動させるべき状態に変化してから一定時間が経過するまで軽負荷用定電圧回路が作動することはないので、出力電流が大きい状態で軽負荷用定電圧回路を作動させることがなくなり、出力電圧が急激に低下することを防止できる。

定電圧回路では、出力部から出力される電流が最大出力電流値を超えないように、常時出力電流を監視しながら出力電流を制御する電流制限回路が設けられていることが多い。そのような電流制限回路は出力電流を監視するために出力電流を検出する機能を備えている。
そこで、第１局面の定電圧電源回路に用いられている電流検出回路が、出力部からの出力電流を一定電流値以内に制限するための電流制限回路を含んでいるようにすれば、回路を簡素化でき、コストの増加を抑えることができる。

本発明の定電圧電源回路の第２局面は、制御信号が重負荷用定電圧回路を作動させるべき状態から軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて切替え部に入力させる制御信号遅延回路を備えているので、制御信号が軽負荷用定電圧回路を作動させるべき制御信号に変化してから一定時間経過するまでは軽負荷用定電圧回路に切り替わらず、出力電流がしきい値をまたいで上下に変動しても、繰り返し軽負荷用定電圧回路に切り替わることがなくなって出力電圧にノイズが発生することを防止できる。

以下、図面を参照しながら本発明の実施形態を説明する。
図１は本発明の定電圧電源回路の一実施例を概略的に示すブロック図である。

この実施例の電源回路は、通常動作時に作動して電圧を出力する重負荷用定電圧回路４、待機状態時に作動して重負荷用定電圧回路４よりも小さい電圧を供給する軽負荷用定電圧回路６、重負荷用定電圧回路４からの出力電圧に応じた電流を検出する電流検出回路２、インバータ回路（ＩＮＶ）８及びアンド（ＡＮＤ）回路１０で構成されている。

重負荷用定電圧回路４は、最大出力電流が大きく重負荷時に高効率の定電圧回路であり、軽負荷用定電圧回路６は、最大出力電流が小さく軽負荷時に高効率の定電圧回路である。
電流検出回路２は、出力端子Ｖ_outから出力される電圧に応じた電流を検出しており、その出力信号は、検出した電流値がしきい値電流以下まで低下したときにハイレベルになり、検出した電流値がしきい値電流より高いときにローレベルになる。
なお、この実施例及び以下の実施例では、軽負荷用定電圧回路６の最大出力電流値をしきい値電流として設定している。

電流検出回路２の出力信号はアンド回路１０の一方の端子に入力される。アンド回路１０の他方の端子には制御信号ＥＣＯが入力されている。制御信号ＥＣＯは、重負荷用定電圧回路４を作動させるときにローレベルになり、軽負荷用定電圧回路６を作動させるときにハイレベルになる。

アンド回路１０は、２端子に入力されている電流検出回路２からの出力信号と制御信号ＥＣＯの両方がハイレベルになっているときだけハイレベルの信号を出力し、いずれか一方の入力信号がローレベルになっているときはローレベルの信号を出力する。

アンド回路１０の出力信号は、一方ではインバータ回路８で反転されて重負荷用定電圧回路４のチップイネーブル端子ＣＥ１に入力され、他方では軽負荷用定電圧回路６のチップイネーブル端子ＣＥ２に入力されている。すなわち、アンド回路１０からハイレベルの信号が出力された場合、重負荷用定電圧回路４のチップイネーブル端子ＣＥ１にローレベルの信号が入力され、軽負荷用定電圧回路６のチップイネーブル端子ＣＥ２にハイレベルの信号が入力される。逆に、アンド回路１０からローレベルの信号が出力された場合、重負荷用定電圧回路４のチップイネーブル端子ＣＥ１にハイレベルの信号が入力され、軽負荷用定電圧回路６のチップイネーブル端子ＣＥ２にローレベルの信号が入力される。

重負荷用定電圧回路４、軽負荷用定電圧回路６はいずれもハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止する。すなわち、制御信号ＥＣＯがハイレベルになっており、かつ電流検出回路２で検出される電流値がしきい値電流以下である場合に軽負荷用定電圧回路６が動作し、重負荷用定電圧回路４は停止する。したがって、制御信号ＥＣＯがハイレベルになっていても電流検出回路２で検出される電流値がしきい値電流より高い場合には、アンド回路１０からの出力信号はローレベルとなり、軽負荷用定電圧回路６が動作することはない。

次に図１の定電圧電源回路の構成例を詳細に説明する。図２は図１の定電圧電源回路の構成例を詳細に示す回路図である。

重負荷用定電圧回路４は、演算増幅回路１１、ＰＭＯＳトランジスタで構成された出力トランジスタＭ１、出力端子Ｖ_outからの出力電圧に応じた帰還電圧を生成する直列抵抗Ｒ１及びＲ２を備えている。
演算増幅回路１１の非反転入力端子（＋端子）に帰還電圧が入力され、反転入力端子（−端子）に基準電圧Ｖ_refが入力されている。

出力トランジスタＭ１のソースは電源入力端子Ｖ_inに接続され、ドレインは出力端子Ｖ_outに接続され、ゲートは演算増幅回路１１の出力端子に接続されている。
演算増幅回路１１はチップイネーブル端子ＣＥ１を備えており、チップイネーブル端子ＣＥ１にインバータ回路８を介してアンド回路１０の出力端子が接続されている。演算増幅回路１１はチップイネーブル端子ＣＥ１にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。

軽負荷用定電圧回路６は、演算増幅回路１４、ＰＭＯＳトランジスタからなる出力トランジスタＭ２、出力端子Ｖ_outからの出力電圧に応じた帰還電圧を生成する直列抵抗Ｒ３及びＲ４を備えている。
演算増幅回路１４の非反転入力端子に帰還電圧が入力され、反転入力端子に基準電圧Ｖ_refが入力されている。

出力トランジスタＭ２のソースは電源入力端子Ｖ_inに接続され、ドレインは出力端子Ｖ_outに接続され、ゲートは演算増幅回路１４の出力端子に接続されている。
演算増幅回路１４はチップイネーブル端子ＣＥ２を備えており、チップイネーブル端子ＣＥ２にアンド回路１０の出力端子が接続されている。演算増幅回路１４はチップイネーブル端子ＣＥ２にハイレベルの信号が入力されると作動し、ローレベルの信号が入力されると停止して消費電流がほぼ零になる。

電流検出回路２はコンパレータ１２、ＰＭＯＳトランジスタＭ３、抵抗Ｒ５を備えている。
ＰＭＯＳトランジスタＭ３のソースは電源入力端子Ｖｉｎに接続され、ドレインは抵抗Ｒ５を介して接地されている。ＰＭＯＳトランジスタＭ３のゲートは重負荷用定電圧回路４の出力トランジスタＭ１のゲートに接続されており、出力トランジスタＭ１とカレントミラー回路を構成している。

コンパレータ１２の反転入力端子はＰＭＯＳトランジスタＭ３のドレイン及び抵抗Ｒ５に接続され、非反転入力端子に比較電圧Ｖｓが印加されている。コンパレータ１２の出力端子はアンド回路１０の一方の端子に接続されている。

出力トランジスタＭ１とＰＭＯＳトランジスタＭ３はカレントミラー回路を構成しているので、重負荷用定電圧回路４の作動中は電流検出回路２のＰＭＯＳトランジスタＭ３のドレイン電流は重負荷用定電圧回路４の出力トランジスタＭ１のドレイン電流に比例する。出力トランジスタＭ１のドレイン電流は出力電流であるから、結局、ＰＭＯＳトランジスタＭ３のドレイン電流は出力電流に比例する。

ＰＭＯＳトランジスタＭ３のドレイン電流は抵抗Ｒ５に供給されて電圧に変換され、コンパレータ１２の反転入力端子にその電圧が印加される。
コンパレータ１２は、反転入力端子に入力された出力電流に比例する電圧と比較電圧Ｖｓを比較し、出力電流に比例する電圧が比較電圧Ｖｓ以下のときは出力信号がハイレベルになり、比較電圧Ｖｓよりも高いときは出力信号がローレベルになる。
なお、比較電圧Ｖｓはしきい値電圧として用いられており、軽負荷用定電圧回路６の最大出力電流値に設定されている。

図２の定電圧電源回路の動作を説明する。
（１）制御信号ＥＣＯがローレベルの場合
電流検出回路２のコンパレータ１２の出力信号に関係なく、アンド回路１０の出力信号はローレベルとなる。したがって、重負荷回路４の演算増幅回路１１のチップイネーブル端子ＣＥ１には、インバータ回路８によって反転したハイレベルの信号が入力され、演算増幅回路１１が作動する。軽負荷回路６の演算増幅回路１４のチップイネーブル端子ＣＥ２にはローレベルの信号が入力されるので、演算増幅回路１４は停止する。
この結果、制御信号ＥＣＯがローレベルの場合は、重負荷用定電圧回路４が作動し、軽負荷用定電圧回路６は停止する。

（２）制御信号ＥＣＯがローレベルからハイレベルに変化した場合
上述のように、反転入力端子に印加される電圧が比較電圧Ｖｓよりも高いときは、コンパレータ１２からアンド回路１０に出力される信号がローレベルになる。すなわち、ＰＭＯＳトランジスタＭ３のドレイン電流がしきい値電流よりも大きい状態では、アンド回路１０の一方の端子に入力される信号がローレベルになるので、アンド回路１０からの出力信号はローレベルとなり、重負荷定電圧回路４が作動した状態であり、軽負荷定電圧回路６は停止した状態となる。

コンパレータ１２の反転入力端子に印加される電圧が比較電圧Ｖｓよりも低くなると、コンパレータ１２からアンド回路１０に出力される信号はハイレベルになる。これにより、アンド回路１０の両方の端子に入力されている信号が両方ともハイレベルとなるので、アンド回路１０の出力信号はハイレベルとなり、重負荷定電圧回路４は停止して軽負荷定電圧回路６が作動する。

この実施例の定電圧電源回路では、制御信号ＥＣＯがローレベルからハイレベルに変化しても、出力電流がしきい値電圧である軽負荷用定電圧回路６の最大出力電流値よりも大きい状態で軽負荷用定電圧回路６が作動することがないので、重負荷用定電圧回路４から軽負荷用定電圧回路６への切替えに伴なう出力電圧Ｖ_outの急激な低下を防止することができる。
また逆に、制御信号ＥＣＯがローレベルになっている状態では、出力電流が瞬間的にしきい値電流以下に低下しても軽負荷用定電圧回路６に切り替わらないので、出力電流の瞬間的な変動が出力電圧に影響しにくく、出力電圧のノイズを低減できる。

図３及び図４は定電圧電源回路の他の実施例を示す図であり、図３は定電圧電源回路を概略的に示すブロック図、図４は図３を詳細に示す回路図である。
この実施例の定電圧電源回路は、図１及び図２の定電圧電源回路の電流検出回路２の代わりに電流制限回路１６を用いたものであり、その他の構成は図１及び図２のものと同じであるので、電流制限回路１６以外の構成についての説明は省略する。

電流制限回路１６は、この定電圧電源回路の出力電流が重負荷用定電圧回路４の最大出力電流を超えないように、重負荷用定電圧回路４に電流制限信号ＩＬを出力して出力電流を制限する回路である。電流制限回路１６は図１に示した電流検出回路２と同様の電流検出機能をもっている。
一般的に、定電圧回路には電流制限回路が常備されている。この実施例では、通常設けられている電流制限回路を電流検出回路としても使用することで、新たに追加する回路を少なくすることができる。

図４を用いて電流制限回路１６について詳細に説明する。
電流制限回路１６は、コンパレータ１８、ＰＭＯＳトランジスタＭ４，Ｍ５、ＮＭＯＳトランジスタＭ６，Ｍ７、抵抗Ｒ６を備えている。
ＰＭＯＳトランジスタＭ４のソースは電源入力端子Ｖ_inに接続され、ゲートは重負荷用定電圧回路４の出力トランジスタＭ１のゲートに接続されており、ＰＭＯＳトランジスタＭ４と出力トランジスタＭ１とでカレントミラー回路を構成している。ＰＭＯＳトランジスタＭ４のドレインはＮＭＯＳトランジスタＭ６のドレインに接続されている。

ＮＭＯＳトランジスタＭ６のソースは接地され、ゲートはドレインに接続されている。ＮＭＯＳトランジスタＭ６のゲート及びドレインはＮＭＯＳトランジスタＭ７のゲートに接続されている。
ＮＭＯＳトランジスタＭ７のソースはＮＭＯＳトランジスタＭ６のソースとともに接地されており、ＮＭＯＳトランジスタＭ７とＮＭＯＳトランジスタＭ６とでカレントミラー回路を構成している。ＮＭＯＳトランジスタＭ６のドレインは抵抗Ｒ６を介して入力端子Ｖ_inに接続されている。

ＰＭＯＳトランジスタＭ５のソースは電源入力端子Ｖｉｎに接続され、ゲートはＮＭＯＳトランジスタＭ６のドレイン及び抵抗Ｒ６に接続され、ドレインは重負荷用定電圧回路４の出力トランジスタＭ１のゲートに接続されている。
コンパレータ１８の反転入力端子には入力電圧Ｖｉｎを基準とする比較電圧Ｖｓが印加されており、非反転入力端子はＮＭＯＳトランジスタＭ６のドレイン及び抵抗Ｒ６に接続されている。コンパレータ１８の出力端子はアンド回路１０の一方の入力端子に接続されている。

この定電圧電源回路では、重負荷用定電圧回路４の出力トランジスタＭ１とＰＭＯＳトランジスタＭ４とがカレントミラー回路を構成しているので、ＰＭＯＳトランジスタＭ４のドレイン電流は出力電流に比例する。ＰＭＯＳトランジスタＭ４のドレイン電流はＮＭＯＳトランジスタＭ６及びＭ７で構成されたカレントミラー回路で電流の向きが反転され、抵抗Ｒ６に供給され電圧に変換される。コンパレータ１８は、非反転入力端子に印加されている電圧が反転入力端子に印加されている比較電圧Ｖｓよりも高いときはローレベルの信号を出力し、非反転入力端子に印加されている電圧が反転入力端子に印加されている比較電圧Ｖｓよりも低いときはハイレベルの信号を出力する。

抵抗Ｒ６の電圧降下がＰＭＯＳトランジスタＭ５のしきい値電圧を超えるとＰＭＯＳトランジスタＭ５が作動し、ＰＭＯＳトランジスタＭ５のドレイン側電位が上昇して出力トランジスタＭ１のゲート電圧の低下を抑制する電流制限信号ＩＬとなる。これにより、出力トランジスタＭ１を流れる出力電流の増加が抑制されて、出力電流の制限が行なわれる。

図５は本発明の定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。なお、この実施例の定電圧電源回路は図１の定電圧電源回路に電流信号遅延回路２０を追加したものであり、その他の構造は図１のものと同じであるので、電流信号遅延回路２０以外の構成についての説明は省略する。

電流信号遅延回路２０は電流検出回路２の出力信号がローレベルからハイレベルに変化した場合は、アンド回路１０に入力されている電流検出回路２からのローレベルの信号を一定時間遅延させてハイレベルに変化させる。逆に、電流検出回路２の出力信号がハイレベルからローレベルに変化した場合は、アンド回路に入力されている電流検出回路２からのハイレベルの信号を遅延させることなくローレベルに変化させる。これにより、制御信号ＥＣＯがハイレベルになっていても、電流検出回路２の出力信号がハイレベルになってから一定時間が経過するまではアンド回路１０の出力信号はローレベルからハイレベルに変化しなくなる。

電流信号遅延回路２０の一例を図６を用いて説明する。
電流信号遅延回路２０は、抵抗Ｒ７、コンデンサＣ１、ダイオードＤ１、バッファアンプ２２を備えている。バッファアンプ２２はヒステリシス入力端子を備えている。
ダイオードＤ１のカソードが電流検出回路２のコンパレータ１２の出力端子に接続され、アノードがコンデンサＣ１の一方の端子及びバッファアンプ２２のヒステリシス入力端子に接続されている。抵抗Ｒ７はダイオードＤ１に並列に接続されている。コンデンサＣ１の他方の端子は接地されている。バッファアンプ２２の出力端子はアンド回路１０の一方の入力端子に接続されている。

電流検出回路２のコンパレータ１２の出力信号がローレベルからハイレベルに変化した場合、その出力信号は抵抗Ｒ７を介してコンデンサＣ１に供給されてコンデンサＣ１を充電した後、バッファアンプ２２を経てアンド回路１０に入力される。したがって、コンデンサＣ１をチャージするまでの一定時間はアンド回路１０に入力される信号がハイレベルに変化せず、遅延してからアンド回路１０への入力信号がハイレベルに変化する。
逆に、電流検出回路２のコンパレータ１２の出力信号がハイレベルからローレベルに変化した場合は、ダイオードＤ１を介してコンデンサＣ１が放電されるため、短時間でコンデンサＣ１の電圧が低下し、ほとんど遅延することなくアンド回路１０への入力信号がローレベルに変化する。

上記構成により、この実施例の定電圧電源回路は、制御信号ＥＣＯがローレベルからハイレベルに変化し、さらに電流検出回路２において出力電流がしきい値電流以下まで低下したことを検出してから一定時間経過後に軽負荷用定電圧回路６に切り替えられる。

重負荷用定電圧回路４から軽負荷用定電圧回路６への切替え時は、出力端子Ｖ_outへ出力される出力電流の減少が緩やかな場合には特に出力電流値の変動が生じる。出力電流がしきい値をまたいで上下に変動すると、電流検出回路２のコンパレータ１２の出力信号がハイレベルとローレベルに繰り返し変化するジッタが発生する。電流検出回路２の出力信号をそのままアンド回路１０に入力させると、ジッタの発生によって重負荷用定電圧回路４と軽負荷用定電圧回路６の切替えが繰り返し行なわれるため、出力電圧にノイズが発生する。
この実施例の定電圧電源回路では、電流検出回路２からの出力信号がローレベルからハイレベルに変化したときに、その変化を一定時間遅延させてアンド回路１０に入力させる電流信号遅延回路２０が設けられているので、ジッタの影響を小さくすることができる。そして、電流信号遅延回路２０の遅延時間を、電流検出回路２の出力信号が安定する時間に設定することで、重負荷用定電圧回路４から軽負荷用定電圧回路６への切替えをジッタの影響を受けずに安定して行なうことができる。

なお、この実施例では、電流信号遅延回路２０としてコンデンサＣ１と抵抗Ｒ７からなるＣＲ充放電回路を用いているが、本発明はこれに限定されるものではなく、例えばクロック信号をカウンターで分周するものや、定電流回路とコンデンサを用いたものなど公知の遅延回路を使用することができる。

図７は本発明の定電圧電源回路のさらに他の実施例を示すブロック図である。なお、この実施例の定電圧電源回路は図１の定電圧電源回路に制御信号遅延回路２４を追加したものであり、その他の構造は図１のものと同じであるので、制御信号遅延回路２４以外の構成についての説明は省略する。

制御信号遅延回路２４は、制御信号ＥＣＯがローレベルからハイレベルに変化した場合に、アンド回路１０に入力されているローレベルの信号を一定時間遅延させてハイレベルに変化させる。逆に制御信号ＥＣＯがハイレベルからローレベルに変化した場合は、アンド回路１０に入力されているハイレベルの信号を遅延させることなくローレベルに変化させる。
このように、制御信号ＥＣＯがローレベルからハイレベルに変化してから一定時間の余裕をもってアンド回路１０に入力されている信号をハイレベルに変化させるようにすれば、電流検出回路２の電流検出精度が低い場合でも出力電流が十分に低下してから軽負荷用定電圧回路６に切り替えることができる。

制御信号遅延回路２４の一例を図８を用いて説明する。
制御信号遅延回路２４として、図６の電流信号遅延回路２０と同じ構成のものが用いられている。すなわち、制御信号遅延回路２４は抵抗Ｒ８、ダイオードＤ２、コンデンサＣ２及びバッファアンプ２６を備えている。バッファアンプ２６はヒステリシス入力端子を備えている。

ダイオードＤ２のカソードは制御信号ＥＣＯを出力する制御回路（図示は省略）の出力端子に接続され、アノードはコンデンサＣ２の一端及びバッファアンプ２６のヒステリシス入力端子に接続されている。抵抗Ｒ８はダイオードＤ２と並列に接続されている。コンデンサＣ２の他端は接地されている。バッファアンプ２６の出力端子はアンド回路１０に接続されている。

制御信号ＥＣＯがローレベルからハイレベルに変化した場合、その制御信号は抵抗Ｒ８を介してコンデンサＣ２に供給されてコンデンサＣ２を充電した後、バッファアンプ２６を経てアンド回路１０に入力される。したがって、コンデンサＣ２をチャージするまでの一定時間はアンド回路１０に入力される信号がハイレベルに変化せず、一定時間遅延してアンド回路１０に入力される信号がハイレベルに変化する。
逆に、制御信号ＥＣＯがハイレベルからローレベルに変化した場合は、ダイオードＤ２を介してコンデンサＣ２が放電されるため、コンデンサＣ２の電圧が短時間で低下し、アンド回路１０に入力される信号がほとんど遅延することなくローレベルに変化する。

図５及び図６に示した電流信号遅延回路２０と図７及び図８に示した制御信号遅延回路２４は、例えば図９及び図１０に示されるように同一の定電圧電源回路中に設けてもよい。図９は図１の定電圧電源回路に電流信号遅延回路２０と制御信号遅延回路２４を設けた実施例を示すブロック図であり、図１０は図９の構成例を示す回路図である。

図９及び図１０に示されているように、電流検出回路２の出力信号のローレベルからハイレベルへの変化を遅延させる電流信号遅延回路２０と、制御信号ＥＣＯのローレベルからハイレベルへの変化を遅延させる制御信号遅延回路２４の両方を設けることで、重負荷用定電圧回路４から軽負荷用定電圧回路６への切替え時に、アンド回路１０に入力されていたローレベルの信号が両方とも遅延してハイレベルに変化するので、電流検出信号２で出力電流がしきい値電流以下となったことを検知した直後、及び制御信号ＥＣＯがハイレベルに変化した直後に軽負荷用定電圧回路６が作動することがなくなる。これにより、重負荷用定電圧回路４から軽負荷用定電圧回路６への切替えをより安全に行なうことができる。

また、図５〜図１０の実施例では、電流検出回路２を備えた定電圧電源回路に電流信号遅延回路２０又は制御信号遅延回路２４を設けているが、図３及び図４に示すような電流検出回路２に代えて電流制限回路１６を備えた定電圧電源回路に電流信号遅延回路２０又は制御信号遅延回路２４を設けても同様の効果を得ることができる。
図３及び図４の電流制限回路１６を備えた定電圧電源回路に、電流信号遅延回路２０を設けた実施例を図１１及び図１２に示し、制御信号遅延回路２４を設けた実施例を図１３及び図１４に示し、電流信号遅延回路２０と制御信号遅延回路２４の両方を設けた実施例を図１５及び図１６に示している。

電流制限回路１６の出力信号を遅延させるために電流信号遅延回路２０が設けられた定電圧電源回路の構成の一例を図１２を用いて説明する。
電流信号遅延回路２０のダイオードＤ１のカソードが電流制限回路１６のコンパレータ１８の出力端子に接続され、アノードがバッファアンプ２２のヒステリシス入力端子及びコンデンサＣ１の一端に接続されている。抵抗Ｒ７はダイオードＤ１に並列に接続されている。コンデンサＣ１の他端は接地されている。バッファアンプ２２の出力端子はアンド回路１０に接続されている。

上記の構成により、電流制限回路１６のコンパレータ１８の出力信号がローレベルからハイレベルに変化した場合、その出力信号は抵抗Ｒ７を介してコンデンサＣ１に供給されてコンデンサＣ１を充電した後、バッファアンプ２２を経てアンド回路１０に入力される。したがって、コンデンサＣ１をチャージするまでの一定時間はアンド回路１０に入力される信号がハイレベルに変化せず、一定時間遅延してハイレベルに変化する。
逆に、電流制限回路１６のコンパレータ１８の出力信号がハイレベルからローレベルに変化した場合は、ダイオードＤ１を介してコンデンサＣ１が放電されるため、短時間でコンデンサＣ１の電圧が低下し、ほとんど遅延することなくアンド回路１０に入力される信号がハイレベルからローレベルに変化する。

電流制限回路１６を備えた定電圧電源回路に制御信号ＥＣＯを遅延させる制御信号遅延回路２４を設けた実施例を図１４を用いて説明する。
制御信号遅延回路２４のダイオードＤ２のカソードは制御信号ＥＣＯを出力する制御回路（図示は省略）の出力端子に接続され、アノードはコンデンサＣ２の一端及びバッファアンプ２６のヒステリシス入力端子に接続されている。抵抗Ｒ８はダイオードＤ２と並列に接続されている。コンデンサＣ２の他端は接地されている。バッファアンプ２６の出力端子はアンド回路１０に接続されている。

図１５及び図１６は電流制限回路１６を備えた定電圧電源回路に電流信号遅延回路２０及び制御信号遅延回路２４を設けた実施例を示しているが、それぞれの回路構成は図１２、図１４と同じであるので説明は割愛する。

図１７及び図１８は電流検出回路や電流制限回路を備えていない定電圧電源回路に制御信号遅延回路２４が設けられた実施例を示す図であり、図１７は同実施例の構成を概略的に示すブロック図、図１８はその回路構成の一例を詳細に示す回路図である。

この実施例の定電圧電源回路は、制御信号ＥＣＯが制御信号遅延回路２４を介して重負荷用定電圧回路４及び軽負荷用定電圧回路６に入力されるようになっている。制御信号ＥＣＯがハイレベルであるときは軽負荷用定電圧回路６にハイレベルの信号が入力されて軽負荷用定電圧回路６が作動し、重負荷用定電圧回路４にはインバータ回路８を介してローレベルの信号が入力されて重負荷用定電圧回路４は停止する。逆に、制御信号ＥＣＯがローレベルであるときは軽負荷用定電圧回路６にローレベルの信号が入力されて軽負荷用定電圧回路６が停止し、重負荷用定電圧回路４にはインバータ回路８を介してハイレベルの信号が入力されて重負荷用定電圧回路４は作動する。

制御信号遅延回路２４は、制御信号ＥＣＯがローレベルからハイレベルに変化した場合はその変化を遅延して両定電圧回路４，６に入力させ、制御信号ＥＣＯがハイレベルからローレベルに変化した場合はその変化を遅延させることなく両定電圧回路４，６に入力させる。したがって、この定電圧電源回路は、制御信号ＥＣＯがローレベルからハイレベルに変化してから一定時間経過後に重負荷用定電圧回路４から軽負荷用定電圧回路６に切り替わる。

高速動作状態からスタンバイ状態に移行すると同時に制御信号ＥＣＯからハイレベルの信号が出力されたとすると、この電源回路からの出力電流がスタンバイ状態の電流まで低下するのに多少の時間を要する。そこで、制御信号遅延回路２４の遅延時間を制御信号ＥＣＯがローレベルからハイレベルに切り替わってから出力電流がスタンバイ状態の電流まで低下するまでにかかる時間、又はそれよりも少し長い時間に設定することが好ましい。そうすれば、制御信号遅延回路２４によって制御信号ＥＣＯのローレベルからハイレベルへの変化を、出力電流がスタンバイ状態の電流まで低下するまで遅延させることができ、電源回路からの出力電流が低下しきっていないうちに軽負荷用定電圧回路６に切り替わることがなくなり、出力電圧が急激に低下することを防止でき、出力電圧の切替えノイズの発生も防止できる。

本明細書中の実施例では、重負荷用定電圧回路４、軽負荷用定電圧回路６としてシリーズレギュレータを使用したものが示されているが、両定電圧回路４，６、又はいずれかの定電圧回路がスイッチングレギュレータで構成されていてもよい。
また、重負荷用定電圧回路４と軽負荷用定電圧回路６の詳細な構成例では、それぞれの定電圧回路４，６に別々の出力トランジスタＭ１，Ｍ２が設けられているが、本発明はこれに限定されるものではなく、重負荷用定電圧回路４と軽負荷用定電圧回路６で共通の出力トランジスタを用い、演算増幅回路１１及び１４でその出力トランジスタを制御するようにしてもよい。

定電圧電源回路の一実施例を概略的に示すブロック図である。図１の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図３の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図５の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図７の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図９の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図１１の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図１３の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図１５の定電圧電源回路を詳細に示す回路図である。定電圧電源回路のさらに他の実施例を概略的に示すブロック図である。図１７の定電圧電源回路を詳細に示す回路図である。

符号の説明

２電流検出回路
４重負荷用定電圧回路
６軽負荷用定電圧回路
８インバータ回路
１０アンド回路
１１，１４演算増幅回路
１２，１８コンパレータ
１６電流制限回路
２０電流信号遅延回路
２２，２６バッファアンプ
２４制御信号遅延回路
Ｃ１，Ｃ２コンデンサ
Ｄ１，Ｄ２ダイオード
Ｍ１〜Ｍ７トランジスタ
Ｒ１〜Ｒ８抵抗

Claims

重負荷用定電圧回路と、前記重負荷用定電圧回路よりも最大出力電流が小さい軽負荷用定電圧回路と、前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させるべき制御信号が入力されて前記重負荷用定電圧回路と前記軽負荷用定電圧回路のいずれかを作動させる切替え部と、作動するいずれかの定電圧回路からの出力によって一定電圧を出力する出力部と、を備えた定電圧電源回路において、
前記出力部からの出力電流を検出するために、検出した出力電流と予め設定されたしきい値電流とを比較する比較回路を備えて前記比較回路での比較結果に応じて信号を出力する電流検出回路を備え、
前記切替え部は前記制御信号のほかに前記電流検出回路の出力信号も入力とし、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態であって、かつ前記電流検出回路から前記出力電流がしきい値電流以下であることを示す出力信号が入力されているときだけ前記軽負荷用定電圧回路を作動させるものであり、
前記出力電流がしきい値電流以下となったときの前記電流検出回路からの出力信号の変化を一定時間遅延させて前記切替え部に入力させ、前記出力電流が前記しきい値電流を超えたときの前記電流検出回路からの出力信号の変化は遅延させることなく前記切替え部に入力させる電流信号遅延回路と、
前記制御信号が前記重負荷用定電圧回路を作動させるべき状態から前記軽負荷用定電圧回路を作動させるべき状態に変化したときに、その制御信号の変化を一定時間遅延させて前記切替え部に入力させ、前記制御信号が前記軽負荷用定電圧回路を作動させるべき状態から前記重負荷用定電圧回路を作動させるべき状態に変化したときは、その制御信号を遅延させることなく前記切替え部に入力させる制御信号遅延回路と、をさらに備えたことを特徴とする定電圧電源回路。
前記しきい値電流は、前記軽負荷用定電圧回路の最大出力電流値又はそれよりも小さく前記軽負荷用定電圧回路の最大出力電流値に近い電流値である請求項１に記載の定電圧電源回路。
前記電流検出回路は前記出力部からの出力電流を一定電流値以内に制限するための電流制限回路を備えている請求項１又は２に記載の定電圧電源回路。