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JP4886021B2 - 半導体装置及びその製造方法 - Google Patents

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JP4886021B2
JP4886021B2 JP2009261744A JP2009261744A JP4886021B2 JP 4886021 B2 JP4886021 B2 JP 4886021B2 JP 2009261744 A JP2009261744 A JP 2009261744A JP 2009261744 A JP2009261744 A JP 2009261744A JP 4886021 B2 JP4886021 B2 JP 4886021B2
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manufacturing
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擁 松田
恭子 宮田
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Elpida Memory Inc
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Description

本発明は半導体装置及びその製造方法に関し、特に、絶縁膜の形成にポリシラザンを用いた半導体装置及びその製造方法に関する。
従来、半導体装置の製造において、ＳＴＩ（Shallow Trench Isolation）トレンチ、ゲート電極間、ビット線間等のスペースの狭い領域への絶縁膜の形成は、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法やＢＰＳＧを堆積した後リフローさせる方法等により行われていた。しかしながら、素子の微細化に伴い、ＳＴＩトレンチ、ゲート電極間、ビット線間等のスペースがより狭くなってきたことにより、上記のような方法では、かかる領域への絶縁膜の形成が困難となってきている。
図３９は、ＨＤＰ−ＣＶＤ法によりビット線間にシリコン酸化膜を形成した例を示す略断面図である。図３９に示すように、第１の層間絶縁膜５０１にセルコンタクト５０２が形成され、その上に第２の層間絶縁膜５０４とビットコンタクト５０５が形成されている。さらに、ビットコンタクト５０５上にビット線５０６が形成され、ビット線５０６の上面及び側面にはキャップ絶縁膜５０７及びサイドウォール絶縁膜５０８が形成されている。また、セルコンタクト５０２の上面には、セルコンタクト５０２とビットコンタクト５０５との接触抵抗低減のために金属シリサイド膜５０３が形成されている。そして、ＨＤＰ−ＣＶＤ法によりシリコン酸化膜５０９がビット線５０６間を埋めるように形成されている。しかしながら、スペースの狭いビット線５０６間には、ボイド５１０が発生してしまっている。
そこで、上記のようなスペースの狭い領域へのシリコン酸化膜の形成に、埋設性の良いポリシラザンを用いることが必要となってきている（特許文献１及び２参照）。
ポリシラザンを用いてシリコン酸化膜を形成するには、ポリシラザン溶液をスピンコートにより塗布した後、スチーム（Ｈ２Ｏ）雰囲気中でアニール（スチーム処理）を行い、緻密な膜質のシリコン酸化膜に改質する必要がある。これは以下の理由による。ポリシラザンは、その組成が「−ＳｉＨ２ＮＨ−」からなるため、塗布後、窒素雰囲気などの非酸化性雰囲気で熱処理を行ったのではシリコン窒化膜になってしまう。しかし、シリコン窒化膜はストレスの大きい膜であり、層間絶縁膜として用いるには不適切である。したがって、ポリシラザン塗布後、スチーム雰囲気（酸化性雰囲気）でアニールすることにより塗布膜中のＮを離脱させシリコン酸化膜に改質する必要がある。しかし、このスチーム処理では、下層にある金属膜、ポリシリコン膜、シリコン基板等が酸化されてしまうおそれがある。例えば、図３９に示した構造の半導体装置において、ＨＤＰ−ＣＶＤ法に変えてポリシラザンを用いてシリコン酸化膜を形成した場合、金属シリサイド膜５０３が酸化されてしまい抵抗が増大してしまうこととなる。したがって、ポリシラザンを塗布する前に耐酸化性能のあるライナー膜を形成する必要が生じる。
耐酸化性能のあるライナー膜としてシリコン窒化膜を用い、ポリシラザンによりシリコン酸化膜を形成した例を図４０に示す。なお、図４０では、図３９と同一の構成要素には同一の番号を付してその説明を省略する。図４０に示すように、ビット線５０６を覆うキャップ絶縁膜５０７及びサイドウォール絶縁膜５０８の表面及びビット線５０６間に露出した第２の層間絶縁膜５０４の上面に連続的にシリコン窒化膜６０１が形成されている。そして、ポリシラザンを塗布後、スチーム雰囲気中でアニールを行うことにより、シリコン酸化膜６０２が形成されている。
特開２００５−３４７６３６号公報 特開２００４−１７９６１４号公報
しかしながら、シリコン窒化膜をポリシラザンのライナー膜６０１として用いた場合、ビット線５０６間のスペースの狭い溝状の領域６０３（図４０参照）では、スチーム処理を行っても、ポリシラザンが十分に改質されないという問題が生じることが判明した。
図４１は、図４０の半導体装置をスチーム処理した後に図示の断面で切断し、フッ酸処理を行った後の様子を示している。図４１に示すように、キャップ絶縁膜５０７より上部のポリシラザンは十分に改質されて緻密なシリコン酸化膜となっていたことにより、フッ酸処理を行ってもほとんどエッチングされずに残っている。一方、ビット線５０６間の溝状領域６０３では、複数の大きなボイド６０４が形成された状態となっている。すなわち、領域６０３においては、ポリシラザンが緻密なシリコン酸化膜へ十分改質されておらず、他の十分に改質された部分に比べてフッ酸処理によるエッチングレートが非常に高い部分が残存しており、その部分がエッチングされて複数のボイド６０４となっている。
上記の、ポリシラザンが十分改質されない理由は、スチーム処理時、ライナー膜であるシリコン窒化膜６０１の表面からアンモニア（ＮＨ３）の脱ガスが発生し、このアンモニアが、ポリシラザン中のＳｉ−N結合がＳｉ−Ｏ結合に置換されるのを阻害してしまうことによるものと考えられる。
このように、改質が不十分なシリコン酸化膜を層間絶縁膜として用いた場合、例えば、コンタクトホール形成のための層間絶縁膜のエッチングにおいて、横方向に、すなわち、図４１のボイド６０４のように層間絶縁膜がエッチングされてしまい、その後コンタクトホールにプラグ材料を形成する際、ボイドにもプラグ材料が埋めこまれていき、隣接するコンタクトプラグ同士が短絡してしまう等の問題が生じる。
以上、ＤＲＡＭのビット線間のシリコン酸化膜の埋め込みにポリシラザンを用いた場合を例に従来の問題を説明したが、幅狭のゲート電極間やＳＴＩ領域等においても同様に生じうる問題である。
本発明による半導体装置は、溝状領域と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域の内表面を連続的に覆うＳｉＯＮ膜と、ＳｉＯＮ膜を介して溝状領域内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜とを備えることを特徴とする。
本発明による半導体装置の製造方法は、溝状領域を設ける第１の工程と、Ｎ（窒素）よりもＯ（酸素）を多く含むＳｉＯＮ膜を溝状領域の内表面を連続的に覆うように形成する第２の工程と、ＳｉＯＮ膜を介して溝状領域内にポリシラザンを埋め込む第３の工程と、ポリシラザンを熱処理により改質する第４の工程とを備えることを特徴とする。
本発明によれば、ＳｉＯＮ膜中のＮの含有率が１０〜２０％の範囲で、ＮよりもＯを多く含むＳｉＯＮ膜をライナー膜として用いることにより、ポリシラザンを改質するためのスチーム処理において、ポリシラザン中のＳｉ−N結合がＳｉ−Ｏ結合に置換されるのを阻害するＮＨ３の発生が抑制され、ポリシラザンのシリコン酸化膜への改質性を向上させることが可能となる。また、上記ＳｉＯＮ膜の組成では酸化剤の拡散を防止できる耐酸化性能を有することから、下層に形成されるセルコンタクトとビットコンタクトとの接触抵抗低減のための金属シリサイド等の金属膜や、シリコン基板等がスチーム処理によって酸化されることを防止することができる。
本発明の好ましい実施形態による半導体装置１００の構造を示す略断面図である。 図１に示す半導体装置１００を図示の断面で切断し、フッ酸処理を行ったときのライナー膜１０に含まれるＮ含有率とエッチングレートとの関係を示す図である 本実施形態による半導体装置の製造方法を説明するための略平面図である。 本実施形態による半導体装置２００の一製造工程（パッド酸化膜２０２、シリコン窒化膜２０３、開口２０４及びシリコン酸化膜２０５の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２０７の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（側壁酸化膜２０８の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（溝２０９ａの形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（トレンチ２０９の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ＳｉＯＮ膜２１０の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ポリシラザン２１１の塗布）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２１２の形成（ポリシラザン２１１の改質））を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２１２の平坦化）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ゲートトレンチ２１４の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ゲート酸化膜２１５の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ポリシリコン膜２１６、金属膜２１７及びシリコン窒化膜２１８の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ゲート電極２１９、キャップ絶縁膜２２０及びＬＤＤ層２２１の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（サイドウォール絶縁膜２２２の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ＳｉＯＮ膜２２５の形成及びポリシラザン２２６の塗布）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２２７の形成（ポリシラザン２２６の改質）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２２７の平坦化）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（セルコンタクトホール２２８の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ＤＯＰＯＳ膜２２９の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（セルコンタクト２３０の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２３２、開口２３１及び高融点金属シリサイド膜２３３の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ビットコンタクト２３４の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（金属膜２３５及びシリコン窒化膜２３６の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ビット線２３７、キャップ絶縁膜２３８及びサイドウォール絶縁膜２３９の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（ＳｉＯＮ膜２４１の形成及びポリシラザン２４２の塗布）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２４３の形成（ポリシラザン２４２の改質）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン酸化膜２４３の平坦化）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（シリコン窒化膜２４４及び容量コンタクト２４５の形成）を示す略断面図である。 本実施形態による半導体装置２００の一製造工程（キャパシタ及び各層間絶縁膜の形成）を示す略断面図である。 ＡＬＤ法によるＳｉＯＮ膜の成膜方法を説明するためのタイムチャートである。 ＡＬＤ法によるＳｉＯＮ膜の成膜方法の別の例を説明するためのタイムチャートである ＳＴＩ用トレンチ及びゲート電極間の溝状領域へのポリシラザンを用いたシリコン酸化膜の形成方法の変形例を説明するための略断面図である。 ゲート電極間の溝状領域へのポリシラザンを用いたシリコン酸化膜の形成方法の変形例を説明するための略断面図である。 変形例による半導体装置４００の構成を説明するための略断面図である。 変形例による半導体装置４５０の構成を説明するための略断面図である。 ＨＤＰ−ＣＶＤ法によりビット線間にシリコン酸化膜を形成した例を示す略断面図である。 耐酸化性能のあるライナー膜としてシリコン窒化膜を用い、ポリシラザンによりシリコン酸化膜を形成した例を示す略断面図である。 図４０の半導体装置をスチーム処理した後に図示の断面で切断し、フッ酸処理を行った後の様子を示す略断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置１００の構造を示す略断面図である。本実施形態による半導体装置１００はＤＲＡＭであり、図１は、そのビット線間への層間絶縁膜の形成が終了した時点での構造を示している。
図１に示すように、本実施形態による半導体装置１００は、ビット線１０６間に設けられた溝状領域１０９と、溝状領域１０９の内表面を連続的に覆うライナー膜としてのＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成された層間絶縁膜としてのシリコン酸化膜１１とを備えて構成されている。
具体的には、シリコン基板（図示せず）上に設けられた第１の層間絶縁膜１０１にセルコンタクト１０２が形成され、その上に第２の層間絶縁膜１０４とビットコンタクト１０５が形成されている。さらに、ビットコンタクト１０５上にビット線１０６が形成され、ビット線１０６の上面及び側面にはキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８が形成されている。また、セルコンタクト１０２の上面には、セルコンタクト１０２とビットコンタクト１０５との接触抵抗低減のために金属シリサイド膜１０３が形成されている。
ＳｉＯＮ膜１０は、ビット線１０６上に形成されたキャップ絶縁膜１０７の上面、サイドウォール絶縁膜１０８の側面、及び第２の層間絶縁膜１０４の溝状領域１０９底部に露出した上面を渡って連続的に形成されている。また、ＳｉＯＮ膜１０は、Ｎ（窒素）よりもＯ（酸素）を多く含んでいる。ＳｉＯＮ膜１０は、膜中のＮの含有率を１０〜２０ａｔｏｍ％とすることが好ましく、１４〜１７ａｔｏｍ％であることがより好ましい。また、Ｎに対するＯの原子数比が２．２〜５．５であることが好ましく、２．８〜３．５であることがより好ましい。ＳｉＯＮ膜中のＮの含有率が１０ａｔｏｍ％より小さく、Ｎに対するＯの原子数比が５．５より大きくなると、ＳｉＯＮ膜の酸化剤の拡散阻止能が低下し、ＳｉＯＮ膜より下層に存在する金属膜やシリコン膜の酸化を防止することが困難となる。一方、ＳｉＯＮ膜中のＮの含有率が２０ａｔｏｍ％より大きく、Ｎに対するＯの原子数比が２．２より小さくなると、溝状領域１０９に形成されたポリシラザンの改質が不十分となって図４１に示したボイド６０４の発生を回避することが困難となる。
図２は、ポリシラザンの改質に対するＳｉＯＮ膜中のＮ含有率の効果を明らかにするために、溝状領域１０９に形成されたシリコン酸化膜１１のエッチングレートを調べた結果を示している。溝状領域１０９のエッチングレートは、以下に述べる方法により求めた。まず、図１に示す半導体装置１００において、ＳｉＯＮ膜１０およびポリシラザンを形成し、スチーム改質処理によってポリシラザンをシリコン酸化膜１１に変換した後、シリコン酸化膜上全面にシリコン膜を形成する（図には示していない）。次に、図示の断面で切断し、切断した試料片をフッ酸溶液に一定時間浸漬する。シリコン膜はエッチングされないので、シリコン酸化膜１１は切断した断面から奥行き方向（紙面に垂直な方向）にのみエッチングが進む。その後、表面に形成されているシリコン膜を選択的に除去する。このフッ酸処理により、溝状領域１０９のシリコン酸化膜がエッチングされ空洞が生じる。この空洞の、断面からの長さ（奥行き）を走査型電子顕微鏡により測定し、浸漬時間を用いてエッチングレートを算出した。この実験を種々のＮ含有率のＳｉＯＮ膜について実施した結果を図２に示している。なお、形成したＳｉＯＮ膜中のＮ含有率は、通常の組成分析に用いられる光電子分光法から求めた。熱化学反応で形成されるＳｉＯＮ膜は、ＳｉＯ2（シリコン酸化膜）とＳｉ3Ｎ4（シリコン窒化膜）の混合膜であるので、図２にはＳｉＯ2（Ｎ含有なし）、およびＳｉ3Ｎ4（Ｎ含有率５７ａｔｏｍ％）の場合の結果も併せて示している。
図２から明らかなように、ライナー膜がＳｉ3Ｎ4の場合は、ボイドの発生が激しいことに依存してエッチングレートは大きくなっている。この場合のエッチングレートは１２００ｎｍ／ｍｉｎであった。Ｎ含有率が低下するのに伴い、エッチングレートは低下し、Ｎ含有率１３ａｔｏｍ％で最小の４００ｎｍ／ｍｉｎとなり、さらにＮ含有率を低下させると再びエッチングレートは増大し、ＳｉＯ2では７５０ｎｍ／ｍｉｎまで増大した。ボイドの発生は、Ｎ含有率が２０ａｔｏｍ％以下では観察されないため、Ｎ含有率が１０ａｔｏｍ％以下でのエッチングレートの増大は、ボイド発生以外の要因に起因するが詳しいメカニズムは不明である。実用上半導体装置の製造に用いる上で許容されるエッチングレートは、Ｎ含有率が７〜２０ａｔｏｍ％の範囲である。しかし、前述のように、Ｎ含有率が１０ａｔｏｍ％より小さくなると、酸化剤の拡散阻止能が低下し、ＳｉＯＮ膜より下層に位置する金属膜やシリコン膜が酸化されてしまい好ましくない。したがって、本発明におけるＳｉＯＮ膜中のＮ含有率の好ましい範囲は１０〜２０ａｔｏｍ％である。
次に、本発明の実施形態による半導体装置２００の製造方法について説明する。本実施形態は、ＤＲＡＭの製造に本発明を適用した例である。
図３は、本実施形態による半導体装置の製造方法を説明するための略平面図である。
図３に示すように、本実施形態による半導体装置２００では、複数の活性領域１がＳＴＩ（Shallow Trench Isolation）領域２により区画されている。活性領域１上には、複数のワード線（ゲート電極）３が活性領域１と交差するように複数設けられている。各活性領域１の両端部には、容量コンタクト用のセルコンタクト４が設けられ、中央にはビットコンタクト用のセルコンタクト５が設けられている。そして、ビット線６が、セルコンタクト５上に位置するように屈曲して設けられている。図３には、種々のパターンが最も高密度に配置されるメモリセルの一部が示されているが、ＤＲＡＭの場合、メモリセルの周囲にはメモリセルの動作を制御する制御回路や信号読み出し用の増幅回路などの周辺回路が設けられている。周辺回路は、メモリセルに比べて密度の低いパターンで構成されている。
図４〜図３２は、本実施形態による半導体装置２００の製造方法の各製造工程を示す略断面図であり、図４〜図３２の各図（ａ）は、図３におけるＡ−Ａ線に沿った断面図を示し、各図（ｂ）はＢ−Ｂ線に沿った略断面図を示している。
図４に示すように、シリコン基板２０１上に、パッド酸化膜２０２を形成し、さらにシリコン窒化膜２０３を形成する。シリコン窒化膜２０３上にレジストマスク（図示せず）を形成し、シリコン窒化膜２０３をパターニングして開口２０４を形成した後、開口２０４の内側面にシリコン酸化膜２０５を形成する。
次に、図５に示すように、シリコン窒化膜２０３およびシリコン酸化膜２０５をマスクとしてドライエッチングし、シリコン基板２０１に深さ１２０ｎｍの溝２０６を形成する。その後、開口２０４の内面及びシリコン窒化膜２０３上にシリコン酸化膜２０７を形成する。続いて、図６に示すように、シリコン酸化膜２０７をエッチバックすることにより、開口２０４の内側面に側壁酸化膜２０８を形成する。
図７に示すように、側壁酸化膜２０８をマスクとしてエッチングを行いシリコン基板２０１を掘り下げることにより開口部の幅が２０ｎｍの溝２０９ａを形成する。次に、図８に示すように、シリコン酸化膜２０５及び２０８を除去することにより、溝２０９ａ上に溝２０９ｂを形成し、溝２０９ａ及び溝２０９ｂからなるＳＴＩ用のトレンチ２０９を形成する。
次に、図９に示すように、トレンチ２０９の内面、シリコン窒化膜２０３の開口２０４の内側面及びシリコン窒化膜２０３の上面に連続的にライナー膜として膜内にＮ（窒素）よりもＯ（酸素）を多く含むＳｉＯＮ膜２１０を形成する。このとき、トレンチ２０９のうち、溝２０９ａはＳｉＯＮ膜２１０で埋め込まれる。ＳｉＯＮ膜２１０は、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）のガスを混合してＬＰＣＶＤ法により形成することができる。このとき、ＮＨ３、Ｎ２Ｏのガス混合比を変えることにより、ＳｉＯＮ膜２１０の組成比を変化させることができるため、ＳｉＯＮ膜２１０内のＯの含有率がＮの含有率よりも多くなるようにガスの量を制御し、酸化膜に近いＳｉＯＮ膜２１０を形成する。本実施形態では、ジクロロシランの流量を１４０ｓｃｃｍ、アンモニアの流量を１０ｓｃｃｍ、亜酸化窒素の流量を５００ｓｃｃｍ、成膜雰囲気の圧力を２３８Ｐａ、成膜温度６３０℃に制御して厚さ１５ｎｍのＳｉＯＮ膜２１０を形成した。ここでは、上記３種類のガスを同時に供給するよりも、亜酸化窒素を最初に反応室に導入し、次にアンモニア、最後にジクロロシランを導入することが望ましい。これにより成膜初期段階からＳｉＯＮ膜の組成制御が容易となる利点がある。この条件で形成したＳｉＯＮ膜のＮ含有率は１６ａｔｏｍ％であり、Ｎに対するＯの原子数比は３．０となる。
ＳｉＯＮ膜２１０は、膜中のＮの含有率を１０〜２０ａｔｏｍ％とすることが好ましく、１４〜１７ａｔｏｍ％であることがより好ましい。また、Ｎに対するＯの原子数比が２．２〜５．５であることが好ましく、２．８から３．５であることがより好ましい。ＳｉＯＮ膜中のＮの含有率が１０ａｔｏｍ％より小さく、Ｎに対するＯの原子数比が５．５より大きくなると、ＳｉＯＮ膜の酸化剤の拡散阻止能が低下し、ＳｉＯＮ膜より下層に存在するシリコン基板の酸化を防止することが困難となり応力増加によりＳＴＩ領域に接する接合のリーク電流が増大する。一方、ＳｉＯＮ膜中のＮの含有率が２０ａｔｏｍ％より大きく、Ｎに対するＯの原子数比が２．２より小さくなると、後の工程で溝２０９ｂに形成されるポリシラザンの改質が不十分となってボイドの発生を回避することが困難となる。
また、本実施例ではＳｉＯＮ膜の膜厚を１５ｎｍとしているので、開口部の幅を２０ｎｍとした溝２０９ａをＳｉＯＮ膜で完全に埋設することができ、後のポリシラザンによるトレンチ２０９の埋設を容易にすることができる。なお、ＳＴＩ用のライナー膜としては、ＳｉＯＮ膜単層でもよいが、ＳｉＯＮ膜の下に厚さ２〜５ｎｍのシリコン酸化膜を形成してもよい。
続いて、ＳｉＯＮ膜２１０を介してトレンチ２０９及び開口２０４を埋め込むように全面にポリシラザン２１１を回転塗布する。本実施形態では、塗布膜厚は平坦なシリコン基板上で５００ｎｍとなるようにした。その後、図１０に示すように、スチーム（Ｈ2Ｏ）雰囲気中でアニール（スチーム処理）を行うことにより、ポリシラザン２１１を緻密なシリコン酸化膜２１２に改質する。スチーム処理は、高温で１回のスチーム処理を行なうよりも低温から段階的に行なう方が効果的に改質できる。例えば、７００℃で３０分の１回スチーム処理よりも、４００℃で３０分、５００℃で３０分、６００℃で３０分、７００℃で３０分のように段階的に行なうのが好ましい。本実施形態では、４００℃で３０分、５００℃で３０分、６００℃で３０分の３段階で処理を行なった。
次に、ＣＭＰ（Chemical Mechanical Polishing）及びシリコン窒化膜２０３のウェットエッチングを行うことにより、図１１に示すように、シリコン酸化膜２１２をトレンチ２０９内に残す。
次に、図１２に示すように、全面にシリコン窒化膜２１３を形成した後、図１３に示すように、フォトレジスト（図示せず）を用いてシリコン窒化膜２１３をパターニングする。そして、このパターニングされたシリコン窒化膜２１３をマスクとしてシリコン基板２０１にゲートトレンチ２１４を形成する。
シリコン窒化膜２１３及びパッド酸化膜２０２を除去した後、図１４に示すように、熱酸化を行い、ゲート酸化膜２１５を形成する。次に、図１５に示すように、ゲートトレンチ２１４内にゲート酸化膜２１５を介してドープドポリシリコン膜（ＤＯＰＯＳ膜）２１６を埋め込み、且つシリコン基板上全面に厚さ７０ｎｍのＤＯＰＯＳ膜２１６を形成する。その上に、厚さ７０ｎｍの金属膜（又はシリサイド膜）２１７を形成する。金属膜（又はシリサイド膜）２１７としては、例えばタングステン（Ｗ）膜、タングステンシリサイド（ＷＳｉ）膜を用いるのが好ましい。続いて、金属膜２１７上に厚さ１３０ｎｍのシリコン窒化膜２１８を形成する。
次に、図１６に示すように、シリコン窒化膜２１８、金属膜２１７及びＤＯＰＯＳ膜２１６をパターニングする。これにより、ＤＯＰＯＳ膜２１６及び金属膜２１７からなるゲート電極２１９とシリコン窒化膜２１８からなるキャップ絶縁膜２２０が形成される。そして、ゲート電極２１９とキャップ絶縁膜２２０をマスクとしてイオン注入を行うことにより、シリコン基板２０１にＬＤＤ層２２１を形成する。
続いて、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより、図１７に示すように、ゲート電極２１９とキャップ絶縁膜２２０の積層膜の側壁に厚さ１０ｎｍのサイドウォール絶縁膜２２２を形成する。これにより隣接するゲート電極２１９の間は、幅の狭い溝状領域２２３となる。
次に、図１８に示すように、溝状領域２２３の底部のゲート酸化膜２１５を除去し、シリコン基板２０１上に不純物を含むエピタキシャルシリコン層２２４を形成する。このエピタキシャルシリコン層２２４がソース／ドレイン領域となる。その後、溝状領域２２３の内表面及びキャップ絶縁膜２２０の上面を連続的に覆うライナー膜として、膜内にＮ（窒素）よりもＯ（酸素）を多く含む厚さ１０ｎｍのＳｉＯＮ膜２２５を形成する。ＳｉＯＮ膜２２５は、図９の工程で形成したＳｉＯＮ膜２１０と同様の方法で形成することができ、膜中のＮの含有率及びＯとＮの比もＳｉＯＮ膜２１０と同様とするのが好ましい。
本実施例では、ＤＯＰＯＳ膜２１６、金属膜２１７、シリコン窒化膜２１８、ＳｉＯＮ膜２２５の合計膜厚が２８０ｎｍである。リソグラフィの解像限界で決まる最小加工寸法を７０ｎｍとすると、ゲート電極２１９の幅、および間隔は７０ｎｍとなる。ゲート電極２１９には厚さ１０ｎｍのサイドウォール絶縁膜２２２を形成し、さらに厚さ１０ｎｍのＳｉＯＮ膜を形成しているので、間隔は３０ｎｍとなる。すなわち、間隔部は、幅が３０ｎｍで高さが２８０ｎｍ（アスペクト比が約９）となり、通常のプラズマＣＶＤ法で形成する絶縁膜ではボイドの発生を回避して埋設することが困難な溝状領域２２３となる。これは、将来に渡って半導体素子が微細化され最小加工寸法が縮小されるほど厳しい情況となる。
続いて、図１８に示すように、ＳｉＯＮ膜２２５を介して溝状領域２２３を埋め込むように全面にポリシラザン２２６を回転塗布する。塗布膜厚は、平坦なシリコン基板上で５６０ｎｍとした。その後、図１９に示すように、スチーム雰囲気中でアニール（スチーム処理）を行うことにより、ポリシラザン２２６を緻密なシリコン酸化膜２２７に改質する。改質には、４００℃で３０分、５００℃で３０分、６００℃で３０分の３段階の処理を行なった。塗布後では、キャップ絶縁膜２２０上のＳｉＯＮ膜２２５の上面よりも２００ｎｍ程度高い位置までポリシラザンが形成されるが、この改質処理により１５％膜厚が減少して緻密化された。その結果、シリコン酸化膜２２７の膜厚はシリコン基板２０１の表面から４８０ｎｍとなり、キャップ絶縁膜２２０上のＳｉＯＮ膜２２５の上面よりも２００ｎｍ高い位置まで表面の位置が低下した。
ＳｉＯＮ膜２２５をストッパとして用いてＣＭＰを行うことにより、図２０に示すように、シリコン酸化膜２２７を溝状領域２２３内に残すように平坦化する。こうして、ゲート電極２１９間を埋め込む層間絶縁膜としてシリコン酸化膜２２７が形成される。
ポリシラザンを改質したシリコン酸化膜をＣＭＰ法により研磨する場合、下地最上層のトップ上面から１７０〜２３０ｎｍ高い位置にシリコン酸化膜の表面が位置するように、改質時の膜厚減少を考慮して、ポリシラザンの塗布膜厚（シリコン基板表面からの膜厚）を制御することが好ましい。１７０ｎｍより薄くなるとメモリセル領域と周辺回路領域との平坦な連続性が維持できなくなり、２３０ｎｍより厚くなりすぎるとＣＭＰ法自体の研磨ばらつきがシリコン基板面内に反映されてしまい、後の工程でのリソグラフィに悪影響を及ぼす問題が生じる。
次に、図２１に示すように、エピタキシャルシリコン層２２４の上面を露出するセルコンタクトホール２２８を形成する。続いて、図２２に示すように、セルコンタクトホール２２８内を含む全面にＤＯＰＯＳ膜２２９を形成する。次に、図２３に示すように、ＣＭＰを行い、ＤＯＰＯＳ膜２２９を平坦化して、セルコンタクトホール２２８内にＤＯＰＯＳ膜２２９を残すことによりセルコンタクト２３０を形成する。
次に、図２４に示すように、ビット線（図３における６）と電気的に接続するセルコンタクト２３０（図３における５）上を露出する開口２３１を有するシリコン酸化膜２３２を形成する。そして、開口２３１内に露出したセルコンタクト２３０上に高融点金属シリサイド膜２３３（例えばコバルトシリサイド）を形成する。
続いて、図２５に示すように、開口２３１を埋め込むようにビットコンタクト２３４を形成する。ビットコンタクトとしては、窒化チタン（ＴｉＮ）膜上にタングステン（Ｗ）膜を形成した積層膜を好適に用いることができる。
次に、図２６に示すように、ビットコンタクト２３４と接続するビット線用の金属膜２３５を形成する。金属膜２３５は、厚さ１０ｎｍの窒化タングステン（ＷＮ）膜の上に形成した厚さ５０ｎｍのＷ膜で構成される。さらに厚さ２１０ｎｍのシリコン窒化膜２３６を形成する。次に、図２７に示すように、シリコン窒化膜２３６及び金属膜２３５をパターニングする。これにより、金属膜２３５からなるビット線２３７とシリコン窒化膜２３６からなるキャップ絶縁膜２３８が形成される。本実施例では、パターニング時、リソグラフィの細線化技術を用いて、ビット線２３７およびキャップ絶縁膜２３８の幅は３０ｎｍで形成される。
続いて、全面にシリコン窒化膜を形成した後、これをエッチバックすることにより、図２７に示すように、ビット線２３７とキャップ絶縁膜２３８の積層膜の側壁に幅３０ｎｍのサイドウォール絶縁膜２３９を形成する。こうして、隣接するビット線２３７の間は、幅の狭い溝状領域２４０となる。
次に、図２８に示すように、溝状領域２４０の内表面及びキャップ絶縁膜２３８の上面を連続的に覆うライナー膜として、膜内にＮ（窒素）よりもＯ（酸素）を多く含む厚さ１０ｎｍのＳｉＯＮ膜２４１を形成する。ＳｉＯＮ膜２４１は、図９及び図１８の工程で形成したＳｉＯＮ膜２１０、２２５と同様の方法で形成することができ、膜中のＮの含有率及びＯとＮの比もＳｉＯＮ膜２１０、２２５と同様とするのが好ましい。
ここでは、ビット線２３７、キャップ絶縁膜２３８、ＳｉＯＮ膜２４１の合計膜厚が２８０ｎｍとなる。また、ビット線２３７のピッチを１４０ｎｍとすると、ビット線２３７の幅３０ｎｍ、サイドウォール絶縁膜２３９の幅３０ｎｍ、ＳｉＯＮ膜２４１の厚さ１０ｎｍを考慮して、間隔は３０ｎｍとなる。すなわち、間隔部は、幅が３０ｎｍで高さが２８０ｎｍ（アスペクト比が約９）となり、通常のプラズマＣＶＤ法で形成する絶縁膜ではボイドの発生を回避して埋設することが困難な溝状領域２４０となる。これは、将来に渡って半導体素子が微細化され最小加工寸法が縮小されるほど厳しい情況となる。
続いて、図２８に示すように、ＳｉＯＮ膜２４１を介して溝状領域２４０を埋め込むように全面に厚さ５６０ｎｍのポリシラザン２４２を回転塗布する。その後、スチーム雰囲気中でアニール（スチーム処理）を行うことにより、図２９に示すように、ポリシラザン２４２を緻密なシリコン酸化膜２４３に改質する。改質には、４００℃で３０分、５００℃で３０分、６００℃で３０分の３段階の処理を行なった。塗布後では、キャップ絶縁膜２３８上のＳｉＯＮ膜２４１の上面よりも２８０ｎｍ程度高い位置までポリシラザンが形成されるが、この改質処理により１５％膜厚が減少して緻密化された。その結果、シリコン酸化膜２４３の上面の位置は、層間絶縁膜２３２上ではＳｉＯＮ膜２４１の上面から４８０ｎｍ高くなり、キャップ絶縁膜２３８上ではＳｉＯＮ膜２４１の上面よりも２００ｎｍ高い位置となった。
次に、ＣＭＰを行い、図３０に示すように、シリコン酸化膜２４３を溝状領域２４０内に残すように、キャップ絶縁膜２３８及びサイドウォール絶縁膜２３９の上面が露出するまで平坦化する。こうして、ビット線２３７間を埋め込む層間絶縁膜としてシリコン酸化膜２４３が形成される。ポリシラザンを改質したシリコン酸化膜をＣＭＰ法により研磨する場合、下地最上層のトップ上面から１７０〜２３０ｎｍ高い位置にシリコン酸化膜の表面が位置するように、改質時の膜厚減少を考慮して、ポリシラザンの塗布膜厚（シリコン基板表面からの膜厚）を制御することが好ましい。１７０ｎｍより薄くなるとメモリセル領域と周辺回路領域との平坦な連続性が維持できなくなり、２３０ｎｍより厚くなりすぎるとＣＭＰ法自体の研磨ばらつきがシリコン基板面内に反映されてしまい、後の工程でのリソグラフィに悪影響を及ぼす問題が生じる。
その後、図３１に示すように、全面にシリコン窒化膜２４４を形成した後、シリコン窒化膜２４４、シリコン酸化膜２４３、ＳｉＯＮ膜２４１及びシリコン窒化膜２３２を貫通するスルーホールを形成し、そのスルーホール内を埋め込むように容量コンタクト２４５を形成する。容量コンタクトとしては、例えば、窒化チタン（ＴｉＮ）膜上にタングステン（Ｗ）膜を形成した積層膜を好適に用いることができる。ここで、容量コンタクト２４５とセルコンタクト２３０との接触抵抗を低くする必要がある場合には、これらの間にコバルトシリサイド等の金属シリサイドを設けてもよい。
次に、図３２に示すように、層間絶縁膜２４６に設けた開口において容量コンタクト２４５と接続するキャパシタの下部電極２４７を形成する。さらに、容量絶縁膜２４８及びプレート電極２４９を形成し、最後に、層間絶縁膜２５０を形成する。これにより、ＤＲＡＭのメモリセルが完成する。
このように、本実施形態によれば、ＳＴＩ領域形成のためのトレンチ２０９内、ゲート電極２１９間の溝状領域２２３、及びビット線２３７間の溝状領域２４０それぞれへのシリコン酸化膜の埋め込み形成において、ライナー膜として、膜中にＮよりもＯを多く含む組成がシリコン酸化膜に近いＳｉＯＮ膜を用いていることから、ポリシラザンを塗布し、スチーム処理を行った後の埋め込まれた膜の膜質を緻密なシリコン酸化膜とすることが可能となる。
［変形例１］
上記実施の形態では、ライナー膜としてのＳｉＯＮ膜２１０、２２５，２４１を、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）及び亜酸化窒素（Ｎ２Ｏ）の混合ガスを用いたＬＰＣＶＤ法において、ＮＨ３、Ｎ２Ｏのガス混合比を変えることにより、ＳｉＯＮ膜の組成比を変化させ、酸化膜に近いＳｉＯＮ膜を形成していたが、ＳｉＯＮ膜の成膜方法はこれに限られない。そこで、以下にＳｉＯＮ膜の成膜方法の変形例を示す。
図３３は、ＡＬＤ（Atomic Layer Deposition）法によるＳｉＯＮ膜の成膜方法を説明するためのタイムチャートである。図３３に示すように、成膜用のガスは、ジクロロシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）及びオゾン（Ｏ３）を用いる。また、本例では反応室内の圧力は一定とする。
なお、ＡＬＤ法は、気相の自由空間でＳｉＯ2やＳｉ3Ｎ4が形成され、基板へ堆積するＣＶＤ法とは異なり、基板への原子吸着を利用する方法であるため、基本的にはＳｉ、Ｏ、Ｎの各原子層ごとに吸着成膜される。したがって、最終的に成膜された膜の組成は各原子を供給するステップ数で制御することができる利点がある。
まず、反応室内をＮ２でパージし、ステップ１でＳｉＨ２Ｃｌ２を１０秒間導入し、続くステップ２で１０秒間Ｎ２パージする。次に、ステップ３でＮＨ３を１０秒間導入し、続くステップ４で１０秒間Ｎ２パージする。次に、ステップ５でＳｉＨ２Ｃｌ２を１０秒間導入し、続くステップ６で１０秒間Ｎ２パージする。次に、ステップ７でＯ３を１０秒間導入し、続くステップ８で１０秒間Ｎ２パージする。
このようにして、ガスの導入及びパージをタイムチャートに従い繰り返していくことによりＳｉＯＮ膜を成膜する。本例では、図３３に示すように、１サイクル（１６ステップ）中、ＳｉＨ２Ｃｌ２の導入がステップ１，５，９，１３の４ステップ、ＮＨ３の導入がステップ３の１ステップ、Ｏ３の導入がステップ７，１１，１５の３ステップとしていることにより、成膜されるＳｉＯＮ膜は、Ｓｉ：Ｏ：Ｎ＝４：３：１となる。この結果、ＳｉＯＮ膜中のＮ含有率は、１２〜１３ａｔｏｍ％となり、Ｎに対するＯの原子数比は３に制御することができる。
このように、ＡＬＤ法を用いることにより、ＬＰＣＶＤ法を用いるよりもＳｉＯＮ膜中のＳｉ、Ｏ、Ｎの含有率を正確に制御することができる。従って、ＳｉＯＮ膜中のＮ含有率は、１２〜１３ａｔｏｍ％となり、Ｎに対するＯの原子数比は３に確実に制御することが可能となる。
［変形例２］
図３４は、ＡＬＤ法によるＳｉＯＮ膜の成膜方法の別の例を説明するためのタイムチャートである。図３４に示すように、本例では、成膜用のガス導入ステップとＮ２パージステップとの間に反応室を真空にするステップを追加した点が図３３の方法と異なる点である。
図３４の成膜方法によれば、図３３の例と比べ、成膜時間が長くなってしまうが、ＳｉＯＮ膜中のＳｉ、Ｏ、Ｎの含有率をより高精度に制御することが可能となる。
［変形例３］
上記実施の形態においては、ポリシラザンの塗布及びスチーム処理を各一回行って幅の狭い溝状領域にシリコン酸化膜を形成する例を示したが、ここでは、ポリシラザンを用いて溝状領域に２段階でシリコン酸化膜を形成する方法につき説明する。
図３５（ａ）〜（ｄ）及び図３６（ａ）〜（ｃ）は、それぞれＳＴＩ用トレンチ及びゲート電極間の溝状領域へのポリシラザンを用いたシリコン酸化膜の形成方法の変形例を説明するための略断面図である。
まず、ＳＴＩ用トレンチへのシリコン酸化膜の形成方法の変形例につき、図３５を用いて説明する。本例は、特にトレンチの幅が広い場合に好ましく適用される。
図３５（ａ）に示すように、開口３０４を備えるシリコン窒化膜３０３を用いてパッド酸化膜３０２及びシリコン基板３０１をエッチングし、シリコン基板３０１にＳＴＩ用トレンチ３０５を形成する。次に、ライナー膜として組成がシリコン酸化膜に近いＳｉＯＮ膜３０６を開口３０４及びトレンチ３０５の内表面に連続的に形成する。そしてＳｉＯＮ膜３０６を介してポリシラザンを塗布した後、スチーム雰囲気中でのアニール（第１アニール）によりポリシラザンを改質し、緻密なシリコン酸化膜３０７を形成する。
次に、図３５（ｂ）に示すように、シリコン酸化膜３０７のエッチバックを行い、開口３０４内のシリコン酸化膜３０７を除去し、トレンチ３０５内に緻密なシリコン酸化膜３０７を残存させる。
次に、図３５（ｃ）に示すように、開口３０４内を埋め込むようにポリシラザン３０８を塗布し、その後、スチーム処理（第２アニール）を行い、図３５（ｄ）に示すように、緻密なシリコン酸化膜３０９を形成する。
このように、ポリシラザンの塗布及び改質のためのアニール処理を２回に分けて行うことにより、トレンチ３０５の底部から開口３０４の上部まで、ポリシラザンの十分な改質を行うことができる。
ゲート電極間の溝状領域へのシリコン酸化膜の形成方法の変形例につき、図３６を用いて説明する。図３６（ａ）〜（ｄ）は、上記実施の形態における図１８及び図１９の工程と置き換え可能な工程を示している。従って、図３６において、上記実施の形態と同様の構成要素には同一の番号を付してその説明を省略する。
図３６（ａ）に示すように、溝状領域２２３の内表面及びキャップ絶縁膜２２０の上面を連続的に覆うライナー膜として、組成がシリコン酸化膜に近いＳｉＯＮ膜２２５を形成する。続いて、ＳｉＯＮ膜２２５を介して溝状領域２２３を埋め込むように全面にポリシラザンを塗布し、その後、スチーム雰囲気中でのアニール（第１アニール）によりポリシラザンを改質し、膜質の緻密なシリコン酸化膜３０９を形成する。
次に、図３６（ｂ）に示すように、シリコン酸化膜３０９のエッチバックを行い、キャップ絶縁膜２２０の高さの半分程度の深さまでシリコン酸化膜３０９を掘り下げる。
続いて、図３６（ｃ）に示すように、溝状領域２２３の上部を含む全面にポリシラザン３１０を塗布し、その後、スチーム処理（第２アニール）を行い、膜質の緻密なシリコン酸化膜３１１を形成する。
このように、ポリシラザンの塗布及び改質のためのアニール処理を２回に分けて行うことにより、さらに効果的に溝状領域２２３の底部から上部まで、ポリシラザンの十分な改質を行うことができる。
［変形例４］
次に、シリコン基板に形成したシリコンピラーをチャネル領域として用いたメモリセルトランジスタにおいて、シリコンピラー間の層間絶縁膜の形成に本発明を適用した変形例につき以下に説明する。
図３７は、本変形例による半導体装置４００の構成を説明するための略断面図である。
図３７に示すように、半導体装置４００では、シリコン基板４０１に複数のシリコンピラー４０２が設けられている。シリコンピラー４０２の側面はゲート絶縁膜４０３で覆われている。シリコンピラー４０２の上部にはＬＤＤ層４０４が形成され、隣接するシリコンピラー４０２の下部間には第１の拡散層４０５が形成されている。各第１の拡散層４０５の上面はシリコン酸化膜４０６で覆われている。ＬＤＤ層４０４上には第２の拡散層４０７が形成され、ゲート電極４０８は第２の拡散層４０７の側面上及びシリコンピラー４０２の側面上にサイドウォール絶縁膜４０９及びゲート絶縁膜４０３を介して形成されている。
隣接するシリコンピラー４０２の側面それぞれを覆う隣接するゲート電極４０８間の幅の狭い溝状の領域４１７には、その内表面を連続的に覆うように、ＮよりもＯを多く含むＳｉＯＮ膜４１０が本発明にしたがって形成されている。そして、このゲート電極４０８間の溝状領域４１７には、ＳｉＯＮ膜４１０を介してポリシラザンを塗布後、スチーム処理により緻密な膜に改質されたシリコン酸化膜４１１が層間絶縁膜として形成されている。
シリコン酸化膜４１１の上に形成された層間絶縁膜４１２には、第２の拡散層４０７と接続する容量コンタクト４１３が設けられ、さらに、層間絶縁膜４１２上に形成された層間絶縁膜４１４には容量コンタクト４１３に下部電極が接続するキャパシタ４１５が形成されている。層間絶縁膜４１４上には、キャパシタ４１５の上部電極と接続するビット線４１６が形成されている。
このように、シリコンピラーを用いた半導体装置においても、シリコンピラー間の狭い溝状領域４１７への層間絶縁膜の形成に本発明を適用することにより、膜質の良いシリコン酸化膜を形成することができる。本変形例においても、ポリシラザンの塗布及び改質のためのアニール処理を２回に分けて行ってもよい。これにより、さらに効果的に溝状領域４１７の底部から上部まで、ポリシラザンの十分な改質を行うことができる。
［変形例５］
次に、シリコン基板に形成したロジック用半導体装置の多層配線構造に本発明を適用した変形例につき以下に説明する。
図３８は、本変形例による半導体装置４５０の構成を説明するための略断面図である。
図３８に示すように、半導体装置４５０では、シリコン基板４５１内に形成されたＳＴＩ領域４５２と、シリコン基板４５１の表面に形成されたトランジスタのゲート電極を兼ねる複数の配線Ｇ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５からなる第１の配線層４５３と、第１の配線層４５３を覆うように形成された第１の層間絶縁膜４５４の上に位置する第２の配線層４５６と、第２の配線層４５６を覆うように形成された第２の層間絶縁膜４５８の上に位置する第３の配線層４６０を有する構成を示している。本変形例５ではＳＴＩ領域４５２、第１の層間絶縁膜４５４、および第２の層間絶縁膜４５８の下層膜としてＮよりもＯを多く含むＳｉＯＮ膜が本発明にしたがって形成されている。説明の便宜上３つの配線層の例を示しているが、さらに多くの配線層を有していても構わない。
ＳＴＩ領域４５２は、上記実施形態と同様に、ＳｉＯＮ膜４５２ｂとポリシラザンをスチームアニールして得られるシリコン酸化膜４５２ａで構成されている。シリコン基板表面には、ＳＴＩ領域上の配線Ｇ１、Ｇ５と、活性領域上の配線Ｇ２、Ｇ３、Ｇ４が形成されている。活性領域上の配線Ｇ２、Ｇ３、Ｇ４は、各々トランジスタＴｒ１、Ｔｒ２、Ｔｒ３のゲート電極を構成している。たとえば、配線Ｇ２はシリコン基板４５１の表面に形成されたゲート絶縁膜４５３ａ上に、例えばタングステンなどの高融点材料からなるゲート電極４５３ｂと絶縁膜４５３ｃが積層されて構成されている。配線Ｇ２の両側にはソース／ドレインとなる拡散層４５３ｅ、４５３ｆが形成されＴｒ１を構成している。配線Ｇ２の側壁には、少なくとも表面にＮよりもＯを多く含むＳｉＯＮ膜が露出するサイドウォール４５３ｄが形成されている。第１の配線Ｇ１〜Ｇ５を覆うように、ポリシラザンをスチームアニールして得られるシリコン酸化膜からなる層間絶縁膜４５４が形成されている。層間絶縁膜４５４には、ゲート電極に接続されたコンタクトプラグ４５５ａと、拡散層に接続されたコンタクトプラグ４５５ｂおよび４５５ｃが形成されている。コンタクトプラグ４５５ｂはＴｒ２およびＴｒ３で共有される構成となっている。層間絶縁膜４５４上には、各々のコンタクトプラグ４５５ａ、４５５ｂ、４５５ｃに接続された第２配線層４５６が形成されている。第２配線層４５６は、高融点材料からなる配線４５６ａと絶縁膜４５６ｂが積層されて構成されている。第２配線層４５６は、ＮよりもＯを多く含むＳｉＯＮ膜４５７で覆われており、その上にポリシラザンをスチームアニールして得られるシリコン酸化膜からなる層間絶縁膜４５８が形成されている。層間絶縁膜４５８にはコンタクトプラグ４５９ａ、４５９ｂ、４５９ｃが形成されている。層間絶縁膜４５８上にはコンタクトプラグ４５９ａ、４５９ｂ、４５９ｃに接続される第３の配線層４６０が形成されている。第３の配線層４６０は、例えばアルミニウムなどの低融点材料からなる配線４６０ａと窒化チタン４６０ｂが積層されて構成されている。第３の配線層は、低温成膜が可能なプラズマＣＶＤ法で形成されるシリコン窒化膜やポリイミド膜からなる積層膜４６１がパッシベーションとして形成されている。
本変形例のように、多層配線構造において、タングステン、窒化チタン、シリコンなどの融点が９００℃以上となる材料で構成される配線上の層間絶縁膜として、ＮよりもＯを多く含むＳｉＯＮ膜と、その上にポリシラザンをスチームアニールして得られるシリコン酸化膜を用いることができる。
［変形例６］
本第６の変形例では、ＮよりもＯを多く含むＳｉＯＮ膜を形成した後、ポリシラザンを塗布形成する前に、全面を酸素プラズマで処理する工程をさらに含む層間絶縁膜の形成方法について説明する。
上記の実施形態ではＤＲＡＭのＳＴＩ領域の埋め込み形成、ゲート電極（ワード配線を兼ねる）間の埋設層間絶縁膜の形成、ビット線間の埋設層間絶縁膜の形成に本発明を適用した例について説明した。この実施形態においては、ポリシラザンを塗布形成する前のゲート電極間、およびビット線間の溝のアスペクト比は約９であった。発明者はさらに検討を進め、アスペクト比が１０を超える、すなわち配線の高さが２８０ｎｍでポリシラザン形成前の溝の幅が２５ｎｍ（アスペクト比〜１１）のような構造に対して溝内に発生するボイドの状況を調べた。その検討結果において、ＮよりもＯを多く含むＳｉＯＮ膜を形成した後、ポリシラザンを塗布形成する前に、水洗などの洗浄工程が入ると、ボイドの発生率が著しく高くなることが判明した。この現象は、アスペクト比が１０を超えると顕著に発生する。この原因は、ポリシラザンが水分と反応しやすいことから、アスペクト比の大きい溝では水分を除去しきれず残留し、残留水分と反応することによって、ポリシラザンの溝内における塗布性が悪化するためと推察された。
そこで、溝内の残留水分を除去するために、ＳｉＯＮ膜を形成した後、（１）１５０℃の加熱脱水処理、（２）ＵＶ光照射処理、（３）酸素プラズマ処理について実験をおこなった。その結果、（１）の加熱脱水処理では効果がなく、ボイドが多発した。１５０℃では、水分は完全に離脱しているはずであるが、実際には効果が得られず、ボイド発生に寄与する他の要因が水分離脱後も残存していることを示唆している。（２）ＵＶ照射処理ではボイドの発生に減少傾向が確認されたが、ばらつきが多く完全に発生を回避することができなかった。アスペクト比が大きいことに加え、表面段差部での光散乱などの影響により溝内深くまで充分な光が到達していないものと推察される。
一方、（３）酸素プラズマ処理では、特に基板温度を２００〜３００℃とする範囲であって、典型的には２５０℃に維持した状態で、３０秒間処理するとボイドの発生を回避できることが明らかとなった。この時、圧力は０．１〜１０Ｔｏｒｒの範囲で典型的には４Ｔｏｒｒに設定する。高周波パワーは４．５ｋＷ、酸素供給流量は１３０００ｓｃｃｍとしている。酸素（Ｏ2）プラズマでは、拡散が速く反応性の高い酸素原子ラジカル（Ｏラジカル）が効率よく生成されるので、これが残留水分の除去とボイド発生に寄与する要因を除去しているものと推察される。
したがって、本発明においては、下地構造物上にＮよりもＯを多く含むＳｉＯＮ膜を形成する工程の後、ポリシラザンを塗布形成する工程の前に、水洗を含む洗浄工程と洗浄工程に続く酸素プラズマ処理を施す工程を有することを一つの特徴とするものである。酸素プラズマ処理を行なった後、上記実施形態と同様に、ポリシラザンの塗布形成と、そのスチームアニール改質を行なってシリコン酸化膜からなる層間絶縁膜を形成する。この時、下地構造物においてＳｉＯＮ膜を形成した後の配線間のアスペクト比は１０〜１５である。１０以下では酸素プラズマ処理を施さなくてもボイドは発生しない。１５以上では下地構造物自体の加工製造が困難となる。また、酸素プラズマ処理における半導体基板の加熱温度は２００から３００℃の範囲であり、好ましくは２４０から２６０℃とする。２００℃以下ではボイド発生回避の効果が不十分であり、３００℃以上では処理装置の構成が複雑で高価になる問題がある。酸素プラズマ処理における圧力は０．１〜１０Ｔｏｒｒの範囲が好ましい。なお、洗浄工程の有無に係わらず、ＳｉＯＮ膜形成後に酸素プラズマ処理を行なっても良い。
また、酸素プラズマ処理は、電界に依存せず等方性を有する酸素ラジカルによる処理でも効果は得られるが、電界に依存して異方性を有する酸素イオンによる処理を併用することがより好ましい。酸素イオンを利用することにより、アスペクト比が大きくなっても溝の底部に対する酸素プラズマ処理の効果をより向上させることができる。酸素プラズマは、ラジカル状態（イオンにならない励起状態）の酸素原子および分子と、イオン状態の酸素原子および分子と、電子と、から成るものである。したがって、半導体基板を載置するステージにバイアスを印加することにより、電界によってイオンに異方性を持たせ溝底へ導入することができる。酸素ラジカルとの併用については、処理時間全体にわたっても良いし、基板バイアスを間欠的に印加しても良い。本変形例では、酸素プラズマ処理が必須であるが、酸素プラズマ処理に加えてＵＶ照射処理を行なっても良い。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施形態では、トレンチや溝状領域の内表面にＳｉＯＮ膜の下地層として、より耐酸化性の高いシリコン窒化膜等の膜を形成しても構わない。
１ 活性領域
２，４５２ ＳＴＩ領域
３ ワード線（ゲート電極）
４，５，１０２，２３０ セルコンタクト
６，１０６，２３７，４１６ ビット線
１０，２１０，２２５，２４１，３０６，４１０，４５２ｂ，４５７ ＳｉＯＮ膜（ライナー膜）
１１，２０５，２１２，２２７，２３２，２４３，２４４，３０７，３０８，３０９，４１０，４０６，４１１，４５２ａ シリコン酸化膜
１００，２００，４００ 半導体装置
１０１，１０４，２４６，２５０，４１２，４１４，４５４，４５８ 層間絶縁膜
１０３ コバルト膜
１０５ ビットコンタクト
１０７，２０７，２３８，２２０ キャップ絶縁膜
１０８，２２２，２３９，４０９，４５３ｄ サイドウォール絶縁膜
１０９，２２３，２４０，４１７ 溝状領域
２０１，３０１，４０１，４５１ シリコン基板
２０２ パッド酸化膜
２０３，２１８，２３６，２４４，３０３ シリコン窒化膜
２０４，２３１，３０４ 開口
２０８ 側壁酸化膜
２０９，３０５
２０９ａ，２０９ｂ 溝
２１１，２２６，２４２，３０８，３１０ ポリシラザン
２１３ シリコン窒化膜
２１４ ゲートトレンチ
２１５ ゲート酸化膜
２１６，２２９ ＤＯＰＯＳ膜
２１７，２３５ 金属膜
２１９，４０８ ゲート電極
２２１，４０４ ＬＤＤ層
２２４ エピタキシャルシリコン層（ソース／ドレイン領域）
２２８ セルコンタクトホール
２３３ 高融点金属シリサイド膜
２３４ ビットコンタクト
２４５，４１３ 容量コンタクト
２４７ 下部電極
２４８ 容量絶縁膜
２４９ プレート電極
４０２ シリコンピラー
４０３ ゲート絶縁膜
４０５，４０７，４５３ｅ 拡散層
４１５ キャパシタ
４５０ 半導体装置
４５３，４５６，４６０ 配線層
４５３ａ ゲート絶縁膜
４５３ｂ ゲート電極
４５３ｃ，４５６ｂ 絶縁膜
４５５ａ，４５５ｂ，４５９ａ コンタクトプラグ
４５６ａ，４６０ａ，Ｇ１〜Ｇ５ 配線
４６０ｂ 窒化チタン
４６１ 積層膜
５０１，５０４ 層間絶縁膜
５０２ セルコンタクト
５０３ 金属シリサイド膜
５０５ ビットコンタクト
５０６ ビット線
５０７ キャップ絶縁膜
５０８ サイドウォール絶縁膜
５０９，６０２ シリコン酸化膜
５１０，６０４ ボイド
６０１ シリコン窒化膜（ライナー膜）
６０３ 溝状領域

Claims (14)

  1. 溝状領域を設ける第１の工程と、
    Ｎ（窒素）よりもＯ（酸素）を多く含むＳｉＯＮ膜を前記溝状領域の内表面を連続的に覆うように形成する第２の工程と、
    前記ＳｉＯＮ膜を介して前記溝状領域内にポリシラザンを埋め込む第３の工程と、
    スチーム雰囲気中でアニールを行うことにより、前記ポリシラザンをシリコン酸化膜に改質する第４の工程とを備えることを特徴とする半導体装置の製造方法。
  2. 前記ＳｉＯＮ膜中の前記Ｎの含有率は１０〜２０ａｔｏｍ％であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ＳｉＯＮ膜において、前記Ｎに対する前記Ｏの原子数比が２．２〜５．５であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記溝状領域は隣接するゲート電極間の溝状領域、隣接するビット線間の溝状領域及び隣接するシリコンピラーの側面それぞれを覆う隣接するゲート電極間の溝状領域のいずれかであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記溝状領域はシリコン基板に設けられたＳＴＩ（Shallow Trench Isolation）用のトレンチであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
  6. 前記トレンチは下部に位置する第１のトレンチと前記第１のトレンチ上に前記第１のトレンチと一体化し前記第１のトレンチよりも幅の広い第２のトレンチとを備え、前記第１のトレンチは前記ＳｉＯＮ膜で充填されていることを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記第３及び第４の工程は、第１のポリシラザンを前記溝状領域の所定の深さまで埋め込んだ後、スチーム雰囲気中でアニールを行うことにより該第１のポリシラザンをシリコン酸化膜に改質する第１のステップと、第２のポリシラザンを前記溝状領域の残りの部分に埋め込んだ後、スチーム雰囲気中でアニールを行うことにより該第２のポリシラザンをシリコン酸化膜に改質する第２のステップを含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
  8. 前記ＳｉＯＮ膜をＡＬＤ法により形成することを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置の製造方法。
  9. 前記ＡＬＤ法において、１サイクル中にＳｉを４原子層分、Ｏを３原子層分、Ｎを１原子層分堆積させることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２の工程を行った後、前記第３の工程を行う前に、酸素プラズマ処理を行う酸素プラズマ処理工程をさらに備えることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第２の工程を行った後、前記酸素プラズマ処理工程を行う前に、水を用いて洗浄を行う洗浄工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記溝状領域のアスペクト比が１０〜１５であることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記酸素プラズマ処理工程は、２００から３００℃の温度で行うことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記酸素プラズマ処理工程は、０．１〜１０Ｔｏｒｒの圧力で行うことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
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