JP4882700B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の回路基板と、第２の機器部分に設けられる第２の回路基板との間のデータ転送を、小振幅の差動信号を用いた高速シリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

ところで、液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。そして、上述した第１、第２の機器部分の間での高速シリアル転送を実現するためには、シリアルバスを介してデータ転送を行う高速インターフェース回路を表示ドライバに組み込む必要がある。

しかしながら、これまでの表示ドライバでは、ホストプロセッサとの間のインターフェースとして、ＭＰＵ（Micro Processor Unit）用のパラレルインターフェースであるＭＰＵインターフェースが広く用いられている。そして表示ドライバが実装されるガラス基板の配線は、このようなＭＰＵインターフェース用に設計されているため、高速シリアルインターフェースへの置き換えが、なかなか進まないという課題があった。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、高速シリアルインターフェースの組み込みを容易にする集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、複数のデータパッドと、その各々が、前記複数のデータパッドの各々からＣＭＯＳレベルのデータ信号を受ける複数のＩ／Ｏ回路と、物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、前記高速インターフェース回路ブロック及び前記複数のＩ／Ｏ回路から信号を受けるロジック回路ブロックとを含み、前記複数のデータパッドの少なくとも一部が兼用パッドに設定され、前記差動信号を構成する第１、第２の信号が、前記兼用パッドを介して前記物理層回路に入力される集積回路装置に関係する。

本発明では、Ｉ／Ｏ回路は、ＣＭＯＳレベルの信号を受け、物理層回路は、ＣＭＯＳレベルの信号よりも小振幅の差動信号を受ける。そして、Ｉ／Ｏ回路用のデータパッドの一部が兼用パッドに設定され、この兼用パッドを介して、差動信号の第１、第２の信号を物理層回路に入力できるようになる。従って、兼用パッドについては、ＣＭＯＳレベルのインターフェース用のみならず、高速シリアルインターフェース用にも使用できるようになるため、高速シリアルインターフェースの組み込みを容易化できる。

また本発明では、前記物理層回路は、前記差動信号を構成する前記第１、第２の信号が入力されるレシーバ回路を含み、前記物理層回路のうちの少なくとも前記レシーバ回路が、前記Ｉ／Ｏ回路が配置されるＩ／Ｏ領域に配置されてもよい。

このようにすれば、Ｉ／Ｏ領域を有効活用してレシーバ回路を配置できるため、レイアウト効率を向上できる。

また本発明では、第１の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第１のＩ／Ｏ回路と、第２の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第２のＩ／Ｏ回路とが、前記Ｉ／Ｏ領域に配置され、前記レシーバ回路は、前記第１の兼用パッドから入力される信号を、前記差動信号の前記第１の信号として受け、前記第２の兼用パッドから入力される信号を、前記差動信号の前記第２の信号として受けてもよい。

このようにすれば、第１、第２のＩ／Ｏ回路とレシーバ回路を、Ｉ／Ｏ領域に効率良く配置できる。

また本発明では、前記レシーバ回路は、前記第１のＩ／Ｏ回路と前記第２のＩ／Ｏ回路の間に配置されてもよい。

このようにすれば、第１、第２の信号のラインに対して、Ｉ／Ｏ回路のデータ信号からのノイズが重畳するのを防止できる。

また本発明では、前記兼用パッドは、前記Ｉ／Ｏ回路及び前記物理層回路のレシーバ回路に接続され、前記兼用パッドが、ＣＭＯＳレベルの前記データ信号の入力パッドとして使用されるＭＰＵインターフェースモードでは、前記レシーバ回路がディスエーブルに設定され、前記兼用パッドが、前記差動信号の前記第１、第２の信号の入力パッドとして使用されるシリアルインターフェースモードでは、前記Ｉ／Ｏ回路がディスエーブルに設定されてもよい。

このようにすれば、Ｉ／Ｏ回路やレシーバ回路のディスエーブルを制御するだけで、ＭＰＵインターフェースモードとシリアルインターフェースモードを切り替え、兼用パッドをＭＰＵインターフェース用に使用したり、シリアルインターフェース用に使用できるようになる。

また本発明では、通常モードにおいて前記シリアルインターフェースモードに設定された場合に、テストモードにおいては前記ＭＰＵインターフェースモードに設定され、前記ロジック回路ブロックは、前記テストモードにおいて、前記データパッドから前記Ｉ／Ｏ回路を介して入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行うようにしてもよい。

このようにすれば、テストモードにおいてＣＭＯＳレベルのテスト信号に基づいてテスト処理を行うことが可能になり、テスト効率を向上できる。

また本発明では、前記ＭＰＵインターフェースモードと前記シリアルインターフェースモードとを切り替えるための切り替え端子を有してもよい。

このようにすれば、切り替え端子を外部から制御するだけで、ＭＰＵインターフェースモードとシリアルインターフェースモードを切り替えることが可能になる。

また本発明では、前記兼用パッドが、ＣＭＯＳレベルの前記データ信号の入力パッドとして使用される場合には、前記兼用パッドと前記Ｉ／Ｏ回路とが配線により接続され、前記兼用パッドが、前記差動信号の前記第１、第２の信号の入力パッドとして使用される場合には、前記兼用パッドと前記物理層回路とが配線により接続されてもよい。

このようにすれば、配線変更だけで兼用パッドの切り替えを実現できるようになる。

また本発明では、前記ロジック回路ブロックは、前記兼用パッドと前記物理層回路とが配線により接続されている場合に、テストモードに設定されたときには、前記データパッドのうち前記兼用パッド以外のパッドから前記Ｉ／Ｏ回路を介して入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行うようにしてもよい。

このようにすれば、通常モードのデータ転送については、物理層回路を用いた高速シリアル転送で実現しながら、テストモードでは、扱い易いＣＭＯＳレベルの信号を用いて、テスト処理を行うことが可能になる。

また本発明では、前記ロジック回路ブロックは、前記高速インターフェース回路ブロックが受信したデータを受け、サブ表示パネルを駆動するためのデータ信号を、複数の前記データパッドのうち前記兼用パッド以外のｋビット（ｋは自然数）のデータパッドを介して前記サブ表示パネル側に出力するようにしてもよい。

このようにすれば、兼用パッド以外のｋビットのデータパッドを用いて、サブ表示パネル側へのデータ転送を実現できるようになる。

また本発明では、前記ロジック回路ブロックは、データ転送のための制御信号を、制御パッドを介して前記サブ表示パネル側に出力し、前記ｋビットのデータパッドは、前記兼用パッドと前記制御パッドの間に配置されてもよい。

このようにすれば、差動信号線とサブ表示パネル側へのデータ信号線とが交差するのを防止しながら、サブ表示パネル側へのデータ転送を実現できる。

また本発明では、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、前記第１〜第Ｎの回路ブロックは、表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、複数の階調電圧を生成する階調電圧生成回路ブロックと、階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送する前記ロジック回路ブロックとを含み、前記第１の方向の反対方向を第３の方向とした場合に、前記階調電圧生成回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されてもよい。

このようにすれば、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、集積回路装置の第２の方向での幅を小さくでき、小面積化を図れる。また階調電圧生成回路ブロックやロジック回路ブロックの第２の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線を、効率良くシンプルに配線できる。

また本発明では、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、前記第１〜第Ｎの回路ブロックは、表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、電源電圧を生成するための電源回路ブロックと、前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送する前記ロジック回路ブロックとを含み、前記第１の方向の反対方向を第３の方向とした場合に、前記電源回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されてもよい。

このようにすれば、電源回路ブロックやロジック回路ブロックの第２の方向側での空きスペースを利用した配線が可能になり、配線効率を向上できる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．表示パネル
図１に本実施形態の集積回路装置１０（表示ドライバ）が実装される表示パネル３００の例を示す。表示パネル３００は、アレイ基板３１０（アレイガラス基板）と、図示しない対向基板（対向ガラス基板）により構成される。アレイ基板３１０には、ＴＦＴ及び画素電極がマトリクス状に配置されるＴＦＴアレイ部３１２（表示部）が形成され、対向基板には対向電極が形成される。そしてこれらのアレイ基板３１０（広義には第１の基板）と対向基板（広義には第２の基板）の間に液晶素子（広義には電気光学素子）が封入される。

アレイ基板３１０には、集積回路装置１０が、例えばバンプ（金バンプ、樹脂コアバンプ）などを用いてＣＯＧ（Chip On Glass）実装される。即ち、集積回路装置１０に設けられた複数のバンプと、アレイ基板３１０に設けられた複数の端子との電気的接続が、異方性導電膜（ＡＣＦ）を介して行われる。またアレイ基板３１０にはＦＰＣ（Flexible Printed Circuit）基板３１４が接続される。このＦＰＣ基板３１４（フレキシブル基板）には、集積回路装置１０の入力信号線や出力信号線が配線され、このＦＰＣ基板３１４により、集積回路装置１０とホストプロセッサ３３０（ホストプロセッサ３３０が実装されるメイン基板）との間の信号線の接続が行われる。

２．兼用パッド
図２に示すように集積回路装置には、ロジック回路ブロックＬＢと高速Ｉ／Ｆ（インターフェース）回路ブロックＨＢが設けられる。そしてロジック回路ブロックＬＢはホストＩ／Ｆ回路ＨＩＦを有し、このホストＩ／Ｆ回路ＨＩＦにより、ＭＰＵ（Micro Processor Unit）インターフェースが実現される。このＭＰＵインターフェース（パラレルインターフェース、ホストインターフェース）では、データＤ０〜Ｄ２３、ライト信号ＸＷＲ、リード信号ＸＲＤ、アドレス０信号Ａ０、チップセレクト信号ＸＣＳが用いられる（Ｘ”は負論理を意味する）。またＭＰＵインターフェースを実現するために、複数のデータパッドＰＤ２３〜ＰＤ０や、複数の制御パッドＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳが設けられる。

高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹとリンクコントローラＬＫＣを含む。ここで物理層回路ＰＨＹは、差動信号を用いてシリアルバスを介したデータ転送を行うための回路である。具体的には物理層回路ＰＨＹは、小振幅の差動信号（差動データ信号）を構成する第１、第２の信号ＤＰ、ＤＭや、差動信号（差動クロック信号）を構成する第１、第２の信号ＣＫＰ、ＣＫＭが入力され、信号ＤＰ、ＤＭの差動増幅や、信号ＣＫＰ、ＣＫＭの差動増幅を行って、ホスト（ホストプロセッサ）からのデータを受信する。またリンクコントローラＬＫＣは、リンク層の処理を行う。具体的には、例えば差動信号により受信したパケットの解析処理などを行う。

高速シリアル転送を実現する高速Ｉ／Ｆ回路ブロックＨＢを集積回路装置に組み込もうとすると、この高速Ｉ／Ｆ回路ブロックＨＢの面積の分だけチップ面積が増加する。またＭＰＵインターフェース用のパッドＰＤ２３〜ＰＤ０、ＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳの他に、高速シリアルインターフェース用のパッドＰＤＰ、ＰＤＭ、ＰＣＫＰ、ＰＣＫＭが新たに必要になる。従って、図１に示す表示パネル３００がＭＰＵインターフェース（パラレルインターフェース）用のパネルであった場合に、パネルメーカは、高速シリアル転送を実現するために高速シリアルインターフェース用の表示パネルを、新たに設計する必要がある。これは高速シリアルインターフェースの普及の妨げとなる。

またＩＣメーカとしては、パネルメーカの幅広い要請に応えるために、集積回路装置の機種として、ＭＰＵインターフェースを備えた機種と、高速シリアルインターフェースを備えた機種の両方を設計・開発する必要がある。従って、その分だけ開発コストが高くなり、製品管理も繁雑化する。

そこで本実施形態では、パラレルインターフェース用のパッドとシリアルインターフェース用のパッドを、同じパッドで兼用する手法を採用している。

例えば図２に示すように、集積回路装置には、複数のデータパッドＰＤ２３〜ＰＤ０が設けられる。またＭＰＵインターフェース用の複数の制御パッドＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳが設けられる。また、その各々が、複数のデータパッドＰＤ２３〜ＰＤ０の各々からＣＭＯＳ（Complementary Metal Oxide Semiconductor）レベルのデータ信号を受ける複数のＩ／Ｏ回路（Ｉ／Ｏセル）Ｃ２３〜Ｃ０が設けられる。同様に、その各々が、複数の制御パッドＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳの各々からＣＭＯＳレベル（差動信号よりも振幅が大きな信号。例えば振幅が１．２Ｖ〜５Ｖの信号）の信号を受ける複数の制御パッド用のＩ／Ｏ回路Ｃ２４〜Ｃ２７が設けられる。ここでＩ／Ｏ回路は、入出力兼用バッファ、入力バッファ或いは出力バッファである。

高速Ｉ／Ｆ回路ブロックＨＢは、物理層回路ＰＨＹを有し、差動信号を用いてシリアルバスを介したデータ転送を行う。ロジック回路ブロックＬＢは、高速Ｉ／Ｆ回路ブロックＨＢや複数のＩ／Ｏ回路Ｃ２７〜Ｃ０から信号を受ける。

そして本実施形態では、図２の複数のデータパッドＰＤ２３〜ＰＤ０少なくとも一部を、兼用パッドに設定する。そして差動信号を構成する信号ＤＰ、ＤＭやＣＫＰ、ＣＫＭを、兼用パッドを介して物理層回路ＰＨＹに入力する。

具体的には図３（Ａ）ではデータパッドＰＤ２３が兼用パッドに設定されている。そしてＩ／Ｏ回路Ｃ２３は、この兼用パッドＰＤ２３を介してＣＭＯＳレベル（デジタル信号レベル）のデータ信号Ｄ２３を受けてバッファリングする。バッファリングされたデータ信号Ｄ２３Ｃはロジック回路ブロックＬＢに出力される。

一方、物理層回路ＰＨＹは、この兼用パッドＰＤ２３を介して差動信号を構成する第１の信号ＤＰを受ける。

また図３（Ｂ）ではデータパッドＰＤ２２が兼用パッドに設定されている。そしてＩ／Ｏ回路Ｃ２２は、この兼用パッドＰＤ２２を介してＣＭＯＳレベルのデータ信号Ｄ２２を受けてバッファリングする。バッファリングされたデータ信号Ｄ２２Ｃはロジック回路ブロックＬＢに出力される。

一方、物理層回路ＰＨＹは、この兼用パッドＰＤ２２を介して差動信号を構成する第２の信号ＤＭを受ける。

図４にＩ／Ｏ回路、物理層回路のレイアウトの一例を示す。図４において物理層回路は、差動信号（差動データ信号）の第１、第２の信号ＤＰ、ＤＭが入力されるデータ用のレシーバ回路２１４（広義にはレシーバ回路）を含む。また差動信号（差動クロック信号）の第１、第２の信号ＣＫＰ、ＣＫＭが入力されるクロック用のレシーバ回路２１２（広義にはレシーバ回路）を含む。そして物理層回路のうちの少なくともデータ用のレシーバ回路２１４やクロック用のレシーバ回路２１２が、Ｉ／Ｏ回路Ｃ２３〜Ｃ２０等が配置されるＩ／Ｏ領域に配置される。即ち、通常ならばＩ／Ｏ回路が配置される領域に、高速シリアル転送のレシーバ回路２１４、２１２を配置する。

具体的には図４では、兼用パッドＰＤ２３（第１の兼用パッド）からのＣＭＯＳレベルのデータ信号Ｄ２３が入力されるＩ／Ｏ回路Ｃ２３（第１のＩ／Ｏ回路）が、Ｉ／Ｏ領域に配置される。また兼用パッドＰＤ２２（第２の兼用パッド）からのＣＭＯＳレベルのデータ信号Ｄ２２が入力されるＩ／Ｏ回路Ｃ２２（第２のＩ／Ｏ回路）が、Ｉ／Ｏ領域に配置される。そしてＩ／Ｏ回路Ｃ２３、Ｃ２２は、各々、データ信号Ｄ２３、Ｄ２２をバッファリングしてデータ信号Ｄ２３Ｃ、Ｄ２２Ｃを出力する。

データ用のレシーバ回路２１４は、兼用パッドＰＤ２３から入力される信号を、差動信号の第１の信号ＤＰとして受け、兼用パッドＰＤ２２から入力される信号を、差動信号の第２の信号ＤＭとして受ける。そしてデータ用のレシーバ回路２１４は、信号ＤＰ、ＤＭの差動増幅を行い、得られたデータ信号ＤＡＴＡＣを出力する。

また図４では、兼用パッドＰＤ２１（第１の兼用パッド）からのＣＭＯＳレベルのデータ信号Ｄ２１が入力されるＩ／Ｏ回路Ｃ２１（第１のＩ／Ｏ回路）が、Ｉ／Ｏ領域に配置される。また兼用パッドＰＤ２０（第２の兼用パッド）からのＣＭＯＳレベルのデータ信号Ｄ２０が入力されるＩ／Ｏ回路Ｃ２０（第２のＩ／Ｏ回路）が、Ｉ／Ｏ領域に配置される。そしてＩ／Ｏ回路Ｃ２１、Ｃ２０は、各々、データ信号Ｄ２１、Ｄ２０をバッファリングしてデータ信号Ｄ２１Ｃ、Ｄ２０Ｃを出力する。

クロック用のレシーバ回路２１２は、兼用パッドＰＤ２１から入力される信号を、差動信号の第１の信号ＣＫＰとして受け、兼用パッドＰＤ２０から入力される信号を、差動信号の第２の信号ＣＫＭとして受ける。そしてクロック用のレシーバ回路２１２は、信号ＣＫＰ、ＣＫＭの差動増幅を行い、得られたクロックＣＫＣを出力する。

そして図４では、データ用のレシーバ回路２１４は、第１のＩ／Ｏ回路Ｃ２３と第２のＩ／Ｏ回路Ｃ２２の間に配置される。同様に、クロック用のレシーバ回路２１２は、第１のＩ／Ｏ回路Ｃ２１と第２のＩ／Ｏ回路Ｃ２０の間に配置される。

図４のようにレイアウト配置すれば、Ｉ／Ｏ領域を有効活用してレシーバ回路２１４、２１２を配置できるため、レイアウト効率を向上できる。

また図４では、レシーバ回路２１４に対して線対称にＩ／Ｏ回路Ｃ２３、Ｃ２２が配置される。従って、信号ＤＰ、ＤＭのラインが、信号Ｄ２３、Ｄ２２のラインに交差するのを防止でき、兼用パッドＰＤ２３、ＰＤ２２からの信号ＤＰ、ＤＭをショートパスでレシーバ回路２１４に入力できる。従って、信号ＤＰ、ＤＭのラインに、信号Ｄ２３、Ｄ２２からのノイズが重畳するのを防止でき、転送エラー等の発生を防止できる。

また図４では、レシーバ回路２１２に対して線対称にＩ／Ｏ回路Ｃ２１、Ｃ２０が配置される。従って、信号ＣＫＰ、ＣＫＭのラインが、信号Ｄ２１、Ｄ２０のラインに交差するのを防止でき、兼用パッドＰＤ２１、ＰＤ２０からの信号ＣＫＰ、ＣＫＭをショートパスでレシーバ回路２１２に入力できる。従って、信号ＣＫＰ、ＣＫＭのラインに、信号Ｄ２１、Ｄ２０からのノイズが重畳するのを防止でき、転送エラー等の発生を防止できる。

例えば、ＭＰＵインターフェース用のデータパッドにはＣＭＯＳレベルの振幅のデジタル信号が入力される。一方、高速シリアルインターフェースの差動入力パッドには小振幅の差動信号が入力される。従って、デジタル信号のノイズが差動信号に重畳されて、高速シリアル転送に転送エラー等が生じるおそれがあるため、データパッドと差動入力パッドは別々に設けるというのが、これまでの技術常識であった。本実施形態では、このようなこれまでの技術常識に反して、データパッドを差動入力パッドとして兼用したところに特徴がある。そしてこのようにパッドを兼用することで、以下のような利点が得られる。

第１に、ＭＰＵインターフェース用の表示パネルと高速シリアルインターフェース用の表示パネルを、いわゆるガラス・コンパチにすることができる。即ちＭＰＵインターフェース用のデータパッドと差動入力パッドとが別個に集積回路装置に設けられていると、集積回路装置が実装される表示パネル（アレイ基板、ガラス基板）として、ＭＰＵインターフェース用に設計・開発された表示パネルを流用できない。従って、パネルメーカは、高速シリアルインターフェース用の表示パネルを新たに設計・開発しなければならなくなり、高速シリアルインターフェースへの乗り換えをパネルメーカに促すことが難しくなる。

この点、本実施形態では、ＭＰＵインターフェース用のデータパッドが差動入力パッドとして兼用されるため、ＭＰＵインターフェース用に設計・開発された表示パネルを流用して、高速シリアルインターフェース用の表示パネルとして用いることができる。従って、パネルメーカに対して、高速シリアルインターフェースへの乗り換えを促すことができ、高速シリアル転送の普及を図れる。

第２に、集積回路装置の機種数を減らすことができ、設計・開発期間を短縮できると共に、チップ面積を縮小できるため、集積回路装置の低コスト化を図れる。即ち本実施形態のようなパッド兼用手法を採用しない場合には、ＭＰＵインターフェースを備えた機種と高速シリアルインターフェースを備えた機種を、別個に設計・開発しなければならないため、集積回路装置の機種数が増え、設計・開発期間も長期化する。

この点、本実施形態では、データパッドが差動入力パッドとして兼用された１つの機種を設計・開発すれば、この１つの機種を、ＭＰＵインターフェースのみを備えた集積回路装置としてパネルメーカに提供できると共に、高速シリアルインターフェースを備えた集積回路装置としても提供できる。即ち後述する信号切り替えやマスク切り替えの手法により、１つの機種を、ＭＰＵインターフェース用と高速シリアルインターフェース用に商品展開できる。従って、設計・開発する集積回路装置の機種数を減らすことができると共に設計・開発期間を短縮でき、集積回路装置の低コスト化を図れる。

そして、このようにデータパッドを差動入力パッドとして兼用すると、兼用パッドに入力されるデジタル信号のノイズが、差動信号に重畳される事態が生じるおそれもある。この点、本実施形態では、図４のようにレイアウト手法等を工夫することで、このような事態の発生を防止している。

３．Ｉ／Ｏ回路、高速Ｉ／Ｆ回路
図５にＩ／Ｏ回路の構成例を示す。図５は入出力兼用バッファを備えたＩ／Ｏ回路の例である。電源ＶＤＤとＶＳＳの間に直列に設けられたＰ型のトランジスタＴＱ１、Ｎ型のトランジスタＴＱ２は、出力バッファを構成する。トランジスタＴＱ１、ＴＱ２のゲートには、各々、ＮＡＮＤ回路ＮＡＱ１、ＮＯＲ回路ＮＯＱ１の出力が接続され、ＮＡＱ１には信号ＤＯＵＴとＯＵＴＥＮＢが入力され、ＮＯＱ１には信号ＤＯＵＴと信号ＯＵＴＥＮＢの反転信号が入力される。そしてトランジスタＴＱ１、ＴＱ２により構成される出力バッファはＤＯＵＴに応じた電圧をノードＮＱに出力する。

ＮＡＮＤ回路ＮＡＱ２とインバータ回路ＩＮＱ２は入力バッファを構成する。そしてＮＡＱ２には、データパッドＰＤのノードＮＱの信号Ｑと、信号ＩＮＥＮＢが入力される。

図５のＩ／Ｏ回路を出力バッファとして使用する場合には、信号ＯＵＴＥＮＢをＨレベル（アクティブ）にする。これにより信号ＤＯＵＴに応じた信号ＱがデータパッドＰＤから出力される。一方、Ｉ／Ｏ回路を入力バッファとして使用する場合には、信号ＩＮＥＮＢをＨレベルにする。これにより、パッドＰＤからの信号Ｑがバッファリングされて信号ＤＩＮとして入力される。なお図５はＩ／Ｏ回路が入出力兼用バッファである場合の例であるが、Ｉ／Ｏ回路は入力バッファ等であってもよい。

図６（Ａ）、図６（Ｂ）にＭＰＵインターフェースの信号波形例を示す。図６（Ａ）はライト時の波形例であり、図６（Ｂ）はリード時の波形例である。

図６（Ａ）では、信号ＸＣＳのＬレベルと信号ＸＷＲのＬレベルの重なった部分がライト信号になる。そして、データ／コマンド識別信号である信号Ａ０がＬレベルである場合には、信号ＸＷＲにより、Ｄ２３〜Ｄ０のデータバスを介したコマンドライトが行われる。一方、信号Ａ０がＨレベルである場合には、信号ＸＷＲにより、Ｄ２３〜Ｄ０のデータバスを介したパラメータライトが行われる。なおＤ２３〜Ｄ０のデータバスは任意のバス幅に設定できる。

図６（Ｂ）では、信号ＸＣＳのＬレベルと信号ＸＲＤのＬレベルの重なった部分がリード信号になる。そして信号Ａ０がＬレベルである場合には、信号ＸＲＤにより、Ｄ２３〜Ｄ０のデータバスを介したコマンドリードが行われる。一方、信号Ａ０がＨレベルである場合には、信号ＸＲＤにより、Ｄ２３〜Ｄ０のデータバスを介したデータリード（及びダミーリード）が行われる。なおＭＰＵインターフェースの信号波形は、図６（Ａ）、図６（Ｂ）に限定されず、図６（Ａ）、図６（Ｂ）とは異なる信号波形にしてもよい。

図７（Ａ）に高速Ｉ／Ｆ回路２００の詳細な構成例を示す。この高速Ｉ／Ｆ回路２００は、物理層回路２１０、リンクコントローラ２３０、ドライバＩ／Ｆ回路２４０を含む。

物理層回路２１０（トランシーバ）は、差動信号（差動データ信号、差動クロック信号）を用いてデータ（パケット）やクロックを受信したり、送信するための回路である。具体的にはシリアルバスの差動信号線を電流駆動又は電圧駆動することによりデータ等の送受信が行われる。この物理層回路２１０は、クロック用レシーバ回路２１２や、データ用レシーバ回路２１４や、トランスミッタ回路２１６などを含むことができる。

リンクコントローラ２３０は、物理層の上層であるリンク層（或いはトランザクション層）の処理を行う。具体的には、リンクコントローラ２３０はパケット解析回路２３２を含むことができる。このパケット解析回路２３２は、シリアルバスを介してホスト（ホストデバイス）からパケットを受信した場合に、受信したパケットを解析する。即ち受信したパケットのヘッダとデータを分離して、ヘッダを抽出する。またリンクコントローラ２３０はパケット生成回路２３４を含むことができる。このパケット生成回路２３４は、シリアルバスを介してホストにパケットを送信する場合に、そのパケットの生成処理を行う。具体的には、送信するパケットのヘッダを生成し、ヘッダとデータを結合してパケットを組み立てる。そして生成したパケットの送信を、物理層回路２１０に指示する。

ドライバＩ／Ｆ回路２４０は、高速Ｉ／Ｆ回路２００と表示ドライバの内部回路との間のインターフェース処理を行う。具体的にはドライバＩ／Ｆ回路２４０は、アドレス０信号Ａ０、ライト信号ＸＷＲ、リード信号ＸＲＤ、パラレルデータ信号ＰＤＡＴＡ、チップセレクト信号ＸＣＳなどを含むホストインターフェース信号を生成して、表示ドライバの内部回路（ホストインターフェース回路４６）に出力する。

図７（Ｂ）において、物理層回路２２０はホストデバイスに内蔵され、物理層回路２１０は表示ドライバに内蔵される。また２１２、２１４、２２６はレシーバ回路であり、２１６、２２２、２２４はトランスミッタ回路である。これらのレシーバ回路２１２、２１４、２２６、トランスミッタ回路２１６、２２２、２２４はイネーブル信号ＥＮＢＨ、ＥＮＢＣにより、その動作をイネーブルにしたり、ディスエーブルにすることができる。

ホスト側のクロック用トランスミッタ回路２２２は、差動クロック信号ＣＫＰ、ＣＫＭを出力する。クライアント側のクロック用レシーバ回路２１２は、この差動クロック信号ＣＫＰ、ＣＫＭの差動増幅を行い、得られたクロックＣＫＣを後段の回路に出力する。

ホスト側のデータ用トランスミッタ回路２２４は、差動データ信号ＤＰ、ＤＭを出力する。クライアント側のデータ用レシーバ回路２１４は、この差動データ信号ＤＰ、ＤＭの差動増幅を行い、得られたデータＤＡＴＡＣを後段の回路に出力する。また図７（Ｂ）では、クライアント側のデータ用トランスミッタ回路２１６と、ホスト側のデータ用レシーバ回路２２６を用いて、クライアント側からホスト側にデータを転送することもできる。

なお物理層回路２１０の構成は図７（Ａ）、図７（Ｂ）に限定されず、種々の変形実施が可能である。例えば物理層回路２１０は、図示しないシリアル／パラレル変換回路やパラレル／シリアル変換回路などを含むことができる。或いは、ＰＬＬ（Phase Locked Loop)回路や、バイアス電圧生成回路などを含ませてもよい。またシリアルバスの差動信号線は多チャンネル構成であってもよい。また物理層回路２１０は、レシーバ回路とトランスミッタ回路の少なくとも一方を含むものであり、例えばトランスミッタ回路を含まない構成としてもよい。またクロック用レシーバ回路を設けずに、受信データに基づいてサンプリングクロックを生成してもよい。

４．兼用パッドの切り替え手法
本実施形態の兼用パッドの切り替え手法としては、信号切り替え手法とマスク切り替え手法がある。図８に信号切り替え手法の場合の例を示す。

図８において兼用パッドＰＤ２３、ＰＤ２２は、Ｉ／Ｏ回路Ｃ２３、Ｃ２２及び物理層回路のレシーバ回路２１４に接続される。即ち兼用パッドＰＤ２３、ＰＤ２２はデータ用のレシーバ回路２１４のＤＰ、ＤＭの入力端子に接続される。兼用パッドＰＤ２１、ＰＤ２０は、Ｉ／Ｏ回路Ｃ２１、Ｃ２０及び物理層回路のレシーバ回路２１２に接続される。即ち兼用パッドＰＤ２１、ＰＤ２０はクロック用のレシーバ回路２１２のＣＫＰ、ＣＫＭの入力端子に接続される。なお、兼用パッドＰＤ２３〜ＰＤ２０以外の通常のデータパッドＰＤ１９〜ＰＤ０はＩ／Ｏ回路Ｃ１９〜Ｃ０に接続される。

そして兼用パッドＰＤ２３、ＰＤ２２が、ＣＭＯＳレベルのデータ信号Ｄ２３、Ｄ２２の入力パッドとして使用されるＭＰＵインターフェースモードでは、レシーバ回路２１４がディスエーブルに設定される。そしてＩ／Ｏ回路Ｃ２３、Ｃ２２がイネーブルに設定される。一方、兼用パッドＰＤ２３、ＰＤ２２が、信号ＤＰ、ＤＭの入力パッドとして使用されるシリアルインターフェースモードでは、Ｉ／Ｏ回路Ｃ２３、Ｃ２２がディスエーブルに設定される。そしてレシーバ回路２１４がイネーブルに設定される。

また兼用パッドＰＤ２１、ＰＤ２０が、ＣＭＯＳレベルのデータ信号Ｄ２１、Ｄ２０の入力パッドとして使用されるＭＰＵインターフェースモードでは、レシーバ回路２１２がディスエーブルに設定される。そしてＩ／Ｏ回路Ｃ２１、Ｃ２０がイネーブルに設定される。一方、兼用パッドＰＤ２１、ＰＤ２０が、信号ＣＫＰ、ＣＫＭの入力パッドとして使用されるシリアルインターフェースモードでは、Ｉ／Ｏ回路Ｃ２１、Ｃ２０がディスエーブルに設定される。そしてレシーバ回路２１２がイネーブルに設定される。

具体的には図８では、ＭＰＵインターフェースモードとシリアルインターフェースモードとを切り替えるための切り替え端子となるパッドＰＳＷが設けられる。そしてパッドＰＳＷを介して入力される切り替え信号ＳＰＳＷがＨレベルになると、ＭＰＵインターフェースモードに設定される。即ちレシーバ回路２１４、２１２がディスエーブルに設定され、Ｉ／Ｏ回路Ｃ２３〜Ｃ２０がイネーブルに設定される。これにより、兼用パッドＰＤ２３〜ＰＤ２０を介して入力されたデータ信号Ｄ２３〜Ｄ２０が、Ｉ／Ｏ回路Ｃ２３〜Ｃ２０によりバッファリングされて、ロジック回路ブロックに入力されるようになる。

一方、切り替え信号ＳＰＳＷがＬレベルになると、シリアルインターフェースモードに設定される。即ちＩ／Ｏ回路Ｃ２３〜Ｃ２０がディスエーブルに設定され、レシーバ回路２１４、２１２がイネーブルに設定される。これにより、兼用パッドＰＤ２３、ＰＤ２２を介して入力された信号ＤＰ、ＤＭが、レシーバ回路２１４により差動増幅されると共に、兼用パッドＰＤ２１、ＰＤ２０を介して入力された信号ＣＫＰ、ＣＫＭが、レシーバ回路２１２により差動増幅され、高速シリアル転送が実現される。

なおＩ／Ｏ回路Ｃ２３〜Ｃ２０のディスエーブルやイネーブル設定は、例えば図５の信号ＯＵＴＥＮＢ、ＩＮＥＮＢを用いて実現できる。またレシーバ回路２１４、２１２のディスエーブルやイネーブル設定は、例えばレシーバ回路２１４、２１２の電流経路をオフにしたりオンにしたりすることにより実現できる。

図８の信号切り替え手法によれば、切り替え信号ＳＰＳＷを外部から制御するだけで、集積回路装置のＭＰＵインターフェースモードとシリアルインターフェースモードを切り替えることができ、兼用パッドＰＤ２３〜ＰＤ２０をＭＰＵインターフェース用に使用したり、シリアルインターフェース用に使用できるようになる。従って、簡素な処理で兼用パッドの切り替えが可能になり、利便性を向上できる。なお、ＭＰＵインターフェースモードとシリアルインターフェースモードの切り替えを、切り替え信号ＳＰＳＷで実現するのではなく、レジスタ設定などにより実現してもよい。

次に、図８の手法を採用した場合のテスト処理について、図９（Ａ）、図９（Ｂ）を用いて説明する。例えば図９（Ａ）のように、通常モードにおいて、切り替え信号ＳＰＳＷがＬレベルに設定され、シリアルインターフェースモードに設定されたとする。この場合に、シリアルインターフェースモードでは、差動信号でデータを入力しなければならない。従って、このシリアルインターフェースモードのままで、テストモードに設定して、外部のテスタからのテスト信号により集積回路装置をテストすることは難しい。

そこで図９（Ｂ）では、通常モードにおいて集積回路装置がシリアルインターフェースモードに設定された場合にも、テストモードにおいてはＭＰＵインターフェースモードに設定する。そしてＩ／Ｏ回路Ｃ２３〜Ｃ０の後段に設けられたロジック回路ブロックＬＢは、テストモードにおいて、データパッドＰＤ２３〜ＰＤ０からＩ／Ｏ回路Ｃ２３〜Ｃ０を介してテスタから入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行う。即ちロジック回路ブロックＬＢに設けられたテスト回路ＴＳＴが、これらのテスト信号に基づいてテスト処理を行う。

このようにすれば、テストモードにおいては、ＣＭＯＳレベルのパラレルのテスト信号に基づいてテスト処理を行うことができるため、テスト効率を向上できる。即ち通常モードでは、差動信号で高速シリアル転送を行いながら、テストモードでは、テスタが扱い易いＣＭＯＳレベルの信号を用いて、集積回路装置をテストできる。従って、高速シリアル転送とテスト効率向上とを両立できる。

図１０（Ａ）、図１０（Ｂ）はマスク切り替え手法の例である。この手法では、配線のマスクを変更することで、兼用パッドの切り替えを実現している。

具体的には図１０（Ａ）に示すように、兼用パッドＰＤ２３〜ＰＤ２０が、ＣＭＯＳレベルのデータ信号の入力パッドとして使用される場合には、兼用パッドＰＤ２３〜ＰＤ２０とＩ／Ｏ回路Ｃ２３〜Ｃ２０とを、配線により接続する。即ち兼用パッドＰＤ２３〜ＰＤ２０と物理層回路ＰＨＹとが接続されずに、兼用パッドＰＤ２３〜ＰＤ２０とＩ／Ｏ回路Ｃ２３〜Ｃ２０とが接続されるような配線パターンのマスクで、接続配線（金属配線）を形成する。なお図１０（Ａ）の場合に物理層回路ＰＨＹ（高速Ｉ／Ｆ回路）については、バルク（アクティブ領域、ポリ配線等）だけを形成し、配線層については形成しないようにしてもよい。或いは物理層回路ＰＨＹの一部をＩ／Ｏ回路Ｃ２３〜Ｃ２０に転用してもよい。

一方、図１０（Ｂ）に示すように、兼用パッドＰＤ２３〜ＰＤ２０が、信号ＤＰ、ＤＭ、ＣＫＰ、ＣＫＭの入力パッドとして使用される場合には、兼用パッドＰＤ２３〜ＰＤ２０と物理層回路とを、配線により接続する。即ち兼用パッドＰＤ２３〜ＰＤ２０とＩ／Ｏ回路Ｃ２３〜Ｃ２０とが接続されずに、兼用パッドＰＤ２３〜ＰＤ２０と物理層回路ＰＨＹとが接続されるような配線パターンのマスクで、接続配線（金属配線）を形成する。なお図１０（Ｂ）の場合にＩ／Ｏ回路Ｃ２３〜Ｃ２０については、バルクだけを形成し、配線層については形成しないようにしてもよい。或いはＩ／Ｏ回路Ｃ２３〜Ｃ２０の一部を物理層回路ＰＨＹに転用してもよい。

図１０（Ａ）、図１０（Ｂ）の手法によれば、図８のような切り替え信号ＳＰＳＷの入力端子を新たに設けなくても、マスク変更による配線変更だけで、兼用パッドの切り替えを実現できるという利点がある。

次に図１０（Ａ）、図１０（Ｂ）の手法を採用した場合のテスト処理について図１１を用いて説明する。例えば図１１に示すように、兼用パッドＰＤ２３〜ＰＤ２０と物理層回路ＰＨＹとがマスクによる配線により接続されている場合に、テストモードに設定されたとする。この場合に、シリアルインターフェースモードでは、差動信号でデータを入力しなければならない。従って、このシリアルインターフェースモードのままで、テストモードに設定して、外部のテスタからのテスト信号により集積回路装置をテストすることは難しい。

そこで図１１では、ロジック回路ブロックＬＢは、データパッドＰＤ２３〜ＰＤ０のうち兼用パッドＰＤ２３〜ＰＤ２０以外のパッドＰＤ７〜ＰＤ０から、Ｉ／Ｏ回路Ｃ７〜Ｃ０を介して入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行う。即ちロジック回路ブロックＬＢに設けられたテスト回路ＴＳＴが、これらのテスト信号に基づいてテスト処理を行う。

このようにすれば、通常モードのデータ転送については、物理層回路ＰＨＹを用いた高速シリアル転送で実現しながら、テストモードでは、テスタが扱い易いＣＭＯＳレベルのパラレル信号を用いて、集積回路装置をテストできる。従って、高速シリアル転送とテスタ効率向上とを両立できる。

なお図１１では８ビットのテスト信号でテスト処理を行っているが、テスト信号のビット幅は任意であり、例えば１６ビット幅にしてもよい。また図８〜図１１ではデータパッドＰＤ２３〜ＰＤ０が兼用パッドに設定されているが、兼用パッドに設定されるデータパッドはこれに限定されない。例えば下位ビットのデータパッドを兼用パッドに設定してもよい。或いは兼用パッドに設定されるデータパッドの数は、４個より少なくてもよいし（例えば２個のＤＰ、ＤＭ用パッド）、５個以上でもよい。

５．サブ表示パネル
図１２では、ホストプロセッサ３３０から転送されるデータに基づいて、表示パネル３００（メイン表示パネル）のみならず、サブ表示パネル３４０の表示動作も行われる。即ち本実施形態の集積回路装置１０は、表示パネル３００のデータ線を駆動するための少なくとも１つのデータドライバブロックを含み、これにより表示パネル３００の表示動作が行われる。また集積回路装置１０は、ホストプロセッサ３３０から例えば高速シリアルバス３３２（或いはＭＰＵインターフェースバス）を介してデータを受信し、受信したデータを、例えばＣＭＯＳレベルのバス３３４（パラレルバス及びシリアルバスの少なくとも一方）を介して、サブ表示パネル３４０の集積回路装置３４２（サブ表示ドライバ）に転送する。この集積回路装置３４２は、サブ表示パネル３４０のデータ線を駆動するためのデータドライバブロック等を含み、サブ表示パネル３４０を駆動する。

ここでサブ表示パネル３４０は表示パネル３００に比べて例えばそのサイズが小さいパネル（表示画素数が少ないパネル）である。そして表示パネル３００は、例えばＴＦＴ（Thin Film Transistor）やＴＦＤ（Thin Film Diode）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルにより構成できる。一方、サブ表示パネル３４０は、例えばＳＴＮなどを用いた単純マトリクス方式のパネルにより構成したり、アクティブマトリクス方式のパネルにより構成できる。このサブ表示パネル３４０は、アレイ部３５２（表示部）が形成されるアレイ基板３５０と、図示しない対向基板により構成できる。なお表示パネル３００やサブ表示パネル３４０は、液晶パネル以外の表示パネル（例えば有機ＥＬパネル）であってもよい。

集積回路装置１０は、例えば図示しないサブ表示パネル用インターフェース回路を含むことができる。このサブ表示パネル用インターフェース回路は、ホストプロセッサ３３０（ホストデバイス）から受信したパケットが、サブ表示パネル用（サブ表示ドライバ用）のコマンド又はデータを含んでいた場合に、このコマンド又はデータを、高速シリアルバス３３２より低速なバス３３４を介して、集積回路装置３４２（サブ表示ドライバ）に出力する。これにより表示パネル３００のみならずサブ表示パネル３４０の表示制御も可能になる。

図１３に、図１２のＦ１に示す部分の詳細な配線接続図を示す。ＰＤ２３〜ＰＤ２０は兼用パッドであり、ＰＤ７〜ＰＤ０は兼用パッド以外のｋビット（ｋは自然数）のデータバットであり、図１３ではｋ＝８になっている。ＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳは制御パッドである。これらの制御パッドは、ＭＰＵインターフェースモードの場合には、図６（Ａ）、図６（Ｂ）で説明したＭＰＵインターフェースの制御信号ＸＷＲ、ＸＲＤ、Ａ０、ＸＣＳの入力パッドになる。一方、ホストプロセッサから受信したデータを、サブ表示パネル側に転送する場合には、サブ表示パネルへのデータ転送のための制御信号ＸＷＲ、ＸＲＤ、Ａ０、ＸＣＳの出力パッドになる。この時、サブ表示パネルへのパラレルデータは、８ビット（ｋビット）のデータパッドＰＤ７〜ＰＤ０を介して出力される。なおサブ表示パネルに対して、ＣＭＯＳレベルのシリアル信号でデータを転送してもよい。

図１３において、集積回路装置１０のロジック回路ブロックＬＢ（サブパネル用インターフェース回路）は、高速Ｉ／Ｆ回路ＨＢが高速シリアルバスを介して受信したデータ（ＤＰ、ＤＭ）を受ける。そしてサブ表示パネルを駆動するためのデータ信号Ｄ７〜Ｄ０を、複数のデータパッドのうちｋビット（ｋ＝８）のデータパッドＰＤ７〜ＰＤ０を介してサブ表示パネル側（集積回路装置３４２）に出力する。また、データパッドＰＤ７〜ＰＤ０によるデータ転送のための制御信号ＸＷＲ、ＸＲＤ、Ａ０、ＸＣＳを、制御パッドＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳを介してサブ表示パネル側に出力する。そして、データ信号Ｄ７〜Ｄ０と制御信号ＸＷＲ、ＸＲＤ、Ａ０、ＸＣＳを用いてＭＰＵインターフェース（パラレルインターフェース）によるデータ転送を行う。このようにすることで、高速シリアル転送を利用してホストプロセッサから受信したデータを、サブ表示パネル側に転送できる。

この場合に図１３では、ｋビットのデータパッドＰＤ７〜ＰＤ０は、兼用パッドＰＤ２３〜ＰＤ２０と制御パッドＰＸＷＲ、ＰＸＲＤ、ＰＡ０、ＰＸＣＳの間に配置される。このようにすれば、高速シリアル転送の差動信号へのノイズ重畳の防止と、高速シリアル転送の受信データのサブ表示パネル側への転送とを両立できる。

即ち、仮に、下位ビットのデータパッドＰＤ７〜ＰＤ０を兼用パッドに設定し、上位ビットのデータパッドＰＤ２３〜ＰＤ１６をサブ表示パネル用のデータパッドに設定すると、ホストプロセッサからの差動信号線と、サブ表示パネル側へのデータ信号線とが交差してしまう。これにより、サブ表示パネル側へのデータ信号線のノイズが差動信号線に重畳してしまい、高速シリアル転送にエラー等が生じてしまう。

この点、図１３では、上位ビットのデータパッドＰＤ２３〜ＰＤ２０が兼用パッドに設定され、下位ビットのデータパッドＰＤ７〜ＰＤ０がサブ表示パネル用のデータパッドに設定されるため、差動信号線とサブ表示パネル側へのデータ信号線とが交差しなくなり、ノイズによる高速シリアル転送のエラー等を防止できる。

６．集積回路装置の詳細なレイアウト
図１４に集積回路装置１０の詳細なレイアウト例を示す。図１４では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図１４では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図１４の集積回路装置１０は、Ｄ１方向に沿って配置され、データ線を駆動するための複数のデータドライバブロックＤＢ１〜ＤＢＪや、走査線を駆動するための第１、第２の走査ドライバブロックＳＢ１、ＳＢ２を含む。また複数の階調電圧を生成する階調電圧生成回路ブロックＧＢや、電源電圧を生成するための電源回路ブロックＰＢや、高速Ｉ／Ｆ回路ブロックＨＢや、ロジック回路ブロックＬＢを含む。

ここでロジック回路ブロックＬＢは、高速Ｉ／Ｆ回路ブロックＨＢにより受信されたデータを受ける。そして、階調電圧を調整するための階調調整データを階調電圧生成回路ブロックＧＢに転送したり、電源電圧を調整するための電源調整データを電源回路ブロックＰＢに転送する。

図１４では、階調電圧生成回路ブロックＧＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。同様に電源回路ブロックＰＢはデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置される。即ち最も左端にあるデータドライバブロックＤＢ１のＤ３方向側に配置される。そして高速Ｉ／Ｆ回路ブロックＨＢ及びロジック回路ブロックＬＢは、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置される。即ち最も右端にあるデータドライバブロックＤＢＪのＤ１方向側に配置される。

階調電圧生成回路ブロックＧＢは、第１の走査ドライバブロックＳＢ１とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。高速Ｉ／Ｆ回路ブロックＨＢは、第２の走査ドライバブロックＳＢ２とデータドライバブロックＤＢ１〜ＤＢＪとの間に配置される。

また図１４では、隣接する回路ブロック間では、下層の配線層で形成されるローカル線が配線される。一方、隣接しない回路ブロック間では、ローカル線よりも上層の配線層で形成されるグローバル線がＤ１方向に沿って配線される。そして階調電圧生成回路ブロックＧＢからの階調電圧をデータドライバＤＢ１〜ＤＢＪに供給するための階調用グローバル線や、電源回路ブロックＰＢからの電源電圧を供給するための電源用グローバル線が、データドライバブロックＤＢ１〜ＤＢＪ上をＤ１方向に沿って配線される。

図１４のように集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２を配置した場合には、走査信号が出力される走査ドライバ用パッドについても、集積回路装置１０の両端に配置することが、配線効率を考慮すると望ましい。一方、データドライバブロックＤＢ１〜ＤＢＪは、集積回路装置１０の中央付近に配置される。従って、データ信号が出力されるデータドライバ用パッドについては、集積回路装置１０の中央付近に配置することが、配線効率を考慮すると望ましい。

このため図１４では、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２を集積回路装置１０の両端に設け、これらの走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２の間にデータドライバ用パッド配置領域ＰＲ３を設けている。こうすることで、走査ドライバブロックＳＢ１、ＳＢ２の出力線やデータドライバブロックＤＢ１〜ＤＢＪの出力線を、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドやデータドライバ用パッド配置領域ＰＲ３のパッドに対して、効率良く接続できる。

また図１４では、データドライバブロックＤＢ１〜ＤＢＪが集積回路装置１０の中央付近に配置される。従って、データドライバブロックＤＢ１〜ＤＢＪのＤ２方向側の空きスペースに、データドライバ用パッド配置領域ＰＲ３を設けることが可能になり、空きスペースの有効活用を図れる。なお、データドライバ用パッド配置領域ＰＲ３のパッドに接続されたパネル上のデータ信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。

また図１４では、データドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に、回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢが配置される。またデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に、回路面積が大きいロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。このようにすれば、これらの回路面積が大きい階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢのＤ２方向側の空きスペースや、ロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢのＤ２方向側の空きスペースを利用して、走査ドライバ用パッドの配置領域ＰＲ１、ＰＲ２を設けることができる。従って、空きスペースを有効利用して配線効率を向上できるため、集積回路装置１０のＤ２方向での幅を小さくできる。なお、走査ドライバ用パッド配置領域ＰＲ１、ＰＲ２のパッドに接続されたパネル上の走査信号線は、アレイ基板上においてＴＦＴアレイ部に配線される。

また図１４では、ロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢが隣接配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢで受信したデータの信号線をロジック回路ブロックＬＢにショートパスで接続でき、レイアウト効率を向上できる。

また図１４では、データドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に高速Ｉ／Ｆ回路ブロックＨＢが配置され、データドライバブロックＤＢ１〜ＤＢＪの配置領域には、高速Ｉ／Ｆ回路ブロックＨＢは配置されない。従って、データドライバブロックＤＢ１〜ＤＢＪに配線される階調用グローバル線や電源用グローバル線が、高速Ｉ／Ｆ回路ブロックＨＢ上を通らなくて済む。従ってこれらのグローバル線からのノイズの悪影響が、高速Ｉ／Ｆ回路ブロックＨＢに及ぶのを防止でき、高速Ｉ／Ｆ回路ブロックＨＢの誤動作等を防止できる。

例えば集積回路装置１０を、バンプを用いてガラス基板（アレイ基板）にＣＯＧ実装した場合、集積回路装置１０の両端部のバンプでの接触抵抗が上昇してしまうという問題がある。即ち集積回路装置１０とガラス基板の熱膨張係数は異なるため、熱膨張係数の差によって生じる応力（熱ストレス）は、集積回路装置１０の両端部の方が、中央部よりも大きくなる。このため、集積回路装置１０の両端部では、バンプでの接触抵抗が時間経過につれて上昇してしまう。特に集積回路装置１０がスリムで細長になるほど、両端部と中央部の応力の差は大きくなり、両端部のバンプでの接触抵抗の上昇も大きくなる。

一方、高速Ｉ／Ｆ回路ブロックＨＢでは、信号の反射を防止するために送信側と受信側とでインピーダンス整合をとっている。従って、高速Ｉ／Ｆ回路ブロックＨＢのパッドのバンプでの接触抵抗が上昇すると、インピーダンス整合が崩れ、高速シリアル転送の信号品質が劣化するおそれもある。従って、このような接触抵抗のことを考慮すれば、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０のなるべく中央部側に配置することが望ましい。

この点、図１４では、高速Ｉ／Ｆ回路ブロックＨＢは、集積回路装置１０の最も右端側の場所ではなく、データドライバブロックＤＢＪと走査ドライバブロックＳＢ２の間に配置される。従って、高速Ｉ／Ｆ回路ブロックＨＢを最も右端側に配置した場合に比べて、バンプでの接触抵抗の上昇を、許容範囲内に抑えることができる。また接触抵抗の問題を重視しすぎて、高速Ｉ／Ｆ回路ブロックＨＢをデータドライバブロックＤＢ１〜ＤＢＪの配置領域に設けると、前述したようにグローバル線からのノイズの影響で、高速Ｉ／Ｆ回路ブロックＨＢの性能がかえって低下する。図１４のレイアウト手法によれば、接触抵抗の上昇を許容範囲内に抑えながら、グローバル線からのノイズによる性能劣化の問題を解消できる。なお、ノイズが許容できる場合には、例えばデータドライバブロックＤＢＪのＤ４方向側のＩ／Ｏ領域等に高速Ｉ／Ｆ回路ブロックＨＢ（物理層回路、レシーバ回路）を配置してもよい。

７．集積回路装置の回路構成例
図１５に本実施形態の集積回路装置（表示ドライバ）の回路構成例を示す。なお本実施形態の集積回路装置は図１５の回路構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

表示パネルは、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネルは、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネルは、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。

ロジック回路４０（ドライバ用ロジック回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。

制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路９０に対して、電源電圧を調整するための電源調整データを出力する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリ２０から表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリ２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリ２０に書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

データドライバ５０は、表示パネルのデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５０は、メモリ２０から画像データ（階調データ）を受け、階調電圧生成回路１１０から複数（例えば２５６段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、画像データに対応する電圧を選択して、データ信号（データ電圧）として表示パネルのデータ線に出力する。

走査ドライバ７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネルの各走査線に出力する。なお走査ドライバ７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路９０は各種の電源電圧を生成する回路である。具体的には、入力電源電圧や内部電源電圧を、内蔵する昇圧回路が含む昇圧用キャパシタや昇圧トランジスタを用いてチャージポンプ方式で昇圧する。そして昇圧により得られた電圧を、データドライバ５０、走査ドライバ７０、階調電圧生成回路１１０などに供給する。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成してデータドライバ５０に供給する回路である。具体的には階調電圧生成回路１１０は、高電位側電源と低電位側電源の間を抵抗分割し、抵抗分割ノードに階調電圧を出力するラダー抵抗回路を含むことができる。また階調調整データが書き込まれる階調レジスタ部や、書き込まれた階調調整データに基づいて、抵抗分割ノードに出力される階調電圧を可変に設定（制御）する階調電圧設定回路などを含むことができる。

高速Ｉ／Ｆ回路２００（シリアルインターフェース回路）は、シリアルバスを介した高速シリアル転送を実現する回路である。具体的には、シリアルバスの差動信号線を電流駆動又は電圧駆動することにより、ホスト（ホストデバイス）との間で高速シリアル転送が実現される。

８．細長の集積回路装置
図１６に集積回路装置１０の配置例を示す。集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域（第１、第２のＩ／Ｏ領域）１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含むことができる。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含むことができる。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側Ｉ／Ｆ領域や入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合にはメモリのブロックを含むことができる。

図１７（Ａ）、図１７（Ｂ）に集積回路装置１０の平面レイアウトの詳細例を示す。図１７（Ａ）、図１７（Ｂ）において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図１７（Ａ）、図１７（Ｂ）では、集積回路装置１０の両端に走査ドライバブロックＳＢ１、ＳＢ２が配置される。なお、これらの走査ドライバブロックＳＢ１、ＳＢ２の一方のみを設けたり、ＳＢ１、ＳＢ２を設けない変形実施も可能である。

そして図１７（Ａ）では、データドライバブロックＤＢ１〜ＤＢ４（メモリブロックＭＢ１〜ＭＢ４）のＤ３方向側に、階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢ２が配置される。またデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）のＤ１方向側にロジック回路ブロックＬＢや高速Ｉ／Ｆ回路ブロックＨＢが配置される。また階調電圧生成回路ブロックＧＢは、電源回路ブロックＰＢ２とデータドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）との間に配置される。またロジック回路ブロックＬＢと高速Ｉ／Ｆ回路ブロックＨＢはＤ１方向において隣接配置される。

なお図１７（Ａ）では、ロジック回路ブロックＬＢのＤ４方向側に物理層回路ＰＨＹが設けられている。またＶＣＢは対向電極に印加されるコモン電圧を生成するＶＣＯＭ生成回路である。

また図１７（Ａ）では、細長の電源回路ブロックＰＢ１が、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ１〜ＤＢ４）と入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）との間に、Ｄ１方向に沿って配置される。この電源回路ブロックＰＢ１は、Ｄ１方向を長辺とし、Ｄ２方向を短辺とし、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の幅の細長回路ブロック）である。電源回路ブロックＰＢ１は、チャージポンプにより電圧の昇圧を行う昇圧回路の昇圧トランジスタや、昇圧制御回路などを含むことができる。一方、電源回路ブロックＰＢ２は、電源電圧を調整するための電源調整データが書き込まれる電源レジスタ部や、チャージポンプにより電圧の昇圧を行う昇圧回路により昇圧された電圧を調整するレギュレータなどを含むことができる。

一方、図１７（Ｂ）では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢが隣接配置される。そして電源回路ブロックＰＢと、階調電圧生成回路ブロックＧＢ及びロジック回路ブロックＬＢとの間に、データドライバブロックＤＢ１〜ＤＢ４（ＭＢ１〜ＭＢ４）が配置される。このようにすれば、ロジック回路ブロックＬＢからの階調電圧の設定信号をショートパスで階調電圧生成回路ブロックＧＢに入力することが可能になる。

また図１７（Ｂ）では、高速Ｉ／Ｆ回路ＨＢ（物理層回路）がロジック回路ブロックＬＢのＤ４方向側に配置される。このようにすれば差動入力パッドからの差動入力信号を高速Ｉ／Ｆ回路ブロックＨＢにショートパスで入力できる。また物理層回路ＰＨＹとＩ／Ｏ回路でのデータパッドの兼用が容易になる。

なお本実施形態の集積回路装置１０のレイアウト配置は図１７（Ａ）、図１７（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。例えばメモリ非内蔵の場合にはメモリブロックを省略でき、表示パネルのガラス基板に走査ドライバを形成できる場合には、走査ドライバブロックを省略できる。またＣＳＴＮ（Color Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路ブロックを省略できる。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１８（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。この場合に、例えばＷ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２の関係が成り立つ。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢの関係が成り立つ。

図１８（Ｂ）の配置手法では、Ｄ２方向での幅が広い２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図１８（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図１８（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ここで、図１８（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１８（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図１６〜図１７（Ｂ）の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１８（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１６〜図１７（Ｂ）の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また、例えば低温ポリシリコンＴＦＴパネルのように走査ドライバを表示パネル側に形成できる場合等には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１６〜図１７（Ｂ）の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば、階調電圧生成回路ブロックやロジック回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックやロジック回路ブロックのＤ１方向での長さを増減することで対応できる。

９．ブロック分割
図１９（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が８ビットであり、ＰＤＢ＝２４ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×２４ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×２４ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×２４ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図１９（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。即ち、例えばデータドライバブロック、メモリブロック、パッドブロックをマクロセル化した４個のドライバマクロセルＤＭＣ１、ＤＭＣ２、ＤＭＣ３、ＤＭＣ４がＤ１方向に沿って配置される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×２４）／４ビット分の画像データを記憶する。

１０． １水平走査期間での複数回読み出し
図１９（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分（Ｒ、Ｇ、Ｂを３本とすると、６０×３＝１８０本）のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

このような問題を解決するためには、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用することが望ましい。

例えば図２０ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２１のデータドライバＤＲａ、ＤＲｂのラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてデータドライバＤＲａ、ＤＲｂのマルチプレクサが、ラッチされた画像データの多重化を行い、ＤＲａ、ＤＲｂのＤ／Ａ変換器が、多重化後の画像データのＤ／Ａ変換を行う。そしてデータドライバＤＲａ、ＤＲｂの出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すように出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２０では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２０では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２０の手法によれば、図２１に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２０では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２１のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、スリムな細長チップを実現できる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図１９（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

さて図２１において、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数のドライバセルを含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２０のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すように出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２０のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチし、ラッチされた画像データの多重化を行う。そして多重化された画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すように出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２１のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２１ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２１では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルを含む。そして図２１において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）をＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２０で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶドライバセルの個数Ｑは、Ｑ＝ＨＰＮＳ／（ＤＢＮ×ＩＮ×ＮＤＭ）と表すことができる。図２１の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＤＢＮ＝４、ＩＮ＝２、ＮＤＭ＝３であるため、Ｑ＝７２０／（４×２×３）＝３０個になる。例えば多重化数が増えてＮＤＭ＝６になると、Ｑ＝７２０／（４×２×６）＝１５個になる。

またドライバセルのＤ２方向での幅（ピッチ）をＷＤとし、データドライバブロックが含む周辺回路部分（バッファ回路、配線領域等）のＤ２方向での幅をＷＰＣＢとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣＢと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２１の場合には、ＨＰＮ＝２４０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×２４）／（４×２）＝７２０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

また表示パネルの水平走査方向のサブピクセル数をＨＰＮＳとし、各ドライバセルのマルチプレクサの多重化数をＮＤＭとしたとする。すると、Ｄ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮＳ×ＰＤＢ）／（ＭＢＮ×ＲＮ×ＮＤＭ）と表すことができる。図２１の場合には、ＨＰＮＳ＝２４０×３＝７２０、ＰＤＢ＝２４、ＭＢＮ＝４、ＲＮ＝２、ＮＤＭ＝３であるため、Ｐ＝（７２０×２４）／（４×２×３）＝７２０個になる。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

１１．電子機器
図２２（Ａ）、図２２（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）、図２２（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図２２（Ａ）、図２２（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図２２（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域、電気光学素子等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域、液晶素子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また図１〜図１３で説明したパッドの兼用手法は、図１６〜図１８（Ａ）で説明した配置構成の集積回路装置のみならず、他の配置構成の集積回路装置にも適用でき、例えば図１８（Ｂ）の配置構成の集積回路装置にも適用できる。またＣＭＯＳレベルの信号は小振幅の差動信号よりも大きな振幅レベルの信号であればよい。

本実施形態の集積回路装置が実装される表示パネルの例。 パッドの兼用手法の説明図。 図３（Ａ）、図３（Ｂ）は本実施形態のパッドの兼用手法の説明図。 Ｉ／Ｏ回路、レシーバ回路の配置例。 Ｉ／Ｏ回路の構成例。 図６（Ａ）、図６（Ｂ）はＭＰＵインターフェースの信号波形例。 図７（Ａ）、図７（Ｂ）は高速Ｉ／Ｆ回路、物理層回路の構成例。 信号切り替え手法の例。 図９（Ａ）、図９（Ｂ）は信号切り替え手法の場合のテスト処理の説明図。 図１０（Ａ）、図１０（Ｂ）はマスク切り替え手法の例。 マスク切り替え手法の場合のテスト処理の説明図。 サブ表示パネルへのデータ転送の説明図。 サブ表示パネルにデータ転送する場合のパッド配置手法の説明図。 集積回路装置の詳細なレイアウト例。 集積回路装置の回路構成例。 集積回路装置の配置構成例。 図１７（Ａ）、図１７（Ｂ）は集積回路装置の平面レイアウト例。 図１８（Ａ）、図１８（Ｂ）は集積回路装置の断面図の例。 図１９（Ａ）、図１９（Ｂ）はメモリやデータドライバのブロック分割手法の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２２（Ａ）、図２２（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、ＧＢ 階調電圧生成回路ブロック、
ＤＢ、ＤＢ１〜ＤＢＪ データドライバブロック、ＭＢ メモリブロック、
ＬＢ ロジック回路ブロック、ＨＢ 高速Ｉ／Ｆ回路ブロック、ＰＨＹ 物理層回路、
ＬＫＣ リンクコントローラ、ＨＩＦ ホストＩ／Ｆ回路、Ｃ２７〜Ｃ０ Ｉ／Ｏ回路、
ＰＤ２３〜ＰＤ０ データパッド、ＰＸＷＲ〜ＰＸＣＳ 制御パッド、
１０ 集積回路装置、１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、
２０ メモリ、２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、４０ ロジック回路、
４２ 制御回路、４４ 表示タイミング制御回路、４６ ホストインターフェース回路、
４８ ＲＧＢインターフェース回路、５０ データドライバ、７０ 走査ドライバ、
９０ 電源回路、１１０ 階調電圧生成回路、２００ 高速Ｉ／Ｆ回路、
２１０、２２０ 物理層回路、２１２ クロック用レシーバ回路、
２１４ データ用レシーバ回路、２１６ トランスミッタ回路、
２３０ リンクコントローラ、２３２ パケット解析回路、２３４ パケット生成回路、
２４０ ドライバＩ／Ｆ回路、３００ 表示パネル、３１０ アレイ基板、
３１２ ＴＦＴアレイ部、３１４ ＦＰＣ基板、３３０ ホストプロセッサ、
３４０ サブ表示パネル、３４２ 集積回路装置、３４４ ＦＰＣ基板、
３５０ アレイ基板、３５２ アレイ部、４００ 表示パネル、
４１０ ホストデバイス、４２０ 画像処理コントローラ

Claims (12)

1. 複数のデータパッドと、
   その各々が、前記複数のデータパッドの各々からＣＭＯＳレベルのデータ信号を受ける複数のＩ／Ｏ回路と、
   物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、
   前記高速インターフェース回路ブロック及び前記複数のＩ／Ｏ回路から信号を受けるロジック回路ブロックとを含み、
   前記複数のデータパッドのうちの第１のデータパッドが第１の兼用パッドに設定され、前記複数のデータパッドのうちの第２のデータパッドが第２の兼用パッドに設定され、
   前記複数のＩ／Ｏ回路は、
   前記第１の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第１のＩ／Ｏ回路と、
   前記第２の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第２のＩ／Ｏ回路を含み、
   前記物理層回路は、
   前記差動信号を構成する第１の信号が、前記第１の兼用パッドを介して入力され、前記差動信号を構成する第２の信号が、前記第２の兼用パッドを介して入力されるレシーバ回路を含み、
   前記第１、第２の兼用パッドが、ＣＭＯＳレベルの前記データ信号の入力パッドとして使用されるＭＰＵインターフェースモードでは、前記レシーバ回路がディスエーブルに設定され、
   前記第１、第２の兼用パッドが、前記差動信号の前記第１、第２の信号の入力パッドとして使用されるシリアルインターフェースモードでは、前記第１、第２のＩ／Ｏ回路がディスエーブルに設定されることを特徴とする集積回路装置。
2. 請求項１において、
   前記物理層回路のうちの少なくとも前記レシーバ回路が、前記Ｉ／Ｏ回路が配置されるＩ／Ｏ領域に配置されることを特徴とする集積回路装置。
3. 請求項２において、
   前記レシーバ回路は、前記第１のＩ／Ｏ回路と前記第２のＩ／Ｏ回路の間に配置されることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   通常モードにおいて前記シリアルインターフェースモードに設定された場合に、テストモードにおいては前記ＭＰＵインターフェースモードに設定され、
   前記ロジック回路ブロックは、
   前記テストモードにおいて、前記データパッドから前記Ｉ／Ｏ回路を介して入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行うことを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記ＭＰＵインターフェースモードと前記シリアルインターフェースモードとを切り替えるための切り替え端子を有することを特徴とする集積回路装置。
6. 複数のデータパッドと、
   その各々が、前記複数のデータパッドの各々からＣＭＯＳレベルのデータ信号を受ける複数のＩ／Ｏ回路と、
   物理層回路を有し、差動信号を用いてシリアルバスを介したデータ転送を行う高速インターフェース回路ブロックと、
   前記高速インターフェース回路ブロック及び前記複数のＩ／Ｏ回路から信号を受けるロジック回路ブロックとを含み、
   前記複数のデータパッドのうちの第１のデータパッドが第１の兼用パッドに設定され、前記複数のデータパッドのうちの第２のデータパッドが第２の兼用パッドに設定され、
   前記複数のＩ／Ｏ回路は、
   前記第１の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第１のＩ／Ｏ回路と、
   前記第２の兼用パッドからのＣＭＯＳレベルのデータ信号が入力される第２のＩ／Ｏ回路を含み、
   前記物理層回路は、
   前記差動信号を構成する第１の信号が、前記第１の兼用パッドを介して入力され、前記差動信号を構成する第２の信号が、前記第２の兼用パッドを介して入力されるレシーバ回路を含み、
   前記第１、第２の兼用パッドが、ＣＭＯＳレベルの前記データ信号の入力パッドとして使用される場合には、前記第１、第２の兼用パッドと前記第１、第２のＩ／Ｏ回路とが配線により接続され、
   前記第１、第２の兼用パッドが、前記差動信号の前記第１、第２の信号の入力パッドとして使用される場合には、前記第１、第２の兼用パッドと前記物理層回路とが配線により接続されることを特徴とする集積回路装置。
7. 請求項６において、
   前記ロジック回路ブロックは、
   前記兼用パッドと前記物理層回路とが配線により接続されている場合に、テストモードに設定されたときには、前記データパッドのうち前記兼用パッド以外のパッドから前記Ｉ／Ｏ回路を介して入力されたＣＭＯＳレベルのテスト信号に基づいて、テスト処理を行うことを特徴とする集積回路装置。
8. 請求項１乃至７のいずれかにおいて、
   前記ロジック回路ブロックは、
   前記高速インターフェース回路ブロックが受信したデータを受け、サブ表示パネルを駆動するためのデータ信号を、複数の前記データパッドのうち前記兼用パッド以外のｋビット（ｋは自然数）のデータパッドを介して前記サブ表示パネル側に出力することを特徴とする集積回路装置。
9. 請求項８において、
   前記ロジック回路ブロックは、
   データ転送のための制御信号を、制御パッドを介して前記サブ表示パネル側に出力し、
   前記ｋビットのデータパッドは、前記兼用パッドと前記制御パッドの間に配置されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、
    前記第１〜第Ｎの回路ブロックは、
    表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、
    複数の階調電圧を生成する階調電圧生成回路ブロックと、
    階調電圧を調整するための階調調整データを前記階調電圧生成回路ブロックに転送する前記ロジック回路ブロックとを含み、
    前記第１の方向の反対方向を第３の方向とした場合に、前記階調電圧生成回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
11. 請求項１乃至９のいずれかにおいて、
    集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って第１〜第Ｎの回路ブロック（Ｎは２以上の整数）が配置され、
    前記第１〜第Ｎの回路ブロックは、
    表示パネルのデータ線を駆動するための少なくとも１つのデータドライバブロックと、
    電源電圧を生成するための電源回路ブロックと、
    前記高速インターフェース回路ブロックにより受信されたデータを受けると共に、電源電圧を調整するための電源調整データを前記電源回路ブロックに転送する前記ロジック回路ブロックとを含み、
    前記第１の方向の反対方向を第３の方向とした場合に、前記電源回路ブロックは前記データドライバブロックの前記第３の方向側に配置され、前記ロジック回路ブロックは、前記データドライバブロックの前記第１の方向側に配置されることを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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