JP4879515B2

JP4879515B2 - 表示装置及び電子機器

Info

Publication number: JP4879515B2
Application number: JP2005144874A
Authority: JP
Inventors: 肇木村; 潤小山; 昌彦早川; 優山崎; 由香里安藤; 恵介宮川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-05-21
Filing date: 2005-05-18
Publication date: 2012-02-22
Anticipated expiration: 2025-05-18
Also published as: JP2006011401A

Description

本発明は自発光素子を含む表示装置及びその駆動方法に関する。

従来の自発光素子を含む表示装置には、画素回路内でコンパレータ回路を用いて、ビデオ信号として入力された信号電圧と、１フレーム期間かけて変化するような三角波である基準信号の電圧とを比較し、電圧関係が反転するまでの期間によって発光素子の発光する時間を制御することにより１フレーム時間内での発光時間をアナログ的に制御して、階調を表現する表示方法が提案されている（非特許文献１及び２参照。）。
"An Innovative Pixel-Driving Scheme for 64-Level Gray-Scale Full-Color Active Matrix OLED Displays" Hajime Akimoto et alSID'02DIGEST P972-975 "A 3.5-inch OLED Display using a 4-TFT Pixel Circuit with an Innovative Pixel Driving Scheme" Hiroshi Kageyama,Hajime Akimoto SID'03DIGEST P96-99

上記非特許文献１では、１フレーム期間で発光期間と、信号入力期間とを設けていないようにするため、スイープラインと、データラインとを設けている。これらを設けると、ビデオ信号と、基準信号とを同時に入力することができる。従って、１フレーム期間は、すべて発光期間となっている。このような画素構成では、デューティ比を大きくすることができる。そのため、自発光素子の発光部に流れる電流の電流密度を小さくすることができ、発光素子の信頼性を高めることができる。しかし、基準信号を入力するスイープラインと、ビデオ信号を入力するデータラインとを設けるため、開口率が低くなってしまう。

上記非特許文献２では、スイープラインを設けていない画素構成が開示されている。そのため、上記非特許文献１よりも開口率を大きくすることができる。しかし、このような画素構成では、デューティ比が小さくなってしまう。これは、同時に基準信号と、ビデオ信号とを入力できないため、１フレーム期間を発光期間と、信号入力期間とに分けているからである。その結果、電流密度が大きくなり、発光素子の信頼性が低下してしまう。

そこで本発明は、開口率が低下しない画素構成を有する表示装置を提供することを課題とする。さらに、本発明はデューティ比を高め、発光素子の信頼性を高める表示装置及びその駆動方法を提供することを課題とする。

上記課題を鑑み本発明は、ビデオ信号が入力される信号線と、基準信号が入力される信号とを共用し、画素の開口率を向上させることを特徴とする。また信号線を共用するため、１ゲート選択期間において、ビデオ信号を入力する期間と、基準信号を入力する期間とを設けるよう駆動することを特徴とする。本発明の駆動方法により、１ゲート選択期間に、ビデオ信号と、基準信号とを入力することができるため、１フレーム期間を階調表示期間（点灯期間、発光期間とも表記する）と、信号入力期間とに分ける必要がない。

本発明の表示装置の駆動方法の一例は、アナログ信号が入力される信号線と、第１の走査線により制御される第１のスイッチと、第２の走査線により制御される第２のスイッチと、第２のスイッチに接続される発光素子とを有し、１ゲート選択期間の第１の期間において、第１のスイッチ及び第２のスイッチが選択されて、アナログ信号が入力され、１ゲート選択期間の第２の期間において、第１のスイッチが選択されて、信号線から基準信号が入力され、アナログ信号と、基準信号とによって発光素子が点灯（発光）することを特徴とする。

本発明の表示装置の駆動方法の一例は、アナログ信号が入力される信号線と、第１の走査線により制御される第１のスイッチと、第２の走査線により制御される第２のスイッチと、第２のスイッチが両端に設けられたインバータと、インバータの出力側に設けられた発光素子とを有し、１ゲート選択期間の第１の期間において、第１のスイッチ及び第２のスイッチが選択されて、アナログ信号が入力され、１ゲート選択期間の第２の期間において、第１のスイッチが選択されて、信号線から基準信号が入力され、アナログ信号と、基準信号とによってインバータから信号が出力され、当該信号に基づき発光素子が点灯することを特徴とする。

本発明の表示装置の駆動方法の一例は、アナログ信号が入力される信号線と、第１の走査線により制御される第１のスイッチと、第２の走査線により制御される第２のスイッチと、第１のスイッチ及び第２のスイッチが入力側に設けられた差動増幅回路と、差動増幅回路の出力側に設けられた発光素子とを有し、１ゲート選択期間の第１の期間において、第１のスイッチ及び第２のスイッチが選択されて、アナログ信号が入力され、１ゲート選択期間の第２の期間において、第１のスイッチが選択されて、信号線から基準信号が入力され、アナログ信号と、基準信号とによって差動増幅回路から信号が出力され、当該信号に基づき発光素子が点灯することを特徴とする。

本発明の駆動方法において、インバータ又は差動増幅回路は複数の薄膜トランジスタを有し、薄膜トランジスタのうち発光素子に接続される薄膜トランジスタを、線形領域で動作させることを特徴とする。

本発明の表示装置の一例は、第１の走査線により制御される第１のスイッチと、第２の走査線により制御される第２のスイッチと、第２のスイッチが両端に設けられたインバータ回路と、インバータ回路の出力側に設けられた発光素子と、を有する画素領域と、第１の走査線及び第２の走査線へ入力する信号を生成するドライバとを有し、画素領域と、ドライバとの間に保護回路が設けられていることを特徴とする。
また画素領域と、ドライバとの間に温度補償機能を有する素子が設けられていてもよい。

本発明の表示装置の一例は、第１の走査線により制御される第１のスイッチと、第２の走査線により制御される第２のスイッチと、第１のスイッチ及び第２のスイッチが入力側に設けられた差動増幅回路と、差動増幅回路の出力側に設けられた発光素子と、を有する画素領域と、第１の走査線及び第２の走査線へ入力する信号を生成するドライバとを有し、画素領域と、ドライバとの間に温度補償機能を有する素子が設けられていることを特徴とする。また画素領域と、ドライバとの間に温度補償機能を有する素子が設けられていてもよい。

このような本発明の駆動方法により、画素の配線、具体的には信号線の本数を低減することができるため、開口率を向上させることができる。そのため、信号線が複数設けられたことによる製造プロセスの不良を低減させることができる。従って、製造歩留りが向上し、さらにコストを低減することができる。また本発明の駆動方法により、デューティ比（１フレーム期間における階調表示期間の割合）を高めることができる。その結果、発光素子に流れる電流密度を低くすることができるため、発光素子の信頼性を高めることができる。

また本発明の保護回路を設けることにより、素子の静電破壊を防止することができる。さらに本発明の温度補償機能を設けることにより、温度変化に関わらず発光素子は所定の輝度で点灯することができる。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、画素構成について説明する。

図１（Ａ）に示すように、画素は、信号線（Ｓｉ）１０、第１の走査線（Ｇａ）１１、第２の走査線（Ｇｂ）１２、第１のスイッチ（Ｓｗ（ａ））１３、第２のスイッチ（Ｓｗ（ｂ））１４、第１の容量素子（Ｃｓ（ａ））１５、第２の容量素子（Ｃｓ（ｂ））１６、インバータ１７、発光素子１８を有する。第１のスイッチ１３及び第２のスイッチ１４は、例えば薄膜トランジスタを用いて作製することができる。薄膜トランジスタは、ゲート電極、ソース電極、ドレイン電極の３つの端子を有するが、特にソース電極、ドレイン電極に関しては、薄膜トランジスタの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソース電極、ドレイン電極のうち一方を第１の電極、他方を第２の電極と表記する。

このような画素構成の接続関係等について説明する。なお、接続するとは、電気的に接続されていればよい。すなわち、各素子間にスイッチ等のその他の素子が設けられていても構わない。第１のスイッチ１３の一方は、信号線１０に接続され、第１の走査線１１によって制御される。第１のスイッチ１３の他方には、第１の容量素子１５の一方が接続される。第１の容量素子１５の他方は、任意の配線に接続されている。任意の配線は、固定電位を有すると好ましいため、インバータが有するアノード線（Ｖｄｄ線）やＶｓｓ線を用いるとよい。また、前段の画素が有する第２の走査線を用いることもできる。また第１の容量素子１５は、信号線１０から入力される電荷を保持する機能を有していればよい。具体的には、第１の容量素子１５は、信号線１０から入力される基準信号２１を保持すればよい。以下に説明するが、本発明は１ゲート選択期間という非常に短い時間にビデオ信号と、基準信号との入力を行い、基準信号は、１ゲート選択期間の周期で入力し直すので、第１の容量素子１５は小さくてすむ。すなわち、短時間で基準信号２１を入力するため、電荷を保持する期間が短くて済むため、第１の容量素子１５は小さくてすむ。

第２のスイッチ１４は、インバータ１７の両端に接続され、第２の走査線１２によって制御される。第２の容量素子１６は、第１のスイッチ１３と、第２のスイッチ１４の一方の間に接続されている。第２の容量素子１６は、信号線１０から入力される電荷を保持する機能を有していればよい。具体的には、第２の容量素子１６は、信号線１０から入力されるビデオ信号２０（正確には、インバータのしきい値電圧とビデオ信号の差分の電圧）を保持すればよい。

発光素子１８は、インバータ１７の出力側に接続される。なお発光素子１８と、インバータ１７との間には、その他の素子、例えばスイッチ等が設けられていても構わない。このようなスイッチを設けることにより、第２のスイッチ１４がオンとなるとき、発光素子１８が点灯してしまうことを防止できる。

このような画素構成によって、１つの信号線からビデオ信号２０、及び基準信号２１を入力することができる。その結果、画素の開口率を高めることができる。さらに本発明の動作を用いると、デューティ比を高くすることができる。これは、１フレーム期間で、階調表示期間と、信号入力期間とを分けなくともすむからである。その結果、１フレーム期間中、階調表示期間とすることができ、デューティ比を高めることができる。以下に、図１（Ａ）に示した画素構成を有する表示装置の動作について説明する。

図２（Ａ）には、例えば１秒間に６０フレームの画像の書き換えが行われる、１フレーム期間のタイミングチャートであって、縦軸が走査線Ｇ（１行目から最終行目）、横軸が時間を示す。また本実施の形態では、図２（Ａ）に示すように、１フレーム期間は階調表示期間と、交流駆動期間とが設けられている場合で説明する。しかし本発明は、交流駆動期間を設けなくともよい。

なお本実施の形態において、インバータ１７が有する薄膜トランジスタ、特にｐチャネル型の薄膜トランジスタを飽和領域で動作させる必要がないことを特徴とする。すなわち、薄膜トランジスタを線形領域で動作させることが可能であるため、薄膜トランジスタのソース・ドレイン間電圧が小さくなるので、駆動電圧を高くする必要がなく、消費電力を削減することができる。

また交流駆動期間では、発光素子に対して逆方向の電圧（逆方向電圧）、つまり発光素子が点灯しない電圧を印加することができる。例えば、発光素子の対向電極と、インバータが有する高電位側電源（Ｖｄｄ）の電位を変えればよい。なお、発光素子１８に逆方向電圧の電圧を印加するタイミング、つまり交流駆動期間は、図２（Ａ）に限定されない。すなわち、１フレーム毎に交流駆動期間を設ける必要はない。また１フレームの後半に交流駆動期間を設ける必要もない。交流駆動期間の動作は、以下の実施の形態で説明する。加えてその他の逆方向電圧の構成、及びその動作等については、以下の実施の形態で説明する。

逆方向電圧を印加する結果、発光素子の状態を改善し、信頼性を向上させることができるため好ましい。また、発光素子は、異物の付着や、陽極又は陰極にある微細な突起によるピンホール、電界発光層の不均一性を起因として、陽極と陰極が短絡する初期不良が生じることがある。このような初期不良が発生すると、信号に応じた点灯及び非点灯が行われず、電流のほとんどが短絡部を流れてしまい、画素が消光する現象が生じることがある。その結果、画像の表示が良好に行われないという問題が発生する。また、この短絡は任意の画素に生じる恐れがある。そこで本実施の形態のように、発光素子に逆方向電圧を印加する。すると、短絡部のみに局所的な電流が流れ、該短絡部が発熱し、短絡部を酸化又は炭化させることができる。その結果、短絡部を絶縁化させることができるため、短絡部外の領域に電流が流れ、信号に応じた輝度を得ることができる。このように逆方向電圧を印加することにより、初期不良が生じても、その不良を解消し、画像の表示を良好に行うことができる。なお、このような短絡部の絶縁化は、出荷前に行うとよい。

また、初期不良だけでなく、時間の経過に伴い、新たに陽極と陰極の短絡が発生することがある。このような不良は、進行性不良とも呼ばれる。そこで、定期的に発光素子に逆方向電圧を印加することができるので、進行性不良が生じても、その不良を解消し、画像の表示を良好に行うことができる。

また逆方向電圧を印加することによって、画像の焼き付きを防止することができる。画像の焼き付きとは、発光素子１８の劣化状態により生じるが、逆方向電圧を印加することにより、劣化状態を低減することができる。その結果、画像の焼き付きが防止できる。

また一般に発光素子の劣化は、初期に大きく進み、時間と共に劣化の進行度合いが少なくなってくる。すなわち画素において、一度劣化した発光素子は、さらなる劣化が生じにくくなる。そのため、出荷前、又は画像を表示しないとき等に、全画素を点灯し、劣化していない画素に劣化を生じさせることによって、全画素の劣化状態を平均化することができる。このように、表示しないときに全画素を点灯してもよい。

次に図２（Ｂ）に示すように、書き込み期間には、１垂直走査期間が設けられ、１垂直走査期間は垂直帰線期間、及びゲート選択期間が設けられている。垂直帰線期間では、書き込み方向を変えたり、予備的な画素に信号を書き込んだりすることができる。ゲート選択期間は、走査線の本数分の選択期間が設けられており、これを１ゲート選択期間（１水平期間）と呼ぶ。

図２（Ｃ）には、ｉ行目〜（ｉ＋２）行目における第１の走査線Ｇａ及び第２の走査線Ｇｂへ入力される信号の波形を示す。本実施の形態において、１ゲート選択期間は、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２が設けられている。またこれらの期間を、図２（Ｃ）に示すようにそれぞれＴ（ｉ）〜Ｔ（ｉ＋６）と表記し、これらＴ（ｉ）〜Ｔ（ｉ＋６）期間の画素の動作について説明する。

Ｔ（ｉ）期間において、図３５（Ａ）に示すように第１のスイッチ１３及び第２のスイッチ１４がオンとなる。なお図面では、スイッチがオンとなるときは直線でつなぐように記載し、オフとなるときは切断されるように記載する。すると、信号線１０からビデオ信号２０が入力される。このときのビデオ信号２０の電位をＶｓとする。また第２のスイッチ１４がオンとなっているため、インバータ１７の入力側と出力側が接続される。このとき、点Ｐの電位がＶｋとなる。よって、第２の容量素子１６には、（Ｖｋ−Ｖｓ）分の電荷が蓄積される。このようにして、Ｔ（ｉ）期間では、ビデオ信号が入力される。

なお、Ｖｋとは、図３５（Ｂ）に示すように、インバータ１７の入力側と出力側が接続された状態の電位、つまりインバータ１７の入力と出力が等しくなるとき電位である。また図３５（Ｂ）に示すように、インバータ１７の入力側である点Ｐの電位がＶｋより上がると、インバータ１７の出力、つまり点Ｒの電位がＬｏｗとなる。このとき、発光素子１８は非点灯となる。逆に点Ｐの電位がＶｋより下がると、点Ｒの電位がＨｉｇｈとなる。このとき、発光素子１８に電圧が印加され点灯する。

次にＴ（ｉ＋１）期間において、図３６（Ａ）に示すように、第１のスイッチ１３がオン、第２のスイッチ１４がオフとなる。すると、信号線１０から基準信号２１が入力される。なお基準信号２１は、図３６（Ｂ）に示すように、１フレーム期間で三角波を有する。このＴ（ｉ＋１）期間では、基準信号２１の電位はＶｒ１であるとする。図３６（Ｂ）に示すように、ビデオ信号の電位であるＶｓは、Ｖｒ１より大きいものとする。ここでＶｓ−Ｖｒ１＝ΔＶ１とすると、点Ｑの電位はＶｒ１（＝Ｖｓ−ΔＶ１）となり、ＶｓよりもΔＶ１だけ低くある。従って、点Ｐの電位は、（Ｖｋ−ΔＶ１）となる。このとき、点Ｐの電位はＶｋより小さいため、点Ｒの電位がＨｉｇｈとなる。このとき、発光素子１８に電圧が印加され点灯する。

次に、Ｔ（ｉ＋２）期間において、図３７に示すように、第１のスイッチ１３及び第２のスイッチ１４がオフとなる。そのため点Ｑの電位となるＶｒ１の電位は、第１の容量素子１５に保持される。また第２の容量素子１６には、（Ｖｋ−Ｖｓ）分の電荷が保持されたままである。そのため、点Ｐの電位は、（Ｖｋ−ΔＶ１）に保持され、点Ｒの電位はＨｉｇｈに維持し、発光素子１８に電圧が印加され点灯する。

このとき、次の行である（ｉ＋１）行目の画素の第１のスイッチ１３、及び第２のスイッチ１４はオンとなる。そして信号線１０から、（ｉ＋１）行目の画素用のビデオ信号２０が入力されている。

次いで、Ｔ（ｉ＋３）期間において、第１のスイッチ１３がオン、第２のスイッチ１４がオフとなる。すると信号線１０から基準信号２１が入力される。この基準信号２１の電位をＶｒ２とする。基準信号２１の電位Ｖｒ２はビデオ信号の電位Ｖｓより低いままなので、点Ｐの電位はＶｋより低いままである。そのため、点ＲはＨｉｇｈを維持し、発光素子１８に電圧が印加され点灯する。

次いで、Ｔ（ｉ＋４）期間において、図３７に示す状態と同様に、第１のスイッチ１３、及び第２のスイッチ１４がオフとなる。ただしＴ（ｉ＋４）期間では、第１の容量素子１５にＶｒ２分の電荷が保持されるため、点Ｑの電位はＶｒ２である。また第２の容量素子１６には、（Ｖｋ−Ｖｓ）分の電荷が保持されたままである。そのため、点Ｐの電位は、Ｖｋ−ΔＶ２（ここでΔＶ２＝Ｖｓ−Ｖｒ２）に保持されている。よって、点ＰはＶｋより低いので、点Ｒの電位はＨｉｇｈに維持されている。

このとき、さらに次の行である（ｉ＋２）行目の画素の第１のスイッチ１３、及び第２のスイッチ１４はオンとなる。そして、信号線１０から（ｉ＋２）行目の画素用のビデオ信号２０が入力されている。

次いで、Ｔ（ｉ＋５）期間において、図３８（Ａ）に示すように、第１のスイッチ１３がオン、第２のスイッチ１４がオフとなる。すると信号線１０から基準信号２１が入力される。この基準信号２１の電位をＶｒ３とする。図３８（Ｂ）に示すように、Ｖｓ−Ｖｒ３＝ΔＶ３を満たす。このとき、ΔＶ３は負の値であり、Ｖｒ３はＶｓより高くなる。従って、点Ｐの電位はＶｋより高くなる。点そのため、点ＲはＬｏｗとなる。このとき、発光素子１８は、非点灯となる。

次いで、Ｔ（ｉ＋６）期間において、第１のスイッチ１３、及び第２のスイッチ１４がオフとなる。すると第１の容量素子１５にＶｒ３が保持されるため、点Ｑの電位はＶｒ３となる。また第２の容量素子１６には、（Ｖｋ−Ｖｓ）分の電荷が保持されたままである。そのため、点Ｐの電位は、Ｖｋ−ΔＶ３（ΔＶ３＝Ｖｓ−Ｖｒ３）に保持されている。そのため、点Ｒの電位はＬｏｗに維持され、発光素子１８は非点灯となる。

このとき、さらに次の行である（ｉ＋３）行目の画素の第１のスイッチ１３、及び第２のスイッチ１４はオンとなる。そして信号線１０から、（ｉ＋３）行目の画素用のビデオ信号２０が入力されている。

このようにビデオ信号２０及び基準信号２１の書き込みと、基準信号２１の保存を交互に行えばよい。そして、基準信号２１の電位がビデオ信号２０の電位より高い又は低いかにより、発光素子１８の点灯、非点灯が制御される。

なお上述したように本実施の形態において、インバータ１７が有する薄膜トランジスタ、特にｐチャネル型の薄膜トランジスタを飽和領域で動作させる必要がない。そのため、駆動電圧を高くする必要がなく、消費電力を削減することができる。

また本実施の形態は、１ゲート選択期間に基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２が設けられていることを特徴とする。その結果、１つの信号線１０を共用でき、開口率を高めることができる。さらにデューティ比を高めることができる。また１ゲート選択期間に、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２を設けるため、走査線駆動回路の動作周波数を高めるとよい。なお、ある画素に着目したとき、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２とが現れる順序は、どちらが先でもよい。

また図１（Ａ）とは異なる画素構成について説明する。図１（Ｂ）には、図１（Ａ）に示す画素において、インバータ１７と、発光素子１８との間にトランジスタＴｒ１を設けた画素を示す。その他の構成は、図１（Ａ）と同様であるため、説明は省略する。

また図１（Ｃ）には、図１（Ａ）に示す画素において、インバータ１７と、発光素子１８との間にスイッチＳｗ１を設け、Ｓｗ１には電流源Ｃ１が設けられた画素を示す。電流源Ｃ１が一定の電流を流すことにより、発光素子１８には、一定の電流を流すことができる。その他の構成は、図１（Ａ）と同様であるため、説明は省略する。

なお本実施の形態は、その他の実施の形態と自由に組み合わせることができる。

（実施の形態２）
本実施の形態では、通常のＣＭＯＳ構成のインバータと異なるインバータの構成について説明する。インバータ１７は１つの極性のトランジスタを有するように構成することができる。その場合、トランジスタと抵抗素子を設けたり、１つの極性を有するトランジスタを２つ設けてもよい。具体的なインバータを有する画素回路は、図３９、図４０に示す。

図３９（Ａ）には、抵抗素子Ｒと、ｎチャネル型のトランジスタＴｒ６とが設けられている。抵抗素子Ｒと、トランジスタＴｒ６とは接続し、その間に第２のスイッチ１４の一端が接続されている。また当該第２のスイッチ１４の一端には、発光素子１８の画素電極が接続されている。この抵抗素子Ｒと、トランジスタＴｒ６がインバータとしての機能を奏する。その他の構成は、図１（Ａ）と同様であるため説明を省略する。

図３９（Ｂ）には、第１のｎチャネル型のトランジスタＴｒ７と、第２のｎチャネル型のトランジスタＴｒ８とが設けられている。第１のｎチャネル型トランジスタＴｒ７と、第２のｎチャネル型のトランジスタＴｒ８とは接続し、その間に第２のスイッチ１４の一端が接続されている。また当該第２のスイッチ１４の一端には、発光素子１８の画素電極が接続されている。第１のｎチャネル型トランジスタＴｒ７はダイオード接続となっている。その他の構成は、図１（Ａ）と同様であるため説明を省略する。

図４０（Ａ）には、抵抗素子Ｒと、ｐチャネル型のトランジスタＴｒ９とが設けられている。抵抗素子Ｒと、トランジスタＴｒ９とは接続し、その間に第２のスイッチ１４の一端が接続されている。また当該第２のスイッチ１４の一端には、発光素子１８の画素電極が接続されている。この抵抗素子Ｒと、トランジスタＴｒ９がインバータとしての機能を奏する。その他の構成は、図１（Ａ）と同様であるため説明を省略する。

図４０（Ｂ）には、第１のｐャネル型のトランジスタＴｒ１０と、第２のｐチャネル型のトランジスタＴｒ１１とが設けられている。第１のｐチャネル型トランジスタＴｒ１０と、第２のｐチャネル型のトランジスタＴｒ１１とは接続し、その間に第２のスイッチ１４の一端が接続されている。また当該第２のスイッチ１４の一端には、発光素子１８の画素電極が接続されている。第２のｎチャネル型トランジスタＴｒ１１はダイオード接続となっている。その他の構成は、図１（Ａ）と同様であるため説明を省略する。

図３９に示した構成と、図４０に示した構成とを比較すると、発光素子１８のアノード電圧が各素子の影響を受けにくい。そのため、図４０に示す構成は好ましい。

（実施の形態３）
本実施の形態では、図１に示した等価回路を有する画素の画素部のレイアウトの一例について説明する。

図３には、第１のスイッチ１３、第２のスイッチ１４、及びインバータ１７として薄膜トランジスタを用いる場合を示す。なおインバータ１７は極性の異なる２以上の薄膜トランジスタを用いて形成する場合で説明する。

上記薄膜トランジスタのため、所定の形状にパターニングされた半導体膜を形成する。当該半導体膜を覆うようにゲート絶縁膜を形成する。

その後、第１の導電膜を形成し、当該第１の導電膜を第１の走査線（Ｇａ）１１、第２の走査線（Ｇｂ）１２、薄膜トランジスタのゲート電極となるようにパターニングする。

第１の導電膜を覆って、絶縁膜を形成する。その後、第２の導電膜を形成し、当該第２の導電膜を信号線（Ｓｉ）１０、電源線Ｖｓｓ、Ｖｄｄ、薄膜トランジスタのソース電極又はドレイン電極となるようにパターニングする。

このとき第１の容量素子（Ｃｓ（ａ））１５を、第１の導電膜、ゲート絶縁膜又は絶縁膜、第２の導電膜により形成する。そのため、第１の導電膜を、第１の電源線Ｖｓｓ、第２の電源線Ｖｄｄの下方に形成し、第２の導電膜により、第１のスイッチとしての薄膜トランジスタのソース電極又はドレイン電極と当該第１の導電膜とを接続させる。また、第２の容量素子（Ｃｓ（ｂ））１６を、第１の導電膜、ゲート絶縁膜又は絶縁膜、第２の導電膜により形成する。そのため、第１の導電膜を第１のスイッチとしての薄膜トランジスタのソース電極又はドレイン電極の下方に形成する。このとき、当該第１の導電膜と、第２のスイッチとしての薄膜トランジスタのソース電極又はドレイン電極とを接続させる。

発光素子１８の画素電極２３は、インバータを構成する薄膜トランジスタのソース電極又はドレイン電極に接続するように形成される。

このように画素電極まで形成した後、隔壁として機能する絶縁膜を形成し、電界発光層を形成する。隔壁や電界発光層の詳細は、以下の実施の形態において説明する。

（実施の形態４）
本実施の形態では、図３に一例を示した画素部の断面について説明する。

図４には、第１のスイッチ１３、インバータ１７、及び発光素子１８の断面図を示す。絶縁基板３０上に設けられた下地絶縁膜上には、第１のスイッチ１３として薄膜トランジスタＴｒ１、インバータを構成する第１の薄膜トランジスタＴｒ２、第２の薄膜トランジスタＴｒ３が設けられている。本実施の形態では、薄膜トランジスタＴｒ１及びＴｒ２をｎチャネル型とし、Ｔｒ３をｐチャネル型とする。

絶縁基板としては、バリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板等が挙げられる。またその他の絶縁表面を有する基板としては、ポリエチレン-テレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチックや、アクリル等の可撓性を有する合成樹脂からなる基板がある。

薄膜トランジスタＴｒ１〜Ｔｒ３は、活性層となる半導体膜、半導体膜上に設けられたゲート絶縁膜３２、ゲート電極を有する。

半導体膜は、非晶質半導体、非晶質状態と結晶状態とが混在したＳＡＳ、非晶質半導体中に０．５ｎｍ〜２０ｎｍの結晶粒を観察することができる微結晶半導体、及び結晶性半導体から選ばれたいずれの状態を有してもよい。

本実施の形態では、非晶質半導体膜を形成し、加熱処理により結晶化された結晶性半導体膜を用いる。加熱処理とは、加熱炉、レーザ照射、若しくはレーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又はそれらを組み合わせて用いることができる。

レーザ照射を用いる場合、連続発振型のレーザビーム（ＣＷレーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることができる。レーザビームとしては、Ａｒレーザ、Ｋｒレーザ、エキシマレーザ、ＹＡＧレーザ、Ｙ₂Ｏ₃レーザ、ＹＶＯ₄レーザ、ＹＬＦレーザ、ＹＡｌＯ₃レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ｔｉ：サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波、及び当該基本波の第２高調波、第３高調波、又は第４高調波のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ:ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。

なお連続発振の基本波のレーザビームと連続発振の高調波のレーザビームとを照射するようにしてもよいし、連続発振の基本波のレーザビームとパルス発振の高調波のレーザビームとを照射するようにしてもよい。複数のレーザビームを照射することにより、エネルギーを補うことができる。

またパルス発振型のレーザビームであって、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できるような発振周波数でレーザを発振させるレーザビームを用いることもできる。このような周波数でレーザビームを発振させることで、走査方向に向かって連続的に成長した結晶粒を得ることができる。具体的なレーザビームの発振周波数は１０ＭＨｚ以上であって、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を使用する。

また、希ガスや窒素などの不活性ガス雰囲気中でレーザビームを照射するようにしてもよい。これにより、レーザビームの照射による半導体表面の荒れを抑えたり、平坦性を高めることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。

またＳｉＨ₄とＦ₂、又はＳｉＨ₄とＨ₂を用いて微結晶半導体膜を形成し、その後上記のようなレーザ照射を行って結晶化してもよい。

その他の加熱処理として、加熱炉を用いる場合、非晶質半導体膜を５００〜５５０℃で２〜２０時間かけて加熱する。このとき、徐々に高温となるように温度を５００〜５５０℃の範囲で多段階に設定するとよい。最初の低温加熱工程により、非晶質半導体膜の水素等が出てくるため、結晶化の際の膜荒れを低減する、所謂水素出しを行なうことができる。さらに、結晶化を促進させる金属元素、例えばニッケル（Ｎｉ）を非晶質半導体膜上に形成すると、加熱温度を低減することができ好ましい。このような金属元素を用いた結晶化であっても、６００〜９５０℃に加熱しても構わない。

但し、金属元素を形成する場合、半導体素子の電気特性に悪影響を及ぼすことが懸念されるので、該金属元素を低減又は除去するためのゲッタリング工程を施す必要が生じる。例えばゲッタリング工程として、非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲するよう工程を行なえばよい。

また直接下地絶縁膜上に、結晶性半導体膜を形成してもよい。この場合、ＧｅＦ₄、又はＦ₂等のフッ素系ガスと、ＳｉＨ₄、又はＳｉ₂Ｈ₆等のシラン系ガスとを用い、熱又はプラズマを利用して直接、結晶性半導体膜を形成することができる。

このような半導体膜の作製方法であって、高温処理が必要となるときは、耐熱性の高い石英基板を用いるとよい。

このように形成される半導体膜上にゲート絶縁膜、ゲート電極を順に形成する。ゲート絶縁膜は、珪素を有する酸化膜、又は珪素を有する窒化膜を用いることができる。

その後ゲート電極をマスクとして自己整合的に不純物元素を添加する。すると、不純物元素が添加されたソース領域及びドレイン領域、並びにゲート電極下方にチャネル形成領域が形成される。このとき、ゲート電極の端面をテーパ形状とすることにより、低濃度不純物領域（ＬＤＤ領域）を形成することができる。低濃度不純物領域を有する構造を、ＬＤＤ（lightly doped drain）構造と呼ぶ。ＬＤＤ構造は、ホットキャリア劣化耐性を強くでき、またオフリーク電流も低減できるといった特徴を有している。低濃度不純物領域のうち、ゲート電極と重なっている領域を有する場合、ゲートオーバーラップＬＤＤ構造（ＧＯＬＤ構造）と呼ぶ。ＧＯＬＤ構造は高電流駆動力で、かつホットキャリア劣化耐性に非常に優れた特徴を有している。例えばゲート電極を積層構造とし、第１のゲート電極のテーパ形状と、第２のゲート電極のテーパ形状を異ならせることによりＬＤＤ構造やＧＯＬＤ構造を形成することができる。このようなゲート電極は、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をタングステン（Ｗ）とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をチタン（Ｔｉ）とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をアルミニウム（Ａｌ）とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜を銅（Ｃｕ）とする組み合わせで形成することが好ましい。また、第１の導電膜及び第２の導電膜としてリン（Ｐ）等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用いてもよい。またチャネル形成領域が微細化するにつれ短チャネル効果を防止するためには、ゲート電極の側面に絶縁物を形成し、当該絶縁物下方に低濃度不純物領域が形成される、所謂サイドウォール構造とすると好ましい。

その後、ゲート絶縁膜を開口して、ソース領域及びドレイン領域に接続する配線（それぞれソース配線及びドレイン配線と表記する）を形成し、薄膜トランジスタとして完成することができる。

しかし本実施の形態では、さらにゲート電極、及び半導体膜を覆ってパッシベーション膜３３を形成する。当該パッシベーション膜３３により、ゲート電極表面の酸化を防止することができる。加えて、パッシベーション膜が有する水素により、半導体膜の欠陥（ダングリングボンド）の終端を行うことができる。パッシベーション膜３３として、珪素を有する酸化膜、又は珪素を有する窒化膜、具体的には酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等を用いることができる。さらに本実施の形態では、層間絶縁膜を設け、平坦性を高めることを特徴とする。層間絶縁膜は、有機材料や無機材料を用いることができる。有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテン、シロキサン、又はポリシラザンを用いることができる。シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。またポリシラザンとは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を含む液体材料を出発原料として形成される。無機材料としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）（ｘ、ｙ＝１、２・・・）等の酸素、又は窒素を有する絶縁膜を用いることができる。また、層間絶縁膜として、これら絶縁膜の積層構造を用いてもよい。例えば有機材料を用いて層間絶縁膜を形成すると、平坦性は高まるが、水分や酸素が吸収されやすい状態となってしまう。これを防止するため、有機材料上に、無機材料を有する絶縁膜を形成するとよい。無機材料に、窒素を有する絶縁膜を用いると、水分に加えてＮａ等のアルカリイオンの侵入を防ぐことができる。本実施の形態では、第１の層間絶縁膜３４に有色性有機材料、第２の層間絶縁膜３５に透光性を有する有機材料を用いる。なおカーボンブラック等の粒子を有機材料へ分散させることにより、有色性を得ることができる。有色性有機材料により、配線等による光の回り込みを抑えることができる。所謂ブラックマトリクスとしての機能を奏することができる。

その後、第１及び第２の層間絶縁膜３４、３５、パッシベーション膜３３及びゲート絶縁膜３２に開口部を設け、ソース配線及びドレイン配線３６を形成する。ソース配線及びドレイン配線は、導電性材料により単層又は積層で形成する。例えば、チタン（Ｔｉ）と、アルミニウムシリコン（Ａｌ−Ｓｉ）とＴｉとの積層、Ｍｏと、Ａｌ−Ｓｉと、Ｍｏとの積層、ＭｏＮと、Ａｌ−Ｓｉと、ＭｏＮとのの積層構造を用いることができる。また導電性材料として、炭素及びニッケル（１〜２０ｗｔ％）を含むアルミニウム合金（Ａｌ（Ｃ＋Ｎｉ））膜を用いてもよい。（Ａｌ（Ｃ＋Ｎｉ））膜は、通電又は熱処理後も耐熱性が高く以下に示す画素電極（ＩＴＯやＩＴＳＯ）と酸化還元電位が近いため、電池効果による電食反応が生じにくく、コンタクト抵抗値に大きな変動がない材料である。

その後、薄膜トランジスタＴｒ２及びＴｒ３を接続するソース配線及びドレイン配線３６に、画素電極２３を接続する。画素電極は透光性又は非透光性を有する材料を用いて形成する。例えば、透光性を有する場合、インジウム錫酸化物（ＩＴＯ、Indium Tin Oxide）、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（indium zinc oxide）、酸化インジウムに２〜２０％の酸化珪素（ＳｉＯ₂）を混合したＩＴＯ−ＳｉＯｘ（便宜上ＩＴＳＯ又はＮＩＴＯと表記する）、有機インジウム、有機スズ等を用いることもできる。また非透光性を有する材料として、銀（Ａｇ）以外にタンタル、タングステン、チタン、モリブデン、アルミニウム、銅から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料を用いることができる。

画素電極２３の端を覆うように、絶縁膜３７を形成する。絶縁膜３７は、電界発光層を形成するときの隔壁（土手）として機能する。絶縁膜３７は、層間絶縁膜と同様に無機材料と有機材料のどちらの材料を用いて形成してもよい。

次いで絶縁膜３７に開口部を形成し、当該開口部に電界発光層２４を形成する。このとき絶縁膜３７に接するように電界発光層を形成するため、当該電界発光層にピンホールなどが生じないように、曲率半径が連続的に変化する形状を有するとよい。また絶縁膜３７の加熱処理から電界発光層２４の形成までを、大気に曝すことなく連続して行うとよい。

電界発光層の材料は、有機材料（低分子又は高分子を含む）、又は有機材料と無機材料の複合材料として用いることができる。また電界発光層は、液滴吐出法、塗布法又は蒸着法により形成することができる。高分子材料は、液滴吐出法又は塗布法が好ましく、低分子材料は蒸着法、特に真空蒸着法が好ましい。本実施の形態では、電界発光層として、低分子材料を真空蒸着法により形成する。

なお電界発光層が形成する分子励起子の種類としては一重項励起状態と三重項励起状態が可能である。基底状態は通常一重項状態であり、一重項励起状態からの発光は蛍光と呼ばれる。また、三重項励起状態からの発光は燐光と呼ばれる。電界発光層からの発光とは、どちらの励起状態が寄与する場合も含まれる。さらに、蛍光と燐光を組み合わせて用いてもよく、各ＲＧＢの発光特性（発光輝度や寿命等）により蛍光及び燐光のいずれかを選択することができる。例えばＲ用の電界発光層には、三重項励起状態となる材料を使用し、Ｇ、Ｂ用には、一重項励起状態となる材料を使用するとよい。

詳細な電界発光層は、画素電極２３側から順に、ＨＩＬ（ホール注入層）、ＨＴＬ（ホール輸送層）、ＥＭＬ（発光層）、ＥＴＬ（電子輸送層）、ＥＩＬ（電子注入層）の順に積層されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることができる。

具体的には、ＨＩＬとしてＣｕＰｃやＰＥＤＯＴ、ＨＴＬとしてα−ＮＰＤ、ＥＴＬとしてＢＣＰやＡｌｑ₃、ＥＩＬとしてＢＣＰ：ＬｉやＣａＦ₂をそれぞれ用いる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ₃を用いればよい。

なお、電界発光層は上記材料に限定されない。例えば、ＣｕＰｃやＰＥＤＯＴの代わりに酸化モリブデン（ＭｏＯｘ：ｘ＝２〜３）等の酸化物とα−ＮＰＤやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電子注入層にベンゾオキサゾール誘導体（ＢｚＯＳと示す）を用いてもよい。

さらに各ＲＧＢの電界発光層を形成する場合、カラーフィルターを用いて、高精細な表示を行うこともできる。カラーフィルターにより、各ＲＧＢの発光スペクトルにおけるブロードなピークを鋭くなるように補正できるからである。

以上、各ＲＧＢの電界発光層を形成する場合を説明したが、単色の発光を示す電界発光層を形成してもよい。この場合、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うこともできる。例えば、白色又は橙色の発光を示す電界発光層を形成する場合、カラーフィルターやカラーフィルターと色変換層とを組み合わせたものを設けることによりフルカラー表示を行うことができる。

もちろん単色の発光を示す電界発光層を形成して単色表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示を行うことができる。エリアカラータイプは、主に文字や記号を表示する場合に適している。

その後、電界発光層２４及び絶縁膜３７を覆うように発光素子１８の第２の電極２５を形成する。

なお、画素電極（便宜上第１の電極と表記する）２３及び第２の電極２５の材料は、仕事関数を考慮して選択する必要がある。そして第１の電極２３及び第２の電極２５は、画素構造により、いずれも陽極、陰極となりうる。以下に、陽極及び陰極に用いる電極材料について説明する。

陽極として用いる電極材料としては、仕事関数の大きい（仕事関数４．０eV以上）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体例な材料としては、ＩＴＯ、ＺｎＯ、ＩＺＯ、ＩＴＳＯ、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、パラジウム、又は金属材料の窒化物（例えば、窒化チタン等）を用いることができる。

また、陰極として用いる電極材料としては、仕事関数の小さい（仕事関数３．８eV以下）金属、合金、電気伝導性化合物、及びこれらの混合物などを用いることが好ましい。具体的な材料としては、元素周期律の１族又は２族に属する元素、すなわちリチウムやセシウム等のアルカリ金属、及びマグネシウム、カルシウム、ストロンチウム等、及びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ）や化合物（ＬｉＦ、ＣｓＦ、ＣａＦ₂）の他、希土類金属を含む遷移金属を用いて形成することができる。

このような第１の電極又は第２の電極を、透光性又は非透光性とすることにより、電界発光層からの光の射出方向を選択することができる。例えば、第１の電極及び第２の電極を、透光性を有する材料で形成する場合、電界発光層からの光が基板側３０及び封止基板側へ射出する両面発光型の表示を行うことができる。

電界発光層からの光を基板３０へ射出する場合、第１の電極を透光性とし、第２の電極を非透光性とすればよい。その結果、下面発光型の表示装置を提供することができる。また電界発光層からの光を封止基板側へ射出する場合、第１の電極と非透光性とし、第２の電極を透光性とすればよい。その結果、上面発光型の表示装置を提供することができる。このような光の出射方向とならない側に設けられた非透光性の電極には、反射性の高い導電膜を用いることにより光を有効利用することができる。

本実施の形態では、第１の層間絶縁膜３４に有色性有機材料を使用するため、第１の電極に非透光性材料を用い、第２の電極に透光性材料を用いることにより、上面発光型とする。また層間絶縁膜に有色性有機材料を用いず、第１の電極にＩＴＯ等の透光性材料を用いることにより、下面発光型とすることができる。

また、本実施の形態において第１の電極及び第２の電極のうち、透光性とする必要がある場合、金属、又はこれら金属を含む合金を非常に薄く形成し、ＩＴＯ、ＩＺＯ、ＩＴＳＯ又はその他の透明導電膜（合金を含む）との積層により形成することができる。

以上のようにして画素部を形成することができる。

また信号線と、走査線との間に生じるクロストークを防止するため、層間絶縁膜を積層すると好ましい。このとき、クロストークが生じないような膜厚を確保するため、層間絶縁膜の一部には有機材料を用いるとよい。また層間絶縁膜に無機材料を用いる場合、低誘電率材料（ｌｏｗ-ｋ材料）を使用すると好ましい。

また層間絶縁膜を積層した場合であって、発光素子からの光を下方へ出射するとき、異種材料の界面での光の屈折を防止するとよい。例えば、第１の層間絶縁膜に開口部を形成し、当該開口部を埋めるように第２の層間絶縁膜を形成する。その結果、第１の層間絶縁膜及び第２の層間絶縁膜の界面での光の屈折を防止することができ、光の取り出し効率を高めることができる。

このような層間絶縁膜を積層する場合であって、層間絶縁膜に開口部を形成する構成例を以下に示す。

図４（Ｂ）は、図４（Ａ）と異なり層間絶縁膜を積層し、第１の層間絶縁膜に開口部を設けることを特徴とする。また当該開口部は、電界発光層が設けられる領域に形成することを特徴とする。また第１のスイッチ１３として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図４（Ａ）と同様であるため説明を省略する。その結果、第１の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第１の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。また第１の電極及び第２の電極を透光性材料とすることにより、両面発光型とすることができる。もちろん、第１の電極を非透光性材料とし、第２の電極を透光性材料とすることにより上面発光を行うことができる。

図５（Ａ）は、図４（Ａ）と異なり、画素電極２３を形成した後、配線３６を形成することを特徴とする。その他の構成は図４（Ａ）と同様であるため説明を省略する。

図５（Ｂ）は、図５（Ａ）と異なり第１の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第１の層間絶縁膜に開口部を設けることを特徴とする。また第１のスイッチ１３として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。の他の構成は図５（Ａ）と同様であるため、図４（Ａ）を参照することができる。その結果、第１の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第１の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。またさらに第１の電極及び第２の電極を透光性材料とすることにより、図５（Ｂ）に示すように両面発光型とすることができる。もちろん、第１の電極を非透光性材料とし、第２の電極を透光性材料とすることにより上面発光を行うことができる。

図６（Ａ）は、図４（Ａ）と異なり、パッシベーション膜を積層構造とし、層間絶縁膜形成前に、配線３６を形成し、層間絶縁膜３４に開口部を形成し、配線３６と接続する要に画素電極２３を形成することを特徴とする。パッシベーション膜には、第１層目に酸化窒化珪素（ＳｉＮＯ）膜を用い、第２層目に窒化酸化珪素（ＳｉＯＮ）膜を用いることができる。図６（Ａ）に示す画素において、第１の層間絶縁膜３４及び第２の層間絶縁膜３５を積層した構造を用いてもよい。その他の構成は図４（Ａ）と同様であるため説明を省略する。

図６（Ｂ）は、図６（Ａ）と異なり第１の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第１の層間絶縁膜に開口部を設けることを特徴とする。また第１のスイッチ１３として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図６（Ａ）と同様であるため、図４（Ａ）を参照することができる。その結果、第１の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第１の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。またさらに第１の電極及び第２の電極を透光性材料とすることにより、図６（Ｂ）に示すように両面発光型とすることができる。もちろん、第１の電極を非透光性材料とし、第２の電極を透光性材料とすることにより上面発光を行うことができる。

図４３には、図３におけるC-D、E-Fの断面図を示す。本発明の画素構成において、発光素子の電極として用いる画素電極２３と、配線３６とを画素毎に接続させる構造を適用してもよい。図４３では直接、画素電極２３と配線３６とを接続しているが、画素電極２３と同一層として形成される導電膜（代表的にはＩＴＯ）を介して接続させても構わない。このように画素電極２３と、配線３６とを接続する場合、画素電極２３と配線３６とを同じ電位とすることにより、配線３６を画素電極２３の補助配線として用いることができる。補助配線により、画素電極２３を薄く形成するために高抵抗となってしまう場合であっても、電圧降下を抑えることができる。
なお、補助配線を保持容量用の配線やインバータ用の電源線と共用することもできる。その結果、配線数を増やすことなく、補助配線を設けることができる。このような構成によって、製造歩留まりを向上させることができる。図４３に示す補助配線の構成は、本発明の画素構成のいずれにも適用することができる。

図７（Ａ）は、図６（Ａ）と異なり、配線３６を２層にして設けることを特徴とする。すなわち、第１の層間絶縁膜３４に開口部を設けて配線３６ａを形成し、次いで第２の層間絶縁膜３５を形成し、当該第２の層間絶縁膜３５に開口部を設けて配線３６ｂを形成する。例えば配線３６ａとして、炭素及びニッケル（１〜２０ｗｔ％）を含むアルミニウム合金（Ａｌ（Ｃ＋Ｎｉ））を用い、配線３６ｂとしてＴｉと、ＡｌとＳｉの合金と、Ｔｉとの積層構造を用いることができる。その他の構成は図６（Ａ）と同様であるため、図４（Ａ）の説明を参照することができる。

図７（Ｂ）は、図７（Ａ）と異なり第１の層間絶縁膜に開口部を設けることを特徴とする。また電界発光層が設けられる領域において、第１の層間絶縁膜に開口部を設けることを特徴とする。また第１のスイッチ１３として半導体膜上に複数のゲート電極が形成されたマルチゲート構造を有する薄膜トランジスタを用いることを特徴とする。その他の構成は図７（Ａ）と同様であるため、図４（Ａ）を参照することができる。その結果、第１の層間絶縁膜に有色性有機材料を用いる場合であっても、下面発光を行うことができる。また有色性有機材料を用いない場合であっても、第１の層間絶縁膜に開口部を設けることにより、層間絶縁膜等の界面での光の屈折を低減させることができる。またさらに第１の電極及び第２の電極を透光性材料とすることにより、図７（Ｂ）に示すように両面発光型とすることができる。もちろん、第１の電極を非透光性材料とし、第２の電極を透光性材料とすることにより上面発光を行うことができる。

このように画素電極２３を層間絶縁膜等の平坦面上に形成すると、均一に電圧を印加することができる。その結果、良好な画像表示を行うことができる。

またこのように形成された表示装置には、コントラストの向上を図るために、偏光板、円偏光板を設けてもよい。この場合、発光素子の光の出射側に、その発光波長帯を中心波長とし、当該波長領域を偏光するフィルム（偏光フィルム）を設けた構成とすると、コントラストの向上や、配線等による鏡面化（映り込み）の防止を図ることができる。

また図４１には、図６で示した画素部の一部、及び第１のゲートドライバ４１、第２のゲートドライバ４２の領域の断面図を示す。図６では図示しなかったが、第１又は第２の容量素子は、ゲート電極材料と、層間絶縁膜３４等、配線３６とにより形成することができる。第１及び第２のゲートドライバ領域には封止材４０８が設けられている。封止材により、対向基板４０６を張り合わせることができる。対向基板４０６を張り合わせるときに形成される空間には、窒素等の不活性ガス、樹脂材料を充填させたり、乾燥剤を設けるとよい。水分や酸素による発光素子１５の劣化を防止することができる。

また図４１に示すように、封止材をゲートドライバ上に設けることにより、表示装置の狭額縁化を達成することができる。またソースドライバ上に封止材を設けてもよい。ただし、引き出し配線等が多く設けられているため、注意が必要である。

このような封止構造は、図４、図５、図７で示したいずれの画素構成にも適用することができる。

（実施の形態５）
本実施の形態では、上記実施の形態で示した画素部を有する表示パネルの構造を説明する。

図８に示すように、表示パネルは、上述した画素がマトリクス状に複数配置された画素領域４０と、第１のゲートドライバ４１と、第２のゲートドライバ４２と、ソースドライバ４３とを有する。第１のゲートドライバ４１と第２のゲートドライバ４２は、画素領域４０を挟んで対向するように配置するか、画素領域４０の上下左右の四方のうち一方に配置するとよい。

ソースドライバ４３は、パルス出力回路４４、及び選択回路４６を有する。選択回路４６は、スイッチを有し、当該スイッチは配線（選択配線）４７からの選択信号（ｓｅｌｅｃｔｓｉｇｎａｌ）により、制御される。そしてスイッチにより、ビデオ信号２０又は基準信号２１が信号線（Ｓｉ）１０へ入力される。

以下に、ソースドライバの具体例を説明する。

図９に示すように、パルス出力回路４４は、シフトレジスタ（Ｓ／Ｒ）７０を有し、当該シフトレジスタへスタートクロックパルス（ＳＣＫ）、反転されたスタートクロックパルス（ＳＣＫＢ）が入力される。またパルス出力回路は第１のスイッチＳｗ７１を有し、上記スタートクロックパルスに基づきスイッチが選択されると、ビデオ信号２０が出力される状態となる。なお第１のアナログスイッチ７１は、薄膜トランジスタを有する。

図１０に示すように、選択回路４６は、第２のスイッチＳｗ７２を有し、第２のスイッチ７２は第１のアナログスイッチ７３、第２のアナログスイッチ７４、及びインバータ７５を有する。第１及び第２のアナログスイッチ７３、７４、及びインバータ回路７５は、極性の異なる薄膜トランジスタを有する。第１のアナログスイッチ７３は、その入力側にパルス選択回路４４が有する第１のスイッチ７１に接続され、その出力側には、信号線（Ｓｉ）１０が接続される。第２のアナログスイッチ７４は、その入力側に基準信号２１が入力され、その出力側には信号線（Ｓｉ）１０が接続される。インバータ７５は、第１のアナログスイッチ７３と、第２のアナログスイッチ７４が交互に選択されるように設ける。

このようなソースドライバ４３により、第１のアナログスイッチ７３が選択されるとき、ビデオ信号２０が信号線１０へ入力され、第２のアナログスイッチ７４が選択されるとき、基準信号２１が信号線１０へ入力される。この第１のアナログスイッチ７３が選択される期間が、ビデオ信号入力期間Ｔ２であり、第２のアナログスイッチ７４が選択される期間が、基準信号入力期間Ｔ１である。

また図１１に示すように、パルス出力回路４４が有する機能と、選択回路４６が有する機能とを共用することができる。図１１に示すソースドライバ４３は、シフトレジスタ７０に接続されたＮＡＮＤ７６を有する。また、第１のアナログスイッチ７７と、当該第１のアナログスイッチ７７が選択されるように設けられたインバータ７９を有する。また基準信号２１が入力される第２のアナログスイッチ７８と、当該第２のアナログスイッチ７８が選択されるように設けられたインバータ８０を有する。第１及び第２のアナログスイッチ７７、７８はその出力側に信号線１０が接続されている。なおＮＡＮＤ７６により、第１のアナログスイッチ７７、及び第２のアナログスイッチ７８のいずれかが選択される。この第１のアナログスイッチ７７が選択される期間が、ビデオ信号入力期間Ｔ２であり、第２のアナログスイッチ７８が選択される期間が、基準信号入力期間Ｔ１である。

なおソースドライバは、図９〜図１１に示した構成に限定されるものではなく、ビデオ信号２０と、基準信号２１が交互に信号線１０に入力されるような回路であればよい。

第１のゲートドライバ４１はパルス出力回路５４と選択回路５５を有する。第２のゲートドライバ４２は選択回路５７を有する。選択回路５５、５７は、それぞれ第１の選択配線５２ａ、第２の選択配線５２ｂが接続される。第１の選択配線５２ａから入力されるパルス信号Ａ（ｓｅｌｅｃｔｐｕｌｓｅＡ）と、第２の選択配線５２ｂから入力されるパルス信号Ｂ（ｓｅｌｅｃｔｐｕｌｓｅＢ）は反転した関係を有する。そしてパルス信号Ａは、第１の選択回路５７ａからの信号に基づき、第１の走査線Ｇａへ入力される。またパルス信号Ｂは、第２の選択回路５７ｂからの信号に基づき、第１の走査線Ｇａへ入力される。パルス信号Ａ及びパルス信号Ｂにより、図２（Ｃ）に示すような第１の走査線Ｇａへ入力されるパルス信号が作成される。当該パルス信号に基づき、第１のスイッチ１３が選択される。

また第２の走査線Ｇｂには、パルス出力回路５４から、図２（Ｃ）に示すようなパルス信号が入力される。当該パルス信号を作成するため、パルス出力回路５４は、図３３に示すようなディレイ型フリップフロップ回路（ＤＦＦ）を有する。各ＤＦＦからパルス信号が出力されるが、図２（Ｃ）に示すようなパルス信号を作成するため、出力配線５８を一つおきに設けている。当該パルス信号に基づき、第２のスイッチ１４が選択される。

第１の選択回路５７ａから、図２（Ｃ）に示したような、第１の走査線（Ｇａ）１１へ入力されるパルス信号（ｓｅｌｅｃｔｐｕｌｓｅＡ）が入力される。このとき、画素が有する第１のスイッチ１３に相当する薄膜トランジスタが選択され、信号線１０からビデオ信号２０が入力される。

第１のゲートドライバ４１が有するパルス出力回路５４は、複数のフリップフロップ回路からなるシフトレジスタやデコーダ回路を用いて形成してもよい。またソースドライバ４３が含むパルス出力回路４４を複数のフリップフロップ回路からなるシフトレジスタやデコーダ回路を用いて形成してもよい。パルス出力回路４４、５４、５６として、デコーダ回路を適用すれば、ソース線Ｓｘ又は走査線Ｇｙをランダムに選択することができる。

なおソースドライバ４３の構成は上記の記載に制約されず、レベルシフタ、又はバッファ等のその他の回路を設けてもよい。また、第１のゲートドライバ４１と第２のゲートドライバ４２の構成も上記の記載に制約されず、レベルシフタ、又はバッファ等のその他の回路を設けてもよい。

また、ソースドライバ４３、第１のゲートドライバ４１、第２のゲートドライバ４２は、保護回路を有してもよい。保護回路は、抵抗素子、容量素子及び整流素子から選択された１個又は複数個であることを特徴とする。また、整流素子はゲート電極とドレイン電極が接続されたトランジスタ又はダイオードであることを特徴とする。このような保護回路により、静電気等の大電流による静電破壊を防止することができる。保護回路の詳細は、以下の実施の形態で説明する。

また本発明の表示装置は、電源制御回路６３を有することを特徴とする。電源制御回路６３は、発光素子１８に電源を供給する電源回路６１とコントローラ６２を有する。電源回路６１は、電源８３を有し、当該電源８３は発光素子１８の対向電極に接続する。

発光素子１８に順方向の電圧（順方向電圧）を印加して、発光素子１８に電流を流して発光させるときは、電源８３の電位は、発光素子１８の画素電極の電位より低くなるように設定する。一方、交流駆動期間において、逆方向電圧を印加する場合、電源８３の電位は、発光素子１８の画素電極の電位より高くなるように設定する。このような電源８３の設定は、コントローラ６２から電源回路６１に所定の信号を入力することによって行うことができる。

電源制御回路６３を用いて、発光素子１８に逆方向電圧を印加することで、上述したように発光素子１８の状態を改善し、信頼性を向上させることができるため好ましい。

さらに表示パネルが、周囲の温度（以下環境温度と表記）に基づき動作するモニター回路６４と制御回路６５を有すると好ましい。モニター回路６４は、モニター用発光素子６６（以下発光素子６６と表記）を有する。モニター用発光素子とは、画素に設けられた発光素子１８と同様に形成されるが、画像表示に用いることは要しない。モニター用発光素子６６により、環境温度によって、素子の変化情報を得ることができる。

また定電流源等により、モニター用発光素子６６へ電流が供給される。このとき画素に設けられた発光素子１８と同様な電流が供給されると好ましい。このようにして、発光素子の劣化情報を得ることもできる。

制御回路６５は定電流源とバッファを有する。このような制御回路６５は、モニター回路６４の出力に基づき、電源電位を変更する信号を、電源制御回路６３に供給する。電源制御回路６３は、制御回路６５から供給される信号に基づき、画素領域４０に供給する電源電位を変更する。上記構成を有する本発明は、環境温度の変化に起因した電流値の変動を抑制して、信頼性を向上させることができる。

このようなにモニター回路６４により、発光素子の状態に応じて駆動電圧を補正することができる。なおモニター回路６４等の詳細な構成については、以下の実施の形態で説明する。

また駆動電圧が限界値を超えるようになると、表示面にその旨を表示させてもよい。または表示面の輝度を徐々に低下させたり、表示面を点灯させてもよい。

なお、本実施の形態における薄膜トランジスタは、薄膜トランジスタ以外のどのようなタイプのトランジスタでもよい。またこれらトランジスタは、どのような基板上に形成されていてもよい。すなわち、図８で示したような回路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていてもよいし、単結晶基板に形成されていてもよいし、SOI基板上に形成されていてもよい。または、図８における回路の一部が、ある基板に形成されており、図８における回路の別の一部が、別の基板に形成されていてもよい。すなわち、図８に示したように、全ての回路が同じ基板上に形成される必要はない。例えば、図８において、画素領域４０とゲートドライバ４１とは、ガラス基板上にTFTを用いて形成し、ソースドライバ４３（もしくはその一部）は、単結晶基板上に形成し、そのICチップをCOG(Chip On Glass)で接続してガラス基板上に配置してもよい。または、そのICチップをTAB(Tape Auto Bonding)やプリント基板を用いてガラス基板と接続してもよい。

（実施の形態６）
本実施の形態では、上記実施の形態で示した画素部を有する表示パネルであって、第１及び第２のゲートドライバを共用する構造を、図１２を用いて説明する。

ソースドライバ４３は、パルス出力回路４４、及び選択回路４６を有し、図８と同様の構成である。

ゲートドライバ９１はパルス出力回路９２及び選択回路９４を有する。選択回路９４は、各走査線に対応して、ＮＡＮＤ９６、９７、インバータ９８、９９、１１１及びＮＯＲ１１０を有する。第１の選択配線５２ａはＮＡＮＤゲート９６の一方の端子に接続される。また、ＮＡＮＤ９６の他方の端子はパルス信号が入力される配線（Ｇ２Ｓ１Ｇ）に接続されている。第２の選択配線５２ｂはＮＡＮＤゲート９７の一方の端子に接続される。また、ＮＡＮＤゲート９７の他方の端子はパルス出力回路９２に接続されている。ＮＡＮＤ９６の出力側はインバータ９８の入力側に接続される。また、ＮＡＮＤ９７の出力側はインバータ９９の入力側に接続されている。インバータ９８及び９９の出力側はＮＯＲ１１０の入力側に接続され、ＮＯＲ１１０の出力側はインバータ１１１の入力側に接続されている。

上記実施の形態と同様に、ソースドライバ４３が含むパルス出力回路４４、ゲートドライバ９１が含む第１のパルス出力回路９４及び第２のパルス出力回路９２は、複数のフリップフロップ回路からなるシフトレジスタやデコーダ回路を用いることができる。パルス出力回路４４、９２、９３として、デコーダ回路を適用すれば、ソース線Ｓｘ又は走査線Ｇｙをランダムに選択することができる。

なおソースドライバ４３の構成は上記の記載に制約されず、レベルシフタ、又はバッファ等のその他の回路を設けてもよい。また、ゲートドライバ９１の構成も上記の記載に制約されず、レベルシフタ、又はバッファ等のその他の回路を設けてもよい。また、上記実施の形態と同様にソースドライバ４３、ゲートドライバ９１は、保護回路を有することを特徴とする。保護回路の詳細は、以下の実施の形態で説明する。

このようにゲートドライバを共用することにより、画素領域４０の占有面積を大きくすることができる。その結果、表示パネルの狭額縁化を図ることができる。

（実施の形態７）
本実施の形態では、逆方向電圧を印加する動作、及びそのための画素構成について説明する。

図１８に示すように、インバータ１７として、ｐチャネル型の薄膜トランジスタ、及びｎチャネル型の薄膜トランジスタを設けた画素に基づき説明する。また図１８において、インバータ１７の一方の電圧をＶ１、インバータ１７の他方の電圧をＶ２、発光素子１８の対向電極の電位をＶ３、第１の容量素子１５の低電位をＶ４と表記する。

図１８に示した画素構成において、交流駆動期間に、逆方向電圧を印加するには、発光素子１８の対向電極と、画素電極との電位差を反転させるように設定すればよい。

そのため、例えば図２３に示すように、交流駆動期間において、対向電極の電位Ｖ３を画素電極の電位より高める。すなわち、発光素子１８の対向電極の電位をふる場合について説明する。なお、図１８に示す画素構成では、発光素子１８の画素電極の電位が、対向電極の電位Ｖ３より高くなるとき点灯するようになっている。また発光素子１８の対向電極の電位をふった結果、対向電極の電位Ｖ３が、インバータ１７が有するＶ１の電位と等しい場合、交流駆動期間において、インバータ１７が有するｎチャネル型トランジスタがオンとなる。その結果、当該インバータ１７に接続される発光素子に逆方向電圧が印加される。また対向電極の電位Ｖ３が、インバータ１７が有するＶ１より大きい場合、交流駆動期間において、全画素に逆方向電圧を印加することができる。

なお交流駆動期間において、図２３に示すように、対向電極の電位Ｖ３を高め、インバータ１７の一方の電圧Ｖ１を低めても構わない。

また逆方向電圧を印加する方法、回路の構成、又はタイミングは、図２３又は図１８に限定されない。例えば対向電極の電位を固定した別の構成がある。この場合の画素構成や動作を以下に説明する。

図１８に示す画素に対して、図１９に示すように１フレーム期間において、ビデオ信号２０より、基準信号２１の電位が小さいとき、階調表示期間、つまり階調表示期間となる。一方、ビデオ信号２０より、基準信号２１の電位が大きいとき、非階調表示期間となる。このとき、逆方向電圧を印加し、交流駆動期間とする。

但し、上述したように、発光素子１８の対向電極の電位Ｖ３を固定し、インバータ１７のＶ２より大きくする。その結果、発光素子１８へ逆方向電圧を印加することができる。すなわち、上記電位を満たすことにより、非点灯の時、常時発光素子１８へ逆方向電圧を印加することができる。

また、消去期間Ｔｅを設け、当該消去期間に逆方向電圧を印加する場合について説明する。この場合、図１とは異なる画素構成によって、達成することができる。例えば、図２０に示すように、図１に示す画素構成において、トランジスタＴｒ２を追加した画素構成を用いる。トランジスタＴｒ２は、第２の容量素子１６の電荷を放電するように設けられており、トランジスタＴｒ２がオンとなると発光素子１８が非点灯となる。また本実施の形態では、トランジスタＴｒ２は、ｐチャネル型の薄膜トランジスタで形成する場合を示しため、図２１に示すように、消去用走査線ＧｅにＬｏｗが入力されるとトランジスタＴｒ２はオンとなる。そして、トランジスタＴｒ２は、消去用走査線Ｇｅにより制御される。この発光素子１８が非点灯となる期間を消去期間と呼ぶ。
なお１フレーム期間中、発光素子１８の対向電極の電位はＶ３に固定し、インバータ１７のＶ２より大きくなるように設定する。その結果、消去期間において、発光素子１８へ逆方向電圧を印加することができる。つまり、消去用走査線を順に選択し、トランジスタＴｒ２がオンとなるとき、画素へ逆方向電圧を印加することができる。また図２０に示す画素では、トランジスタＴｒ２がオンとなるときに加え、ビデオ信号によって発光素子１８が非点灯となるときにも逆方向電圧を印加することができる。

このような画素構成におけるタイミングチャートは、図２２（Ｂ）（Ｃ）と同様なものとなるため、説明は省略する。

このように、発光素子１８を非点灯とすることにより、残像防止の効果を奏することもできる。

また、図２２（Ａ）に示すように、１ゲート選択期間において、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２に加えて、消去信号入力期間Ｔ３を設け、この消去信号入力期間に逆方向電圧を印加することができる。

消去信号入力期間Ｔ３では、信号線１０から消去用のビデオ信号が入力され、非点灯となる。一方、発光素子１８の対向電極の電位はＶ３に固定し、インバータ１７のＶ２より大きくなっている。その結果、発光素子１８へ逆方向電圧を印加することができる。この場合、画素へ順に逆方向電圧を印加することができる。

この場合のタイミングチャートは、図２２（Ｂ）に示すように、１フレーム期間において、書き込み期間Ｔａが終了後、消去期間Ｔｅが開始するものとなる。例えばｋ行目の画素に着目すると、図２２（Ｃ）に示すように、１フレーム期間において、階調表示期間と、消去期間つまり交流駆動期間とが現れることになる。

また上記と異なる画素構成により、逆方向電圧を印加することができる。その例を、図２４を用いて説明する。

図２４には、図１８に示す画素構成に、第３のスイッチＳｗ３と、第４のスイッチＳｗ４を設けた画素構成を示す。また、第４のスイッチＳｗ４において発光素子と接続されていない一端（単に第４のスイッチの一端という）の電圧をＶｂと表記する。第３のスイッチＳｗ３及び第４のスイッチＳｗ４は、走査線Ｇｂにより制御される。また第３のスイッチＳｗ３及び第４のスイッチＳｗ４は、インバータＩＮＶ５を介して接続されているため、反転動作をする。

このような画素構成において、発光素子１８の対向電極の電位Ｖ３は、第４のスイッチの一端の電位Ｖｂよりも大きくなるように設定する。このような構成において、第４のスイッチＳｗ４が選択されると、発光素子１８へ逆方向電圧が印加される。なお第４のスイッチの一端の電位Ｌｂは、各行ずつ変化させてもよいし、全行同時に変化させてもよい。またさらに、発光素子１８の対向電極の電位Ｖ３は、第４のスイッチＳｗ４が選択されるときのみ、第４のスイッチの一端の電位Ｖｂよりも大きくなるように制御してもよい。同様に、第４のスイッチＳｗ４が選択されるときのみ、第４のスイッチの一端の電位ＶｂＶｂが対向電極の電位Ｖ３より低くなるように設定してもよい。さらに上記電圧を満たすように、第４のスイッチの一端の電位Ｖｂと、発光素子１８の対向電極の電位Ｖ３とを固定してもよい。

本実施の形態で示したような画素構成に対して逆方向電圧を印加することにより、上述したように初期不良等による影響を低減することができ好ましい。

また本実施の形態では、発光素子１８に逆方向電圧を印加する場合について説明したが、同様にモニター用の発光素子６６に逆方向電圧を印加することができる。その結果、発光素子６６の初期劣化等を低減できる。また、発光素子１８へ逆方向電圧を印加すると同時に、発光素子６６へ逆方向電圧を印加すると好ましい。発光素子６６の状態と、発光素子１８の状態が同程度となるため、発光素子６６に基づき補正される電圧の精度を高めることができるからである。

（実施の形態８）
本実施の形態では温度補償機能について説明する。

本実施の形態において、温度補償機能を有する素子は、図１５に示すような周囲の温度に基づき動作するモニター回路６４を有し、モニター回路６４はモニター用発光素子６６を有する。発光素子６６の一方の電極は一定の電位の保たれた電源に接続し（図示する構成では接地している）、他方の電極は制御回路６５に接続する。制御回路６５は、定電流源１２１とアンプ１２２を有する。電源制御回路６３は、上述したように電源回路６１とコントローラ６２とを有する。なお、電源回路６１は、供給する電源電位を変えることができる可変電源であることが好ましい。このようなモニター回路６４、制御回路６５及び電源制御回路６３により温度補償が実行される。

次に、発光素子６６が環境温度を検出する仕組みについて説明する。発光素子６６の両電極間には、定電流源１２１から一定の電流が供給される。すなわち、発光素子６には常に一定の電流が供給される。このような発光素子６６は、環境温度が変化すると、発光素子６６自体の抵抗値が変化する。発光素子６６の抵抗値が変化すると、当該発光素子６６の電流値は常に一定であることから、発光素子６６の両電極間の電位差が変化する。この温度変化による発光素子６６の電位差の変化を検出することで、環境温度の変化を検出する。このとき、発光素子６６の一定の電位に保たれている側の電極の電位は変わらないので、定電流源１２１に接続する側の電極の電位の変化を検出する。このような発光素子の電位の変化の情報を含む信号は、アンプ１２２に供給され、当該アンプ１２２で増幅された後、電源制御回路６３に出力される。電源制御回路６３は、アンプ１２２を介して、モニター回路６４の出力に基づき、基準信号２１を変える。具体的には、基準信号２１の電位を制御する。その結果、温度変化に合わせて、発光素子１８の輝度を補正することができる。

なお図１５では、発光素子６６を複数有するが、これに制約されない。すなわちモニター回路６４に設ける発光素子６６の個数は制約されない。例えば、各ＲＧＢ用のモニター用発光素子を設けてもよい。各ＲＧＢによって、温度特性が異なるからである。この場合、上記のように画素電極の電位を制御するとよい。

また、発光素子６６にトランジスタを直列に接続した構成をモニター用素子として適用してもよい。その場合、例えば常時、当該トランジスタをオンとなるようにする。そして、当該トランジスタをリミッターとして使用することができる。当該トランジスタは、画素が有するトランジスタと同様に作製することができる。なおリミッターとして使用する場合は、当該トランジスタのチャネル幅やチャネル長を大きくすると好ましい。

以上、基準信号を補正する場合について説明したが、発光素子１８の画素電極の電位や、対向電極の電位を制御してもよい。

図２５（Ａ）（Ｂ）を用いて、画素電極の電位を制御する場合について説明する。図２５（Ａ）に示す画素構成では、画素電極に、インバータ１７を介して補償回路３００ａが設けられている。この補償回路３００ａにより、発光素子１８の画素電極の電位を制御することができる。

また図２５（Ｂ）に示す画素構成では、画素電極に、トランジスタＴｒ４を介して補償回路３００ａが設けられている。この補償回路３００ａにより、発光素子１８の画素電極の電位を制御することができる。

このように、画素電極の電位を制御する場合、当該画素電極は、各画素に設けられているため、各ＲＧＢによる温度変化の差異を考慮することができ、好ましい。

図２６には、補償回路３００ａの具体的な構成を示す。補償回路３００ａは、発光素子６６を有し、当該発光素子６６の画素電極に接続されたアンプ３０１、及び定電流源３０２を有する。オペアンプのマイナス側は、当該オペアンプの出力側に接続されている。またオペアンプのプラス側は、定電流源３０２に接続されている。

このような補償回路により、温度変化による発光素子６６の電位差の変化を検出することができる。より詳しくは、発光素子６６の一定の電位に保たれている側の電極の電位は変わらないので、定電流源３０２に接続する側の電極の電位の変化を検出する。このような発光素子の画素電位の変化の情報を含む信号は、アンプ３０１に供給され、当該アンプ３０１で増幅される。増幅された信号が、発光素子１８の画素電極に入力され、温度変化に応じた電位となるように制御される。

図２７を用いて、対向電極の電位を制御する場合について説明する。図２７に示す画素構成では、対向電極に、補償回路３００ｂが設けられている。この補償回路３００ｂにより、発光素子１８の対向電極の電位を制御することができる。

図２８には、補償回路３００ｂの具体的な構成を示す。補償回路３００ｂは、発光素子６６を有し、当該発光素子６６の画素電極に接続された定電流源３０２を有し、画素電極が接続されていない定電流源３０２の一端にアンプ３０１が接続されている。オペアンプのマイナス側は、当該オペアンプの出力側に接続されている。またオペアンプのプラス側は、定電流源３０２に接続されている。

このような補償回路により、温度変化による発光素子６６の電位差の変化を検出することができる。より詳しくは、発光素子６６の一定の電位に保たれている側の電極の電位は変わらないので、定電流源３０２に接続する側の電極の電位の変化を検出する。このような発光素子の対向電位の変化の情報を含む信号は、アンプ３０１に供給され、当該アンプ３０１で増幅される。増幅された信号が、発光素子１８の対向電極に入力され、温度変化に応じた電位となるように制御される。

以上のように、温度変化に応じて、発光素子１８の画素電極又は対向電極の電位を制御することができる。その結果、温度変化によらず所定の輝度で発光することができる。

また補償回路３００ａのより詳細な例を図２９〜図３２に示す。図２９に示す画素部は、図１等で示すように少なくともインバータ１７、及び発光素子１８を有している。またモニター用の発光素子６６は、電源線２２６を介して発光素子１８の対向電極に接続される。

発光素子１８が温度に対して電流・電圧特性が変化してしまうと、一定の電圧を印加した場合であっても、高温で高輝度となり、低温で低輝度となる。これを補正するため、定電流を定電流源３０２より発光素子６６に流し、そこで発生する電圧をアンプ３０１、トランジスタ２１３を介して、電源線２２８に印加している。当該電源線２２８は、インバータ１７を介して、発光素子１８の画素電極に接続されている。このような補償回路を用いる場合、発光素子６６と発光素子１８が同一材料で形成されていれば、温度特性はキャンセルされ、温度に対して輝度を一定に保つことが可能となる。

アンプ３０１以外に、スイッチングレギュレータを有し、スイッチングレギュレータは、第１のコンパレータ２０１、第２のコンパレータ２０２、発振回路２０４、平滑容量２０５、ダイオード２０６、スイッチトランジスタ２０８、インダクタ２０９、基準電源２０３、２０７、２２４、アッテネータ２１０を有する。基準電源２０７は電流容量の大きな電源、たとえばバッテリーなどを用いる。

スイッチングレギュレータの構成は上記には限定されず他の構成を用いても良い。また、図２９ではスイッチトランジスタをＮＰＮ型バイポーラトランジスタとしているがこれには限定されない。

発振回路２０４の出力信号と基準電圧２０３、第１のコンパレータ２０１の出力信号を第２のコンパレータ２０２で比較し、第２のコンパレータ２０２の出力信号でスイッチングトランジスタ２０８を制御する。スイッチトランジスタ２０８がオンとなるとインダクタ２０９に電流がながれ、磁界エネルギーがインダクタ２０９に保持される。トランジスタ２０８がオフとなると、磁界エネルギーは電圧に変わり、ダイオード２０６を介して平滑容量２０５を充電する。スイッチングトランジスタ２０８のオンオフデューティ比によって、平滑容量２０５に発生する直流電圧は変化する。

平滑容量２０５の直流電圧はアッテネータ２１０でアッテネートされ、第１のコンパレータ２０１に入力される。第１のコンパレータ２０１は基準電圧２２４とアッテネータ２１０の電圧を比較し、その出力を第２のコンパレータ２０２に入力する。このようにして帰還がかかり、必要な電圧を平滑容量２０５に発生させることができる。図２９に示す構成では定電流源３０２、アンプ３０１、発光素子６６を直接接続しているが間に抵抗やスイッチなど他の素子を介して接続しても良い。

図２９とは異なる補償回路の構成について、図３０を用いて説明する。図２９に示す構成では平滑容量２０５の電圧が温度に依存せず一定の値をとるが、発光素子は温度特性をもっている。一般に発光素子の電圧は低温で大きく、高温で小さくなる。高温においては発光素子電圧と平滑容量電圧の差が大きくなりこの分は無駄な電力を消費することになる。その場合、高温でスイッチングレギュレータ電圧が発光素子電圧に連動して低下すれば無駄な電力を削減できる。

図３０はこのような問題を解決するために考えられた補償回路の構成であって、発光素子６６の電圧をスイッチングレギュレータにも入力し、スイッチングレギュレータ電圧と、発光素子１８の駆動電圧とを連動させる。

具体的な補償回路の構成は、図２９に示す補償回路に加え、アンプ２１４、アッテネータ２１５を有する。発光素子１８の駆動電圧はアンプ２１４、アッテネータ２１５を介して第１のコンパレータ２０１に入力される。平滑容量２０５の直流電圧はアッテネータ２１０でアッテネートされ、第１のコンパレータ２０１に入力される。第１のコンパレータ２０１はアッテネータ２１５とアッテネータ２１０の電圧を比較し、その出力を第２のコンパレータ２０２に入力する。このようにして帰還がかかり、必要な電圧を平滑容量２０５に発生させることができる。図３０に示す構成では定電流源３０２、アンプ３０１、２１４、発光素子６６を直接接続しているが間に抵抗やスイッチなど他の素子を介して接続してもよい。

またさらに、上記補償回路と異なる構成について図３１を用いて説明する。図３１に示す構成はスイッチングレギュレータの出力を直接表示パネルの第２の電源端子に接続したことを特徴とする。発光素子６６の駆動電圧をスイッチングレギュレータにも入力し、スイッチングレギュレータ電圧と、発光素子１８の駆動電圧とを連動させる。

具体的な補償回路の構成は、図３０に示す補償回路から、アンプ３０１、トランジスタ２１３を削除し、スイッチングレギュレータの出力が直接電源線２２８に接続される。図３０に示した補償回路に比べて、安定度は落ちるがアンプとトランジスタを削減できるという長所がある。図３１に示す構成では定電流源３０２、アンプ２１４、モニター素子６６を直接接続しているが間に抵抗やスイッチなど他の素子を介して接続してもよい。

またさらに、上記補償回路と異なり、発光素子６６を複数設けた場合の構成について図３２を用いて説明する。図３２に示す構成は、複数の発光素子６６ａ、６６ｂの電圧をスイッチングレギュレータにも入力し、スイッチングレギュレータ電圧と、発光素子１８の駆動電圧とを連動させる。またモニター素子を２個（６６ａ、６６ｂ）画素部の両側に設け、加算回路２１６で平均化したのちアンプ２１４、３０１に接続すれば、より正確なモニターが可能になる。さらに、本発明では発光素子６６の数を更に増やすことも可能である。発光素子６６の数を増やすことにより、発光素子６６と発光素子１８の特性差を少なくすることができる。

モニター素子６６ａ、６６ｂの電圧は加算回路２１６、アンプ２１４、アッテネータ２１５を介して第１のコンパレータ２０１に入力される。平滑容量２０５の直流電圧はアッテネータ２１０でアッテネートされ、第１のコンパレータ２０１に入力される。第１のコンパレータ２０１はアッテネータ２１５とアッテネータ２１０の電圧を比較し、その出力を第２のコンパレータ２０２に入力する。このようにして帰還がかかり、必要な電圧を平滑容量２０５に発生させることができる。ここでは定電流源３０２、２１７、アンプ３０１、発光素子６６ａ、６６ｂを直接接続しているが、それらの間に抵抗やスイッチなど他の素子を介して接続してもよい。

図２９〜図３２に示す構成において、表示パネルの第１の電源線２２６、第２の電源線２２８は固定電圧としているが、第１の電源線２２６、第２の電源線２２８それぞれに加わる電圧を、切換スイッチなどを挟むことにより定期的に入れ替え、発光素子１８や発光素子６６を交流駆動しても構わない。また、図２９〜図３２を用いて温度補償について述べたが、発光素子６６と発光素子１８とが同様に劣化することを利用して、発光素子１８の劣化に対しても補償を行っても構わない。

本実施の形態において、モニター回路６４として、発光素子６６を用いる場合を説明したが、これに制約されず、公知の温度センサを用いてもよい。公知の温度センサを用いる場合は、画素領域４０と同じ基板上に設けてもよいし、ＩＣを用いて外付けにしてもよい。

なお温度補償機能は、ユーザによる操作を必要としないため、ユーザに表示装置が渡った後も、継続して補正することができる。そのため、製品として、長寿命化を図ることができる。

（実施の形態９）
本実施の形態では、モニター用発光素子６６から得られる劣化情報について説明する。

発光素子に電圧を印加して点灯させる駆動方法（電圧駆動）では、発光素子に電流を加えて点灯させる駆動方法（電流駆動）と比較すると、輝度劣化の進行が早くなる場合がある。これは電圧駆動の場合、発光素子材料の劣化に加え、陰極と陽極間の抵抗が上昇することによると考えられる。そのため、電圧駆動を用いる場合、モニター用発光素子から得られる劣化情報に、このような劣化を考慮するとよい。

またモニター用発光素子６６は、定電流源が接続されており、常時点灯する。すなわち、モニター用発光素子６６の点灯のデューティ比は１００％となる。一方、画素に設けられた発光素子１８は、１００％より低くなる。これは、黒表示を行う場合、発光素子１８は非点灯となっているからである。また階調表示に応じて、印加する電圧がふれているからである。そのため、図４２に示すように、ある時間ｔでは、モニター用発光素子６６から得られる電圧と、発光素子１８へ印加すべき電圧とに差（ΔＶ）が生じてしまう。その結果、発光素子１８において、所定の輝度が得られなくなることがある。そのため、電圧駆動を用いる場合、モニター用発光素子から得られる劣化情報に、このような情報を考慮するとよい。

また以下に、理論式を用いて、説明する。

まず、初期輝度Ｌ₀、電流密度Ｊ₀で電流駆動を行った時、電流効率η（ｔ）は時間と共に低下していくが、この電流効率η（ｔ）は、以下のような時間ｔの関数で表される。
η（ｔ）＝Ｌ₀／Ｊ₀ × ｆ（ｔ）・・・（１）
ここで、ｆ（ｔ）は、以下のような指数関数で表せることが知られている。
ｆ（ｔ）＝ｅｘｐ｛−（ｔ／α）β｝・・・（２）
なお、αは中期的、又は長期的な劣化を表すパラメータであり、βは初期劣化を表すパラメータであり、これらは実験的に求めることができる。

一方、電流密度Ｊが時間ｔによって変化する（すなわちＪ＝Ｊ（ｔ））場合、輝度Ｌは以下の式で表すことができる。
Ｌ＝ η（ｔ）× Ｊ（ｔ）・・・（３）
したがって、電圧駆動を行う場合、式（３）でＬ＝Ｌ₀（＝一定）とすることにより、下記式（４）が成り立たなければならない。
Ｌ₀ ＝ η（ｔ）× Ｊ（ｔ）・・・（４）

式（４）を式（１）に代入することにより、以下の式を導くことができる。
Ｊ（ｔ）＝Ｊ₀／ｆ（ｔ）・・・（５）
式（５）は現象的には、「輝度を一定に保つためには、電流効率が低下していくことを考慮し、徐々に電流密度をＪ₀よりも上げていかなければならない」ことを表している。なぜならば、式（２）より、ｆ（ｔ）は単調減少の関数だからである。

ところで、一般に、電流密度は電圧のべき乗（ｘ乗）に比例するため、
Ｊ（ｔ）＝Ｃ × Ｖ^x（ｔ）・・・（６）
である。ｘは素子で決まるべき乗であり、Ｃは定数である。
したがって、式（６）を式（５）に代入し、式（２）を考慮すると、以下の式が成り立つ。
Ｖ（ｔ）＝Ｃｏｎｓｔ．×［ｅｘｐ（ｔ／α）β］^1/x ・・・（７）
この式（７）が、「電圧駆動するためには電圧がどのように変化すればよいか」を表す式である。Ｃｏｎｓｔ．は初期の電流密度Ｊ₀およびｘによって決まる定数（Ｃｏｎｓｔ．＝（Ｊ₀／Ｃ）^1/x）である。

モニター用発光素子６６の情報に上記電圧上昇を考慮して、発光素子１８の駆動電圧を補正するとよい。

これらを踏まえ、発光素子の材料劣化の情報を蓄積し、メモリ等に保存しておくとよい。さらに発光素子の点灯のデューティ比に応じた劣化情報を蓄積し、メモリ等に保存しておくとよい。これら保存された劣化情報と、モニター用発光素子６６からの劣化情報とに基づき、発光素子１８へ印加する電圧を補正する。その結果、温度変化に合わせて、発光素子１８の輝度を補正することができる。

さらに、ＲＧＢごとの発光素子の材料劣化の情報を蓄積するとよい。またＲＧＢごとの発光素子の点灯のデューティ比に応じた劣化情報を蓄積するとよい。この場合、モニター用発光素子６６をＲＧＢごとに設けておく。

本実施の形態のように、発光素子の材料劣化、点灯デューティ比を考慮することにより、モニター用発光素子６６から得られる劣化情報を修正するとよい。その結果、発光素子１８へ印加する、補正された電圧の精度を高めることができる。

（実施の形態１０）
本実施の形態では、保護回路について説明する。

ソースドライバが有するシフトレジスタ７０は、単位回路１３０を有する。単位回路１３０は、図１６に示すように、複数のトランジスタと論理回路を有する。単位回路１３０は、スタートクロックパルス（ＳＣＫ）、又は反転されたスタートクロックパルス（ＳＣＫＢ）が入力される電源線に、保護回路として抵抗素子１３１が設けられている。また単位回路１３０内のいずれに保護回路を設けてもよい。またビデオ信号２０が供給される電源線に、保護回路として抵抗素子を設けてもよい。また、選択回路４６と信号線Ｓｉとの間に保護回路を設けてもよい。このように保護回路を設ける結果、静電気に起因した素子の劣化や破壊を抑制することができる。より具体的には、入力ノード側に入力されるクロック信号やデータ信号には雑音が含まれている場合があり、この雑音により、瞬間的に高い電圧又は低い電圧が素子に与えられることがある。しかしながら、保護回路を有する本発明は、素子の誤作動、素子の劣化や破壊を抑制することができる。

このような保護回路は、抵抗素子、容量素子及び整流素子から選択された１個又は複数個を用いて形成することができる。

次に、ゲートドライバ４１、４２、９１が有するパルス出力回路に設けられた保護回路について説明する。図１７に示すように、当該パルス出力回路は、複数の単位回路（ＧＳＲ）が縦続接続した構成を有し、単位回路（ＧＳＲ）は、トライステートバッファ１３３と、保護回路１３２を有する。トライステートバッファ１３３は、第１のゲートドライバ４１及び第２のゲートドライバ４２の一方が走査線Ｇａ又はＧｂへ、信号を入力する際に、他方のドライバからの出力がそれを阻害しないようにするために設ける。従って、上記のような機能を有するものであれば、トライステートバッファだけでなく、アナログスイッチやクロックドインバータ等を用いてもよい。また保護回路１３２は、素子群１３４、１３５を有する。なお保護回路が有する素子群は、抵抗素子やトランジスタだけでなく、抵抗素子、容量素子及び整流素子から選択された１個又は複数個から構成される。整流素子とはゲート電極とドレイン電極が接続されたトランジスタ又はダイオードである。

次に、ゲートドライバが有する保護回路８８の動作について説明する。まず、雑音等の影響により、トライステートバッファ１３３の出力線から、ＶＤＤよりも高い電圧の信号が供給されたとする。そうすると、そのゲート・ソース間電圧の関係から、素子群１３４はオフ、素子群１３５はオンとなる。そうすると、トライステートバッファ１３３にチャージした電荷は、ＶＤＤを伝達する電源線に放電して、走査線Ｇａ又はＧｂの電位は、ＶＤＤ、又はＶＤＤ＋αの電位となる。一方、トライステートバッファ８７の出力線から、ＶＳＳよりも低い電圧の信号が供給されたとする。そうすると、そのゲート・ソース間電圧の関係から、素子群１３４がオン、素子群１３５はオフとなる。そうすると、走査線Ｇａ又はＧｂの電位は、ＶＳＳ、又はＶＳＳ−αの電位となる。このように、雑音等により、トライステートバッファ１３３の出力線から供給される電圧が、瞬間的に、ＶＤＤより高くなったり、ＶＳＳよりも低くなったりしても、走査線Ｇａ又はＧｂに与えられる電圧は、ＶＤＤよりも高くならず、またＶＳＳよりも低くならない。従って、雑音や静電気等に起因した素子の誤作動、損傷、破壊を抑制することができる。

また本実施の形態の保護回路は、ＦＰＣ（flexible print circuit）等の接続フィルムと、ゲートドライバ４１、４２又はソースドライバ４３との間に設けてもよい。

（実施の形態１１）
本実施の形態では、上記実施の形態とは異なる画素構成について説明する。

図１３に示す画素は、信号線（Ｓｉ）１０、第１の走査線（Ｇｃ）２１１、第２の走査線（Ｇｂ）２１２、第１のスイッチ（Ｓｗ（ｃ））２１３、第２のスイッチ（Ｓｗ（ｄ））２１４、第１の容量素子（Ｃｓ（ｃ））２１５、第２の容量素子（Ｃｓ（ｄ））２１６、差動増幅回路２１７、発光素子１８を有する。第１のスイッチ２１３及び第２のスイッチ２１４は、例えば薄膜トランジスタを用いて作製することができる。差動増幅回路２１７は、例えばオペアンプを用いることができる。

このような画素構成の接続関係等について説明する。第１のスイッチ２１３の一方は、信号線１０に接続され、第１の走査線２１１によって制御される。第１のスイッチの他方には、第１の容量素子２１５の一方が接続される。第１の容量素子の他方は、任意の配線に接続されている。任意の配線は、固定電位を有すると好ましい。また第１の容量素子２１５は、信号線１０から入力される電荷を保持する機能を有していればよい。具体的には、第１の容量素子２１５は、信号線１０から入力される基準信号２１を保持すればよい。以下に説明するが、本発明は１ゲート選択期間という非常に短い時間にビデオ信号２０と、基準信号２１との入力を行うため、第１の容量素子１５は小さくてすむ。

第２のスイッチ２１４の一方は、信号線１０に接続され、第２の走査線２１２によって制御される。第１のスイッチの他方には、第２の容量素子２１６の一方が接続される。第２の容量素子の他方は、任意の配線に接続されている。任意の配線は、固定電位を有すると好ましい。また第２の容量素子２１６は、信号線１０から入力される電荷を保持する機能を有していればよい。具体的には、第２の容量素子２１６は、信号線１０から入力されるビデオ信号２０を保持すればよい。

差動増幅回路２１７の入力側において、高電位側は、第１のスイッチ２１４に接続され、低電位側は、第２のスイッチ２１５に接続される。

発光素子１８は、差動増幅回路２１７の出力側に接続される。なお発光素子１８と、差動増幅回路２１７との間には、その他の素子、例えばスイッチ、スイッチとしてトランジスタ、又はインバータが設けられていても構わない。

このような画素構成によって、１つの信号線からビデオ信号２０、及び基準信号２１を入力することができる。その結果、画素の開口率を高めることができる。

次に、図１３に示した画素構成を有する表示装置の動作について説明する。図１３に示す画素構成の動作は、図２と同様に、１フレーム期間は階調表示期間と、交流駆動期間とが設けられている。しかし本発明は交流駆動期間を設けなくともよい。

階調表示期間では、走査線が順に選択される書き込み期間が設けられている。書き込み期間では、信号線１０からビデオ信号２０が入力される。また書き込み期間において、信号線１０から基準信号２１が入力される。これらの信号は、図１３に示した信号線１０から入力される。どちらの信号が入力されるかは、第１のスイッチ２１３又は第２のスイッチ２１４により制御される。そしてビデオ信号の電圧と、基準信号２１の電圧との大小関係に基づき、差動増幅回路２１７から信号が出力され、発光素子１８へ電流が供給され、点灯する。差動増幅回路２１７からの信号により、発光素子の点灯時間が制御され、結果として階調表示を行うことができる。

なお本実施の形態において、差動増幅回路２１７が有する薄膜トランジスタ、特にｐチャネル型の薄膜トランジスタを飽和領域で動作させる必要がないことを特徴とする。すなわち、薄膜トランジスタを線形領域で動作させることが可能であるため、駆動電圧を高くする必要がなく、消費電力を削減することができる。

また交流駆動期間では、発光素子に対して逆方向の電圧（逆方向電圧）を印加する。例えば、発光素子の対向電極と、差動増幅回路２１７が有する低電位側電源（Ｖｓｓ）の電位を変えればよい。逆方向電圧を印加する結果、発光素子の状態を改善し、信頼性を向上させることができるため好ましい。

図１４には、全行の第１の走査線Ｇｃへ入力される波形、及びｉ行目〜（ｉ＋２）行目における第２の走査線Ｇｄへ入力される信号の波形を示す。本実施の形態において、１ゲート選択期間は、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２が設けられている。

ｉ行目において、１ゲート選択期間にＧｃ（ｉ）にＨｉｇｈの信号が入力される。このとき、第１のスイッチ２１３が選択され、信号線１０からビデオ信号２０が入力され、第１の容量素子２１５へ電荷は保持される。また該１ゲート選択期間において、Ｇｄ（ｉ）には、基準信号入力期間Ｔ１にＬｏｗの信号が入力され、ビデオ信号入力期間Ｔ２にＨｉｇｈの信号が入力される。Ｈｉｇｈの信号が入力されるとき、第２のスイッチ２１４が選択され、信号線１０からビデオ信号２０が入力され、第２の容量素子２１５へ電荷は保持される。

同様に（ｉ＋１）行目において、１ゲート選択期間にＧｃ（ｉ＋１）にＨｉｇｈの信号が入力される。このとき、第１のスイッチ２１３が選択され、信号線１０から基準信号２１が入力され、第１の容量素子２１５へ電荷は保持される。また該１ゲート選択期間において、Ｇｄ（ｉ＋１）には、基準信号入力期間Ｔ１にＬｏｗの信号が入力され、ビデオ信号入力期間Ｔ２にＨｉｇｈの信号が入力される。Ｈｉｇｈの信号が入力されるとき、第２のスイッチ２１４が選択され、信号線１０からビデオ信号２０が入力され、第２の容量素子２１６へ電荷は保持される。

さらに同様に、（ｉ＋２）行目において、１ゲート選択期間にＧｃ（ｉ＋２）にＨｉｇｈの信号が入力される。このとき、第１のスイッチ２１３が選択され、信号線１０から基準信号２１が入力され、第１の容量素子２１５へ電荷は保持される。また該１ゲート選択期間において、Ｇｄ（ｉ＋２）には、基準信号入力期間Ｔ１にＬｏｗの信号が入力され、ビデオ信号入力期間Ｔ２にＨｉｇｈの信号が入力される。Ｈｉｇｈの信号が入力されるとき、第２のスイッチ２１４が選択され、信号線１０からビデオ信号２０が入力され、第２の容量素子２１６へ電荷は保持される。

以上のように、ビデオ信号の入力及び基準信号の入力が行われる。このビデオ信号の電位と、基準信号の電位の大小関係に基づき、差動増幅回路２１７から信号が出力され、発光素子１８へ電流が供給され、点灯する。差動増幅回路２１７からの信号により、発光素子の点灯時間が制御され、結果として階調表示を行うことができる。なお上述したように本実施の形態において、差動増幅回路２１７が有する薄膜トランジスタを飽和領域で動作させる必要がない。そのため、駆動電圧を高くする必要がなく、消費電力を削減することができる。

このように本実施の形態は、１ゲート選択期間に基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２が設けられていることを特徴とする。その結果、１つの信号線１０を共用でき、開口率を高めることができる。また１ゲート選択期間に、基準信号入力期間Ｔ１と、ビデオ信号入力期間Ｔ２を設けるため、走査線駆動回路の動作周波数を高めるとよい。

本実施の形態で示した画素構成であっても、上記実施の形態で示した作製方法により作製することができる。

本実施の形態で示した画素構成であっても、上記実施の形態で示した、逆方向電圧を印加するための構成、温度補償機能を有する素子や、保護回路を設けてもよい。

（実施の形態１２）
発光素子を含む画素領域を備えた表示装置を用いた電子機器として、テレビジョン装置（テレビ、テレビジョン受信機）、デジタルカメラ、デジタルビデオカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モニター、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置等が挙げられる。その具体例について、図３４を参照して説明する。

図３４（Ａ）に示す本発明の表示装置を用いた携帯情報端末は、本体９２０１、表示部９２０２等を含み、本発明により消費電力を削減することができる。図３４(Ｂ)に示す本発明の表示装置を用いたデジタルビデオカメラは、表示部９７０１、９７０２等を含み、本発明により消費電力を削減することができる。図３４（Ｃ）に示す本発明の表示装置を用いた携帯端末は、本体９１０１、表示部９１０２等を含み、本発明により消費電力を削減することができる。図３４（Ｄ）に示す本発明の表示装置を用いた携帯型のテレビジョン装置は、本体９３０１、表示部９３０２等を含み、本発明により消費電力を削減することができる。図３４（Ｅ）に示す本発明の表示装置を用いた携帯型のコンピュータは、本体９４０１、表示部９４０２等を含み、本発明により消費電力を削減することができる。図３４（Ｆ）に示す本発明の表示装置を用いたテレビジョン装置は、本体９５０１、表示部９５０２等を含み、本発明により消費電力を削減することができる。上記に挙げた電子機器において、バッテリーを用いているものは、消費電力を削減した分、電子機器の使用時間を長持ちさせることができ、バッテリーを充電する手間を省くことができる。

本発明の画素を示した回路図である本発明の画素の駆動方法を示した図である本発明の画素を示した上面図である本発明の画素を示した断面図である本発明の画素を示した断面図である本発明の画素を示した断面図である本発明の画素を示した断面図である本発明の画素を有するパネル全体図である本発明の駆動回路を示す図である本発明の駆動回路を示す図である本発明の駆動回路を示す図である本発明の画素を有するパネル全体図である本発明の画素を示した回路図である本発明の画素の駆動方法を示した図である本発明の温度補償機能を示した図である本発明の保護回路を示した図である本発明の保護回路を示した図である本発明の逆方向電圧を印加する画素を示した図である本発明の逆方向電圧を印加する動作を示した図である本発明の逆方向電圧を印加する画素を示した図である本発明の逆方向電圧を印加する動作を示した図である本発明の逆方向電圧を印加する動作を示した図である本発明の逆方向電圧を印加する動作を示した図である本発明の逆方向電圧を印加する画素を示した図である本発明の温度補償機能を有する画素を示した図である本発明の補償回路を示した図である本発明の温度補償機能を有する画素を示した図である本発明の補償回路を示した図である本発明の補償回路を示した図である本発明の補償回路を示した図である本発明の補償回路を示した図である本発明の補償回路を示した図である本発明のシフトレジスタの構成を示した図である本発明の電子機器を示した図である本発明の画素を示した回路図である本発明の画素を示した回路図である本発明の画素を示した回路図である本発明の画素を示した回路図である本発明の画素を示した回路図である本発明の画素を示した回路図である本発明の表示装置を示した断面図である本発明の温度補償機能を説明した図である本発明の画素を示した断面図である

Claims

第１のスイッチと、第２のスイッチと、第３のスイッチと、第１の容量素子と、第２の容量素子と、インバータと、発光素子と、電流源と、を有し、
前記インバータは、ｐチャネル型の薄膜トランジスタと、ｎチャネル型の薄膜トランジスタとを有し、
前記第１のスイッチの一方の電極は、ビデオ信号または基準信号が入力される第１の配線と電気的に接続され、
前記第１のスイッチの他方の電極は、前記第１の容量素子の一方の電極と電気的に接続され、
前記第１の容量素子の他方の電極は、固定電位が与えられる第２の配線と電気的に接続され、
前記第１のスイッチの他方の電極は、前記第２の容量素子の一方の電極と電気的に接続され、
前記第２の容量素子の他方の電極は、前記ｐチャネル型の薄膜トランジスタのゲートと電気的に接続され、
前記第２の容量素子の他方の電極は、前記ｎチャネル型の薄膜トランジスタのゲートと電気的に接続され、
前記ｐチャネル型の薄膜トランジスタのソースまたはドレインの一方は、第１の電源線と電気的に接続され、
前記ｐチャネル型の薄膜トランジスタのソースまたはドレインの他方は、前記第２のスイッチの他方の電極と電気的に接続され、
前記ｎチャネル型の薄膜トランジスタのソースまたはドレインの一方は、第２の電源線と電気的に接続され、
前記ｎチャネル型の薄膜トランジスタのソースまたはドレインの他方は、前記第２のスイッチの他方の電極と電気的に接続され、
前記第２の容量素子の他方の電極は、前記第２のスイッチの一方の電極と電気的に接続され、
前記ｎチャネル型の薄膜トランジスタのソースまたはドレインの他方、前記ｐチャネル型の薄膜トランジスタのソースまたはドレインの他方、及び前記第２のスイッチの他方の電極の電位によって、前記第３のスイッチが制御され、
前記第３のスイッチの一方の電極は、前記電流源と電気的に接続され、
前記第３のスイッチの他方の電極は、前記発光素子と電気的に接続され
前記第１の電源線の電位は、前記第２の電源線の電位に比較して高く、
前記第２の配線として、前記第１の電源線または前記第２の電源線が用いられていることを特徴とする表示装置。
請求項１に記載の表示装置を用いた電子機器。