JP4858542B2

JP4858542B2 - 非可逆回路素子

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Publication number: JP4858542B2
Application number: JP2008529398A
Authority: JP
Inventors: 聖吾日野
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2007-01-18
Filing date: 2007-11-07
Publication date: 2012-01-18
Anticipated expiration: 2027-11-07
Also published as: EP1970991B1; JPWO2008087782A1; US20080218288A1; CN101361220B; CN101361220A; US7453326B2; EP1970991A4; EP1970991A1; WO2008087782A1

Description

本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。

従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、自動車電話、携帯電話などの移動体通信機器の送信回路部に使用されている。

この種の非可逆回路素子としては、例えば、特許文献１に記載のものが知られている。この非可逆回路素子は、フェライト、永久磁石、回路基板、ヨークとで構成された２ポート型アイソレータであり、フェライトには第１及び第２中心電極が互いに絶縁されて交差した状態で配置されている。例えば、図１０に示すように（図１０は特許文献１に記載のものとは若干異なるが、あくまで本願発明との対照を容易にするために先行例として描いたものであり、公知ではない）、フェライト３２にはその上下面３２ｃ，３２ｄに電極３５ｃ〜３５ｅ，３６ｉ〜３６ｐが形成され、第１及び第２主面３２ａ，３２ｂにおいては、各主面３２ａ，３２ｂ上に第１中心電極３５の導体膜３５ａ，３５ｂが形成され、その上に絶縁膜３７，３８を介して第２中心電極３６の導体膜３６ａ〜３６ｈが形成されている。導体膜３５ａ，３５ｂは電極３５ｃを介して接続されて第１中心電極３５を構成し、その一端は電極（Ａ端子）３５ｄに接続され、他端は電極（Ｂ端子）３５ｅに接続されている。導体膜３６ａ〜３６ｈは電極３６ｉ〜３６ｋ，３６ｍ〜３６ｐを介して接続されて第２中心電極３６を構成し、その一端は電極（Ｂ端子）３５ｅに接続され、他端は電極（ＧＮＤ）３６ｌに接続されている。

以上のアイソレータにおいて、入力インピーダンスのマッチングをとって挿入損失を小さくするには、図１１に示すように、第１及び第２中心電極３５，３６をそれぞれ所定の角度θ１，θ２で交差させる必要がある。挿入損失を最小にするには種々の条件を考慮しなければならないが、交差角度θ１，θ２を一定値以下に小さくする必要がある。

しかしながら、前記第１及び第２中心電極３５，３６は、第１中心電極３５の導体膜３５ａ，３５ｂが第２中心電極３６の導体膜３６ａ〜３６ｈよりも内側に形成されているため、前記交差角度θ１，θ２を小さくしていくと、図１２に示すように、導体膜３５ａ，３５ｂと電極３６ｐ，３５ｅ，３６ｉとのそれぞれのギャップＧ１〜Ｇ４が小さくなり、短絡不良が発生することになる。それゆえ、十分なギャップＧ１〜Ｇ４を設けるとフェライト３２の縦（短辺）方向の寸法が大きくなり、アイソレータの小型化、低背化に支障を生じる。即ち、この形式では、交差角度θ１，θ２を小さくすること（入力インピーダンスのマッチング及び低挿入損失化）と、ギャップＧ１〜Ｇ４の確保（短絡不良の防止）との両立は困難であった。これにより、素子の小型化及び低背化は達成できなかった。しかも、動作周波数が高くなるほど交差角度θ１，θ２を小さくする必要があるので、特に、１ＧＨｚ以上の高周波には十分な対応ができていないのが現状である。
特開２００６−１３５４１９号公報

そこで、本発明の目的は、高背化、大型化を招くことなく、中心電極の交差角度を小さくして挿入損失の低下を図ることのできる非可逆回路素子を提供することにある。

前記目的を達成するため、本発明に係る非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトの長辺を含む第１及び第２主面にほぼ対角線上にかつほぼ平行に配置された導体膜からなり、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、
第１中心電極と電気的に絶縁状態で交差して前記フェライトの第１及び第２主面に短辺方向に巻回状態で配置された導体膜からなり、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続された第２中心電極と、
入力ポートと出力ポートとの間に電気的に接続された第１整合容量と、
出力ポートとグランドポートとの間に電気的に接続された第２整合容量と、
入力ポートとグランドポートとの間に電気的に接続された第３整合容量と、
入力ポートと出力ポートとの間に電気的に接続された抵抗と、
表面に端子電極が形成された回路基板と、を備え、
フェライトと永久磁石は、フェライトの第１主面側及び第２主面側から一対の永久磁石によって挟着されたフェライト・磁石組立体を構成し、
前記フェライト・磁石組立体は、前記回路基板上に、前記第１及び第２主面が該回路基板の表面に対して垂直方向に配置されており、
第１の形態では、
第１中心電極の一端がフェライトに設けた接続用電極に接続される前記第１主面においては、該第１主面上に第２中心電極の導体膜が形成され、その上に絶縁膜を介して第１中心電極の導体膜が形成され、
第１中心電極の他端及び第２中心電極の一端がフェライトに設けた接続用電極に接続される前記第２主面においては、該第２主面上に第１中心電極の導体膜が形成され、その上に絶縁膜を介して第２中心電極の導体膜が形成されていること、
を特徴とする。
また、第２の形態では、
第１中心電極の一端がフェライトに設けた接続用電極に接続される前記第１主面においては、該第１主面上に第１中心電極の導体膜が形成され、その上に絶縁膜を介して第２中心電極の導体膜が形成され、
第１中心電極の他端及び第２中心電極の一端がフェライトに設けた接続用電極に接続される前記第２主面においては、該第２主面上に第２中心電極の導体膜が形成され、その上に絶縁膜を介して第１中心電極の導体膜が形成されていること、
を特徴とする。

本発明に係る非可逆回路素子においては、フェライトの第１主面と第２主面のいずれか一方では、第２中心電極の導体膜の上に絶縁膜を介して第１中心電極の導体膜が形成されているため、該導体膜とフェライトに形成された接続／中継用電極とは絶縁膜を介して短絡不良を生じることがなく、両者のギャップは小さくてもよい。このことは、第１中心電極の導体膜を、比較的自由な角度で、即ち、フェライトの高背化、素子の大型化をきたすことなく第１及び第２中心電極の交差角度が小さくなるようにフェライトの主面に形成することができることを意味し、入力インピーダンスとのマッチング及び低挿入損失化が達成される。

本発明に係る非可逆回路素子において、前記フェライトの前記第１及び第２主面と直交する上面及び下面には該第１及び第２主面に臨む凹部が形成されており、該凹部には導体が設けられ、前記第１及び第２主面に設けた第１中心電極の導体膜は前記フェライトの上面の凹部に設けた導体を介して電気的に接続され、前記第１及び第２主面に設けた第２中心電極の導体膜は前記フェライトの上下面の凹部に設けた導体を介して電気的に接続されていてもよい。第２中心電極をフェライトに複数ターン巻回することで、第１及び第２中心電極の結合度が向上する。

特に、第１の発明では、第１中心電極の比較的長くてインダクタンスの大きい導体膜の交差角度が小さくなるため、挿入損失の低下に寄与する効果が大きく、入力インピーダンスとのマッチングがとりやすくなり、素子の小型化、低背化及び高周波対策に有利である。

本発明によれば、フェライトの第１主面と第２主面のいずれか一方では、第２中心電極の導体膜の上に絶縁膜を介して第１中心電極の導体膜が形成されているため、該導体膜とフェライトに形成された接続／中継用電極とのギャップは小さくてもよく、フェライトの高背化、素子の大型化をきたすことがなく、かつ、第１及び第２中心電極の交差角度を小さくして入力インピーダンスとのマッチング及び低挿入損失化を達成できる。

本発明に係る非可逆回路素子（２ポート型アイソレータ）の一実施例を示す分解斜視図である。２ポート型アイソレータの等価回路図である。フェライトの斜視図である。フェライトの主面に形成した中心電極の第１例を示す分解斜視図である。フェライトの主面に形成した中心電極の第２例を示す分解斜視図である。前記第１例におけるフェライトの第１主面を示す正面図である。前記第２例におけるフェライトの第２主面を示す正面図である。第１及び第２中心電極の最適な交差角度を示すグラフである。本発明例と比較例との挿入損失を示すグラフである。フェライトの主面に形成した中心電極の先行例を示す分解斜視図である。前記先行例における第１及び第２中心電極の交差角度を示す正面図である。前記先行例における第１中心電極の導体膜と電極との位置関係を示す正面図である。

以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。

本発明に係る非可逆回路素子の一実施例である２ポート型アイソレータの分解斜視図を図１に示す。この２ポート型アイソレータは、集中定数型アイソレータであり、概略、電磁シールド膜１１を形成した樹脂基板１０と、軟鉄製の環状ヨーク９と、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石組立体３０とで構成されている。なお、図１において、斜線を付した部分は導電体である。

フェライト３２には、以下の図４（第１例）、図５（第２例）に示すように、第１主面３２ａ、第２主面３２ｂに互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されており、その構成は後に詳述する。ここで、フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなし、上面３２ｃ、下面３２ｄを有している。

また、永久磁石４１はフェライト３２の主面３２ａ，３２ｂに対して磁界を該主面３２ａ，３２ｂに略垂直方向に印加するように主面３２ａ，３２ｂに、例えば、エポキシ系の接着剤を介して接着され、フェライト・磁石組立体３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するようにそれぞれの主面どうしを対向させて配置されている。

回路基板２０は、複数枚の誘電体シート上に所定の電極を形成して積層し、焼結した積層型基板であり、その内部には、等価回路である図２に示すように、整合用コンデンサＣ１，Ｃ２，Ｃｓ１，Ｃｓ２，ＣＡ、終端抵抗Ｒが内蔵されている。また、上面には端子電極２５ａ，２５ｂ，２５ｃが、下面には外部接続用端子電極２６，２７，２８がそれぞれ形成されている。

（中心電極の第１例、図４参照）
第１及び第２中心電極３５，３６に関して、第１例については図４に示し、第２例については図５に示す。まず、第１例に関して説明すると、図４に示すように、第１中心電極３５は、導体膜３５ａ，３５ｂからなり、該導体膜３５ａ，３５ｂはフェライト３２の上面３２ｃに形成された電極３５ｃにて電気的に接続されている。第２中心電極３６は、導体膜３６ａ〜３６ｈからなり、該導体膜３６ａ〜３６ｈはフェライト３２の上下面３２ｃ，３２ｄに形成された電極３６ｉ〜３６ｐにて電気的に接続されている。

即ち、フェライト３２の第１主面３２ａにおいては、該第１主面３２ａ上に第２中心電極３６の導体膜３６ｂ，３６ｄ，３６ｆ，３６ｈが垂直方向に形成され、その上に絶縁膜３７を介して第１中心電極３５の導体膜３５ａが導体膜３６ｂ，３６ｄ，３６ｆ，３６ｈと絶縁状態で所定の角度で交差して形成されている。フェライト３２の第２主面３２ｂにおいては、該第２主面３２ｂ上に第１中心電極３５の導体膜３５ｂがほぼ水平方向に形成され、その上に絶縁膜３８を介して第２中心電極３６の導体膜３６ａ，３６ｃ，３６ｅ，３６ｇが導体膜３５ｂと絶縁状態で所定の角度で交差して形成されている。

第１及び第２中心電極３５，３６や各種電極は銀や銀合金の厚膜又は薄膜として印刷、転写、フォトリソグラフなどの工法で形成することができる。絶縁膜３７，３８としてはガラスやアルミナなどの誘電体厚膜、ポリイミドなどの樹脂膜などを用いることができる。これらも印刷、転写、フォトリソグラフなどの工法で形成することができる。

本実施例において第２中心電極３６はフェライト３２に螺旋状に４ターン巻回されている。ここで、ターン数とは、中心電極３６が第１又は第２主面３２ａ，３２ｂをそれぞれ１回横断した状態を０．５ターンとして計算している。そして、中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。

また、電極３５ｃ〜３５ｅ，３６ｉ〜３６ｐは、図３に示すように、フェライト３２の上下面３２ｃ，３２ｄに形成された凹部３９に銀、銀合金、銅、銅合金などの電極用導体を塗布又は充填して形成されている。この種の電極は、例えば、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、電極は凹部３９に導体膜として形成したものであってもよい。

（中心電極の第２例、図５参照）
次に、第１及び第２中心電極３５，３６の第２例に関して、前記第１例との相違点について説明すると、図５に示すように、フェライト３２の第１主面３２ａにおいては、該第１主面３２ａ上に第１中心電極３５の導体膜３５ａがほぼ水平方向に形成され、その上に絶縁膜３７を介して第２中心電極３６の導体膜３６ｂ，３６ｄ，３６ｆ，３６ｈが絶縁状態で垂直方向に形成されている。フェライト３２の第２主面３２ｂにおいては、該第２主面３２ｂ上に第２中心電極３６の導体膜３６ａ，３６ｃ，３６ｅ，３６ｇが所定の角度で形成され、その上に絶縁膜３８を介して第１中心電極３５の導体膜３５ｂが導体膜３６ａ，３６ｃ，３６ｅ，３６ｇと絶縁状態で所定の角度で交差して形成されている。

前記第１例及び第２例において、整合用回路素子と第１及び第２中心電極３５，３６との接続関係は、図２の等価回路に示すとおりである。即ち、回路基板２０の下面に形成された外部接続用端子電極２６が入力ポートＰ１として機能し、この端子電極２６は整合用コンデンサＣｓ１を介して整合用コンデンサＣ１と終端抵抗Ｒとに接続されている。また、この電極２６は回路基板２０の上面に形成された端子電極２５ａ及びフェライト３２の下面３２ｄに形成された電極（Ａ端子）３５ｄを介して第１中心電極３５（導体膜３５ａ）の一端に接続されている。

第１中心電極３５（導体膜３５ｂ）の他端及び第２中心電極３６（導体膜３６ａ）の一端は、フェライト３２の下面３２ｄに形成された電極（Ｂ端子）３５ｅ及び回路基板２０の上面に形成された端子電極２５ｂを介して終端抵抗Ｒ及びコンデンサＣ１，Ｃ２に接続され、かつ、コンデンサＣｓ２を介して回路基板２０の下面に形成された外部接続用端子電極２７に接続されている。この電極２７が出力ポートＰ２として機能する。

第２中心電極３６（導体膜３６ｈ）の他端は、フェライト３２の下面３２ｄに形成された電極３６ｌ及び回路基板２０の上面に形成された端子電極２５ｃを介してコンデンサＣ２及び回路基板２０の下面に形成された外部接続用端子電極２８と接続されている。この電極２８はグランドポートＰ３として機能する。また、Ａ端子とグランドポートＰ３との間にはコンデンサＣＡが接続されている。

前記フェライト・磁石組立体３０は、回路基板２０上に載置され、フェライト３２の下面３２ｄの各種電極が回路基板２０上の端子電極２５ａ，２５ｂ，２５ｃとリフローはんだ付けされて一体化されるとともに、永久磁石４１の下面が回路基板２０上に接着剤にて一体化される。

以上の構成からなる２ポート型アイソレータにおいては、第１中心電極３５の一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続され、第２中心電極３６の一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されているため、挿入損失の小さな２ポート型の集中定数型アイソレータとすることができる。さらに、動作時において、第２中心電極３６に大きな高周波電流が流れ、第１中心電極３５にはほとんど高周波電流が流れない。従って、第１中心電極３５及び第２中心電極３６によって生じる高周波磁界の方向は第２中心電極３６の配置によって決まる。高周波磁界の方向が決まることにより、挿入損失をより低下させる対策が容易になる。

ここで、コンデンサＣ１は第１中心電極３５（Ｌ１）とともに並列共振回路を構成し、コンデンサＣ２は第２中心電極３６（Ｌ２）とともに並列共振回路を構成し、それらの共振周波数がアイソレータの動作周波数に一致するように容量値を調整する。コンデンサＣｓ１は入力インピーダンスの虚部を整合させ、コンデンサＣｓ２は出力インピーダンスの虚部を整合させる。なお、コンデンサＣｓ１，Ｃｓ２は省略してもよい。コンデンサＣＡは中心電極３５，３６の交差角度とともに入力インピーダンスの実部を整合させる。

本アイソレータにおいて、フェライト・磁石組立体３０は、フェライト３２と一対の永久磁石４１が接着剤で一体化されていることで、機械的に安定となり、振動や衝撃で変形・破損しない堅牢なアイソレータとなる。

ところで、本アイソレータにおいて、入力インピーダンスのマッチングをとり、挿入損失を小さくするには、第１及び第２中心電極３５，３６を所定の交差角度θ１，θ２（図６及び図７参照）で交差させる必要がある。交差角度θ１，θ２と挿入損失との関係の一例を以下の表１に示す。

挿入損失を最小にするための交差角度θ１，θ２は、コンデンサＣＡの整合容量値により変化する。この整合容量値が大きくなるほど交差角度θ１，θ２を小さくする必要がある。しかし、整合容量値ＣＡを小さくするのは、回路基板２０内でのキャパシタパターンにより０．１〜１．０ｐＦ程度の容量値が発生するので、現実的には限界がある。それゆえ、交差角度θ１，θ２を一定以上に小さくする必要がある。

８００ＭＨｚ帯で動作するアイソレータにおいて、整合容量値ＣＡと交差角度θ１，θ２の最適値との関係を以下の表２に示す。実際には、動作周波数でも交差角度θ１，θ２の最適値は変化し、動作周波数が高いほど、交差角度θ１，θ２の最適値は小さくなる傾向にある。

そして、図１０に示した先行例では、第２中心電極３６の内側に第１中心電極３５を配置しているため、図１２で説明したように、ギャップＧ１〜Ｇ４を確保することと交差角度θ１，θ２を小さくすることの両立は困難であった。これに対して、前記第１例（図４参照）では、第１中心電極３５の一端がフェライト３２に設けた電極（Ａ端子）３５ｄに接続される第１主面３２ａにおいては、第２中心電極３６の導体膜３６ｂ，３６ｄ，３６ｆ，３６ｈを絶縁膜３７を介して第１中心電極３５の導体膜３５ａの内側に形成している。これにて、図１２（Ａ）に示したギャップＧ３，Ｇ４を小さくしても導体膜３５ａと電極３５ｅ，３６ｐとが短絡するおそれはなく（図６参照）、交差角度θ１を小さくすることができ、入力インピーダンスのマッチングをとることができ、挿入損失が低下する。換言すれば、フェライト３２の高さを大きくすることがなく、アイソレータの低背化を損なうことはない。

また、前記第２例（図５参照）では、第１中心電極３５の他端及び第２中心電極３６の一端がフェライト３２に設けた電極（Ｂ端子）３５ｅに接続される第２主面３２ｂにおいては、第２中心電極３６の導体膜３６ａ，３６ｃ，３６ｅ，３６ｇを絶縁膜３８を介して第１中心電極３５の導体膜３５ｂの内側に形成している。これにて、図１２（Ｂ）に示したギャップＧ１，Ｇ２を小さくしても導体膜３５ｂと電極３６ｐ，３６ｉとが短絡するおそれはなく（図７参照）、交差角度θ２を小さくすることができ、入力インピーダンスのマッチングをとることができ、挿入損失が低下する。換言すれば、フェライト３２の高さを大きくすることがなく、アイソレータの低背化を損なうことはない。

図８に整合容量値ＣＡと最適な交差角度θ１，θ２との関係を示し、短絡防止のために角度θ１を８５°以下にできず、かつ、角度θ２を５６°以下にできない場合、容量値ＣＡは実現不可能な値になる。しかし、第１例によれば、角度θ１を８５°より小さく、あるいは、第２例によれば、角度θ２を５６°より小さくできるので、容量値ＣＡが実現可能な値となり、挿入損失の小さなアイソレータを得ることができる。

なお、フェライト３２の第１及び第２主面３２ａ，３２ｂともに、第２中心電極３６を第１中心電極３５の内側に形成した場合、第１及び第２主面３２ａ，３２ｂのいずれにおいても第１中心電極３５の導体膜３５ａ，３５ｂの設計の自由度が大きくなり、入力インピーダンスのマッチングを容易にとれる利点を有する。しかし、第２中心電極３６の巻回径が小さくなってそのＱ値が小さくなり、挿入損失が大きくなるので、好ましいものではない。

フェライト３２の第１及び第２主面３２ａ，３２ｂともに、第２中心電極３６を第１中心電極３５の内側に形成した場合（比較例）と、本発明との挿入損失の比較を図９に示す。図９において、特性曲線Ａが本発明（第１例及び第２例）を示し、特性曲線Ｂが比較例を示す。具体的には、８２４〜８４９ＭＨｚ帯域内での挿入損失の最悪値は本発明では０．４７ｄＢであり、比較例では０．５３ｄＢである。

ここで、前記第１例及び第２例を比較すると、第１例では、第１中心電極３５の比較的長くてインダクタンスの大きい導体膜３５ａの交差角度θ１が小さくなるため、挿入損失の低下に寄与する効果が大きく、入力インピーダンスとのマッチングがとりやすくなり、低背化、小型化及び高周波対策に有利である。

また、本アイソレータにおいて、回路基板２０は多層誘電体基板である。これにて、内部にコンデンサや抵抗などの回路網を内蔵することができ、アイソレータの小型化、薄型化が達成でき、回路素子間の接続が基板内で行われるために信頼性の向上が期待できる。勿論、回路基板２０は必ずしも多層である必要はなく、単層であってもよく、整合用コンデンサなどをチップタイプとして外付けしてもよい。

（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。

例えば、永久磁石４１のＮ極とＳ極を反転させれば、入力ポートＰ１と出力ポートＰ２が入れ替わる。また、第１及び第２中心電極３５，３６の形状は種々に変更することができる。例えば、第１中心電極３５はフェライト３２の主面３２ａ，３２ｂ上で２本に分岐したものであってもよい。また、第２中心電極３６は１ターン以上巻回されていればよい。

以上のように、本発明は、非可逆回路素子に有用であり、特に、高背化、大型化を招くことなく、中心電極の交差角度を小さくして挿入損失の低下を図ることができる点で優れている。

Claims

永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトの長辺を含む第１及び第２主面にほぼ対角線上にかつほぼ平行に配置された導体膜からなり、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、
第１中心電極と電気的に絶縁状態で交差して前記フェライトの第１及び第２主面に短辺方向に巻回状態で配置された導体膜からなり、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続された第２中心電極と、
入力ポートと出力ポートとの間に電気的に接続された第１整合容量と、
出力ポートとグランドポートとの間に電気的に接続された第２整合容量と、
入力ポートとグランドポートとの間に電気的に接続された第３整合容量と、
入力ポートと出力ポートとの間に電気的に接続された抵抗と、
表面に端子電極が形成された回路基板と、を備え、
フェライトと永久磁石は、フェライトの第１主面側及び第２主面側から一対の永久磁石によって挟着されたフェライト・磁石組立体を構成し、
前記フェライト・磁石組立体は、前記回路基板上に、前記第１及び第２主面が該回路基板の表面に対して垂直方向に配置され、
第１中心電極の一端がフェライトに設けた接続用電極に接続される前記第１主面においては、該第１主面上に第２中心電極の導体膜が形成され、その上に絶縁膜を介して第１中心電極の導体膜が形成され、
第１中心電極の他端及び第２中心電極の一端がフェライトに設けた接続用電極に接続される前記第２主面においては、該第２主面上に第１中心電極の導体膜が形成され、その上に絶縁膜を介して第２中心電極の導体膜が形成されていること、
を特徴とする非可逆回路素子。
永久磁石と、
前記永久磁石により直流磁界が印加される直方体形状のフェライトと、
前記フェライトの長辺を含む第１及び第２主面にほぼ対角線上にかつほぼ平行に配置された導体膜からなり、一端が入力ポートに電気的に接続され、他端が出力ポートに電気的に接続された第１中心電極と、
第１中心電極と電気的に絶縁状態で交差して前記フェライトの第１及び第２主面に短辺方向に巻回状態で配置された導体膜からなり、一端が出力ポートに電気的に接続され、他端がグランドポートに電気的に接続された第２中心電極と、
入力ポートと出力ポートとの間に電気的に接続された第１整合容量と、
出力ポートとグランドポートとの間に電気的に接続された第２整合容量と、
入力ポートとグランドポートとの間に電気的に接続された第３整合容量と、
入力ポートと出力ポートとの間に電気的に接続された抵抗と、
表面に端子電極が形成された回路基板と、を備え、
フェライトと永久磁石は、フェライトの第１主面側及び第２主面側から一対の永久磁石によって挟着されたフェライト・磁石組立体を構成し、
前記フェライト・磁石組立体は、前記回路基板上に、前記第１及び第２主面が該回路基板の表面に対して垂直方向に配置され、
第１中心電極の一端がフェライトに設けた接続用電極に接続される前記第１主面においては、該第１主面上に第１中心電極の導体膜が形成され、その上に絶縁膜を介して第２中心電極の導体膜が形成され、
第１中心電極の他端及び第２中心電極の一端がフェライトに設けた接続用電極に接続される前記第２主面においては、該第２主面上に第２中心電極の導体膜が形成され、その上に絶縁膜を介して第１中心電極の導体膜が形成されていること、
を特徴とする非可逆回路素子。
前記フェライトの前記第１及び第２主面と直交する上面及び下面には該第１及び第２主面に臨む凹部が形成され、該凹部には導体が設けられ、
前記第１及び第２主面に設けた第１中心電極の導体膜は前記フェライトの上面の凹部に設けた導体を介して電気的に接続され、
前記第１及び第２主面に設けた第２中心電極の導体膜は前記フェライトの上下面の凹部に設けた導体を介して電気的に接続されていること、
を特徴とする請求項１又は請求項２に記載の非可逆回路素子。