JP4855249B2 - 半導体集積回路装置及びそれを用いたスイッチング電源装置 - Google Patents

Description

本発明は、半導体集積回路装置及びそれを用いたスイッチング電源装置に関するものであり、特に、スイッチ素子を介して所定の電圧を電圧出力端子から装置外部へ出力する半導体集積回路装置及びそれを用いたスイッチング電源装置に関するものである。

図６は従来の半導体集積回路装置の構成を概略的に示す回路ブロック図である。図６において、９０は半導体集積回路装置（以後、ＩＣ(Integrated Circuit)という）であり、ＩＣ９０は電圧Ｖｏｕｔが出力される電圧出力端子９１と、制御信号Ｓ０が入力される信号入力端子９２と、直流電源Ｖｐｐ（電圧は、例えば、５０Ｖ）と電圧出力端子９１との間に接続されているＰチャンネル型のＭＯＳ(Metal Oxide Semiconductor)トランジスタ９３と、接続端子９８を介して外部から与えられる信号に基づいてＭＯＳトランジスタ９３を駆動する駆動回路９７と、制御信号Ｓ０に基づいて所定の制御を行う制御部９４とから構成されている。ＭＯＳトランジスタ９３のドレインは直流電源Ｖｐｐに接続され、ソースは電圧出力端子９１に接続され、ゲートは駆動回路９７に接続されている。

また、制御部９４は、制御信号Ｓ０を増幅して内部制御回路９６に与えるＮＰＮトランジスタ９５を有しており、ＮＰＮトランジスタ９５のベースは信号入力端子９２に接続され、コレクタは内部制御回路９６に接続され、エミッタはグランドに接続されている。そして、制御信号Ｓ０のＨ（Ｈｉｇｈ）レベル／Ｌ（Ｌｏｗ）レベルに応じてＮＰＮトランジスタ９５がオン／オフすることにより、制御信号Ｓ０が内部制御回路９６に伝えられ、それに応じて内部制御回路９６は所定の制御を行い、その制御出力は接続端子９９を介して外部へ出力される。尚、制御部９４の耐圧は、例えば、７Ｖに設定されている。

このような構成のＩＣ９０を基板にハンダ付けして実装する時、電圧出力端子９１と信号入力端子９２とがＩＣ９０のパッケージの外周部において互いに隣接するように配置されている場合には、電圧出力端子９１と信号入力端子９２との間にハンダブリッジが発生することがある。或いは、長期間使用している間にゴミ等の異物が電圧出力端子９１と信号入力端子９２との間に挟まる場合もある。そして、その異物が導電性を有している場合や、ハンダブリッジが発生した場合等、即ち、電圧出力端子９１と信号入力端子９２との間が異物やハンダブリッジ等の導電体８０により略短絡状態になった場合、ＭＯＳトランジスタ９３がオンすると、高電圧（例えば、５０Ｖ）が信号入力端子９２を介してＮＰＮトランジスタ９５を含む制御部９４に印加されることになり、低耐圧（例えば、７Ｖ）素子で構成されている制御部９４は電圧破壊されてしまう可能性がある。

このような短絡事故が発生しても、制御部９４が破壊されることを防止するためには、制御部９４の耐圧を直流電源Ｖｐｐの電圧以上に上げるか、信号入力端子９２にツェナーダイオード等の電圧クランプ素子１００を取り付けて、制御部９４に印加される電圧が所定の電圧以上にならないようにクランプして過電圧保護をすれば良い。

また、昇圧回路で高電圧を検出したときに、出力用トランジスタのゲートに供給される信号電圧の昇圧を停止して出力用トランジスタの破壊防止を図ったものもある（例えば、特許文献１参照）。
特開２０００−３５９１号公報

しかしながら、制御部９４の耐圧を直流電源Ｖｐｐの電圧以上に上げるためには、制御部９４を構成する素子を全て耐圧の高い素子にする必要があり、コストの上昇を招くという問題があった。また、信号入力端子９２にツェナーダイオード等の電圧クランプ素子１００を取り付けると、制御部９４が破壊されることは防止できるが、ＭＯＳトランジスタ９３から導電体８０を介して電圧クランプ素子１００に流れる電流を制限するで電流制限機能を設けなければ、その電流によりＭＯＳトランジスタ９３や導電体８０を含む短絡経路の配線等が発熱してＩＣ９０そのものが破壊されたり、ＩＣ９０を実装する基板等が発煙、発火したりするという問題があった。更に、電流制限機能を設けた場合、ＩＣ９０は発煙、発火には至らないまでも発熱するし、無駄な消費電力が発生する。

また、特許文献１に記載の従来技術では、電源電圧が所定の電圧よりも高くなった場合における出力用トランジスタの破壊を防止することはできるが、出力端子が隣接する端子と略短絡状態になって出力用トランジスタから出力される高電圧が、隣接する端子に接続された制御回路等に印加されることにより、その制御回路等が破壊されることを防止することはできないという問題があった。

本発明は、上記の問題点に鑑み、スイッチ素子を介して所定の電圧を電圧出力端子から装置外部へ出力する半導体集積回路装置及びそれを用いたスイッチング電源装置であって、前記電圧出力端子が隣接する端子と短絡した場合であっても破壊されることのない信頼性の高い半導体集積回路装置及びそれを用いたスイッチング電源装置を提供することを目的とする。

上記目的を達成するために本発明は、第１の電源電圧で動作する入力回路に外部よりつながる入力配線と、該入力配線に隣接するとともに前記第１の電源電圧よりも高い第２の電源電圧で動作するスイッチ素子の出力につながって外部に導出される出力配線とを有する半導体集積回路装置において、前記入力配線に基準電圧よりも高い電圧が入力されたことを検出して、前記入力配線に隣接する前記出力配線につながる前記スイッチ素子の出力を禁止するようにしたことを特徴とするものである。この構成によると、前記入力配線と出力配線とが略短絡状態になった場合に、前記入力回路に第２の電源電圧が印加されないようにすることができる。

また、本発明は、スイッチ素子を介して所定の電圧を電圧出力端子から外部へ出力する出力部と、電圧入力端子に外部から入力される電圧が基準電圧よりも高いときには前記スイッチ素子を開放するように制御可能な制御部とを備える半導体集積回路装置において、前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成によると、前記電圧出力端子が隣接する前記電圧入力端子と略短絡状態になった場合に、前記電圧出力端子から前記電圧入力端子に印加される電圧が前記基準電圧よりも高くなることを防止することができる。

また、本発明は、直流電圧をスイッチ素子でスイッチングしたパルス電圧を電圧出力端子から外部の平滑回路へ出力する出力部と、電圧入力端子に外部から入力される前記平滑回路の出力電圧に基づく帰還電圧と基準電圧とが一致するように前記スイッチ素子を制御する制御部とを備える半導体集積回路装置において、前記電圧入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成によると、前記電圧出力端子が隣接する前記電圧入力端子と略短絡状態になった場合に、前記電圧出力端子から前記電圧入力端子に印加されるパルス電圧が前記基準電圧よりも高くなることを防止することができる。

また、本発明は、スイッチ素子を介して所定の電圧を電圧出力端子から電圧出力線を通じて外部へ出力する出力部と、前記電圧出力線または前記電圧出力端子に隣接した位置に配置された信号入力線または信号入力端子に外部から入力される制御信号に基づいて所定の制御を行う制御部とを備える半導体集積回路装置において、前記信号入力線または前記信号入力端子に基準電圧よりも高い電圧が入力されたことを検出し電圧検出信号として前記出力部に与える電圧検出部を設け、前記出力部は前記電圧検出信号が与えられたときには前記スイッチ素子を開放することを特徴とするものである。この構成によると、前記電圧出力線または電圧出力端子が、隣接する前記信号入力線または信号入力端子と略短絡状態になった場合に、前記電圧出力線または電圧出力端子から前記電圧入力線または電圧入力端子に印加される電圧が前記基準電圧よりも高くなることを防止することができる。

また、例えば、前記出力部は、前記スイッチ素子を駆動するための駆動信号を生成する駆動回路と、前記駆動信号と前記電圧検出信号との論理積をとってその出力を前記スイッチ素子の制御端子に与える論理ゲートとを備えると良い。この構成によると、前記電圧検出信号が与えられていないときには前記スイッチ素子を前記駆動回路からの駆動信号に応じて閉成／開放することができ、前記電圧検出信号が与えられたときには前記駆動回路からの駆動信号に拘わらず前記スイッチ素子を開放することができる。

また、例えば、前記電圧検出部は、前記信号入力端子の電圧が前記基準電圧よりも高いときに通電する第１のトランジスタと、第１のトランジスタとともにカレントミラー回路を構成する第２のトランジスタとを備え、第２のトランジスタをプルアップしている抵抗と第２のトランジスタとの接続ノードから前記電圧検出信号を出力すると良い。この構成によると、前記信号入力端子の電圧に応じて前記抵抗と第２のトランジスタとの接続ノードの電圧を変化させ、この変化した電圧を前記電圧検出信号とすることにより、簡単な構成で前記信号入力端子の電圧が基準電圧より高くなったことを検出することができる。

また、例えば、前記電圧検出部は、更に前記信号入力端子と前記第１のトランジスタとの間の電流経路にダイオードを備え、該ダイオードの順方向電圧と前記第１のトランジスタのベース−エミッタ間電圧との加算値が前記基準電圧に相当するようにすると良い。この構成によると、所望の基準電圧を得る回路を簡単に構成できる。

また、本発明は、外部制御装置から与えられる出力制御信号に基づいて閉成／開放されるスイッチ素子を介して所定の電圧を電圧出力端子から装置外部へ出力する出力部と、外部からリセット入力信号が入力されるリセット入力端子と、前記リセット入力信号の電圧が基準電圧よりも高いときに前記外部制御装置の前記出力制御信号の出力動作を停止させるリセット出力信号を前記外部制御装置に与える制御部とを備える半導体集積回路装置において、前記リセット入力端子を前記電圧出力端子に隣接した位置に配置したことを特徴とするものである。この構成によると、前記電圧出力端子が隣接する前記リセット入力端子と略短絡状態になった場合であっても、前記外部制御装置をリセットして前記外部制御信号の出力動作を停止させることにより、前記電圧出力端子から前記リセット入力端子に印加される電圧が前記基準電圧よりも高くなることを防止することができる。

また、例えば、前記スイッチ素子の素子耐圧は、前記制御部の素子耐圧よりも高いと、前記スイッチ素子を介して前記制御部の素子耐圧を超える電圧を出力することができる。

また、例えば、前記半導体集積回路装置を用いたスイッチング電源装置にすると、スイッチングされたパルス電圧が出力される電圧出力端子が半導体集積回路装置の制御部に接続された隣接する端子と略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されることが防止できる。

本発明によると、互いに隣接する前記入力配線と出力配線とが略短絡状態になった場合であっても、前記入力回路に第２の電源電圧が印加されないので、第２の電源電圧が前記入力回路の耐圧を超える場合であっても、前記入力回路の耐圧を上げたり、過電圧保護を図ったりすることなく、前記入力回路が電圧破壊されることを防止することができ、コストを増大させることなく信頼性の高い半導体集積回路装置を実現することができる。

また、本発明によると、前記電圧出力端子が、隣接する前記電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなく、また、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高い半導体集積回路装置を実現することができる。

また、本発明によると、前記電圧出力端子が、隣接する前記電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記電圧出力端子から出力されるパルス電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなく、また、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高い半導体集積回路装置を実現することができる。

また、本発明によると、前記電圧出力線または電圧出力端子が、隣接する前記電圧入力線または電圧入力端子と略短絡状態になった場合であっても、制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなく、また、前記電圧入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高い半導体集積回路装置を実現することができる。

また、本発明によると、前記電圧出力端子が、隣接する前記リセット入力端子と外部で略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されることを防止できるので、前記所定の電圧が前記制御部の耐圧を超える場合であっても、前記制御部の耐圧を上げることなく、また、前記リセット入力端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、前記制御部が電圧破壊されることを防止でき、コストを増大させることなく信頼性の高い半導体集積回路装置を実現することができる。

また、本発明によると、前記半導体集積回路装置を用いたスイッチング電源装置にしたので、スイッチングされたパルス電圧が出力される電圧出力端子が半導体集積回路装置の制御部に接続された端子と略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されることが防止でき、前記制御部が電圧破壊されることを防止した信頼性の高いスイッチング電源装置を実現することができる。

本発明の第１実施形態の半導体集積回路装置の構成を示す回路ブロック図である。 本発明の第２実施形態のレギュレータＩＣの構成を示す回路ブロック図である。 本発明の第３実施形態の半導体集積回路装置の構成を示す回路ブロック図である。 図３に示す電圧検出部の具体的回路の一例を示す回路図である。 本発明の第４実施形態の半導体集積回路装置の構成を示す回路ブロック図である。 従来の半導体集積回路装置の構成を示す回路ブロック図である。

符号の説明

１、１０、６０ ＩＣ（半導体集積回路装置）
２、１２、６２ 電圧出力端子
２ａ、１２ａ、６２ａ 出力配線
３ 電圧入力端子
３ａ、１３ａ、６３ａ 入力配線
４、１４、４０、６４ 出力部
５、１５、４１、６５ ＭＯＳトランジスタ（スイッチ素子）
６、１６、４２、６６ 駆動回路
７、１７、５０、６７ 制御部（入力回路）
８、１８、６８ コンパレータ
９、１９、５１、６９ 基準電圧源
１１、２９、３９、５９、６１ 電源端子
１３、２４、７３ 信号入力端子
２１ ＮＡＮＤゲート（論理ゲート）
２２ 電圧検出部
２３ カレントミラー回路
２５ ＮＰＮトランジスタ
２６、７４ 内部制御回路
２７、２８ 接続端子
３０ スイッチング電源装置
３１ レギュレータＩＣ（半導体集積回路装置）
３２ ＩＮ端子
３３ ＳＷ端子（電圧出力端子）
３４ ＩＮＶ端子（電圧入力端子）
３５ ＦＢ端子
３６ ＧＮＤ端子
３７ 平滑回路
３８ 遅れ位相補償回路
５２ 誤差増幅器
５３ ＰＷＭコンパレータ
５４ 発振回路
６３ リセット入力端子
７０ 出力制御端子
７１ リセット出力端子
７２ マイコン（外部制御装置）
Ｃ１ 平滑用コンデンサ
Ｃ２、Ｃ３、Ｃ４ コンデンサ
Ｄ１、Ｄ１１、Ｄ１２ ダイオード
Ｌ１ コイル
Ｒ１、Ｒ２、Ｒ３、Ｒ１１ 分圧抵抗
Ｑ１、Ｑ２ ＮＰＮトランジスタ
Ｖｃｃ 内部制御電源
Ｖｄｄ 直流電源（第１の電源電圧）
Ｖｐｐ 直流電源（第２の電源電圧）
Ｖｒｅｆ 基準電圧

以下に、本発明の実施形態を図面を参照して説明する。図１は、本発明の第１実施形態のＩＣの構成を概略的に示す回路ブロック図である。図１において、１はＩＣであり、ＩＣ１は、電圧出力端子２から外部出力配線２ａを介して電圧Ｖｏｕｔを外部へ出力する出力部４と、外部入力配線３ａから電圧入力端子３を介して外部から与えられる外部入力または出力制御電圧Ｖｃｎｔに基づいて出力部４を制御するとともに、信号入力端子２４を介して与えられる制御信号Ｓ５に基づいて所定の制御を行う制御部７とから構成されている。

また、ＩＣ１の各部の動作電源としての直流電源Ｖｄｄ（電圧は、例えば、５Ｖ）が電源端子２９を介して与えられている。尚、電圧出力端子２と電圧入力端子３とがＩＣ１のパッケージの外周部に互いに隣接するように配置されているか、或いは出力配線２ａと入力配線３ａとが途中で隣接するように配置されている。

出力部４は、直流電源Ｖｄｄの電圧よりも高い電圧の直流電源Ｖｐｐ（電圧は、例えば、５０Ｖ）と電圧出力端子２との間に接続されたＰチャンネル型のＭＯＳトランジスタ５と、接続端子２７を介して外部から与えられる信号に基づいてＭＯＳトランジスタ５を駆動する駆動回路６とを備えている。ＭＯＳトランジスタ５のドレインは直流電源Ｖｐｐに接続され、ソースは電圧出力端子２に接続され、ゲートは駆動回路６に接続されている。

また、制御部７は、制御信号Ｓ５を増幅して内部制御回路２６に与えるＮＰＮトランジスタ２５を備え、ＮＰＮトランジスタ２５のベースは信号入力端子２４に接続され、コレクタは内部制御回路２６に接続され、エミッタはグランドに接続されている。そして、制御信号Ｓ５のＨレベル／Ｌレベルに応じてＮＰＮトランジスタ２５がオン／オフすることにより、制御信号Ｓ５が内部制御回路２６に伝えられ、それに応じて内部制御回路２６は所定の制御を行い、その制御出力は接続端子２８を介して外部へ出力される。

更に、制御部７は、コンパレータ８と基準電圧源９とを備え、コンパレータ８の非反転入力端子（＋）は電圧入力端子３に接続され、反転入力端子（−）は基準電圧源９に接続されている。そして、コンパレータ８の出力端子は駆動回路６の入力端子に接続されている。このコンパレータ８は、非反転入力端子（＋）に与えられる出力制御電圧Ｖｃｎｔと反転入力端子（−）に与えられている基準電圧Ｖｒｅｆ（例えば、２Ｖ）とを比較し、出力制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆより高い場合は出力をＨレベルにし、出力制御電圧Ｖｃｎｔが基準電圧Ｖｒｅｆより低い場合は出力をＬレベルにする。また、制御部７の耐圧は、例えば、７Ｖに設定されている。尚、図１では電圧入力端子３に入力配線３ａが接続されているが、この入力配線３ａは必ずしも必要ではなく、通常使用時には、電圧入力端子３にコンパレータ８の出力がＬレベルとなるような入力電圧が設定されていれば良い。

そして、駆動回路６はコンパレータ８の出力をバッファリングしてＭＯＳトランジスタ５のゲートに出力し、ＭＯＳトランジスタ５を駆動する。即ち、コンパレータ８の出力がＨレベルの場合はＭＯＳトランジスタ５をオフさせ、Ｌレベルの場合はオンさせる。このとき、電圧出力端子２から出力される電圧Ｖｏｕｔは、ＭＯＳトランジスタ５がオンしているときは直流電源Ｖｐｐの電圧と略同等の電圧（約５０Ｖ）となり、ＭＯＳトランジスタ５がオフしているときは０Ｖとなる。

このような構成のＩＣ１において、上述した従来例と同様に、電圧出力端子２と信号入力端子２４との間には、電圧入力端子３または入力配線３ａが有るので、電圧出力端子２と信号入力端子２４との間、または出力配線２ａと制御信号Ｓ５の入力配線との間は、異物やハンダブリッジ等の導電体８０によって短絡しにくくなる。また、電圧出力端子２と電圧入力端子３との間が短絡状態になった場合、或いは、出力配線２ａと入力配線３ａとが途中で略短絡状態になった場合は、電圧入力端子３を介して制御部７に電圧Ｖｏｕｔが印加されることになる。しかし、その場合、電圧入力端子３の電圧、即ち、コンパレータ８の非反転入力端子（＋）電圧が基準電圧Ｖｒｅｆより高くなると同時に、コンパレータ８の出力はＨレベルとなりＭＯＳトランジスタ５をオフさせる。そのため、電圧入力端子３に印加される電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを超える電圧になることはない。

従って、このような短絡事故が発生した場合であっても制御部７が電圧破壊されることはない。また、このような場合でも、ＭＯＳトランジスタ５がオフすることにより導電体８０や短絡経路の素子や配線等に大きな電流が流れることはないので、それらの発熱によりＩＣ１を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

このように、電圧出力端子２に隣接する位置に電圧入力端子３を配置することにより、端子数は増加するものの、電圧出力端子２と信号入力端子２４との距離が大きくなって短絡しにくくなるとともに、例え、電圧出力端子２が隣接する端子と略短絡状態になった場合であっても、その隣接する端子に接続されている制御部７の耐圧を上げることなく、また、その隣接する端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、制御部７を含むＩＣ１が電圧破壊されることを防止でき、ＩＣ１の信頼性を向上させることができる。

図２は、本発明の第２実施形態のＩＣを用いたスイッチング電源装置の構成を示す回路ブロック図である。図２において、３０はスイッチング電源装置であり、スイッチング電源装置３０は、１チップに集積化されたレギュレータＩＣ３１と、レギュレータＩＣ３１に外付けされる多数の外付け素子とから構成されている。

レギュレータＩＣ３１は、外付け素子を接続するための５個の端子と、出力部４０と、制御部５０とから構成されている。出力部４０は、Ｐチャンネル型のＭＯＳトランジスタ４１と、ＭＯＳトランジスタ４１を駆動する駆動回路４２とから構成され、制御部５０は、基準電圧源５１、誤差増幅器５２、ＰＷＭコンパレータ５３、発振回路５４から構成されている。

ＩＮ端子３２には、入力電圧Ｖｉｎ（例えば、５０Ｖ）が供給され、ＩＮ端子３２とグランド間には、平滑用コンデンサＣ１とノイズカット用のコンデンサＣ２とが並列に外付けされている。また、入力電圧ＶｉｎをＭＯＳトランジスタ４１でスイッチングしたパルス電圧Ｖｐｌｓが出力されるＳＷ端子３３には、平滑回路３７が外付けされている。この平滑回路３７は、コイルＬ１と、ダイオード（例えば、ショットキーバリアダイオード）Ｄ１と、平滑用のコンデンサ（例えば、電解コンデンサ）Ｃ４とから構成され、ＳＷ端子３３にダイオードＤ１のカソードとコイルＬ１の一端とが接続され、コイルＬ１の他端は平滑用コンデンサＣ４の一端に接続され、平滑用コンデンサＣ４の他端とダイオードＤ１のアノードはグランドに接続されている。

また、コイルＬ１の他端は分圧抵抗Ｒ１、Ｒ２の直列回路を介してグランドに接続され、分圧抵抗Ｒ１、Ｒ２の接続ノードはＩＮＶ端子３４に接続されている。ＩＮＶ端子３４はレギュレータＩＣ３１内部で誤差増幅器５２の反転入力端子（−）に接続されている。そして、誤差増幅器５２の非反転入力端子（＋）は基準電圧源５１に接続され、誤差増幅器５２の出力端子はＰＷＭコンパレータ５３の反転入力端子（−）とＦＢ端子３５とに接続されている。更に、ＦＢ端子３５とＩＮＶ端子３４との間には、コンデンサＣ３と抵抗Ｒ３の直列回路から成る遅れ位相補償回路３８が外付けされている。

また、ＰＷＭコンパレータ５３の非反転入力端子（＋）は発振回路５４の出力端子に接続され、ＰＷＭコンパレータ５３の出力端子は駆動回路４２の入力端子に接続されている。そして、駆動回路４２の出力端子はＭＯＳトランジスタ４１のゲートに接続され、ＭＯＳトランジスタ４１のソースはＩＮ端子３２に接続され、ドレインはＳＷ端子３３に接続されている。また、ＧＮＤ端子３６がグランドに接続されて、レギュレータＩＣ３１の基準電位が定められている。尚、ＩＣ３１の各部は入力電圧Ｖｉｎから生成された入力電圧Ｖｉｎよりも低い直流電圧（例えば、５Ｖ）を動作電源としている。また、制御部５０の耐圧は、例えば、７Ｖに設定されている。

次に、スイッチング電源装置３０の各部の動作について以下に説明する。入力電圧Ｖｉｎは、ＭＯＳトランジスタ４１のスイッチング動作によりパルス電圧Ｖｐｌｓに変換される。ＭＯＳトランジスタ４１がオン状態のときは、ＩＮ端子３２からＭＯＳトランジスタ４１を介してコイルＬ１へ電流が流れる。これにより、コイルＬ１にエネルギーが蓄えられるとともに、平滑用コンデンサＣ４が充電される。一方、ＭＯＳトランジスタ４１がオフ状態のときは、コイルＬ１に蓄えられたエネルギーがダイオードＤ１により環流させられて平滑用コンデンサＣ４が充電される。そして、平滑用コンデンサＣ４から出力される電圧が出力電圧Ｖｏとして外部に供給される。

また、出力電圧Ｖｏが分圧抵抗Ｒ１、Ｒ２により分圧された帰還電圧Ｖａｄｊが、ＩＮＶ端子３４を介して誤差増幅器５２の反転入力端子（−）に入力される。そして、誤差増幅器５２は、非反転入力端子（＋）に入力される基準電圧Ｖｒｅｆ（例えば、２Ｖ）と反転入力端子（−）に入力される帰還電圧Ｖａｄｊとの電圧差に基づく誤差信号を出力する。尚、この基準電圧Ｖｒｅｆは、所定の出力電圧Ｖｏを分圧抵抗Ｒ１、Ｒ２で分圧した帰還電圧Ｖａｄｊに設定される。

誤差増幅器５２から出力される誤差信号は、ＰＷＭコンパレータ５３の反転入力端子（−）に入力される。また、ＰＷＭコンパレータ５３の非反転入力端子（＋）には、発振回路５４から所定の周波数の三角波が与えられる。そして、このＰＷＭコンパレータ５３は、反転入力端子（−）電圧と非反転入力端子（＋）電圧とを比較し、非反転入力端子（＋）電圧が反転入力端子（−）電圧より高くなればＨ（Ｈｉｇｈ）レベル、反転入力端子（−）電圧が非反転入力端子（＋）電圧より高くなればＬ（Ｌｏｗ）レベルにしたＰＷＭ信号を駆動回路４２に出力する。

駆動回路４２は、ＰＷＭコンパレータ５３からのＰＷＭ信号をバッファリングした出力信号をＭＯＳトランジスタ４１のゲートに出力し、ＭＯＳトランジスタ４１を駆動する。即ち、ＰＷＭ信号がＨレベルのときはＭＯＳトランジスタ４１をオフさせ、ＬレベルのときはＭＯＳトランジスタ４１をオンさせる。従って、駆動回路４２の出力信号は、発振回路５４の発振周波数と同一周波数のパルス信号となり、そのデューティは誤差増幅器５２からの誤差信号に基づいて決定される。即ち、出力電圧Ｖｏが所定の電圧より上昇しようとすると、ＰＷＭ信号がＨレベルとなる時間、即ち、ＭＯＳトランジスタ４１がオフとなる時間が長くなり、逆に、出力電圧Ｖｏが所定の電圧より下降しようとすると、ＰＷＭ信号がＬレベルとなる時間、即ち、ＭＯＳトランジスタ４１がオンとなる時間が長くなるように制御される。

また、スイッチング電源装置３０の小型化、軽量化を図るために、発振回路５４の発振周波数を高く設定してスイッチング周波数を高くする場合、制御部５０内の各制御素子等を周波数特性の良いものにする必要があるが、誤差増幅器５２を周波数特性の良いものにすると、回路の発振の問題が生じることがある。そこで、ＦＢ端子３５とＩＮＶ端子３４との間にコンデンサＣ３と抵抗Ｒ３との直列回路から成る遅れ位相補償回路３８を外付けすることにより、誤差増幅器５２を周波数特性の良いものにして、スイッチング周波数を高く設定した場合であっても、回路の発振を防止することができる。

このようにして、帰還電圧Ｖａｄｊと基準電圧Ｖｒｅｆとが一致するようにフィードバック動作が行われてＰＷＭ信号のデューティが調整されるので、通常、出力電圧Ｖｏは所定の電圧に安定的に維持される。また、この回路でＩＮＶ端子３４を、パルス電圧Ｖｐｌｓが出力されるＳＷ端子３３の隣に配置するようにすれば、このようなスイッチング電源装置３０において、上述した従来例と同様の原因でＳＷ端子３３とＩＮＶ端子３４との間が異物やハンダブリッジ等の導電体８０により略短絡状態になる可能性がある。しかし、その場合は、ＩＮＶ端子３４にはパルス電圧Ｖｐｌｓが印加されることになり、上述のフィードバック動作によって、ＩＮＶ端子３４の電圧、即ち、誤差増幅器５２の反転入力端子（−）の電圧と基準電圧Ｖｒｅｆとが一致するようにＭＯＳトランジスタ４１のデューティが即座に調整されるので、ＩＮＶ端子３４に印加されるパルス電圧Ｖｐｌｓは下降して、基準電圧Ｖｒｅｆを超える電圧になることはない。

従って、このような短絡事故が発生した場合であっても制御部５０が電圧破壊されることはない。また、このような場合でも、導電体８０や短絡経路の素子や配線等に大きな電流が流れることはないので、それらの発熱によりＩＣ３１を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

このように、ＳＷ端子３３に隣接する位置にＩＮＶ端子３４を配置することにより、ＳＷ端子３３が隣接するＩＮＶ端子と略短絡状態になった場合であっても、その隣接するＩＮＶ端子に接続されている制御部５０の耐圧を上げることなく、また、ＩＮＶ端子に電圧クランプ素子等を取り付けて過電圧保護を図ることなく、制御部５０を含むレギュレータＩＣ３１が電圧破壊されることを防止でき、レギュレータＩＣ３１及びスイッチング電源装置３０の信頼性を向上させることができる。

図３は、本発明の第３実施形態のＩＣの構成を概略的に示す回路ブロック図である。図３において、１０はＩＣであり、ＩＣ１０はＩＣ１０の各部の動作電源としての直流電源Ｖｄｄ（電圧は、例えば、５Ｖ）に接続されている電源端子３９と、直流電源Ｖｄｄの電圧よりも高い電圧の別の直流電源Ｖｐｐ（電圧は、例えば、５０Ｖ）に接続されている電源端子１１と、外部出力配線１２ａを通じて電圧Ｖｏｕｔが出力される電圧出力端子１２と、外部入力配線１３ａを通じて制御信号Ｓ１が与えられる信号入力端子１３と、電源端子１１と電圧出力端子１２との間に設けられている出力部１４と、制御信号Ｓ１に基づいてＩＣ１０の機能を実現するための所定の制御を行うとともに駆動回路１６を制御する制御部１７と、電圧検出部２２とから構成されている。尚、電圧出力端子１２と信号入力端子１３とがＩＣ１０のパッケージの外周部において、互いに隣接するように配置されているか、出力配線１２ａと入力配線１３ａとが途中で隣接するように配置されている。また、制御部１７の耐圧は、例えば、７Ｖに設定されている。

出力部１４は、Ｐチャンネル型のＭＯＳトランジスタ１５と、ＭＯＳトランジスタ１５を駆動するための駆動信号を生成する駆動回路１６と、ＮＡＮＤゲート２１とから構成されている。ＭＯＳトランジスタ１５のドレインは電源端子１１に接続され、ソースは電圧出力端子１２に接続され、ゲートはＮＡＮＤゲート２１の出力端子に接続されている。そして、ＮＡＮＤゲート２１の一方の入力端子は駆動回路１６に接続され、他方の入力端子は電圧検出部２２のコンパレータ１８の出力端子に接続されている。

また、電圧検出部２２は、コンパレータ１８と基準電圧源１９とを備えており、コンパレータ１８の反転入力端子（−）は信号入力端子１３に接続され、非反転入力端子（＋）は基準電圧源１９に接続されている。そして、コンパレータ１８の出力端子はＮＡＮＤゲート２１の前記他方の入力端子に接続されている。コンパレータ１８は、反転入力端子（−）に与えられる信号入力端子１３の電圧Ｖｓｉｇと非反転入力端子（＋）に与えられている基準電圧Ｖｒｅｆ（例えば、２Ｖ）とを比較し、電圧Ｖｓｉｇが基準電圧Ｖｒｅｆより高い場合は出力をＬレベルにし、電圧Ｖｓｉｇが基準電圧Ｖｒｅｆより低い場合は出力をＨレベルとする。そして、電圧Ｖｓｉｇが基準電圧Ｖｒｅｆより高い場合のＬレベルの出力が電圧検出信号としてＮＡＮＤゲート２１に与えられる。

そして、ＮＡＮＤゲート２１はコンパレータ１８の出力と駆動回路１６からの駆動信号との論理積をとり、それを内部で反転した出力信号をＭＯＳトランジスタ１５のゲートに出力してＭＯＳトランジスタ１５を駆動する。即ち、ＮＡＮＤゲート２１は、コンパレータ１８の出力がＨレベルの場合は駆動回路１６からの駆動信号の電圧レベルに応じた出力信号を出力してＭＯＳトランジスタ１５をオン／オフする。一方、ＮＡＮＤゲート２１は、コンパレータ１８の出力がＬレベルの場合は駆動回路１６からの駆動信号の電圧レベルに拘わらず、Ｈレベルの信号を出力してＭＯＳトランジスタ１５をオフさせる。このとき、電圧出力端子１２から出力される電圧Ｖｏｕｔは、ＭＯＳトランジスタ１５がオンしているときは直流電源Ｖｐｐの電圧と略同等の電圧（約５０Ｖ）となり、ＭＯＳトランジスタ１５がオフしているときは０Ｖとなる。

このような構成のＩＣ１０は、通常は、制御部１７の出力に従って、ＭＯＳトランジスタ１５をオン／オフさせるように動作する。一方、上述した従来例と同様に電圧出力端子１２と信号入力端子１３との間が異物やハンダブリッジ等の導電体８０により略短絡状態になった場合、または、出力配線１２ａと入力配線１３ａとが途中で略短絡状態になった場合は、信号入力端子１３を介して制御部１７に電圧Ｖｏｕｔが印加されることになる。この時、信号入力端子１３の電圧Ｖｓｉｇ、即ち、コンパレータ１８の反転入力端子（−）電圧が基準電圧Ｖｒｅｆより高くなると、コンパレータ１８の出力はＬレベルとなりＭＯＳトランジスタ１５をオフさせるので、信号入力端子１３に印加される電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを超える電圧になることはない。

このようにすることにより、制御部１７の耐圧を上げる必要がない。また、信号入力端子１３に電圧クランプ素子等を取り付けて過電圧保護を図る必要もない。そして、制御部１７の耐圧を超える電圧が出力される電圧出力端子１２が、隣接する信号入力端子１３と略短絡状態になった場合であっても、制御部１７が電圧破壊されることを防止でき、ＩＣ１０の信頼性を向上させることができる。また、このような場合でも、導電体８０や短絡経路の素子や配線等に大きな電流が流れることはないので、それらの発熱によりＩＣ１０を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

また、図３に示す電圧検出部２２は、図４に示すような回路で実現することができる。図４は、電圧検出部２２の具体的回路の一例を示す回路図である。図４において、図３と同一の部分には同一の符号を付し、その説明を省略する。図４に示す電圧検出部２２は、ダイオードＤ１１、Ｄ１２と、カレントミラー回路２３と、内部制御電源Ｖｃｃと、抵抗Ｒ１１とから構成されている。

カレントミラー回路２３は、互いのベースが接続されるとともに、互いのエミッタがともにグランドに接続された一対のＮＰＮトランジスタＱ１、Ｑ２から成っており、ＮＰＮトランジスタＱ１のコレクタはそのベースに接続されるとともにダイオードＤ１２のカソードに接続され、ダイオードＤ１２のアノードはダイオードＤ１１のカソードに、ダイオードＤ１１のアノードは信号入力端子１３に接続されている。

また、ＮＰＮトランジスタＱ２のコレクタは抵抗Ｒ１１を介して内部制御電源Ｖｃｃに接続され、抵抗Ｒ１１とＮＰＮトランジスタＱ２との接続ノード、即ち、ＮＰＮトランジスタＱ２のコレクタの電圧がＮＡＮＤゲート２１の入力端子に与えられる。尚、内部制御電源Ｖｃｃは論理ゲートを駆動するレベルの電圧を与える直流電源である。

次に、このような構成の電圧検出部２２の動作を説明する。信号入力端子１３の電圧ＶｓｉｇがダイオードＤ１１、Ｄ１２の順方向電圧とＮＰＮトランジスタＱ１のベース−エミッタ間電圧とを加算した電圧（例えば、２Ｖ）よりも高くなると、ＮＰＮトランジスタＱ１がオンしＮＰＮトランジスタＱ１には所定のコレクタ電流が流れる。そして、このコレクタ電流はＮＰＮトランジスタＱ２にミラーされて、ＮＰＮトランジスタＱ２にも同量のコレクタ電流が流れる。このとき、ＮＰＮトランジスタＱ２のコレクタの電圧はグランドレベル、即ち、Ｌレベルの電圧となる。

一方、電圧ＶｓｉｇがダイオードＤ１１、Ｄ１２の順方向電圧とＮＰＮトランジスタＱ１のベース−エミッタ間電圧とを加算した電圧よりも低い場合は、ＮＰＮトランジスタＱ１はオフとなり、ＮＰＮトランジスタＱ２もオフとなる。このとき、ＮＰＮトランジスタＱ２のコレクタの電圧は内部制御電源Ｖｃｃの電圧、即ち、Ｈレベルの電圧となる。

このようにして、信号入力端子１３の電圧Ｖｓｉｇに応じてＮＰＮトランジスタＱ２のコレクタの電圧を変化させることができ、この電圧を電圧検出信号とすることにより、簡単な構成で信号入力端子１３の電圧Ｖｓｉｇが基準電圧（本例では、２Ｖ）より高くなったことを検出することができる。

図５は、本発明の第４実施形態のＩＣの構成を概略的に示す回路ブロック図である。図５において、６０はＩＣであり、ＩＣ６０は、ＩＣ６０の各部の動作電源としての直流電源Ｖｄｄ（電圧は、例えば、５Ｖ）に接続されている電源端子５９と、直流電源Ｖｄｄの電圧よりも高い電圧の別の直流電源Ｖｐｐ（電圧は、例えば、５０Ｖ）に接続されている電源端子６１と、外部出力配線６２ａを通じて電圧Ｖｏｕｔが出力される電圧出力端子６２と、電源端子６１と電圧出力端子６２との間に設けられている出力部６４と、外部のマイコン７２からの出力制御信号Ｓ２が与えられる出力制御端子７０とを備えている。

出力部６４は、Ｐチャンネル型のＭＯＳトランジスタ６５と、ＭＯＳトランジスタ６５を駆動する駆動回路６６とから構成され、ＭＯＳトランジスタ６５のドレインは電源端子６１に接続され、ソースは電圧出力端子６２に接続され、ゲートは駆動回路６６の出力端子に接続されている。そして、駆動回路６６の入力端子は出力制御端子７０に接続されている。

そして、駆動回路６６は出力制御端子７０を介して与えられるマイコン７２からの出力制御信号Ｓ２をバッファリングしてＭＯＳトランジスタ６５のゲートに出力し、ＭＯＳトランジスタ６５を駆動する。即ち、出力制御信号Ｓ２がＨレベルの場合はＭＯＳトランジスタ６５をオフさせ、Ｌレベルの場合はオンさせる。このとき、電圧出力端子６２から出力される電圧Ｖｏｕｔは、ＭＯＳトランジスタ６５がオンしているときは直流電源Ｖｐｐの電圧と略同等の電圧（約５０Ｖ）となり、ＭＯＳトランジスタ６５がオフしているときは０Ｖとなる。

また、ＩＣ６０は、外部入力配線６３ａを通じてリセット入力信号Ｓ３が与えられるリセット入力端子６３と、リセット入力信号Ｓ３を受けてリセット出力信号Ｓ４を生成するとともに信号入力端子７３を介して与えられる制御信号Ｓ６に基づいて駆動回路６６を制御する制御部６７と、リセット出力信号Ｓ４をマイコン７２に出力するリセット出力端子７１とを備えている。尚、リセット入力端子６３は、ＩＣ６０のパッケージの外周部で電圧出力端子６２と隣接するように配置するか、出力配線６２ａと入力配線６３ａとが途中で隣接するように配置する。また、制御部６７の耐圧は、例えば、７Ｖに設定されている。

制御部６７は、信号入力端子７３に接続された内部制御回路７４を備え、内部制御回路７４は制御信号Ｓ６に応じて駆動回路６６にＨレベル／Ｌレベルの信号を与えることによりＭＯＳトランジスタ６５をオン／オフ制御している。また、制御部６７は、コンパレータ６８と基準電圧源６９とを備えており、コンパレータ６８の非反転入力端子（＋）はリセット入力端子６３に接続され、反転入力端子（−）は基準電圧源６９に接続されている。そして、コンパレータ６８の出力端子はリセット出力端子７１に接続されている。このコンパレータ６８は、非反転入力端子（＋）に与えられるリセット入力信号Ｓ３の電圧Ｖｒｅｓと反転入力端子（−）に与えられている基準電圧Ｖｒｅｆ（例えば、２Ｖ）とを比較し、電圧Ｖｒｅｓが基準電圧Ｖｒｅｆより高い場合は出力をＨレベルにし、電圧Ｖｒｅｓが基準電圧Ｖｒｅｆより低い場合は出力をＬレベルにする。

そして、リセット入力信号Ｓ３の電圧Ｖｒｅｓが基準電圧Ｖｒｅｆより高い場合に、コンパレータ６８のＨレベルの出力がリセット出力信号Ｓ４としてリセット出力端子７１を介してマイコン７２に与えられ、リセット出力信号Ｓ４が与えられたマイコン７２はリセット動作を行い、出力制御信号Ｓ２の出力動作を停止する。このようにリセット入力信号Ｓ３の電圧をコンパレータ６８で確認してマイコン７２をリセットすることにより、リセット入力端子６３にノイズ等の電圧が印加された場合に誤ってマイコン７２をリセットすることを防止している。また、リセット入力端子６３を電圧出力端子６２に隣接させることにより、誤って、電圧出力端子６２の電圧が隣接する端子とショートした時に、積極的にマイコン７２をリセットさせるとともに、マイコン７２はＭＯＳトランジスタ６５をオフさせることにより、異常状態の継続を防止することができる。

即ち、このような構成をしているので、上述した従来例と同様に電圧出力端子６２とリセット入力端子６３との間が異物やハンダブリッジ等の導電体８０により略短絡状態になった場合、または、出力配線６２ａと入力配線６３ａとが途中で略短絡状態になった場合、リセット入力端子６３を介して制御部６７に電圧Ｖｏｕｔが印加されると同時に、リセット入力端子６３の電圧、即ち、コンパレータ６８の非反転入力端子（＋）電圧が基準電圧Ｖｒｅｆより高くなる。そうすると、コンパレータ６８の出力はＨレベルとなりマイコン７２がリセットされる。そして、出力制御信号Ｓ２が出力されなくなり、ＭＯＳトランジスタ６５がオフになるので、リセット入力端子６３に印加される電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを超える電圧になることはない。

従って、このような短絡事故が発生した場合であっても制御部６７が電圧破壊されることはない。また、このような場合でも、導電体８０や短絡経路の素子や配線等に大きな電流が流れることはないので、それらの発熱によりＩＣ６０を実装する基板等が発煙、発火したり、無駄な消費電力が発生したりすることもない。

このように、電圧出力端子６２に隣接する位置にリセット入力端子６３を配置することにより、電圧出力端子６２が隣接する端子と略短絡状態になった場合であっても、その隣接する端子に接続されている制御部６７の耐圧を上げる必要がない。また、その隣接する端子に電圧クランプ素子等を取り付けて過電圧保護を図る必要もない。そして、制御部６７を含むＩＣ６０が電圧破壊されることを防止でき、ＩＣ６０の信頼性を向上させることができる。

尚、本発明は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において各部の構成等を適宜に変更して実施することも可能である。例えば、上述の各実施形態では、直流電源からの電圧をオン／オフするスイッチ素子としてＰチャンネル型のＭＯＳトランジスタを使用した例を示したが、Ｎチャンネル型のＭＯＳトランジスタやバイポーラ型トランジスタで構成することも可能である。また、出力ＭＯＳトランジスタがＩＣ内にある場合のみを説明したが、単体の出力ＭＯＳトランジスタであってもよい。そして、その出力端子に、出力トランジスタの制御入力につながって出力ＭＯＳトランジスタをオフさせるような入力信号がつながる入力端子を隣接させるようにしても良い。また、比較器にヒステリシス特性を設けたり、ロジック回路的に動作させて、一旦、出力トランジスタをオフすると電源が再投入されるまで、出力トランジスタをオンできないようにしても良い。

以上説明したように、本発明によれば、電圧出力端子を介して所定の電圧を出力する半導体集積回路装置及びそれを用いたスイッチング電源装置において、前記電圧出力端子が制御部に接続された隣接する端子と外部で略短絡状態になった場合であっても、前記制御部に基準電圧よりも高い電圧が印加されないようにして前記制御部が電圧破壊されることを防止できるので、半導体集積回路装置及びそれを用いたスイッチング電源装置のコストを増大させることなく信頼性を向上させることができる。このような信頼性を向上させた半導体集積回路装置及びそれを用いたスイッチング電源装置は、特に、高い信頼性が要求される自動車の車載用電子機器への利用が有効である。

Claims (8)

1. 第１電圧の入力を受けるための第１端子と、
   前記第1端子に接続された入力回路と、
   前記第１電圧よりも高い第２電圧を生成する出力回路と、
   前記出力回路に接続されて前記第２電圧を外部に出力するための第２端子と、
   前記第１端子と前記第２端子との間に設けられた第３端子と、
   前記第３端子に印加される端子電圧が基準電圧よりも高いときに前記出力回路の動作を停止するための停止信号を生成する保護回路と、
   を有することを特徴とする半導体集積回路装置。
2. 前記出力回路は、スイッチ素子を備えたスイッチング電源回路であること
   を特徴とする請求項１に記載の半導体集積回路装置。
3. 前記第２端子には、平滑回路が外部接続されること
   を特徴とする請求項２に記載の半導体集積回路装置。
4. 前記出力回路は、前記スイッチ素子を駆動するための駆動信号を生成する駆動回路と、
   前記駆動信号と前記停止信号との論理積をとってその出力を前記スイッチ素子の制御端子に与える論理ゲートと、
   を備えることを特徴とする請求項３に記載の半導体集積回路装置。
5. 前記保護回路は、前記第３端子に印加される端子電圧が前記基準電圧よりも高いときに通電する第１のトランジスタと、第１のトランジスタとともにカレントミラー回路を構成する第２のトランジスタとを備え、
   第２のトランジスタをプルアップしている抵抗と第２のトランジスタとの接続ノードから前記停止信号を出力すること
   を特徴とする請求項４に記載の半導体集積回路装置。
6. 前記保護回路は、更に、前記第３端子と前記第１のトランジスタとの間の電流経路にダイオードを備え、
   該ダイオードの順方向電圧と前記第１のトランジスタのベース−エミッタ間電圧との加算値が、前記基準電圧に相当すること
   を特徴とする請求項５に記載の半導体集積回路装置。
7. 前記駆動回路は、外部制御装置から与えられる出力制御信号に基づいて前記スイッチ素子を閉成／開放し、
   前記第３端子は、外部からリセット入力信号が入力され、
   前記保護回路は、前記リセット入力信号の電圧が基準電圧よりも高いときに前記外部制御装置の前記出力制御信号の出力動作を停止させるリセット出力信号を前記外部制御装置に与えること
   を特徴とする請求項６に記載の半導体集積回路装置。
8. 前記スイッチ素子の素子耐圧は、前記入力回路の素子耐圧よりも高いことを特徴とする請求項２〜請求項７のいずれかに記載の半導体集積回路装置。

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