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JP4847152B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関し、特に歪を有する歪トランジスタを含む半導体装置とその製造方法に関する。
シリコン半導体集積回路の集積度向上、動作速度向上のために微細化が進められてきた。微細化と共に電界効果トランジスタのゲート長は短縮化されている。ゲート長６５ｎｍ以下では、微細化で性能向上を期待することに限界が見えてきた。
微細化以外で、電界効果トランジスタの性能向上を行う技術として、歪によってキャリアの移動度を向上する歪トランジスタが注目されている。電界効果トランジスタのチャネル領域に歪を発生させ、電子やホールの移動度を上げることにより、オン電流を向上する。
電界効果トランジスタは、ゲート電極構造により、ｐｎ接合でチャネルを制御する接合型、酸化膜等の絶縁膜を介したゲート電極でチャネルを制御するＭＯＳ型、ショットキゲート電極でチャネルを制御するＭＩＳ型を含むが、以下Ｓｉ基板を用いたＭＯＳ型を例にとって説明する。ｎチャネル（Ｎ）ＭＯＳトランジスタは引っ張り応力により電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、圧縮応力によりホールの移動度が向上する。
ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。
K. Ang et al:IEDMTech. Dig., 2004, p.1069 ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。 T. Ghani et al:IEDM Tech. Dig., 2003, p.978 Y. S. Kim et al:Proceedings of ESSDERC 2005, p.305 歪トランジスタとは別に、Ｓｉ結晶に不純物イオンを注入すると、一部の不純物が深く注入されてしまうチャネリング現象が知られている。チャネリング防止のために、ソース／ドレイン領域の上にＳｉ−ＣまたはＳｉ−Ｇｅを転位密度の高い単結晶または多結晶の状態で成長し、さらにＳｉ膜を成長した後、イオン注入を行う提案がある。
特開２００１−２４１９４号公報 ソース／ドレイン領域に浅い接合を形成するための技術も種々提案されている。ソース／ドレイン領域にドープされていない珪化物層を設け、その上にドープされた誘電体層を蒸着し、パルスレーザアニールで誘電体層中の不純物を珪化物層中に拡散させ、アニールにより珪化物層中の不純物を移動させ、１００ｎｍ以下の接合を形成する提案がある。ソース／ドレイン領域はシリコン、シリコンゲルマニウム、シリコンカーバイド、ガリウム砒素で形成するとされている。 特表平１１−５０６５６７号公報
チャネルに応力を印加することにより、キャリアの移動度を増大し、トランジスタの性能を向上させることができる。ｎチャネルトランジスタは引っ張り応力で電子の移動度が増大し、ｐチャネルトランジスタは圧縮応力でホールの移動度が増大する。
本発明の目的は、応力利用により、性能を向上したｎチャネルトランジスタおよびｐチャネルトランジスタを含む半導体装置を提供することである。
本発明の１観点によれば、
Ｓｉである第1の半導体材料で形成された半導体基板と、
前記半導体基板にエピタキシャル成長した単結晶である、ＳｉとＣを含む第２の半導体材料で形成されたｎ型ソース／ドレイン領域を有するｎチャネル電界効果トランジスタと、
前記半導体基板にエピタキシャル成長した単結晶である、ＳｉとＧｅを含む第３の半導体材料で形成されたｐ型ソース／ドレイン領域を有するｐチャネル電界効果トランジスタと、
を有し、前記第２、第３の半導体材料が互いに異なる材料であり、
前記ｎチャネル電界効果トランジスタ、前記ｐチャネル電界効果トランジスタはそれぞれ、前記半導体基板上方に形成されたゲート電極と、ゲート電極側壁上に絶縁体で形成されたサイドウォールスペーサを有し、
前記ｎ型ソース／ドレイン領域は非平坦な上面を有し、前記ｎチャネル電界効果トランジスタのサイドウォールスペーサの底面は、少なくとも一部に前記ｎ型ソース／ドレイン領域の上面に倣った非平坦な面を有し、
前記ｐ型電界効果トランジスタのサイドウォールスペーサは平坦な底面を有する
半導体装置
が提供される。
本発明の他の観点によれば、
（１）Ｓｉである第１の半導体材料で形成された半導体基板のｎチャネル電界効果トランジスタ領域、ｐチャネル電界効果トランジスタ領域上方に、それぞれゲート電極を形成する工程と、
（２）前記工程（１）の後に、前記ゲート電極を覆って、前記半導体基板上に第１の絶縁マスク層を形成する工程と、 （３）前記工程（２）の後に、前記ｐチャネル電界効果トランジスタ領域をレジストマスクで覆い、前記ｎチャネル電界効果トランジスタ領域の前記第１の絶縁マスク層に対して異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサ状に第１の絶縁マスク層を残す工程と、
（４）前記工程（３）の後に、前記第１の絶縁マスク層をエッチングマスクとし、前記ｎチャネル電界効果トランジスタ領域の半導体基板をエッチングして第１の凹部を形成する工程と、
（５）前記工程（４）の後に、前記第１の凹部上に、前記第１の半導体材料と異なるＳｉとＣを含む第２の半導体材料のソース／ドレイン領域をエピタキシャル成長する工程と、
（６）前記工程（５）の後に、前記第１の絶縁マスク層を除去する工程と、
（７）前記工程（６）の後に、前記ゲート電極側壁上に、絶縁材料でサイドウォールスペーサを形成する工程と、
（８）前記工程（７）の後に、前記ｎチャネル電界効果トランジスタ領域を覆う第２の絶縁マスク層を形成する工程と、
（９）前記工程（８）の後に、前記第２の絶縁マスク層、前記サイドウォールスペーサをエッチングマスクとし、前記ｐチャネル電界効果トランジスタ領域の半導体基板をエッチングして第２の凹部を形成する工程と、
（１０）前記工程（９）の後に、前記第２の凹部上に、前記第１の半導体材料と異なるＳｉとＧｅを含む第３の半導体材料のソース／ドレイン領域をエピタキシャル成長する工程と、
を含む半導体装置の製造方法
が提供される。
ｎチャネルトランジスタのチャネルには引っ張り応力を印加し、ｐチャネルトランジスタのチャネルには圧縮応力を印加することができる。
以下、図面を参照して本発明の実施例による半導体装置の製造工程を説明する。
図１Ａに示すように、例えばシリコンである第１の半導体で形成された半導体基板１に
、半導体素子を形成する活性領域を画定する素子分離領域２を形成する。素子分離領域２は、例えばシャロートレンチアイソレーション（ＳＴＩ）により形成することができる。シリコン基板１表面上に、酸化シリコン膜のバッファ層を介して素子分離領域上に開口を有する窒化シリコン膜パターンを形成し、開口内のシリコン基板１をエッチングしてトレンチを形成する。
図１Ｂに示すように、トレンチを形成した後、トレンチ内に露出したシリコン基板表面を熱酸化し、酸化シリコン膜２ａの第１ライナを形成する。酸化シリコン膜２ａを覆うように窒化シリコン膜２ｂの第２ライナを、例えば化学気相堆積（ＣＶＤ）により、形成する。このように２種類のライナを形成した後、高密度プラズマ（ＨＤＰ）ＣＶＤによりトレンチ内を酸化シリコン膜２ｃで埋め込む。基板表面上に堆積した不要な酸化シリコン膜を化学機械研磨（ＣＭＰ）により研磨、除去する。このＣＭＰの際、窒化シリコン膜パターンがストッパとして機能する。ＣＭＰ後、窒化シリコン膜パターンは例えば熱燐酸により除去する。さらに、酸化シリコン膜のバッファ層を希弗酸等により除去する。このようにして、図１Ｂに示すようなＳＴＩによる素子分離領域を形成することができる。
図１Ｃは、ＳＴＩ構造の他の例を示す。本例においては、窒化シリコン膜のライナ２ｂを形成せず、酸化シリコン膜のライナ２ａの上に直接酸化シリコン膜２ｃを埋め込む。
ＨＤＰ酸化シリコン膜は、圧縮応力を発生する。このため、ＮＭＯＳトランジスタにおいては電子の移動度が低下し、トランジスタの性能が低下する。窒化シリコン膜のライナ２ｂは、引張り応力を発生し、ＮＭＯＳトランジスタの性能の劣化を抑制する。本実施例においては、後述するようにソース／ドレイン領域から引張り応力を発生させるので、窒化シリコン膜のライナ２ｂを形成しない場合もある。工程が簡単化される。
図１Ａに戻り、素子分離領域２を形成した後、レジストマスクにより領域を分け、ｐ型不純物をイオン注入してＮＭＯＳトランジスタ領域にｐ型ウエルＰＷ、ｎ型不純物をイオン注入してＰＭＯＳトランジスタ領域にｎ型ウエルＮＷを形成する。活性領域表面上の酸化シリコン膜を希フッ酸等により除去し、新たに熱酸化を行い、例えば厚さ１．２ｎｍのゲート絶縁膜４を形成する。酸化シリコン膜に窒素を導入してもよい。酸化シリコン膜上に誘電率の高い他の絶縁体膜を積層してもよい。このゲート絶縁膜の上に、例えば厚さ１００ｎｍのポリシリコン層５を形成し、ゲート電極層とする。ポリシリコン層５の上に、エッチングマスクとして機能する窒化シリコン膜６をＣＶＤ等により堆積する。
図２に示すように、ゲート電極形状のホトレジストパターンＰＲを形成し、その下の窒化シリコン膜６、ポリシリコン層５、ゲート絶縁膜4を異方性エッチングによりパターニングする。なお、ＮＭＯＳトランジスタの構成要素には添字ｎを付し、ＰＭＯＳトランジスタの構成要素には添字ｐを付して示している。その後ホトレジストパターンＰＲはアッシング等により除去する。
次に、ＮＭＯＳトランジスタのソース／ドレイン領域を形成するためのマスクを形成する。
図３Ａに示すように、例えばテトラエトキシシラン（ＴＥＯＳ）をＳｉソースガスとした、温度５５０℃〜７００℃の熱ＣＶＤにより厚さ５ｎｍ〜３０ｎｍの酸化シリコン膜7をゲート電極構造を覆って基板上に堆積する。酸化シリコン膜7の上に、ＳｉＨ2Ｃｌ２をＳｉソースガスとした、温度６００℃〜８００℃の熱ＣＶＤにより厚さ１０ｎｍ〜６０ｎｍの窒化シリコン膜８を堆積する。
図３Ｂに示すように、ＰＭＯＳトランジスタ領域をホトレジストパターンＰＲで覆い、ハイドロフローロカーボンをエッチングガスとした異方性エッチングによりＮＭＯＳトランジスタ領域の窒化シリコン膜８、酸化シリコン膜７をエッチングし、ゲート電極構造側壁上にサイドウォールスペーサ状に残す。その後ホトレジストパターンＰＲは除去する。ＮＭＯＳトランジスタ領域のソース／ドレイン領域を露出するマスクが形成される。
次に、マスク７，８をエッチングマスクとして、ＮＭＯＳトランジスタ領域のエッチングを行う。
図４Ａは、第１エッチング工程を示す。ＨＢｒをエッチングガスとしたリアクティブイオンエッチング（ＲＩＥ）により、露出しているシリコン領域を深さ２０ｎｍ〜１００ｎｍ異方性エッチングする。
図４Ｂは、第１のエッチング工程に続く第２のエッチング工程を示す。まず、自然酸化膜を除去するためのフッ酸前処理を行い、続いて窒化シリコン膜８、酸化シリコン膜７をエッチングマスクとし、等方的なケミカルエッチングを行う。例えば、ＨＣｌをエッチングガスとし、６００℃〜９００℃でシリコンを５ｎｍ〜４０ｎｍ、深さ方向のみでなく、横方向にもエッチングする。等方性エッチングの深さにより、後に形成するエクステンション領域の長さを制御することができる。チャネル領域を挟んで異種材料のソース／ドレイン領域を形成するための第１の凹部が形成される。
なお、ＨＣｌの代わりにＣｌ２を用いることもできる。又、ドライエッチングに代え、ウエットエッチングを行うことも可能である。ただし、基板を大気中に取り出す必要がある。ドライエッチングを用いた場合には、続いて次のエピタキシャル成長に移行するのが容易な利点がある。
次に、露出している第1の半導体であるシリコン表面上に選択的に、第1の半導体より格子定数の小さい第２の半導体であるＳｉ−Ｃ混晶のエピタキシャル成長を行う。
図５Ａに示すように、ＮＭＯＳトランジスタ領域のマスク７，８から露出しているシリコン表面上に、選択的にＳｉ−Ｃ混晶を減圧熱ＣＶＤによりエピタキシャルに成長する。成膜温度（基板温度）は、例えば６００℃〜９００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＳｉＨ３（ＣＨ３）（Ｃのソースガス）を流量２ｓｃｃｍ〜５０ｓｃｃｍ、ＨＣｌを流量３０ｓｃｃｍ〜３００ｓｃｃｍ、さらにＨ２を流す。製膜室内の圧力は例えば１００Ｐａ〜５０００Ｐａとする。選択的エピタキシャル成長により、シリコン表面からＳｉ−Ｃ結晶が成長し、絶縁膜上には成長しない。初めは第１の凹部表面に沿って成長し、マスク７，８を回り込むように成長を続け、隆起した上面を有するＳｉ−Ｃソース／ドレイン領域１０が形成される。Ｓｉ−Ｃソース／ドレイン領域１０は、第１の凹部を埋め、非平坦な表面を形成する。
第１の半導体がＳｉである場合、第１の半導体より格子定数の小さい第２の半導体であるＳｉ−ＣのＣ組成は０．１〜５．０ａｔ％とするのがよい。
なお、Ｓｉのソースガスとしては、ＳｉＨ2Ｃｌ２の代わりにＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６等を用いてもよい。ＨＣｌの代わりにＣｌ2を用いてもよい。Ｃのソースガスとしては、ＳｉＨ３ＣＨ３を用いる。
図５Ｂに示すように、マスク７，８を除去する。例えば、窒化シリコン膜８は熱燐酸で除去し、酸化シリコン膜７は希フッ酸で除去する。なお、ゲート電極上の窒化シリコン膜６も同時に除去される。
ゲート電極側壁上にサイドウォールスペーサがない状態でソース／ドレインのエクステンション領域及びポケット領域のイオン注入を行う。
図６Ａに示すように、ＰＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＮＭＯＳトランジスタ領域に対しｐ型不純物をイオン注入する。例えば、Ｉｎを加速エネルギ５０ｋｅＶ、ドーズ量５×１０13ｃｍ-2（以下５Ｅ１３のように表記する）で、面法線から傾いた４方向からイオン注入する。このｐ型不純物のイオン注入により、ｐ型ウェルＰＷの表面領域にｐ型不純物濃度を高めたポケット領域１１が形成される。ｎ型不純物をイオン注入してｎ型エクステンション領域１２を形成する。例えば、Ａｓを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５で垂直方向からイオン注入する。エクステンション領域１２は、その周囲をポケット領域１１で包まれた形状となり、浅い接合深さが実現する。その後、ＰＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲは除去する。
図６Ｂに示すように、ＮＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＰＭＯＳトランジスタ領域に、ｎ型不純物をイオン注入してｎ型ポケット領域１３を形成し、ｐ型不純物をイオン注入してｐ型エクステンション領域１４を形成する。例えば、ｎ型不純物、Ｓｂ、を加速エネルギ６０ｋｅＶ、ドーズ量５Ｅ１３で４方向からイオン注入し、ｎ型ポケット領域１３を形成する。ｐ型不純物、Ｂを加速エネルギ５ｋｅＶ、ドーズ量１Ｅ１５でイオン注入し、ｐ型エクステンション領域１４を形成する。その後ＮＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲは除去する。
次に、低抵抗の高濃度ソース／ドレイン領域をイオン注入するためのサイドウォールスペーサを形成する。
図７Ａに示すように、熱ＣＶＤにより厚さ３０ｎｍ〜１００ｎｍの酸化シリコン膜１６をゲート電極構造を覆って基板上に堆積する。例えば、ソースガスとしては、例えばビスターシャルブチルアミノシラン（ＢＴＢＡＳ）とＯ２を用い、５００℃〜５８０℃の製膜温度で熱ＣＶＤを行う。
図７Ｂに示すように、酸化シリコン膜１６をＲＩＥにより異方性エッチングし、ゲート電極構造側壁上にのみサイドウォールスペーサとして残す。このサイドウォールスペーサをイオン注入のマスクとして用い、ソース／ドレイン領域のイオン注入を行う。
図８Ａに示すように、ＰＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＮＭＯＳトランジスタ領域にｎ型不純物のイオン注入を行う。例えばｎ型不純物としてＰを加速エネルギ６ｋｅＶ、ドーズ量１Ｅ１６でイオン注入し、低抵抗のｎ型ソース／ドレイン領域１７を形成する。なお、ｎ型不純物としてＡｓを用いることもできる。その後、ホトレジストパターンＰＲは除去する。
図８Ｂに示すように、ＮＭＯＳトランジスタ領域を覆うホトレジストパターンＰＲを形成し、ＰＭＯＳトランジスタ領域にｐ型不純物のイオン注入を行う。例えば、ｐ型不純物としてＢを用い、加速エネルギ８ｋｅＶ、ドーズ量５Ｅ１５でイオン注入を行い、ｐ型ソース／ドレイン領域１８を形成する。その後ホトレジストパターンＰＲは除去する。
ソース／ドレイン領域にイオン注入後、例えば１０００℃以上のラピッドサーマルアニール（ＲＴＡ）を行うことにより、イオン注入した不純物を活性化する。その後、ＰＭＯＳトランジスタ領域に異種材料のソース／ドレイン領域を形成するためのマスクを形成する。
図９Ａに示すように、プラズマ促進（ＰＥ）ＣＶＤにより、酸化シリコン膜１９を厚さ２０ｎｍ〜１００ｎｍ成膜する。例えば、ソースガスとしてはＴＥＯＳを用い、成膜温度４００℃〜６００℃でＰＥ−ＣＶＤを行う。
図９Ｂに示すように、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタのゲート電極を覆うホトレジストパターンＰＲを形成し、ハイドロフローロカーボンをエッチングガスとし、少なくともＰＭＯＳトランジスタ領域のソース／ドレイン領域上の酸化シリコン膜１９のエッチングを行う。ＢＴＢＡＳをソースガスとした熱ＣＶＤ酸化シリコン膜１６は、ＴＥＯＳをソースガスとしたＰＥ−ＣＶＤ酸化シリコン膜１９よりもエッチングされにくいため、酸化シリコン膜１９を優先的にエッチングすることができる。ＰＭＯＳトランジスタ領域のソース／ドレイン領域１８表面が露出される。その後ホトレジストパターンＰＲは除去する。
図１０Ａは第１のエッチング工程を示す。酸化シリコン膜１９、サイドウォールスペーサ１６をエッチングマスクとし、ＰＭＯＳトランジスタのサイドウォールスペーサ両側に露出したシリコン基板を異方性エッチングする。例えば、ＨＢｒをエッチングガスとし、ＲＩＥにより深さ２０ｎｍ〜１００ｎｍのエッチングを行う。
図１０Ｂは、第２のエッチング工程を示す。フッ酸処理により、シリコン表面に生じえた自然酸化膜を除去した後、ケミカルエッチングにより深さ５ｎｍ〜４０ｎｍのエッチングを等方的に行う。例えば、ＨＣｌをエッチングガスとし、６００℃〜９００℃でエッチングを行う。深さ方向と共に、横方向にもエッチングが進む。このようにして、第２の凹部が形成される。なお、ＨＣｌの代わりにＣｌ２を用いることもできる。
図１０Ａ、１０Ｂに示した第１のエッチング工程、第２のエッチング工程は、図４Ａ、４Ｂに示した第１のエッチング工程、第２のエッチング工程と同様である。ドライエッチングに代えウエットエッチングをおこなうこともできるが、次のエピタキシャル成長を直ちに行える点でドライエッチングに利点がある。
次に、露出している第1の半導体であるシリコン表面上に選択的に、第1の半導体より格子定数の大きい第３の半導体であるＳｉ−Ｇｅ混晶またはＳｉ−Ｇｅ−Ｃ混晶のエピタキシャル成長を行う。
図１１Ａに示すように、減圧熱ＣＶＤにより、ＰＭＯＳトランジスタ領域の露出したシリコン表面上にＳｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃのエピタキシャル成長を行い、エピタキシャル層２１を形成する。例えば、成膜温度は５００℃〜８００℃とし、ＳｉＨ２Ｃｌ２（Ｓｉのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＧｅＨ４（Ｇｅのソースガス）を流量５０ｓｃｃｍ〜３００ｓｃｃｍ、ＳｉＨ３（ＣＨ３）（Ｃのソースガス）を流量２ｓｃｃｍ〜５０ｓｃｃｍ、ＨＣｌガスを流量３０ｓｃｃｍ〜３００ｓｃｃｍ、他にＨ２ガスを流す。成長時に、ｐ型不純物Ｂもドープする。ＣＶＤ成膜室内の圧力は、例えば１００Ｐａ〜５０００Ｐａとする。
第１の半導体であるＳｉより格子定数の大きい第３の半導体がＳｉ−Ｇｅである場合、Ｇｅの組成は５〜４０ａｔ％とするのがよい。Ｃを少し添加すると、歪量は下がるが、熱安定性が上がる。バランスの良い組成のＳｉＧｅＣを用いるのも有効である。
エピタキシャル成長は、Ｓｉ表面にのみ生じ、絶縁物表面には生じない。初め第２の凹部表面に沿って成長が進み、サイドウォールスペーサを回りこんで、隆起した表面を有するようにエピタキシャル層が成長する。
なお、ＰＭＯＳトランジスタのゲート電極上にも酸化シリコン膜１９を残す場合を説明したが、ゲート電極上の酸化シリコン膜１９はなくてもよい。その場合、ソース／ドレイン領域のエッチング工程でポリシリコンゲート電極もエッチされるが、Ｓｉ−Ｇｅ成長工程でポリシリコン上にもＳｉ−Ｇｅが成長する。一旦形成された窪みは埋め戻される。
ＮＭＯＳトランジスタ領域のサイドウォールスペーサは、Ｓｉ−Ｃソース／ドレイン領域１０が形成された後に生成されるため、ソース／ドレイン領域１０の非平坦な上面に倣う非平坦な底面を有する。ＰＭＯＳトランジスタ領域のサイドウォールスペーサ１６は、Ｓｉ−Ｇｅソース／ドレイン領域２１成長前に形成されているため、平坦な底面を有する。
なお、図５Ａに示すＳｉＣの成膜温度は、図１１Ａに示すＳｉ−ＧｅまたはＳｉ−Ｇｅ−Ｃの成膜温度より高く選択することが好ましい。Ｓｉ−Ｃは、Ｓｉ−ＧｅないしＳｉ−Ｇｅ−Ｃよりも成長温度が高く、熱的安定性も高い。Ｓｉ−Ｃソース／ドレイン領域を先に作成し、その後Ｓｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃソース／ドレイン領域を作成することによりエピタキシャル成長膜の安定性を高め、熱的に安定なプロセスが提供できる。
ＳｉソースガスとしてＳｉＨ２Ｃｌ２の代わりに、ＳｉＨ４、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８、Ｓｉ３Ｃｌ６を用いてもよい。ＨＣｌの代わりにＣｌ２を用いてもよい。これらは、Ｓｉ−Ｃのエピタキシャル成長の場合と同様である。ＧｅＨ４の代わりに、ＧｅＨ２Ｃｌ２を用いてもよい。
図１１Ｂに示すように、フッ酸などを用い酸化シリコン膜等のマスク１９を除去する。
図１１Ｃは、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタにおける応力を概略的に示す。ＮＭＯＳトランジスタのＳｉ−Ｃソース／ドレイン１０は、半導体基板のＳｉより格子定数が小さいので、収縮しようとして、ゲート電極Ｇｎ下方のチャネルＣｈｎにゲート長方向の引っ張り応力を印加する。ＰＭＯＳトランジスタのＳｉ−Ｇｅソース／ドレイン２１は、半導体基板のＳｉより格子定数が大きいので、伸張しようとして、ゲート電極Ｇｐ下方のチャネルＣｈｐにゲート長方向の圧縮応力を印加する。このため、ＮＭＯＳおよびＰＭＯＳトランジスタのキャリアの移動度が増大し、高速動作が可能になる。
図１２に示すように、シリサイド層を形成する。例えば、好ましくは厚さ５ｎｍ以上のＮｉ膜を基板上にスパッタリングで堆積し、アニーリングを行うことにより、シリサイド化反応を生じさせる。未反応Ｎｉ層を除去した後さらにアニーリングを行ってもよい。このように、シリコン表面上にＮｉＳｉ層２３が形成される。Ｎｉシリサイドの代わりに他のシリサイド、例えばＣｏシリサイド、を形成してもよい。
このようにして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置が製造される。ＮＭＯＳトランジスタのソース／ドレイン領域は、チャネル領域を構成する第１の半導体であるＳｉよりも格子定数の小さい第２の半導体であるＳｉ−Ｃで形成されるため、Ｓｉ領域に引張り応力を印加する。ＰＭＯＳトランジスタソース／ドレイン領域は、第１の半導体であるＳｉよりも格子定数の大きいＳｉ−Ｇｅ又はＳｉ−Ｇｅ−Ｃで形成されるため、第１の半導体で形成されるチャネル領域に圧縮応力を印加する。このため、ＮＭＯＳトランジスタにおける電子の移動度は向上し、ＰＭＯＳトランジスタにおける正孔の移動度が向上する。トランジスタのドレイン電流が増大し、高性能デバイスが作成できる。
Ｓｉ−Ｃソース／ドレイン領域から引張り応力を印加させることにより、ＳＴＩの埋め込みに用いるＨＤＰ酸化シリコン膜の圧縮応力を相殺し、実効的に引張り応力を印加させることが可能になる。
なお、チャネル領域を構成する第１の半導体がＳｉ、ＮＭＯＳトランジスタのソース／ドレイン領域を構成する第２の半導体がＳｉ−Ｃ混晶、ＰＭＯＳトランジスタのソース／ドレイン領域を構成する第３の半導体がＳｉ−ＧｅないしＳｉ−Ｇｅ−Ｃで形成される場合を説明したが、これらに限定されるものでない。
例えば、第１の半導体をＳｉ−Ｇｅ（−Ｃ）混晶で形成し、第２の半導体をＳｉまたは第１の半導体よりＧｅ組成の小さいＳｉ−Ｇｅ（−Ｃ）で形成し、第３の半導体を第１の半導体よりＧｅ組成の大きいＳｉ−Ｇｅ（−Ｃ）で形成してもよい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
図１Ａ、１Ｂ、１Ｃは半導体基板に素子分離領域を形成する工程から、ゲート電極形成層を堆積する工程までを示す断面図である。 ゲート電極形成工程を示す断面図である。 図３Ａ、３Ｂは、ＮＭＯＳトランジスタのソース／ドレイン領域を形成するための絶縁物マスクを形成する工程を示す断面図である。 図４Ａ、４Ｂは、ＮＭＯＳトランジスタ領域のソース／ドレイン領域をエッチングする工程を示す断面図である。 図５Ａ、５Ｂは、ＮＭＯＳトランジスタのソース／ドレイン領域をエピタキシャル成長する工程を示す断面図である。 図６Ａ、６Ｂは、ポケット領域及びエクステンション領域形成用のイオン注入工程を示す断面図である。 図７Ａ、７Ｂは、ゲート電極側壁上にサイドウォールスペーサを形成する工程を示す断面図である。 図８Ａ、８Ｂは、ソース／ドレイン領域のイオン注入工程を示す断面図である。 図９Ａ、９Ｂは、ＰＭＯＳトランジスタのソース／ドレイン領域を形成するための絶縁物マスクを形成する工程を示す断面図である。 図１０Ａ、１０Ｂは、ＰＭＯＳトランジスタのソース／ドレイン領域をエッチングする工程を示す断面図である。 図１１Ａ、１１Ｂは、ＰＭＯＳトランジスタのソース／ドレイン領域をエピタキシャル成長する工程を示す断面図、１１ＣはＮＭＯＳおよびＰＭＯＳトランジスタにおける応力を示す概略断面図である。 シリサイド化工程を示す断面図である。
符号の説明
１ 半導体基板（第１の半導体）
２ 素子分離領域（ＳＴＩ）
４ ゲート絶縁膜
５ ポリシリコン層
６ 窒化シリコン膜
７ 酸化シリコン膜
８ 窒化シリコン膜
１０ Ｓｉ−Ｃのソース／ドレイン領域（第２の半導体）
１１ ｐ型ポケット領域
１２ ｎ型エクステンション領域
１３ ｎ型ポケット領域
１４ ｐ型エクステンション領域
１６ 酸化シリコン膜
１７ ｎ型ソース／ドレイン領域
１８ ｐ型ソース／ドレイン領域
１９ 酸化シリコン膜
２１ ＳｉＧｅ（Ｓｉ−Ｇｅ−Ｃ）ソース／ドレイン領域（第３の半導体）
２３ シリサイド層
Ｃｈ チャネル領域

Claims (7)

  1. Ｓｉである第1の半導体材料で形成された半導体基板と、
    前記半導体基板にエピタキシャル成長した単結晶である、ＳｉとＣを含む第２の半導体材料で形成されたｎ型ソース／ドレイン領域を有するｎチャネル電界効果トランジスタと、
    前記半導体基板にエピタキシャル成長した単結晶である、ＳｉとＧｅを含む第３の半導体材料で形成されたｐ型ソース／ドレイン領域を有するｐチャネル電界効果トランジスタと、
    を有し、前記第２、第３の半導体材料が互いに異なる材料であり、
    前記ｎチャネル電界効果トランジスタ、前記ｐチャネル電界効果トランジスタはそれぞれ、前記半導体基板上方に形成されたゲート電極と、ゲート電極側壁上に絶縁体で形成されたサイドウォールスペーサを有し、
    前記ｎ型ソース／ドレイン領域は非平坦な上面を有し、前記ｎチャネル電界効果トランジスタのサイドウォールスペーサの底面は、少なくとも一部に前記ｎ型ソース／ドレイン領域の上面に倣った非平坦な面を有し、
    前記ｐ型電界効果トランジスタのサイドウォールスペーサは平坦な底面を有する
    半導体装置。
  2. 前記第２の半導体材料は、前記第１の半導体材料より格子定数が小さい請求項１記載の半導体装置。
  3. 前記第３の半導体材料は、前記第１の半導体材料より格子定数が大きい請求項１または２記載の半導体装置。
  4. （１）Ｓｉである第１の半導体材料で形成された半導体基板のｎチャネル電界効果トランジスタ領域、ｐチャネル電界効果トランジスタ領域上方に、それぞれゲート電極を形成する工程と、
    （２）前記工程（１）の後に、前記ゲート電極を覆って、前記半導体基板上に第１の絶縁マスク層を形成する工程と、 （３）前記工程（２）の後に、前記ｐチャネル電界効果トランジスタ領域をレジストマスクで覆い、前記ｎチャネル電界効果トランジスタ領域の前記第１の絶縁マスク層に対して異方性エッチングを行い、ゲート電極側壁上にサイドウォールスペーサ状に第１の絶縁マスク層を残す工程と、
    （４）前記工程（３）の後に、前記第１の絶縁マスク層をエッチングマスクとし、前記ｎチャネル電界効果トランジスタ領域の半導体基板をエッチングして第１の凹部を形成する工程と、
    （５）前記工程（４）の後に、前記第１の凹部上に、前記第１の半導体材料と異なるＳｉとＣを含む第２の半導体材料のソース／ドレイン領域をエピタキシャル成長する工程と、
    （６）前記工程（５）の後に、前記第１の絶縁マスク層を除去する工程と、
    （７）前記工程（６）の後に、前記ゲート電極側壁上に、絶縁材料でサイドウォールスペーサを形成する工程と、
    （８）前記工程（７）の後に、前記ｎチャネル電界効果トランジスタ領域を覆う第２の絶縁マスク層を形成する工程と、
    （９）前記工程（８）の後に、前記第２の絶縁マスク層、前記サイドウォールスペーサをエッチングマスクとし、前記ｐチャネル電界効果トランジスタ領域の半導体基板をエッチングして第２の凹部を形成する工程と、
    （１０）前記工程（９）の後に、前記第２の凹部上に、前記第１の半導体材料と異なるＳｉとＧｅを含む第３の半導体材料のソース／ドレイン領域をエピタキシャル成長する工程と、
    を含む半導体装置の製造方法。
  5. 前記工程（４）と（９）の少なくとも一方は、異方性エッチング工程とそれに続く等方性エッチング工程を含む請求項４記載の半導体装置の製造方法。
  6. （１１）前記工程（６）と（８）の間に、前記ｎチャネル電界効果トランジスタ領域および前記ｐチャネル電界効果トランジスタ領域に不純物注入を行う工程
    を含む請求項４または５記載の半導体装置の製造方法。
  7. 前記工程（５）は、前記第２の半導体を第１の温度でエピタキシャル成長し、前記工程（１０）は、前記第３の半導体を前記第１の温度より低い第２の温度でエピタキシャル成長する請求項４〜６のいずれか１項記載の半導体装置の製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7754571B2 (en) * 2006-11-03 2010-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a strained channel in a semiconductor device
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
JP2009147138A (ja) * 2007-12-14 2009-07-02 Renesas Technology Corp 半導体装置の製造方法
JP5115181B2 (ja) * 2007-12-21 2013-01-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US7994010B2 (en) * 2007-12-27 2011-08-09 Chartered Semiconductor Manufacturing Ltd. Process for fabricating a semiconductor device having embedded epitaxial regions
US7892932B2 (en) * 2008-03-25 2011-02-22 International Business Machines Corporation Semiconductor devices having tensile and/or compressive strain and methods of manufacturing and design structure
JP5120448B2 (ja) * 2008-03-31 2013-01-16 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010021525A (ja) * 2008-06-13 2010-01-28 Toshiba Corp 半導体装置の製造方法
JP2010010587A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 半導体素子及び半導体素子の製造方法
JP5064321B2 (ja) 2008-07-09 2012-10-31 パナソニック株式会社 半導体装置
JP2010161223A (ja) * 2009-01-08 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
DE102009010882B4 (de) * 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
DE102009010847B4 (de) * 2009-02-27 2012-12-27 Advanced Micro Devices, Inc. Integration von Halbleiterlegierungen in PMOS- und NMOS-Transistoren unter Anwendung eines gemeinsamen Ätzprozesses für Aussparungen
JP2011054740A (ja) * 2009-09-01 2011-03-17 Toshiba Corp 半導体装置及びその製造方法
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
CN102487006B (zh) * 2010-12-01 2014-05-07 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN102487008A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
CN102856258B (zh) * 2011-07-01 2014-06-04 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9171929B2 (en) * 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093555B2 (en) * 2013-07-25 2015-07-28 Texas Instruments Incorporated Method of CMOS manufacturing utilizing multi-layer epitaxial hardmask films for improved EPI profile
CN103887341A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种场效应晶体管的制备方法
US10504723B2 (en) * 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
US5569624A (en) 1995-06-05 1996-10-29 Regents Of The University Of California Method for shallow junction formation
JP2001024194A (ja) 1999-05-06 2001-01-26 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
JP2003243532A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 相補型半導体装置および相補型半導体装置の製造方法
US7208362B2 (en) * 2003-06-25 2007-04-24 Texas Instruments Incorporated Transistor device containing carbon doped silicon in a recess next to MDD to create strain in channel
US7101742B2 (en) * 2003-08-12 2006-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel complementary field-effect transistors and methods of manufacture
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US6949482B2 (en) * 2003-12-08 2005-09-27 Intel Corporation Method for improving transistor performance through reducing the salicide interface resistance
KR20070006852A (ko) * 2004-04-23 2007-01-11 에이에스엠 아메리카, 인코포레이티드 인-시츄 도핑된 에피택셜 막
JP4375619B2 (ja) * 2004-05-26 2009-12-02 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
DE102004026149B4 (de) * 2004-05-28 2008-06-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Erzeugen eines Halbleiterbauelements mit Transistorelementen mit spannungsinduzierenden Ätzstoppschichten
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7122435B2 (en) * 2004-08-02 2006-10-17 Texas Instruments Incorporated Methods, systems and structures for forming improved transistors
US7169659B2 (en) * 2004-08-31 2007-01-30 Texas Instruments Incorporated Method to selectively recess ETCH regions on a wafer surface using capoly as a mask
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP4361880B2 (ja) * 2005-01-11 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4561419B2 (ja) * 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof

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