JP4737953B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 50
- 229910052799 carbon Inorganic materials 0.000 claims description 50
- 239000011248 coating agent Substances 0.000 claims description 30
- 238000000576 coating method Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 22
- 238000000206 photolithography Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000002093 peripheral effect Effects 0.000 description 14
- 230000008569 process Effects 0.000 description 14
- 239000007795 chemical reaction product Substances 0.000 description 9
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 238000009417 prefabrication Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007790 scraping Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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Description
本発明は、開口幅の異なる溝を備えた構成の半導体装置の製造方法に関する。
この種の半導体装置として、例えば多数のメモリセルを備えた半導体記憶装置においては、メモリセルトランジスタおよび周辺回路部のトランジスタのそれぞれを素子分離領域により区切って活性領域を形成する構成のものがある。
この場合、メモリセルトランジスタの形成領域では、集積度を高める必要上から素子分離領域ＳＴＩの幅寸法も狭く且つ浅い深さのものが形成されている。深さを浅くするのは開口幅の狭いトレンチ内部への絶縁膜の埋め込み性を良好にするためである。また、周辺回路部の高耐圧トランジスタに対しては、耐圧を確保するために広い幅寸法で且つメモリセルトランジスタの場合よりも深いトレンチを形成している。
この場合、メモリセルトランジスタの形成領域では、集積度を高める必要上から素子分離領域ＳＴＩの幅寸法も狭く且つ浅い深さのものが形成されている。深さを浅くするのは開口幅の狭いトレンチ内部への絶縁膜の埋め込み性を良好にするためである。また、周辺回路部の高耐圧トランジスタに対しては、耐圧を確保するために広い幅寸法で且つメモリセルトランジスタの場合よりも深いトレンチを形成している。
このような制約から、チップ内で異なる深さ寸法のトレンチを形成する必要があり、このために、従来では、フォトリソグラフィ工程を２回に分けて実施して、深い部分と浅い部分を掘り分ける方法を採用していた。しかし、フォトリソグラフィ処理工程を２回実施することはコスト低減の観点からは好ましくない。また、このようにフォトリソグラフィ処理により、トレンチを掘り分ける関係で、その境界部分にエッチングの段差が生じてしまうことや、この段差が生じることによる素子特性への悪影響を防止するためにダミー領域を設けるなどの課題があった。
そこで、このような課題に対応すべく、１回のフォトリソグラフィ処理工程で済ませるようにした技術が特許文献１に示されている。これは、１回のフォトリソグラフィ処理を実施してメモリセル領域および周辺回路領域のいずれも同じ深さ寸法にトレンチを形成しておき、後工程で水素熱処理を行うことで狭いトレンチ部分の底部をシリコンを凝縮させて持ち上げることで異なる深さに形成するものである。
特開２０００−３２３５６４号公報
しかしながら上記した特許文献１のものでは、フォトリソグラフィ処理工程を削減することはできるが、後工程で水素熱処理が必要となるので、ゲート電極を先に形成して素子分離領域の形成により分離するゲート先作りのプロセスを採用する場合には、既に形成しているゲート酸化膜が水素アニールによりダメージをうけて膜質が劣化する可能性があり、これによって素子の信頼性の低下を招く恐れがある。
本発明は上記した事情を考慮してなされたもので、その目的は、フォトリソグラフィ処理工程を１回減らすことができ、その場合でも水素熱処理のような別途に工程を付加する必要のない半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、
半導体基板上にシリコン酸化膜、シリコン窒化膜およびカーボン含有量が８０重量％以上の塗布型カーボン膜を順次成膜する工程と、
前記半導体基板に形成する異なる開口幅の溝に対応してフォトリソグラフィ処理により前記塗布型カーボン膜をそれぞれパターニングする工程と、
前記パターニングした塗布型カーボン膜をマスク材として反応真空容器中でＨＢｒおよびＣｌ 2 を使用したＲＩＥ（reactive ion etching）法によるエッチング処理を行い、開口幅が広い部分に深い溝を形成し、開口幅が狭い部分に浅い溝を同時に形成する工程とを備えたところに特徴を有する。
半導体基板上にシリコン酸化膜、シリコン窒化膜およびカーボン含有量が８０重量％以上の塗布型カーボン膜を順次成膜する工程と、
前記半導体基板に形成する異なる開口幅の溝に対応してフォトリソグラフィ処理により前記塗布型カーボン膜をそれぞれパターニングする工程と、
前記パターニングした塗布型カーボン膜をマスク材として反応真空容器中でＨＢｒおよびＣｌ 2 を使用したＲＩＥ（reactive ion etching）法によるエッチング処理を行い、開口幅が広い部分に深い溝を形成し、開口幅が狭い部分に浅い溝を同時に形成する工程とを備えたところに特徴を有する。
本発明の半導体装置の製造方法によれば、深さの異なる溝に絶縁膜を埋め込んで素子分離領域を形成する構成の半導体装置について、深さの異なる溝の形成工程を塗布型カーボン膜を塗布してこれをフォトリソグラフィ処理でパターニングし、これをマスクとしてエッチング処理することで、炭素成分を反応生成物として積極的に利用することができるようになり、その場合に、堆積反応生成物の生成量、イオンやラジカルといったエッチング種の炭素成分との反応によって消費される量が異なるため、開口幅の広い溝には深い溝を、開口幅の狭い溝には浅い溝を同時に形成することができる。
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の一実施形態について図面を参照して説明する。
本実施形態におけるＮＡＮＤフラッシュメモリの製造工程では、ゲート電極の膜構成の一部をあらかじめ形成した状態で溝形成すなわちトレンチを形成するようにしたゲート先作りプロセスを採用している。この実施形態では、この場合の溝形成の工程における構成とその製造工程について説明する。
本実施形態におけるＮＡＮＤフラッシュメモリの製造工程では、ゲート電極の膜構成の一部をあらかじめ形成した状態で溝形成すなわちトレンチを形成するようにしたゲート先作りプロセスを採用している。この実施形態では、この場合の溝形成の工程における構成とその製造工程について説明する。
図１は、半導体基板としてのシリコン基板１にゲート電極構成の一部を形成した状態で溝形成工程を実施した直後の状態を模式的断面で示すものである。ここでは、ＮＡＮＤフラッシュメモリの構成としてメモリセル領域２と周辺回路領域３とでそれぞれに形成された溝４ａ、４ｂの深さが異なるように形成された状態を示している。
メモリセル領域２および周辺回路領域３のそれぞれのゲート電極の一部を構成する膜の積層構造は、シリコン基板１の上面から、ゲート絶縁膜としてのシリコン酸化膜５、フローティングゲートを構成する多結晶シリコン膜６、ＣＭＰ（Chemical Mechanical Polishing）処理のストッパとしてのシリコン窒化膜７および塗布型カーボン膜８が順次積層された構成である。
メモリセル領域２および周辺回路領域３のそれぞれのゲート電極の一部を構成する膜の積層構造は、シリコン基板１の上面から、ゲート絶縁膜としてのシリコン酸化膜５、フローティングゲートを構成する多結晶シリコン膜６、ＣＭＰ（Chemical Mechanical Polishing）処理のストッパとしてのシリコン窒化膜７および塗布型カーボン膜８が順次積層された構成である。
塗布型カーボン膜８については、ＲＩＥ法によるエッチング処理時の作用を後述するが、一般的に、塗布型カーボン膜の定義としては、フォトレジストに類似するカーボン（Ｃ）を高い比率で含有する薬液を塗布し、ベーク処理をした後のカーボン含有率が８０重量％以上となるような膜とされている。これは一般的なレジスト膜がカーボン含有量７０重量％程度であるのに比べて高くなっている。また、塗布型カーボン膜の薬液は、カーボンを多く含有したフォトレジストと同じような材料であるが、フォトレジストのように感光、現像といった処理はできない。
メモリセル領域２のメモリセルトランジスタ間の間隔つまり溝の開口幅は、図中Ａ１で示されており、この開口幅Ａ１は耐圧を確保し且つ加工が可能な設計基準に対応した幅に設定されている。また、周辺回路領域３の高耐圧トランジスタ間の間隔である溝の開口幅は、図中Ａ２で示されており、この開口幅Ａ２は耐圧を確保するためにメモリセル領域２の溝の開口幅Ａ１よりも広く設定されている。
また、形成された溝４ａ、４ｂのそれぞれの深さ寸法Ｄ１、Ｄ２は、開口幅の狭いメモリセル領域２側の深さＤ１が浅く、開口幅の広い周辺回路領域３側の深さＤ２が深い状態となっている。この溝形成工程は、メモリセル領域２の溝４ａと周辺回路領域３の溝４ｂとが同時に処理され、異なる深さ寸法に形成されたものである。
次に、上記溝４ａ、４ｂを形成する製造工程について図２ないし図５も参照して説明する。
まず、図２において、シリコン基板２上に、ゲート絶縁膜としてのシリコン酸化膜５を膜厚１０ｎｍで成膜し、続いて、多結晶シリコン膜６を膜厚１４０ｎｍで成膜し、さらに、この上に、シリコン窒化膜７を膜厚９０ｎｍで成膜する。多結晶シリコン膜６はフローティングゲートの一部を構成するもので、溝形成後に残りの多結晶シリコン膜が形成される。また、シリコン窒化膜７は、ＳＴＩ形成時のＣＭＰ処理によるストッパとしての機能を果たすものである。
まず、図２において、シリコン基板２上に、ゲート絶縁膜としてのシリコン酸化膜５を膜厚１０ｎｍで成膜し、続いて、多結晶シリコン膜６を膜厚１４０ｎｍで成膜し、さらに、この上に、シリコン窒化膜７を膜厚９０ｎｍで成膜する。多結晶シリコン膜６はフローティングゲートの一部を構成するもので、溝形成後に残りの多結晶シリコン膜が形成される。また、シリコン窒化膜７は、ＳＴＩ形成時のＣＭＰ処理によるストッパとしての機能を果たすものである。
この後、シリコン窒化膜７、多結晶シリコン膜６、シリコン酸化膜５およびシリコン基板１をエッチング処理して溝４ａ、４ｂを形成するためのフォトリソグラフィ処理を行う。まず、この工程では、シリコン窒化膜７の上面に、液状の塗布型カーボン材料８を塗布し、これをベーク温度２００℃でベーク処理をして膜厚４５０ｎｍの塗布型カーボン膜８を形成する。この場合、塗布型カーボン膜８のベーク温度は５０〜６００℃の範囲が推奨されており、また、膜厚は３００〜５００ｎｍ程度が主に使用される。
この後、塗布型カーボン膜８の上面に塗布型酸化膜９を膜厚１００ｎｍで塗布し、さらにレジスト１０を形成する。塗布型酸化膜としては、例えばポリシラザン塗布膜などのシリカ系被膜形成用塗布液を塗布することにより形成する。
次に、図３に示すように、レジスト１０を所定のパターンで露光処理をして現像し、レジストパターン１０ａを形成する。続いて、図４に示すように、形成されたレジストパターン１０ａをマスクとして塗布型酸化膜９をエッチング加工し、これによって形成された塗布型酸化膜パターン９ａをマスク材としてさらに塗布型カーボン膜８を加工する。この時点で、レジストパターン１０ａは既にエッチングされて消失しており、塗布型酸化膜パターン９ａも成膜時よりも薄くなっている。
次に、図３に示すように、レジスト１０を所定のパターンで露光処理をして現像し、レジストパターン１０ａを形成する。続いて、図４に示すように、形成されたレジストパターン１０ａをマスクとして塗布型酸化膜９をエッチング加工し、これによって形成された塗布型酸化膜パターン９ａをマスク材としてさらに塗布型カーボン膜８を加工する。この時点で、レジストパターン１０ａは既にエッチングされて消失しており、塗布型酸化膜パターン９ａも成膜時よりも薄くなっている。
次に、図５に示すように、塗布型酸化膜パターン９ａおよびパターニング形成された塗布型カーボン膜パターン８ａをマスク材として、シリコン窒化膜７をエッチング加工する。そして、この時点では、塗布型酸化膜パターン９ａは既にエッチングされ消失しており、塗布型カーボン膜パターン８ａも成膜時よりも薄い状態となっている。
続いて、図１に示すように、上記処理によって形成された塗布型カーボン膜パターン８ａおよびシリコン窒化膜パターン７ａをマスク材として、多結晶シリコン膜６、シリコン酸化膜５をエッチング加工するとともに、シリコン基板１を所定の深さまで一括でエッチング加工する。
続いて、図１に示すように、上記処理によって形成された塗布型カーボン膜パターン８ａおよびシリコン窒化膜パターン７ａをマスク材として、多結晶シリコン膜６、シリコン酸化膜５をエッチング加工するとともに、シリコン基板１を所定の深さまで一括でエッチング加工する。
この場合、シリコン基板１のエッチング工程では、通常のシリコンエッチングの条件で行う。これは、例えば、使用するガス系の流量として、ＨＢｒ（臭化水素）を４０ＳＣＣＭ（毎分４０ｃｃ）、Ｃｌ２（塩素ガス）を９０ＳＣＣＭ、Ｏ２（酸素ガス）を３０ＳＣＣＭで実施する。これによって、開口幅Ａ１、Ａ２の違いに基づいて形成される溝４ａ、４ｂの深さ寸法に違いが生ずるようになる。上記の条件でＲＩＥ法でエッチングする場合のメカニズムとしては次の現象が推測される。
すなわち、エッチング処理が始まると、まずシリコンとＢｒイオンやＣｌイオンが反応し、これによって、ＳｉＢｒαやＳｉＣｌβなどの反応生成物が発生する。これらの反応生成物は排気されるべきものであるが、全て排気されるわけではなく、一部はシリコン基板上に堆積して残る傾向にある。
また、シリコンエッチング時のマスク材となっている塗布型カーボン膜８のＣ（カーボン）とＳｉおよびＢｒ等が反応することで、ＳｉＢｒＣθのような反応生成物も生成されるが、この場合のＳｉＣ系の反応生成物の蒸気圧は低いため、ほとんどがシリコン基板１上に堆積される。一方で、反応生成物の一部はＯ２と反応し、ＣＯγとして排気されるカーボンもある。また、Ｃｌイオンはカーボン膜と反応してＣＣｌ系を生成するため、対象エッチング膜であるシリコンに供給される実質のＣｌイオンの量は少なくなる。
また、シリコンエッチング時のマスク材となっている塗布型カーボン膜８のＣ（カーボン）とＳｉおよびＢｒ等が反応することで、ＳｉＢｒＣθのような反応生成物も生成されるが、この場合のＳｉＣ系の反応生成物の蒸気圧は低いため、ほとんどがシリコン基板１上に堆積される。一方で、反応生成物の一部はＯ２と反応し、ＣＯγとして排気されるカーボンもある。また、Ｃｌイオンはカーボン膜と反応してＣＣｌ系を生成するため、対象エッチング膜であるシリコンに供給される実質のＣｌイオンの量は少なくなる。
全体として、エッチングは、堆積した反応生成物およびシリコン基板１を掘り下げるように削りながら進行する。そのため、必然的に蒸気圧の低いＳｉＣ系の反応生成物の堆積量が多くなるメモリセル領域２においては、周辺回路領域３に比べてエッチングレート差が生じることになる。より具体的には、メモリセル領域２においては、上記したようなマイクロローディング効果に起因して、周辺回路領域３に比べてエッチングレートが低くなる。
実際に作成したものでは、メモリセル領域２の溝４ａの深さＤ１は２２０ｎｍで、周辺回路領域３の溝４ｂの深さＤ２は３６０ｎｍと約１．６倍の深さ差を、一度のエッチング加工によって、同時に形成することが可能であることが分かった。これは、マスク材として用いた塗布型カーボン膜８から、反応生成物の母材となるカーボン（Ｃ）が供給されたことにより、メモリセル領域２側のシリコンのエッチングレートの低下が発生したことに因るものと考えられる。
このエッチングレートの差は、通常のフォトレジストに比べ、カーボン含有量の多い塗布型カーボン膜８を使用しているからであり、これによってエッチングされる深さ寸法が開口幅がＡ１＜Ａ２の条件では、溝深さＤ１＜Ｄ２となることがわかった。
また、このエッチングレートの差の大きさは、カーボン含有量によって変化することがわかった。このことを検証するために、発明者らはつぎのようなサンプルからデータを測定した。
また、このエッチングレートの差の大きさは、カーボン含有量によって変化することがわかった。このことを検証するために、発明者らはつぎのようなサンプルからデータを測定した。
サンプルは、シリコン基板上にシリコン酸化膜およびシリコン窒化膜を積層形成したものをベースとし、これに（１）ＴＥＯＳ膜を成膜したもの（カーボン含有率が０重量％を想定）、（２）塗布型カーボン膜Ａを成膜したもの（カーボン含有率がＡ重量％のもの）、（３）塗布型カーボン膜Ｂを成膜したもの（カーボン含有率がＢ重量％のもの、ただしＢ＞Ａとする）の３種類の基板を用いた。
これら３種類の基板のそれぞれに、ＴＥＯＳ膜、塗布型カーボン膜Ａ、Ｂをフォトリソグラフィ処理によりエッチングをして、メモリセル領域および周辺回路領域のそれぞれに対応する開口幅を有するパターンを形成し、前述同様の条件でシリコン基板のエッチングを実施した。
エッチングの結果得られる溝の深さ寸法について、メモリセル領域と周辺回路領域との深さ寸法Ｄ１とＤ２との差Δ（＝Ｄ２−Ｄ１）を求めた。図６は、横軸にカーボン含有量を重量％で示し、縦軸に深さ寸法の差Δをプロットしている。この結果から、溝加工のマスク材の種類すなわち、カーボン含有量の違いによって深さ寸法の差Δが変化していることが分かる。
エッチングの結果得られる溝の深さ寸法について、メモリセル領域と周辺回路領域との深さ寸法Ｄ１とＤ２との差Δ（＝Ｄ２−Ｄ１）を求めた。図６は、横軸にカーボン含有量を重量％で示し、縦軸に深さ寸法の差Δをプロットしている。この結果から、溝加工のマスク材の種類すなわち、カーボン含有量の違いによって深さ寸法の差Δが変化していることが分かる。
このことは、換言すれば、マスク材のカーボン含有量を選ぶことで所望の深さ寸法差Δを所望のレベルに設定することができるということであり、１回のエッチング処理により、同時に異なる深さ寸法の溝を所望の深さで形成することができることを意味している。これにより、高い制御性で同時に異なる深さの溝を形成することができるようになる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ＮＡＮＤフラッシュメモリの溝の形成工程に限らず、異なる深さの溝を作り分ける構成の半導体装置全般に適用することができる。
開口幅の違いによる溝深さの違いは、上記したように塗布型カーボン膜８のカーボン含有量によっても発生するが、他に、エッチング条件を変えることによっても変えることができる可能性があり、これらを複合的に設定することで所望のエッチングレートの差を設定して溝の形成深さを制御することができる。
開口幅の違いによる溝深さの違いは、上記したように塗布型カーボン膜８のカーボン含有量によっても発生するが、他に、エッチング条件を変えることによっても変えることができる可能性があり、これらを複合的に設定することで所望のエッチングレートの差を設定して溝の形成深さを制御することができる。
図面中、１はシリコン基板（半導体基板）、２はメモリセル領域、３は周辺回路領域、４ａ、４ｂは溝、５はシリコン酸化膜、６は多結晶シリコン膜、７はシリコン窒化膜、８は塗布型カーボン膜、９は塗布型酸化膜、１０はフォトレジストである。
Claims (2)
- 半導体基板上にシリコン酸化膜、シリコン窒化膜およびカーボン含有量が８０重量％以上の塗布型カーボン膜を順次成膜する工程と、
前記半導体基板に形成する異なる開口幅の溝に対応してフォトリソグラフィ処理により前記塗布型カーボン膜をそれぞれパターニングする工程と、
前記パターニングした塗布型カーボン膜をマスク材として反応真空容器中でＨＢｒおよびＣｌ 2 を使用したＲＩＥ（reactive ion etching）法によるエッチング処理を行い、開口幅が広い部分に深い溝を形成し、開口幅が狭い部分に浅い溝を同時に形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記半導体基板に溝を形成する工程では、前記塗布型カーボン膜のカーボン含有量を調整することにより前記開口幅の異なる溝のエッチング深さを制御することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004207367A JP4737953B2 (ja) | 2004-07-14 | 2004-07-14 | 半導体装置の製造方法 |
| US11/180,610 US7314826B2 (en) | 2004-07-14 | 2005-07-14 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004207367A JP4737953B2 (ja) | 2004-07-14 | 2004-07-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006032549A JP2006032549A (ja) | 2006-02-02 |
| JP4737953B2 true JP4737953B2 (ja) | 2011-08-03 |
Family
ID=35600005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004207367A Expired - Fee Related JP4737953B2 (ja) | 2004-07-14 | 2004-07-14 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7314826B2 (ja) |
| JP (1) | JP4737953B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753083B1 (ko) * | 2006-04-28 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 리세스채널 형성 방법 |
| KR100898674B1 (ko) * | 2006-10-31 | 2009-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| EP2109888A2 (en) * | 2007-01-17 | 2009-10-21 | Nxp B.V. | A system-in-package with through substrate via holes |
| JP4816478B2 (ja) * | 2007-02-02 | 2011-11-16 | 東京エレクトロン株式会社 | エッチング方法及び記憶媒体 |
| US7642616B2 (en) * | 2007-05-17 | 2010-01-05 | Micron Technology, Inc. | Tunnel and gate oxide comprising nitrogen for use with a semiconductor device and a process for forming the device |
| US8815177B2 (en) | 2008-01-24 | 2014-08-26 | Sandia Corporation | Methods and devices for immobilization of single particles in a virtual channel in a hydrodynamic trap |
| JP4886801B2 (ja) | 2009-03-02 | 2012-02-29 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5853351B2 (ja) * | 2010-03-25 | 2016-02-09 | ソニー株式会社 | 半導体装置、半導体装置の製造方法、及び電子機器 |
| US8382997B2 (en) * | 2010-08-16 | 2013-02-26 | Tokyo Electron Limited | Method for high aspect ratio patterning in a spin-on layer |
| CN103579116B (zh) * | 2012-08-10 | 2017-05-31 | 南亚科技股份有限公司 | 在基底中制作多个沟槽的方法 |
| CN103681497B (zh) * | 2012-09-04 | 2018-03-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
| US9006080B2 (en) * | 2013-03-12 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Varied STI liners for isolation structures in image sensing devices |
| US9960050B2 (en) | 2013-08-05 | 2018-05-01 | Taiwan Semiconductor Manufacturing Company Limited | Hard mask removal method |
| US9012973B2 (en) * | 2013-08-14 | 2015-04-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
| CN105810556B (zh) * | 2014-12-31 | 2019-03-15 | 无锡华润上华科技有限公司 | 用于沟槽刻蚀的光刻版及沟槽的刻蚀方法 |
| DE102016105255B4 (de) | 2016-03-21 | 2020-06-18 | X-Fab Semiconductor Foundries Ag | Verfahren zur Erzeugung von Isolationsgräben unterschiedlicher Tiefe in einem Halbleitersubstrat |
| JPWO2018083990A1 (ja) * | 2016-11-02 | 2019-09-19 | ソニーセミコンダクタソリューションズ株式会社 | 撮像素子、撮像装置、並びに電子機器 |
| US10541205B1 (en) * | 2017-02-14 | 2020-01-21 | Intel Corporation | Manufacture of interconnects for integration of multiple integrated circuits |
| CN107680972B (zh) * | 2017-11-01 | 2019-01-29 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291193A (ja) * | 1993-04-02 | 1994-10-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3325692B2 (ja) * | 1994-03-07 | 2002-09-17 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5562801A (en) * | 1994-04-28 | 1996-10-08 | Cypress Semiconductor Corporation | Method of etching an oxide layer |
| JP3407023B2 (ja) | 1999-05-10 | 2003-05-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP3504247B2 (ja) * | 2000-12-15 | 2004-03-08 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2002270584A (ja) * | 2001-03-08 | 2002-09-20 | Toshiba Corp | 半導体装置の製造方法 |
| US6949795B2 (en) * | 2003-11-13 | 2005-09-27 | Micron Technology, Inc. | Structure and method of fabricating a transistor having a trench gate |
| JP2005150403A (ja) * | 2003-11-14 | 2005-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2004
- 2004-07-14 JP JP2004207367A patent/JP4737953B2/ja not_active Expired - Fee Related
-
2005
- 2005-07-14 US US11/180,610 patent/US7314826B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2006032549A (ja) | 2006-02-02 |
| US20060014360A1 (en) | 2006-01-19 |
| US7314826B2 (en) | 2008-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100511 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100628 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110405 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110426 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |