JP4730999B2 - 不揮発性メモリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高密度で且つ信頼性の高い不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、最も普及している構成は、トランジスタのチャネル領域上にフローティングゲートとコントロールゲートとを有する不揮発性メモリセルからなるフラッシュメモリ或いはＥＥＰＲＯＭである。このような不揮発性半導体メモリの一つの問題点は、メモリ容量を高くすることができない点にある。
【０００３】
そこで、メモリ容量を高くするために、より高密度にメモリセルトランジスタを形成することが提案されている。例えば、特開平２−２３１７７２号公報である。この先行技術によれば、ストライプ状に形成されたビットライン拡散層に交差するように配置された複数列の第１のフローティングゲート層及びその上に形成されコントロールゲートを兼ねる第１のワード線層を形成し、それら第１のフローティングゲート層と第１のワード線層の配列の間に第２のフローティングゲート層及びその上に形成されたコントロールゲートを兼ねる第２のワード線層とを形成する。この構成のフローティングゲート型不揮発性半導体メモリは、隣接する第一のフローティングゲート層と第１のワード線層との間に第２のフローティングゲート層と第２のワード線層とを形成しているので、従来の第１のフローティングゲート層と第１のワード線層とを複数列配置する場合に比較して、より高密度にメモリセルを形成することができる。つまり、同一面積内にデザインルールを変えることなく２倍の数のワード線を配置することが可能である。
【０００４】
この先行技術に記載された製造方法は、（１）第一導電型半導体基板に絶縁膜を介して第一層多結晶シリコン膜を堆積し、これを複数のストライプ状パターンに形成する工程と、（２）パターン形成された第一層多結晶シリコン膜をマスクとして不純物を拡散して複数本のストライプ状配線層を形成する工程と、（３）前記第一層多結晶シリコン膜上に絶縁膜を形成して全面に第二層多結晶シリコン膜を堆積し、前記配線層と交差する方向に走るストライプ状パターンマスクを用いて第二層多結晶シリコン膜、続いて第一層多結晶シリコン膜を選択エッチングして、複数本の第一のワード線及びこれと自己整合されてその下部に配列された第一のフローティングゲートを形成する工程と、（４）前記第一のワード線上に絶縁膜を介して第三層多結晶シリコン膜を堆積し、これを第一のワード線と交差するように且つ第一のフローティングゲート上に重なるように形成する工程と、（５）前記第三層多結晶シリコン膜上に絶縁膜を形成して、その上に全面に第四層多結晶シリコン膜を堆積し、前記第一のワード線と重なるストライプ状パターンのマスクを用いて第四層多結晶シリコン膜、続いて第三層多結晶シリコン膜を選択エッチングして複数本の第二のワード線とこれと自己整合されてその下部に配列された第二のフローティングゲートを形成する工程と、を有している。
【０００５】
この製造方法によれば、第一のワード線と第一のフローティングゲートからなる２層構造の水平方向の間に、更に、第二のワード線と第二のフローティングゲートの２層構造を挿入することで、従来の第一のワード線のピッチを維持しながら、実質的に２倍のメモリセルの密度を実現する。
【０００６】
かかるフローティングゲート型の不揮発性メモリの動作は、選択された隣接する一対のビット線と選択されたワード線に所定の電圧を印加して、基板からフローティングゲートにホットエレクトロンを注入するデータ書き込みモードと、全ビット線に高電圧を印加してフローティングゲートの電子をトンネル電流により基板に放出させる一括消去モードとを有する。また、読み出し動作は、ワード線と一方のビット線に所定の電圧を印加して、フローティングゲートにエレクトロンが注入されているか否かによる閾値電圧の違いを、セルトランジスタの電流の有無を介して検出する。
【０００７】
【発明が解決しようとする課題】
第一に、上記従来の製造方法では、第一および第二のフローティングゲートと第一および第二のワード線をそれぞれ別々に形成しなければならず、工程数が増大して製造コストが増大する。また、構造が異なるために、第一と第二のワード線からなるメモリセル特性が異なってしまうという問題があった。
【０００８】
第二に、従来の製造方法では、第一のワード線と第二のワード線の線幅が違うことに起因して、第一のワード線からなるメモリセルと第二のワード線からなるメモリセルの特性が異なってしまうという問題がある。その場合には、第一のワード線間の距離を最小加工寸法以上に拡げなければならず、メモリセルの高密度化が妨げられるという問題がある。
【０００９】
第三に、従来の製造方法では、第一と第二のワード線を別パターンのマスクで形成するため、マスク間の位置合わせずれによる特性不良が生じ、製品の歩留まりや信頼性が劣化するという問題がある。特に、コントロールゲートであるワード線とフローティングゲート及び基板の間の容量比は、メモリセルの特性に大きく影響を与えるが、この容量比は、第一及び第二にワード線をパターニングするためのリソグラフィ工程での位置合わせ精度に大きく依存する。従って、再現性良くメモリセルの特性をそろえることは困難である。
【００１０】
第四に、従来の製造方法では、第二のワード線が第一のワード線上によりも高く形成されているため、平坦化されておらず、その後のメタル配線が困難になり、製品の歩留まりや信頼性が劣化するという問題がある。
【００１１】
そこで、本発明の目的は、上記従来の問題点を解決し、容易かつ安価で、高集積で信頼性の高い不揮発性半導体メモリの製造方法及びそれによる不揮発性半導体メモリを提供することである。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、コントロールゲートを兼ねるワード線と基板のチャネル領域との間に、絶縁層からなりキャリアをトラップすることができるトラップゲートを設けた構造の不揮発性メモリセルの製造方法である。絶縁層からなるトラップゲートは、注入されて内部にトラップされたキャリアがゲート内を移動しないので、局所的にトランジスタの閾値電圧を変化させることができる。それに伴い、トラップゲートは、隣接するメモリセル間で分離する必要がない。また、絶縁層からなるトラップゲートの上下には、電気的分離のための絶縁層を形成する必要があるが、それらの三層構造のゲート絶縁層は、従来のフローティングゲート構造の場合に比較して、非常に薄く且つ信頼性良く形成することができる。
【００１３】
本発明の製造方法における第一の側面は、ワード線方向に延びるストライプパターンを形成し、ストライプパターン上に絶縁膜を形成した後全面エッチングによりストライプパターンの両側側壁にサイドウオール絶縁膜を形成し、ストライプパターンを選択的に除去した後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成し、更に、全面に導電層を形成してサイドウオール絶縁膜間を除いて導電層上部を除去する工程を有する。その結果、サイドウオール絶縁膜の間の導電層がワード線になる。
【００１４】
かかる工程により、ストライプパターンを最小線幅精度で形成した後は、セルフアラインメントによりサイドウオール絶縁膜で絶縁分離された複数のワード線を形成することができる。しかも、ワード線と基板との間には、トラップゲート絶縁膜を含むゲート絶縁膜構造を形成することができる。このトラップゲート絶縁膜は、隣接するセルトランジスタ間で分離する必要はなく、従来のようなマスク合わせを必要としない。
【００１５】
本発明の製造方法における第二の側面は、基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成し、その上にワード線方向に延びる導電性ストライプパターンを形成し、導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成し、サイドウオール絶縁膜間の露出した基板上に再度トラップゲート絶縁膜を含むゲート絶縁膜を形成し、その上に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程を有する。その結果、導電性ストライプパターンを第一のワード線、サイドウオール絶縁膜の間の導電層を第二のワード線とする高密度のメモリセルアレイ構造が形成される。
【００１６】
上記製造方法によれば、導電性ストライプパターンを最小線幅精度で形成した後は、セルフアラインメントによりサイドウオール絶縁膜とその間の導電層とを形成することができる。そして、それらの導電性ストライプパターン（第一のワード線）と導電層（第二のワード線）と基板との間には、トラップゲート絶縁膜を含むゲート絶縁膜構造が形成される。
【００１７】
本発明の別の側面によれば、絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリにおいて、
基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成されワード線方向に延びる導電性の第１のワード線とを有する第１のメモリセル列と、
前記第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜と、
前記基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成され導電性の第２のワード線とを有する第２のメモリセル列とを有し、
前記第２のワード線が、前記第１のワード線の両側に設けられたサイドウオール絶縁膜の間に埋め込まれて形成されていることを特徴とする。
【００１８】
上記の半導体メモリでは、第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜の間に、第２のワード線を埋め込んでいるので、第１及び第２のワード線を高密度に配置することができる。
【００１９】
そして、かかる構造の半導体メモリにおいて、より好ましい実施例では、前記メモリセル列の前記ワード線方向の両側に前記ワード線を選択する第１及び第２のローデコーダが設けられ、前記第１のワード線は前記第１のローデコーダに接続され、前記第２のワード線は前記第２のローデコーダに接続されたことを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２１】
図１は、実施の形態例の不揮発性半導体メモリの回路図である。図１に示される通り、トラップゲートを有するセルトランジスタＭ１１〜Ｍ３３が、ワード線ＷＬ１〜３とビット線ＢＬ１〜４との交差位置に配置される。一対のビット線ＢＬ間にセルトランジスタＭ１１〜３３は設けられ、隣接するセルトランジスタはビット線を共有する。従って、セルトランジスタＭ２２に接続される一方のビット線ＢＬ２をソース線として、他方のビット線ＢＬ３をコラムデコーダＣＤを介してセンスアンプＳＡにつながるビット線とすることで、読み出し、プログラム（書き込み）等の動作が行われる。また、消去動作は、ワード線ＷＬ２とビット線ＢＬ２，３との間に所定の電圧を印加することにより行われる。更に、ワード線は、ロウデコーダＲＤにより選択され、それぞれの動作に対応する電圧が印加される。
【００２２】
図２は、図１のメモリの動作を説明するための図である。仮に、メモリセルＭ２２が選択された場合について説明する。書き込み動作では、ビット線ＢＬ１，２を０Ｖ、ビット線ＢＬ３，４を６Ｖにし、ワード線ＷＬ２を１２Ｖにし、他のワード線ＷＬ１，３を０Ｖにすることで、セルトランジスタＭ２２のチャネルを導通状態にし、チャネルに発生するホットエレクトロンをセルトランジスタＭ２２のトラップゲートの右側に注入する。即ち、セルトランジスタＭ２２のビット線ＢＬ３側の拡散層近傍のトラップゲートにホットエレクトロンが注入され、その領域での閾値電圧が高くなる。
【００２３】
読み出しは、ビット線ＢＬ１，２を３Ｖにし、ビット線ＢＬ３，４を０Ｖにし、ワード線ＷＬ２を３Ｖにすると、セルトランジスタＭ２２には、書き込み時と逆方向の電界がかけられる。そして、トラップゲートの右側の拡散層近傍にホットエレクトロンが注入されていたことに伴い、セルトランジスタＭ２２のチャネル領域は不導通状態になる。このセルトランジスタへの電流が流れないことが、センスアンプＳＡにより検出される。
【００２４】
消去は、ビット線ＢＬ３に６Ｖを印加し、ワード線ＷＬ２に−５Ｖを印加し、それ以外のビット線とワード線はオープンにし、基板のチャネル領域からセルトランジスタＭ２２のトラップゲートの右側にホットホールを注入し、注入済みのエレクトロンと中和させる。これによりチャネル領域の右側の閾値電圧は元に戻る。
【００２５】
セルトランジスタＭ２２の左側にエレクトロンを注入したい場合は、ビット線ＢＬ１，ＢＬ２を６Ｖに、ビット線ＢＬ３，ＢＬ４を０Ｖにすればよい。つまり上記の右側にエレクトロンを注入する時と逆方向に電界をかければよい。そして、読み出しも、右側の状態を読むときと逆に、ビット線ＢＬ３からＢＬ２方向に電界をかけることで、トラップゲートの左側にエレクトロンが注入されているか否かを、セルトランジスタの電流により検出することができる。
【００２６】
絶縁性のトラップゲートを利用するセルトランジスタは、トラップゲートが絶縁性であるので、局部的にキャリアを注入することができる。従って、右側と左側に区別してキャリア（ホットエレクトロン）を注入する場合は、それに対応する方法に電界を印加して情報を読み出す必要がある。また、トラップゲートを利用したセルトランジスタは、トラップゲートが隣接するセルトランジスタと連続する絶縁層であっても動作上支障はない。トラップゲート自体が絶縁性であり、注入されたキャリアはトラップゲート内を移動できず、局部的にしかキャリアがトラップされないからである。
【００２７】
次に、上述したトラップゲートを有するセルトランジスタからなるメモリの製造工程について説明する。図３〜図９は、第１の実施の形態例における製造工程図である。図３，４は各工程の断面図、図５，６は各工程の別の断面図、図７，８，９は各工程の平面図である。平面図中のビット線が延びる方向のＡ−Ａ’の断面図が図３，４に、ワード線が延びる方向のＢ−Ｂ’の断面図が図５，６にそれぞれ示される。各図中のａ，ｂ，ｃは、それぞれ同じ工程を示す。従って、各工程における２つの断面図と１つの平面図を参照しながら、製造工程について説明する。
【００２８】
図３ａ、図５ａ、図７ａ参照
Ｐ型半導体基板１上に、公知の熱酸化法によりシリコン酸化膜２を膜厚１００nm程度、公知のCVD（化学気相成長）法によりシリコン窒化膜３を膜厚１５０nm程度、順次形成する。
【００２９】
次に公知のフォトリソグラフィ法で、拡散層領域に対応する位置にレジストパターン４を形成した後、公知のエッチング法で露出したシリコン窒化膜３を選択的に除去する。この時、レジストパターン４の線幅と間隔は、最小加工可能寸法（F）である。
【００３０】
図３ｂ、図５ｂ、図７ｂ参照
次に、レジストパターン４をマスクとして、P型半導体基板１中に、公知のイオン注入法で砒素イオンを例えば５０〜１５０KeVで５Ｅ１５〜５Ｅ１６[ions/cm-2]程度注入し、ビット線に対応するN型拡散層５を形成する。その後、レジストパターン４を除去する。尚、上記の５Ｅ１５は５×１０15を意味し、以下同様である。
【００３１】
図３ｃ、図５ｃ、図７ｃ参照
次に、シリコン窒化膜３をマスクとして、公知の熱酸化法で２００nm程度でフィールド酸化膜６を形成した後、公知のウエットエッチング法でシリコン窒化膜３を除去し、同時にフィールド酸化膜６以外の領域のP型半導体基板１表面を露出させる。
【００３２】
またこの時、フィールド酸化膜６形成後またはシリコン窒化膜３除去後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板１中に注入してもよい。このチャネル濃度の調整により、セルトランジスタの閾値電圧が調整される。Ｐ型半導体基板１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に、前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００３３】
図３ｄ、図５ｄ参照
次に、露出した半導体基板上１に、公知のCVD法によりシリコン窒化膜７を７００nm程度形成する。次に公知のCMP（化学的機械的ポリッシング）法で、シリコン窒化膜７を３００nm程度ポリッシングすることにより、表面を平坦化する。
【００３４】
図３ｅ、図５ｅ、図８ｅ参照
次に公知のフォトリソグラフィ法で、第一のワード線電極の位置にレジストパターン８を形成する。このレジストパターン８の線幅と間隔は最小加工可能寸法（F）である。
【００３５】
図３ｆ、図５ｆ、図８ｆ参照
上記レジストパターン８をマスクにして、公知のエッチング法でシリコン窒化膜７を選択的に除去した後、レジストパターン８を除去する。この結果、図３ｆに示される通り、ワード線方向に延びる複数のストライプパターン７が形成される。しかも、このストライプパターン７は、最小線幅の寸法で加工される。
【００３６】
図４ｇ、図６ｇ、図９ｇ、図１７ｇ参照
次に公知のCVD法で、シリコン酸化膜を１００nm程度全面に形成し、公知のエッチング法で全面エッチバックすることにより、シリコン窒化膜７の両側に例えば片側0.09μm(90nm)幅（膜厚の約９０％）のサイドウォール酸化膜９を形成する。サイドウール酸化膜の形成は、公知の製法により再現性良く行うことができる。
【００３７】
この状態は、図１７の斜視図を参照することで、より理解される。図１７ｇに示される通り、ストライプパターン７の両側に薄いサイドウオール酸化膜９が形成される。
【００３８】
図４ｈ、図６ｈ、図１７ｈ参照
次に、公知のウエットエッチング法で、例えば燐酸溶液によってシリコン窒化膜７のみを選択的に除去する。この結果、最小線幅の間隔で並べられた複数のサイドウオール絶縁膜９が形成される。この状態も、図１７ｈに斜視図が示される。
【００３９】
図４ｉ、図６ｉ参照
続いて、露出した半導体基板上１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度順に形成する。その後、公知の熱酸化法に従い酸素雰囲気中で９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化することにより、シリコン酸化膜１０、シリコン窒化膜１１、シリコン酸化膜１２の三層構造のゲート絶縁膜１３を形成する。この場合、シリコン窒化膜１１がキャリアトラップゲートの絶縁膜となる。
【００４０】
なお、半導体基板１以外のサイドウオール酸化膜９の領域には、シリコン窒化膜１１、シリコン酸化膜１２のみが形成される。 また、フィールド絶縁膜６の上には、連続して三層構造が形成される。従って、ワード線方向において、トラップゲートを有するゲート絶縁膜が、隣接するセルトランジスタ間で連続する構成になる。
【００４１】
またこの時、工程ｃに代えて、サイドウォール酸化膜９形成後またはゲート絶縁膜１３形成後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板１中に注入してもよい。工程ｃの場合と同様に、 半導体基板１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００４２】
図４ｊ、図６ｊ参照
続けて全面に、公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜１４を５００nm程度形成する。この結果、サイドウオール酸化膜９の間とその上に導電性の多結晶シリコン膜１４が形成される。
【００４３】
図４ｋ、図６ｋ、図９ｋ、図１７ｋ参照
次に、公知のCMP法またはエッチバック法で、サイドウォール酸化膜９とゲート絶縁膜１３の間の領域以外の多結晶シリコン膜１４の上層部を除去することにより、ワード線電極１５、１６がサイドウオール９の間に形成される。このワード線１５，１６は、最初に形成したストライプパターン７に対して別のマスクアラインメントなく、セルフアライン的に形成される。また、同時に表面は前記CMP処理によって平坦化される。この状態が、図１７ｋの斜視図に示される。
【００４４】
このように第一及び第二のキャリアトラップ膜１１、第一及び第二のワードライン１５，１６がそれぞれ同時に形成されるため、従来例に比べて工程数が少ない。更に、第一および第二のワード線１５，１６がセルフアライン的に形成されるので、製造工程のばらつきに起因して第一及び第二のワード線を有する各メモリセルの特性が異なってしまう可能性は低い。 また、第一及び第二のワードライン形成後の表面が平坦なため、その後の信号配線形成のための事前の平坦化処理が不要となる。
【００４５】
図４ｌ、図６ｌ、図９ｌ参照
その後、サイドウオール９とワード線１５，１６の上に、層間絶縁膜１７を形成する。前工程時に表面は既に平坦な状態にされているので、この層間絶縁膜形成前のCMP法などによる平坦化処理は不要である。続いて図示しないコンタクト孔の開孔、メタル配線の形成等を行い、不揮発性半導体メモリが製造される。
【００４６】
上記の製造工程において、各ワードライン１５，１６の寸法は、例えば以下のようになる。第一のワードライン電極１５のゲート幅１８は、例えば0.4μm(=F)とする。サイドウォール酸化膜９、シリコン窒化膜１１およびシリコン酸化膜１２からなる絶縁膜の合計膜厚１９をαとすると、前述の通り、サイドウォール酸化膜９の幅は0.09μm、シリコン窒化膜１１とシリコン酸化膜１２の膜厚を約10nm(=0.01μm)としたので、この場合はα＝0.09+0.01μm=約0.10μmとなり、第二のワードライン電極１６のゲート幅２０は、F−2α=0.2μmとなる。
【００４７】
以上のようにこの実施の形態例によれば、サイドウォール酸化膜９、シリコン窒化膜１１およびシリコン酸化膜１２からなる絶縁膜を介して、ワードライン電極１５，１６が自己整合的に同時に形成され、かつ平坦性に優れたSONOS（Silicon Oxide Nitride Oxide Silicon）型不揮発性メモリセルを得ることができる。このメモリセルでは、シリコン窒化膜１１がトラップゲートとなり、キャリアを注入されてデータが記憶される。
【００４８】
また、上記実施の形態例において、シリコン窒化膜７とサイドウォール酸化膜９は、マスクレスで一方を選択的に除去できる絶縁膜の組み合わせであれば、他の膜を用いてもよい。例えば材質を逆にして、シリコン酸化膜７とサイドウォール窒化膜９とし、図４ｈ、図６ｈにおいて、フッ酸溶液によってシリコン酸化膜７のみを選択的に除去してもよい。また、十分なエッチング選択比が取れるならば、ウエットエッチングでなくドライエッチングを用いてもよい。但し、サイドウオール膜９は、ワードライン電極を分離するために絶縁膜であることが望ましい。
【００４９】
また、上記実施の形態例では、第一および第二のワードライン１５，１６を多結晶シリコン膜で形成したが、これはW（タングステン）、Mo（モリブデン）、Ti（チタン）等を含んだシリサイド膜や金属膜、またはそれらの組み合わせた組成の導電性膜を用いてもよい。
【００５０】
［第二の実施の形態例］
図１０，１１，１２、１３は、第二の実施の形態例における製造工程の断面図であり、図１４，１５はその平面図である。平面図は、一部の工程についてのみ示す。第二の実施の形態例でも、トラップゲートを有する不揮発性メモリセルの構造を生かして、セルフアラインにより第一及び第二のワードライン電極を形成することができる。
【００５１】
図１０ａ、図１２ａ参照（平面図は図７ａ参照）
Ｐ型半導体基板２１表面に、公知の熱酸化法によりシリコン酸化膜２２を膜厚１００nm程度、公知のCVD法によりシリコン窒化膜２３を膜厚１５０nm程度、順次形成する。次に公知のフォトリソグラフィ法で、拡散層領域に対応する位置にレジストパターン２４を形成した後、公知のエッチング法で露出したシリコン窒化膜２３を選択的に除去する。この時、レジストパターン２４の線幅と間隔は、最小加工可能寸法（F）である。ここでは、例えば、F=0.4μmとする。
【００５２】
図１０ｂ、図１２ｂ参照（平面図は図７ｂ参照）
次に、レジストパターン２４をマスクとして、P型半導体基板２１中に、公知のイオン注入法で砒素イオンを例えば５０〜１５０KeVで５Ｅ１５〜５Ｅ１６[ions/cm-2]程度注入し、ビット線に対応するN型拡散層２５を形成する。そして、レジストパターン２４を除去する。
【００５３】
図１０ｃ、図１２ｃ参照（平面図は図７ｃ参照）
次に、シリコン窒化膜２３をマスクとして公知の熱酸化法で２００nm程度でフィールド酸化膜２６を形成した後、公知のウエットエッチング法でシリコン窒化膜２３を除去し、同時にフィールド酸化膜２６以外の領域のP型半導体基板２１表面を露出させる。
【００５４】
またこの時、フィールド酸化膜２６形成後またはシリコン窒化膜２３を除去後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板２１中に注入してもよい。半導体基板２１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００５５】
図１０ｄ、図１２ｄ参照
続いて、露出した半導体基板上２１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度形成した後、公知の熱酸化法による酸素雰囲気中で９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化する。その結果、シリコン酸化膜２７、シリコン窒化膜２８、シリコン酸化膜２９からなる三層構造の第一のゲート絶縁膜３０を形成する。この場合、シリコン窒化膜２８が第一のキャリアトラップゲート膜となる。
【００５６】
次に公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜３１を８００nm程度の膜厚で形成した後、公知のCMP法で、多結晶シリコン膜３１を３００nm程度ポリッシングすることにより、表面を平坦化する。
【００５７】
図１０ｅ、図１２ｅ、図１４ｅ参照
次に公知のフォトリソグラフィ法で、多結晶シリコン膜３１上の第一のワードライン電極の位置にレジストパターン３２を形成する。この時、レジストパターン３２の線幅と間隔は最小加工可能寸法（F）であり、ここでは例えばF=0.4μmとする。
【００５８】
図１１ｆ、図１３ｆ、図１４ｆ参照
次に公知のエッチング法で、レジストパターン３２をマスクとして多結晶シリコン膜３１を選択的に除去して、第一のワードライン電極３３を形成した後、レジストパターン３２を除去する。第一のワードライン電極３３は、最小加工可能寸法に形成される。
【００５９】
図１１ｇ参照
次に、公知の熱酸化法によって、第一のワードライン電極３３の上部及び側壁を例えば１００nm(0.1μm)程度酸化して、酸化膜置換層３４を形成する。
【００６０】
図１１ｈ、図１５ｈ参照
次に、公知のCVD法で、シリコン酸化膜を１００nm程度全面に形成し、公知のエッチング法でエッチバックすることにより、酸化膜置換層３４の両側に、例えば片側0.09μm幅のサイドウォール酸化膜３５を形成する。そして、そのエッチバック工程により同時に、第一のワードライン電極３３と酸化膜置換層３４とサイドウォール酸化膜３５とフィールド酸化膜２６以外の領域で、半導体基板２１の表面を露出させる。
【００６１】
図１１ｉ、図１３ｉ参照
続いて、露出した半導体基板上２１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度形成し、更に、公知の熱酸化法の酸素雰囲気中で、９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化する。これにより、シリコン酸化膜３６、シリコン窒化膜３７、シリコン酸化膜３８からなる三層構造の第二のゲート絶縁膜３９を形成する。この場合、シリコン窒化膜３７が第二のキャリアトラップ膜となる。なおこの時、半導体基板２１上以外の領域には、シリコン窒化膜３７、シリコン酸化膜３８が形成される。
【００６２】
また、サイドウォール酸化膜３５形成後または第二のゲート絶縁膜３９形成後に、工程ｃに代えて、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板２１中に注入してもよい。イオン注入の条件は、工程ｃの場合と同じである。
【００６３】
図１１ｊ、図１３ｊ、図１３ｊ’（Ｂ２−Ｂ２’断面）、図１５ｊ参照
続けて、全面に、公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜４１を５００nm程度形成した後、公知のCMP法またはエッチバック法で、サイドウォール酸化膜３５と、第二のゲート絶縁膜３９に囲まれた溝以外の前記多結晶シリコン膜４１を除去する。この結果、第二のワードライン電極４１が第一のワードライン電極３３の間に自己整合的に形成される。
【００６４】
この時、第一のワードライン３３上の酸化膜置換層３４はCMPのポリッシング・ストップ層またはエッチング・ストップとして機能し、終点検出を容易にして、多結晶シリコン膜４１の加工時において第一のワードラインの削れを防止する。また、第一及び第二のワードライン形成後の結果、表面が平坦なため、その後のメタル配線のための平坦化処理が不要である
然る後、図示しない層間絶縁膜の形成、コンタクト孔の開孔、メタル配線の形成等を行い、不揮発性半導体メモリセルを製造する。
【００６５】
各ワードラインの寸法は例えば以下のようになる。第一のワードライン電極３３のゲート幅４２を例えば0.4μm(=F)とし、酸化膜置換層３４の膜厚を100nm(0.1μm)としたので、結果的に第一のワードラインのゲート幅４２は、0.2μmとなる。また、サイドウォール酸化膜３５、シリコン窒化膜３７およびシリコン酸化膜３８からなる絶縁膜の合計膜厚４５をαとすると、サイドウォール酸化膜３５の幅は0.09μm、シリコン窒化膜３７とシリコン酸化膜３８の膜厚を約10nm(=0.01μm)としたので、この場合はα＝0.09+0.01μm=約0.10μmとなり、第二のワードライン電極４１のゲート幅２０は、F-2α=0.2μmとなる。
【００６６】
以上の通り、第二の実施の形態例では、酸化膜置換層３４膜厚と上記αを調整することにより、メモリセルサイズを変えずに第一及び第二のワードライン３３，４１の線幅を同じにすることができる。また、このように構成された不揮発性半導体メモリの動作は、最初に説明したものと同じである。
【００６７】
以上のように第二の実施の形態例によれば、サイドウォール酸化膜３５、シリコン窒化膜３７、シリコン酸化膜３８、更に酸化膜置換層３４を介して、第一のワードライン電極３３と第二のワードライン電極４１が自己整合的に高密度に且つ同一線幅で形成される。更に、平坦性に優れたSONOS型不揮発性メモリセルを得ることができる。
【００６８】
また、本実施の形態例では、各ワードラインの線幅を同一にしたが、第一のワードライン電極３３の幅を酸化膜置換層３４の膜厚で、第二のワードライン電極４１の幅をサイドウォール酸化膜３５でそれぞれ独立に制御して形成することが可能である。従って、同じ線幅で第一および第二のワードラインを形成することも、異なる幅で形成することも容易に可能となる。
【００６９】
また、第一及び第二のワードライン電極間にサイドウォール酸化膜３５に加えて絶縁膜である酸化膜置換層３４があるため、従来に比べて電極間ショートやリークによる不良が起きにくい構造となっている。
【００７０】
図１６は、第二の実施の形態の変形例の工程断面図である。図１６の工程ｄ〜ｇは、図１０，１１の工程ｄ〜ｇに代わる断面図である。第二の実施の形態例では、第一のワードライン電極３３を酸化処理することにより、側壁及び上部に酸化膜置換層３４を形成したが、第一のワードライン電極３３上部を覆う絶縁膜は、CVD法により形成されるシリコン酸化膜またはシリコン窒化膜等の絶縁膜でもよい。
【００７１】
この変形例において、工程ａ〜ｃまでは上述の工程と同じである。即ち、シリコン窒化膜２３をマスクとして公知の熱酸化法で２００nm程度でフィールド酸化膜２６を形成した後、公知のウエットエッチング法でシリコン窒化膜２３を除去し、同時にフィールド酸化膜２６以外の領域のP型半導体基板１表面を露出させ、続いて、露出した半導体基板上２１に、第一のゲート絶縁膜３０を形成する。
【００７２】
次に、図１６ｄに示される通り、次に公知のCVD法で、燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜３１を７００nm程度の膜厚で形成した後、公知のCMP法で、多結晶シリコン膜３１の上部を３００nm程度ポリッシングすることにより、表面を平坦化する。そして、多結晶シリコン膜３１上に、公知のCVD法でシリコン酸化膜４６を１００nm程度形成する。
【００７３】
次に、図１６ｅに示す通り、公知のフォトリソグラフィ法で、シリコン酸化膜４６上の第一のワードライン電極の位置にレジストパターン３２を形成する。このレジストパターン３２の線幅と間隔は、最小線幅Ｆに設定される。
【００７４】
そして、図１６ｆに示す通り、レジストパターン３２をマスクとして、公知のエッチング法で露出したシリコン酸化膜４６、続けて多結晶シリコン膜３１を選択的に除去する。または、レジストパターン３２をマスクとして、公知のエッチング法で露出したシリコン酸化膜４６を選択的に除去した後、レジストパターン３２を除去し、残存したシリコン酸化膜４６をマスクとして多結晶シリコン膜３１を選択的に除去してもよい。
【００７５】
次に、図１６ｇに示す通り、公知の熱酸化法によって、露出した第一のワードライン電極３３の側壁を例えば１００nm(0.1μm)酸化して、酸化膜置換層３４を形成する。その結果、第一のワードライン電極３３の線幅は、最小線幅Ｆよりも細くなる。これ以降の工程は、上記の第二の実施の形態例と同じである。
【００７６】
上記のように、第一のワードライン３３上の絶縁膜（シリコン酸化膜４６）と酸化膜置換層３４を別々に形成することにより、シリコン酸化膜４６には、CMP法のポリッシング・ストップ層またはエッチバックのエッチング・ストップ層としての機能を与える。また、酸化膜置換層３４には、第二のワードライン４１との間の絶縁及び第一のワードライン３３の線幅制御の機能を与える。従って、シリコン酸化膜４６と酸化膜置換層３４とを、それぞれの役割に応じて別々の膜厚に設定することが可能になる。
【００７７】
例えば、上記の例でシリコン酸化膜４６のみを２００nm(0.2um)に厚くして、第二のワードライン加工時のマージンを増やすことが可能となる。
【００７８】
図１８は、更に第２の実施の形態例における別の変形例の工程断面図である。この変形例では、図１１の工程ｈ，ｉ，ｊに代えて、図１８の工程ｈ，ｉ，ｊが採用される。従って、この変形例では、工程ａ〜ｇは図１０，１１に示した工程ａ〜ｇと同じである。図１８の変形例では、第２のワード線４１の幅を制御するために利用したサイドウオール絶縁膜３５が設けられていない。
【００７９】
図１８の工程ｆ、ｇは、図１１と同じである。その後、図１８の工程ｈに示される通り、酸化膜置換層３４をマスクにして、公知のドライエッチングまたはウエットエッチング法により、露出している第１のゲート絶縁膜３０を除去する。そして、図１８の工程ｉに示される通り、第２のゲート絶縁膜３９を全面に形成する。その後、図１８の工程ｊに示される通り、公知にCVD法で燐を含有した多結晶シリコン層を全面に形成し、公知のCMP法またはエッチバック法で、酸化膜置換層３４と第２のゲート絶縁膜３９に挟まれた溝以外の多結晶シリコン層を除去し、第２のワードライン電極４１を形成する。従って、図１８の工程ｉ，ｊは、図１１の工程ｉ，ｊと同じである。このように、変形例ではサイドウオール酸化膜３５を省略することができる。
【００８０】
更に、変形例として、図１８の工程ｇにおいて形成されている第１のゲート絶縁膜３０を除去することなく、工程ｊの全面に多結晶シリコン層を形成し、公知のCMP法またはエッチバック法で、酸化膜置換層３４で挟まれた溝以外の多結晶シリコン層を除去し、第２のワードライン電極４１を形成することもできる。その結果、図１８の工程ｊ２に示される通り、最初に形成したゲート絶縁膜３０が、第１及び第２のゲート絶縁膜としてそのまま利用される。
【００８１】
以上の通り、本実施の形態例では、絶縁性のトラップゲートを有する不揮発性メモリセルを、セルフアラインメントにより高密度にコントロールゲートとして機能するワードライン電極を形成することができる。
【００８２】
図１９は、本実施の形態例におけるワードライン電極とロウデコーダとの関係を示す回路図である。本実施の形態の製造方法で形成される半導体メモリでは、第１及び第２のワードライン電極とが、サイドウオール絶縁膜を介して絶縁され、高密度に配置される。従って、これら高密度の電極群を、ワードライン電極を選択して駆動するロウデコーダとどのように接続するかが問題になる。
【００８３】
図１９に示される通り、第１のワードライン電極に対応する奇数番目のワード線ＷＬ１、ＷＬ３、ＷＬ５は、メモリセルアレイの右側に配置された第１のロウデコーダＲＤ１に接続される。一方、第２のワードライン電極に対応する偶数番目のワード線ＷＬ２，ＷＬ４，ＷＬ６は、メモリセルアレイの左側に配置された第２のロウデコーダＲＤ２に接続される。このように、第１、第２のワードライン電極を、互い違いに両側に配置したロウデコーダＲＤ１，ＲＤ２に接続することで、高密度に配置された第１及び第２のワードライン電極を適切にロウデコーダに接続することができる。
【００８４】
図２０〜図２３は、第２のワードライン電極のパターニング工程を説明する平面図である。図２０は、第１の実施の形態例では図４、６、９の工程ｋが終了した状態、第２の実施の形態例では図１１，１３，１５の工程ｊが終了した状態をそれぞれ示す。図２０では、第１のワードライン電極３３（１５）の側壁にサイドウオール絶縁膜３４，３５（９）が形成され、それ以外の領域に第２のワードライン電極４１（１６）が埋め込まれている。尚、図２０以下では、図１９と異なり、ワードライン電極が縦方向に延びている。そして、領域５０がメモリセルアレイ領域、領域５２が第１のワードライン用ロウデコーダＲＤ１が設けられる領域、領域５４が第２のワードライン用ロウデコーダＲＤ２が設けられる領域をそれぞれ示す。
【００８５】
図２１は、第１の実施の形態例における第２のワードライン電極１６をエッチングするマスクパターン６０を示す。このマスクパターン６０は、フォトレジストからなる。マスクパターン６０は、第１のロウデコーダRD1側では、第１のワードライン電極１５上を被覆し、第２のワードライン電極１６上を露出する。一方、マスクパターン６０は、第２のロウデコーダRD2側では、第１のワードライン電極１５間の領域を被覆し、第１のワードライン電極１５から延びる領域を露出する。更に、マスクパターン６０は、第１のワードライン電極１５の上下方向の位置合わせずれを考慮して、図示される通り、第１のワードライン電極１５の上下端が露出されている。これにより、マスクパターン６０が上下方向にずれても、エッチング後に分離されるべき第２のワードライン電極どうしがつながることが防止される。
【００８６】
図２２は、図２１のマスクパターン６０をマスクにして、第２のワードライン電極１６をエッチングした後の平面図である。図示される通り、第１のロウデコーダRD1側には第１のワードライン電極１５が延びて形成され、第２のロウデコーダRD2側には第２のワード欄電極１６が延びて形成される。そして、図示しない接続手段により、第１のワードライン電極１５は、図中上側に配置される第１のロウデコーダRD1に接続され、第２のワードライン電極は、図中下側に配置される第２のロウデコーダRD2に接続される。従って、第１及び第２のワードライン電極１５，１６が高密度に配置されていても、ロウデコーダRD1,RD2と容易に接続することができる。尚、第１のワードライン電極１５の上下端は、位置ずれを考慮して露出されていたので、部分的に除去されている。
【００８７】
図２３は、第２の実施の形態例における第２のワードライン電極４１をエッチングするマスクパターン６２を示す。このマスクパターン６２も、フォトレジストからなる。マスクパターン６２は、第１のロウデコーダRD1側では、第１のワードライン電極３３及び第２のワードライン電極４１上を露出する。一方、マスクパターン６２は、第２のロウデコーダRD2側では、第１のワードライン電極３３間の領域を被覆し、第１のワードライン電極３３から延びる領域を露出する。更に、マスクパターン６２は、第１のワードライン電極３３の上下方向の位置合わせずれを考慮して、図示される通り、第１のワードライン電極３３の下端が露出されている。これにより、マスクずれが生じても、分離されるべき第２のワードライン電極どうしがつながることが防止される。
【００８８】
図１１ｊに示される通り、第２の実施の形態例では、第１のワードライン電極３３は、シリコン酸化膜３４で覆われている。一方、第２のワードライン電極４１は、覆われることなく露出している。従って、公知のエッチング工程によれば、酸化膜３４で被覆された第１のワードライン電極３３をエッチングせずに、多結晶シリコンからなる第２のワードライン電極４１を選択的にエッチングすることができる。従って、第１のロウデコーダRD1側のマスクパターン６２は、第１のワードライン電極３３上を被覆する必要はない。
【００８９】
図２３に示されたマスクパターン６２を利用して、第２のワードライン電極４１をエッチングすると、図２２に示した第２のワードライン電極パターンを形成することができる。第２の実施の形態例の場合は、第１のワードライン電極３３の上下が一部エッチング除去されることはない。
【００９０】
上記以外にも、第１のワードライン電極を第１のロウデコーダRD1側に延在させ、第２のワードライン電極を第２のロウデコーダRD2側に延在させて、それぞれの端部を櫛歯状に形成することができる。いずれにしても、互い違いに延在させることで、高密度に配置されたワードライン電極を、それぞれのロウデコーダＲＤ１，ＲＤ２に比較的容易に接続することができる。
【００９１】
以上の実施の形態は、次の付記の通りまとめられる。
【００９２】
（付記１）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にワード線方向に延びるストライプパターンを形成する工程と、
前記ストライプパターン上に絶縁膜を形成した後全面エッチングにより該ストライプパターンの両側側壁にサイドウオール絶縁膜を形成する工程と、
前記ストライプパターンを選択的に除去する工程と、
その後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、
全面に導電層を形成して前記サイドウオール絶縁膜間を除いて前記導電層上部を除去する工程とを有し、
前記サイドウオール絶縁膜により分離されたゲート絶縁膜と導電層からなるメモリセルを形成することを特徴とする不揮発性半導体メモリの製造方法。
【００９３】
（付記２）付記１において、
前記ストライプパターンとサイドウオール絶縁膜は、一方がシリコン酸化膜で他方がシリコン窒化膜であることを特徴とする不揮発性半導体メモリの製造方法。
【００９４】
（付記３）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にトラップゲート絶縁膜を含む第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にワード線方向に延びる導電性ストライプパターンを形成する工程と、
前記導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成する工程と、
前記サイドウオール絶縁膜間の露出した基板上にトラップゲート絶縁膜を含む第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上を含む全面に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程とを有し、
前記導電性ストライプパターンを第１のワード線、サイドウオール絶縁膜の間の前記導電層を第２のワード線とするメモリセルアレイ構造を形成することを特徴とする不揮発性半導体メモリの製造方法。
【００９５】
（付記４）付記３において、
前記サイドウオール絶縁膜を形成する前に前記導電性ストライプパターンの上面に上部絶縁膜を形成する工程を有し、
前記導電層上部を除去する工程を、前記上部絶縁膜をストッパ層として利用するポリッシング法により行うことを特徴とする不揮発性半導体メモリの製造方法。
【００９６】
（付記５）付記４において、
前記サイドウオール絶縁膜を形成する工程は、前記導電性ストライプパターンの表面を酸化して、側壁と上部に前記サイドウオール絶縁膜と前記上部絶縁膜とを同時に形成する工程を有することを特徴とする不揮発性半導体メモリの製造方法。
【００９７】
（付記６）付記１または３において、
前記ストライプパターンを形成する前に、前記基板表面を選択的に酸化して、前記ワード線方向と交差するビット線方向にフィールド絶縁膜を形成する工程を有することを特徴とする不揮発性半導体メモリの製造方法。
【００９８】
（付記７）付記１または３において、
前記ゲート絶縁膜を形成する工程は、前記基板表面を酸化して第一のゲート酸化膜を形成し、更に、その上にトラップゲート絶縁膜を形成し、そして、当該トラップゲート絶縁膜の表面を酸化して第二のゲート酸化膜を形成する工程を含むことを特徴とする不揮発性半導体メモリの製造方法。
【００９９】
（付記８）付記１または３において、
前記導電層上部を除去する工程は、全面に形成された当該導電層の表面をポリッシングにより除去し、表面を平坦にする工程を含むことを特徴とする不揮発性半導体メモリの製造方法。
【０１００】
（付記９）付記３において、
前記サイドウオール絶縁膜を形成した後、全面に絶縁膜を形成して後全面エッチングにより前記サイドウオール絶縁膜の上に第２のサイドウオール絶縁膜を更に形成し、その後前記第２のゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１０１】
（付記１０）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリにおいて、
基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成されワード線方向に延びる導電性の第１のワード線とを有する第１のメモリセル列と、
前記第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜と、
前記基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成され導電性の第２のワード線とを有する第２のメモリセル列とを有し、
前記第２のワード線が、前記第１のワード線の両側に設けられたサイドウオール絶縁膜の間に埋め込まれて形成されていることを特徴とする不揮発性半導体メモリ。
【０１０２】
（付記１１）付記１０において、
前記メモリセル列の前記ワード線方向の両側に前記ワード線を選択する第１及び第２のローデコーダが設けられ、
前記第１のワード線は前記第１のローデコーダに接続され、前記第２のワード線は前記第２のローデコーダに接続されたことを特徴とする不揮発性半導体メモリ。
【０１０３】
（付記１２）付記１１において、
前記第１のローデコーダ側において、前記第１のワード線が当該第１のローデコーダ側に延在し、
前記第２のローデコーダ側において、前記第２のワード線が当該第２のローデコーダ側に延在することを特徴とする不揮発性半導体メモリ。
【０１０４】
（付記１３）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にワード線方向に延びる導電性ストライプパターンを形成する工程と、
前記導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成する工程と、
前記サイドウオール絶縁膜間の前記ゲート絶縁膜上を含む全面に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程とを有し、
前記導電性ストライプパターンを第１のワード線、サイドウオール絶縁膜の間の前記導電層を第２のワード線とするメモリセルアレイ構造を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１０５】
【発明の効果】
以上、本発明によれば、絶縁性のトラップゲートを有する不揮発性メモリセルを、セルフアライン工程により、高密度に且つ再現性良く形成することができる。そして、高密度に形成されたワードライン電極をロウデコーダに適切に接続することができる。
【０１０６】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】不揮発性メモリの回路図である。
【図２】不揮発性メモリの動作を示す図表である。
【図３】第一の実施の形態例における製造工程の断面図である。
【図４】第一の実施の形態例における製造工程の断面図である。
【図５】第一の実施の形態例における製造工程の断面図である。
【図６】第一の実施の形態例における製造工程の断面図である。
【図７】第一の実施の形態例における製造工程の平面図である。
【図８】第一の実施の形態例における製造工程の平面図である。
【図９】第一の実施の形態例における製造工程の平面図である。
【図１０】第二の実施の形態例における製造工程の断面図である。
【図１１】第二の実施の形態例における製造工程の断面図である。
【図１２】第二の実施の形態例における製造工程の断面図である。
【図１３】第二の実施の形態例における製造工程の断面図である。
【図１４】第二の実施の形態例における製造工程の平面図である。
【図１５】第二の実施の形態例における製造工程の平面図である。
【図１６】第二の実施の形態における変形例の工程断面図である。
【図１７】第一の実施の形態における一部の製造工程の斜視図である。
【図１８】第二の実施の形態例における別の変形例の工程断面図である。
【図１９】本実施の形態例におけるワードライン電極とロウデコーダとの関係を示す回路図である。
【図２０】第２のワードライン電極のパターニング工程を説明する平面図である。
【図２１】第一の実施の形態例における第２のワードライン電極のパターニング工程を説明する平面図である。
【図２２】第２のワードライン電極のパターニング工程を説明する平面図である。
【図２３】第二の実施の形態例における第２のワードライン電極のパターニング工程を説明する平面図である。
【符号の説明】
１、２１ Ｐ型半導体シリコン基板
７ ストライプパターン
９ サイドウォール酸化膜
１０ シリコン酸化膜
１１ シリコン窒化膜（キャリアトラップ膜）、
１２ シリコン酸化膜
１３ ゲート絶縁膜
１４ 多結晶シリコン膜、
１５、１６ ワードライン電極
２７ シリコン酸化膜
２８ シリコン窒化膜（第一のキャリアトラップ膜）
２９ シリコン酸化膜
３０ 第一のゲート絶縁膜
３３ 第一のワードライン電極
３４ シリコン酸化膜（酸化膜置換層）
３５ サイドウォール酸化膜、
３６ シリコン酸化膜
３７ シリコン窒化膜（第二のキャリアトラップ膜）、
３８ シリコン酸化膜
３９ 第二のゲート絶縁膜
４１ 第二のワードライン電極
【発明の属する技術分野】
本発明は、高密度で且つ信頼性の高い不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリは、最も普及している構成は、トランジスタのチャネル領域上にフローティングゲートとコントロールゲートとを有する不揮発性メモリセルからなるフラッシュメモリ或いはＥＥＰＲＯＭである。このような不揮発性半導体メモリの一つの問題点は、メモリ容量を高くすることができない点にある。
【０００３】
そこで、メモリ容量を高くするために、より高密度にメモリセルトランジスタを形成することが提案されている。例えば、特開平２−２３１７７２号公報である。この先行技術によれば、ストライプ状に形成されたビットライン拡散層に交差するように配置された複数列の第１のフローティングゲート層及びその上に形成されコントロールゲートを兼ねる第１のワード線層を形成し、それら第１のフローティングゲート層と第１のワード線層の配列の間に第２のフローティングゲート層及びその上に形成されたコントロールゲートを兼ねる第２のワード線層とを形成する。この構成のフローティングゲート型不揮発性半導体メモリは、隣接する第一のフローティングゲート層と第１のワード線層との間に第２のフローティングゲート層と第２のワード線層とを形成しているので、従来の第１のフローティングゲート層と第１のワード線層とを複数列配置する場合に比較して、より高密度にメモリセルを形成することができる。つまり、同一面積内にデザインルールを変えることなく２倍の数のワード線を配置することが可能である。
【０００４】
この先行技術に記載された製造方法は、（１）第一導電型半導体基板に絶縁膜を介して第一層多結晶シリコン膜を堆積し、これを複数のストライプ状パターンに形成する工程と、（２）パターン形成された第一層多結晶シリコン膜をマスクとして不純物を拡散して複数本のストライプ状配線層を形成する工程と、（３）前記第一層多結晶シリコン膜上に絶縁膜を形成して全面に第二層多結晶シリコン膜を堆積し、前記配線層と交差する方向に走るストライプ状パターンマスクを用いて第二層多結晶シリコン膜、続いて第一層多結晶シリコン膜を選択エッチングして、複数本の第一のワード線及びこれと自己整合されてその下部に配列された第一のフローティングゲートを形成する工程と、（４）前記第一のワード線上に絶縁膜を介して第三層多結晶シリコン膜を堆積し、これを第一のワード線と交差するように且つ第一のフローティングゲート上に重なるように形成する工程と、（５）前記第三層多結晶シリコン膜上に絶縁膜を形成して、その上に全面に第四層多結晶シリコン膜を堆積し、前記第一のワード線と重なるストライプ状パターンのマスクを用いて第四層多結晶シリコン膜、続いて第三層多結晶シリコン膜を選択エッチングして複数本の第二のワード線とこれと自己整合されてその下部に配列された第二のフローティングゲートを形成する工程と、を有している。
【０００５】
この製造方法によれば、第一のワード線と第一のフローティングゲートからなる２層構造の水平方向の間に、更に、第二のワード線と第二のフローティングゲートの２層構造を挿入することで、従来の第一のワード線のピッチを維持しながら、実質的に２倍のメモリセルの密度を実現する。
【０００６】
かかるフローティングゲート型の不揮発性メモリの動作は、選択された隣接する一対のビット線と選択されたワード線に所定の電圧を印加して、基板からフローティングゲートにホットエレクトロンを注入するデータ書き込みモードと、全ビット線に高電圧を印加してフローティングゲートの電子をトンネル電流により基板に放出させる一括消去モードとを有する。また、読み出し動作は、ワード線と一方のビット線に所定の電圧を印加して、フローティングゲートにエレクトロンが注入されているか否かによる閾値電圧の違いを、セルトランジスタの電流の有無を介して検出する。
【０００７】
【発明が解決しようとする課題】
第一に、上記従来の製造方法では、第一および第二のフローティングゲートと第一および第二のワード線をそれぞれ別々に形成しなければならず、工程数が増大して製造コストが増大する。また、構造が異なるために、第一と第二のワード線からなるメモリセル特性が異なってしまうという問題があった。
【０００８】
第二に、従来の製造方法では、第一のワード線と第二のワード線の線幅が違うことに起因して、第一のワード線からなるメモリセルと第二のワード線からなるメモリセルの特性が異なってしまうという問題がある。その場合には、第一のワード線間の距離を最小加工寸法以上に拡げなければならず、メモリセルの高密度化が妨げられるという問題がある。
【０００９】
第三に、従来の製造方法では、第一と第二のワード線を別パターンのマスクで形成するため、マスク間の位置合わせずれによる特性不良が生じ、製品の歩留まりや信頼性が劣化するという問題がある。特に、コントロールゲートであるワード線とフローティングゲート及び基板の間の容量比は、メモリセルの特性に大きく影響を与えるが、この容量比は、第一及び第二にワード線をパターニングするためのリソグラフィ工程での位置合わせ精度に大きく依存する。従って、再現性良くメモリセルの特性をそろえることは困難である。
【００１０】
第四に、従来の製造方法では、第二のワード線が第一のワード線上によりも高く形成されているため、平坦化されておらず、その後のメタル配線が困難になり、製品の歩留まりや信頼性が劣化するという問題がある。
【００１１】
そこで、本発明の目的は、上記従来の問題点を解決し、容易かつ安価で、高集積で信頼性の高い不揮発性半導体メモリの製造方法及びそれによる不揮発性半導体メモリを提供することである。
【００１２】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、コントロールゲートを兼ねるワード線と基板のチャネル領域との間に、絶縁層からなりキャリアをトラップすることができるトラップゲートを設けた構造の不揮発性メモリセルの製造方法である。絶縁層からなるトラップゲートは、注入されて内部にトラップされたキャリアがゲート内を移動しないので、局所的にトランジスタの閾値電圧を変化させることができる。それに伴い、トラップゲートは、隣接するメモリセル間で分離する必要がない。また、絶縁層からなるトラップゲートの上下には、電気的分離のための絶縁層を形成する必要があるが、それらの三層構造のゲート絶縁層は、従来のフローティングゲート構造の場合に比較して、非常に薄く且つ信頼性良く形成することができる。
【００１３】
本発明の製造方法における第一の側面は、ワード線方向に延びるストライプパターンを形成し、ストライプパターン上に絶縁膜を形成した後全面エッチングによりストライプパターンの両側側壁にサイドウオール絶縁膜を形成し、ストライプパターンを選択的に除去した後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成し、更に、全面に導電層を形成してサイドウオール絶縁膜間を除いて導電層上部を除去する工程を有する。その結果、サイドウオール絶縁膜の間の導電層がワード線になる。
【００１４】
かかる工程により、ストライプパターンを最小線幅精度で形成した後は、セルフアラインメントによりサイドウオール絶縁膜で絶縁分離された複数のワード線を形成することができる。しかも、ワード線と基板との間には、トラップゲート絶縁膜を含むゲート絶縁膜構造を形成することができる。このトラップゲート絶縁膜は、隣接するセルトランジスタ間で分離する必要はなく、従来のようなマスク合わせを必要としない。
【００１５】
本発明の製造方法における第二の側面は、基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成し、その上にワード線方向に延びる導電性ストライプパターンを形成し、導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成し、サイドウオール絶縁膜間の露出した基板上に再度トラップゲート絶縁膜を含むゲート絶縁膜を形成し、その上に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程を有する。その結果、導電性ストライプパターンを第一のワード線、サイドウオール絶縁膜の間の導電層を第二のワード線とする高密度のメモリセルアレイ構造が形成される。
【００１６】
上記製造方法によれば、導電性ストライプパターンを最小線幅精度で形成した後は、セルフアラインメントによりサイドウオール絶縁膜とその間の導電層とを形成することができる。そして、それらの導電性ストライプパターン（第一のワード線）と導電層（第二のワード線）と基板との間には、トラップゲート絶縁膜を含むゲート絶縁膜構造が形成される。
【００１７】
本発明の別の側面によれば、絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリにおいて、
基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成されワード線方向に延びる導電性の第１のワード線とを有する第１のメモリセル列と、
前記第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜と、
前記基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成され導電性の第２のワード線とを有する第２のメモリセル列とを有し、
前記第２のワード線が、前記第１のワード線の両側に設けられたサイドウオール絶縁膜の間に埋め込まれて形成されていることを特徴とする。
【００１８】
上記の半導体メモリでは、第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜の間に、第２のワード線を埋め込んでいるので、第１及び第２のワード線を高密度に配置することができる。
【００１９】
そして、かかる構造の半導体メモリにおいて、より好ましい実施例では、前記メモリセル列の前記ワード線方向の両側に前記ワード線を選択する第１及び第２のローデコーダが設けられ、前記第１のワード線は前記第１のローデコーダに接続され、前記第２のワード線は前記第２のローデコーダに接続されたことを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。
【００２１】
図１は、実施の形態例の不揮発性半導体メモリの回路図である。図１に示される通り、トラップゲートを有するセルトランジスタＭ１１〜Ｍ３３が、ワード線ＷＬ１〜３とビット線ＢＬ１〜４との交差位置に配置される。一対のビット線ＢＬ間にセルトランジスタＭ１１〜３３は設けられ、隣接するセルトランジスタはビット線を共有する。従って、セルトランジスタＭ２２に接続される一方のビット線ＢＬ２をソース線として、他方のビット線ＢＬ３をコラムデコーダＣＤを介してセンスアンプＳＡにつながるビット線とすることで、読み出し、プログラム（書き込み）等の動作が行われる。また、消去動作は、ワード線ＷＬ２とビット線ＢＬ２，３との間に所定の電圧を印加することにより行われる。更に、ワード線は、ロウデコーダＲＤにより選択され、それぞれの動作に対応する電圧が印加される。
【００２２】
図２は、図１のメモリの動作を説明するための図である。仮に、メモリセルＭ２２が選択された場合について説明する。書き込み動作では、ビット線ＢＬ１，２を０Ｖ、ビット線ＢＬ３，４を６Ｖにし、ワード線ＷＬ２を１２Ｖにし、他のワード線ＷＬ１，３を０Ｖにすることで、セルトランジスタＭ２２のチャネルを導通状態にし、チャネルに発生するホットエレクトロンをセルトランジスタＭ２２のトラップゲートの右側に注入する。即ち、セルトランジスタＭ２２のビット線ＢＬ３側の拡散層近傍のトラップゲートにホットエレクトロンが注入され、その領域での閾値電圧が高くなる。
【００２３】
読み出しは、ビット線ＢＬ１，２を３Ｖにし、ビット線ＢＬ３，４を０Ｖにし、ワード線ＷＬ２を３Ｖにすると、セルトランジスタＭ２２には、書き込み時と逆方向の電界がかけられる。そして、トラップゲートの右側の拡散層近傍にホットエレクトロンが注入されていたことに伴い、セルトランジスタＭ２２のチャネル領域は不導通状態になる。このセルトランジスタへの電流が流れないことが、センスアンプＳＡにより検出される。
【００２４】
消去は、ビット線ＢＬ３に６Ｖを印加し、ワード線ＷＬ２に−５Ｖを印加し、それ以外のビット線とワード線はオープンにし、基板のチャネル領域からセルトランジスタＭ２２のトラップゲートの右側にホットホールを注入し、注入済みのエレクトロンと中和させる。これによりチャネル領域の右側の閾値電圧は元に戻る。
【００２５】
セルトランジスタＭ２２の左側にエレクトロンを注入したい場合は、ビット線ＢＬ１，ＢＬ２を６Ｖに、ビット線ＢＬ３，ＢＬ４を０Ｖにすればよい。つまり上記の右側にエレクトロンを注入する時と逆方向に電界をかければよい。そして、読み出しも、右側の状態を読むときと逆に、ビット線ＢＬ３からＢＬ２方向に電界をかけることで、トラップゲートの左側にエレクトロンが注入されているか否かを、セルトランジスタの電流により検出することができる。
【００２６】
絶縁性のトラップゲートを利用するセルトランジスタは、トラップゲートが絶縁性であるので、局部的にキャリアを注入することができる。従って、右側と左側に区別してキャリア（ホットエレクトロン）を注入する場合は、それに対応する方法に電界を印加して情報を読み出す必要がある。また、トラップゲートを利用したセルトランジスタは、トラップゲートが隣接するセルトランジスタと連続する絶縁層であっても動作上支障はない。トラップゲート自体が絶縁性であり、注入されたキャリアはトラップゲート内を移動できず、局部的にしかキャリアがトラップされないからである。
【００２７】
次に、上述したトラップゲートを有するセルトランジスタからなるメモリの製造工程について説明する。図３〜図９は、第１の実施の形態例における製造工程図である。図３，４は各工程の断面図、図５，６は各工程の別の断面図、図７，８，９は各工程の平面図である。平面図中のビット線が延びる方向のＡ−Ａ’の断面図が図３，４に、ワード線が延びる方向のＢ−Ｂ’の断面図が図５，６にそれぞれ示される。各図中のａ，ｂ，ｃは、それぞれ同じ工程を示す。従って、各工程における２つの断面図と１つの平面図を参照しながら、製造工程について説明する。
【００２８】
図３ａ、図５ａ、図７ａ参照
Ｐ型半導体基板１上に、公知の熱酸化法によりシリコン酸化膜２を膜厚１００nm程度、公知のCVD（化学気相成長）法によりシリコン窒化膜３を膜厚１５０nm程度、順次形成する。
【００２９】
次に公知のフォトリソグラフィ法で、拡散層領域に対応する位置にレジストパターン４を形成した後、公知のエッチング法で露出したシリコン窒化膜３を選択的に除去する。この時、レジストパターン４の線幅と間隔は、最小加工可能寸法（F）である。
【００３０】
図３ｂ、図５ｂ、図７ｂ参照
次に、レジストパターン４をマスクとして、P型半導体基板１中に、公知のイオン注入法で砒素イオンを例えば５０〜１５０KeVで５Ｅ１５〜５Ｅ１６[ions/cm-2]程度注入し、ビット線に対応するN型拡散層５を形成する。その後、レジストパターン４を除去する。尚、上記の５Ｅ１５は５×１０15を意味し、以下同様である。
【００３１】
図３ｃ、図５ｃ、図７ｃ参照
次に、シリコン窒化膜３をマスクとして、公知の熱酸化法で２００nm程度でフィールド酸化膜６を形成した後、公知のウエットエッチング法でシリコン窒化膜３を除去し、同時にフィールド酸化膜６以外の領域のP型半導体基板１表面を露出させる。
【００３２】
またこの時、フィールド酸化膜６形成後またはシリコン窒化膜３除去後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板１中に注入してもよい。このチャネル濃度の調整により、セルトランジスタの閾値電圧が調整される。Ｐ型半導体基板１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に、前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００３３】
図３ｄ、図５ｄ参照
次に、露出した半導体基板上１に、公知のCVD法によりシリコン窒化膜７を７００nm程度形成する。次に公知のCMP（化学的機械的ポリッシング）法で、シリコン窒化膜７を３００nm程度ポリッシングすることにより、表面を平坦化する。
【００３４】
図３ｅ、図５ｅ、図８ｅ参照
次に公知のフォトリソグラフィ法で、第一のワード線電極の位置にレジストパターン８を形成する。このレジストパターン８の線幅と間隔は最小加工可能寸法（F）である。
【００３５】
図３ｆ、図５ｆ、図８ｆ参照
上記レジストパターン８をマスクにして、公知のエッチング法でシリコン窒化膜７を選択的に除去した後、レジストパターン８を除去する。この結果、図３ｆに示される通り、ワード線方向に延びる複数のストライプパターン７が形成される。しかも、このストライプパターン７は、最小線幅の寸法で加工される。
【００３６】
図４ｇ、図６ｇ、図９ｇ、図１７ｇ参照
次に公知のCVD法で、シリコン酸化膜を１００nm程度全面に形成し、公知のエッチング法で全面エッチバックすることにより、シリコン窒化膜７の両側に例えば片側0.09μm(90nm)幅（膜厚の約９０％）のサイドウォール酸化膜９を形成する。サイドウール酸化膜の形成は、公知の製法により再現性良く行うことができる。
【００３７】
この状態は、図１７の斜視図を参照することで、より理解される。図１７ｇに示される通り、ストライプパターン７の両側に薄いサイドウオール酸化膜９が形成される。
【００３８】
図４ｈ、図６ｈ、図１７ｈ参照
次に、公知のウエットエッチング法で、例えば燐酸溶液によってシリコン窒化膜７のみを選択的に除去する。この結果、最小線幅の間隔で並べられた複数のサイドウオール絶縁膜９が形成される。この状態も、図１７ｈに斜視図が示される。
【００３９】
図４ｉ、図６ｉ参照
続いて、露出した半導体基板上１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度順に形成する。その後、公知の熱酸化法に従い酸素雰囲気中で９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化することにより、シリコン酸化膜１０、シリコン窒化膜１１、シリコン酸化膜１２の三層構造のゲート絶縁膜１３を形成する。この場合、シリコン窒化膜１１がキャリアトラップゲートの絶縁膜となる。
【００４０】
なお、半導体基板１以外のサイドウオール酸化膜９の領域には、シリコン窒化膜１１、シリコン酸化膜１２のみが形成される。 また、フィールド絶縁膜６の上には、連続して三層構造が形成される。従って、ワード線方向において、トラップゲートを有するゲート絶縁膜が、隣接するセルトランジスタ間で連続する構成になる。
【００４１】
またこの時、工程ｃに代えて、サイドウォール酸化膜９形成後またはゲート絶縁膜１３形成後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板１中に注入してもよい。工程ｃの場合と同様に、 半導体基板１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００４２】
図４ｊ、図６ｊ参照
続けて全面に、公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜１４を５００nm程度形成する。この結果、サイドウオール酸化膜９の間とその上に導電性の多結晶シリコン膜１４が形成される。
【００４３】
図４ｋ、図６ｋ、図９ｋ、図１７ｋ参照
次に、公知のCMP法またはエッチバック法で、サイドウォール酸化膜９とゲート絶縁膜１３の間の領域以外の多結晶シリコン膜１４の上層部を除去することにより、ワード線電極１５、１６がサイドウオール９の間に形成される。このワード線１５，１６は、最初に形成したストライプパターン７に対して別のマスクアラインメントなく、セルフアライン的に形成される。また、同時に表面は前記CMP処理によって平坦化される。この状態が、図１７ｋの斜視図に示される。
【００４４】
このように第一及び第二のキャリアトラップ膜１１、第一及び第二のワードライン１５，１６がそれぞれ同時に形成されるため、従来例に比べて工程数が少ない。更に、第一および第二のワード線１５，１６がセルフアライン的に形成されるので、製造工程のばらつきに起因して第一及び第二のワード線を有する各メモリセルの特性が異なってしまう可能性は低い。 また、第一及び第二のワードライン形成後の表面が平坦なため、その後の信号配線形成のための事前の平坦化処理が不要となる。
【００４５】
図４ｌ、図６ｌ、図９ｌ参照
その後、サイドウオール９とワード線１５，１６の上に、層間絶縁膜１７を形成する。前工程時に表面は既に平坦な状態にされているので、この層間絶縁膜形成前のCMP法などによる平坦化処理は不要である。続いて図示しないコンタクト孔の開孔、メタル配線の形成等を行い、不揮発性半導体メモリが製造される。
【００４６】
上記の製造工程において、各ワードライン１５，１６の寸法は、例えば以下のようになる。第一のワードライン電極１５のゲート幅１８は、例えば0.4μm(=F)とする。サイドウォール酸化膜９、シリコン窒化膜１１およびシリコン酸化膜１２からなる絶縁膜の合計膜厚１９をαとすると、前述の通り、サイドウォール酸化膜９の幅は0.09μm、シリコン窒化膜１１とシリコン酸化膜１２の膜厚を約10nm(=0.01μm)としたので、この場合はα＝0.09+0.01μm=約0.10μmとなり、第二のワードライン電極１６のゲート幅２０は、F−2α=0.2μmとなる。
【００４７】
以上のようにこの実施の形態例によれば、サイドウォール酸化膜９、シリコン窒化膜１１およびシリコン酸化膜１２からなる絶縁膜を介して、ワードライン電極１５，１６が自己整合的に同時に形成され、かつ平坦性に優れたSONOS（Silicon Oxide Nitride Oxide Silicon）型不揮発性メモリセルを得ることができる。このメモリセルでは、シリコン窒化膜１１がトラップゲートとなり、キャリアを注入されてデータが記憶される。
【００４８】
また、上記実施の形態例において、シリコン窒化膜７とサイドウォール酸化膜９は、マスクレスで一方を選択的に除去できる絶縁膜の組み合わせであれば、他の膜を用いてもよい。例えば材質を逆にして、シリコン酸化膜７とサイドウォール窒化膜９とし、図４ｈ、図６ｈにおいて、フッ酸溶液によってシリコン酸化膜７のみを選択的に除去してもよい。また、十分なエッチング選択比が取れるならば、ウエットエッチングでなくドライエッチングを用いてもよい。但し、サイドウオール膜９は、ワードライン電極を分離するために絶縁膜であることが望ましい。
【００４９】
また、上記実施の形態例では、第一および第二のワードライン１５，１６を多結晶シリコン膜で形成したが、これはW（タングステン）、Mo（モリブデン）、Ti（チタン）等を含んだシリサイド膜や金属膜、またはそれらの組み合わせた組成の導電性膜を用いてもよい。
【００５０】
［第二の実施の形態例］
図１０，１１，１２、１３は、第二の実施の形態例における製造工程の断面図であり、図１４，１５はその平面図である。平面図は、一部の工程についてのみ示す。第二の実施の形態例でも、トラップゲートを有する不揮発性メモリセルの構造を生かして、セルフアラインにより第一及び第二のワードライン電極を形成することができる。
【００５１】
図１０ａ、図１２ａ参照（平面図は図７ａ参照）
Ｐ型半導体基板２１表面に、公知の熱酸化法によりシリコン酸化膜２２を膜厚１００nm程度、公知のCVD法によりシリコン窒化膜２３を膜厚１５０nm程度、順次形成する。次に公知のフォトリソグラフィ法で、拡散層領域に対応する位置にレジストパターン２４を形成した後、公知のエッチング法で露出したシリコン窒化膜２３を選択的に除去する。この時、レジストパターン２４の線幅と間隔は、最小加工可能寸法（F）である。ここでは、例えば、F=0.4μmとする。
【００５２】
図１０ｂ、図１２ｂ参照（平面図は図７ｂ参照）
次に、レジストパターン２４をマスクとして、P型半導体基板２１中に、公知のイオン注入法で砒素イオンを例えば５０〜１５０KeVで５Ｅ１５〜５Ｅ１６[ions/cm-2]程度注入し、ビット線に対応するN型拡散層２５を形成する。そして、レジストパターン２４を除去する。
【００５３】
図１０ｃ、図１２ｃ参照（平面図は図７ｃ参照）
次に、シリコン窒化膜２３をマスクとして公知の熱酸化法で２００nm程度でフィールド酸化膜２６を形成した後、公知のウエットエッチング法でシリコン窒化膜２３を除去し、同時にフィールド酸化膜２６以外の領域のP型半導体基板２１表面を露出させる。
【００５４】
またこの時、フィールド酸化膜２６形成後またはシリコン窒化膜２３を除去後に、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板２１中に注入してもよい。半導体基板２１の不純物濃度を濃くしたい場合は、例えばボロンイオンを３０〜９０KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。逆に前記不純物濃度を薄くしたい場合は、例えば燐イオンを６０〜１００KeVで５Ｅ１１〜５Ｅ１２[ions/cm-2]程度注入すればよい。
【００５５】
図１０ｄ、図１２ｄ参照
続いて、露出した半導体基板上２１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度形成した後、公知の熱酸化法による酸素雰囲気中で９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化する。その結果、シリコン酸化膜２７、シリコン窒化膜２８、シリコン酸化膜２９からなる三層構造の第一のゲート絶縁膜３０を形成する。この場合、シリコン窒化膜２８が第一のキャリアトラップゲート膜となる。
【００５６】
次に公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜３１を８００nm程度の膜厚で形成した後、公知のCMP法で、多結晶シリコン膜３１を３００nm程度ポリッシングすることにより、表面を平坦化する。
【００５７】
図１０ｅ、図１２ｅ、図１４ｅ参照
次に公知のフォトリソグラフィ法で、多結晶シリコン膜３１上の第一のワードライン電極の位置にレジストパターン３２を形成する。この時、レジストパターン３２の線幅と間隔は最小加工可能寸法（F）であり、ここでは例えばF=0.4μmとする。
【００５８】
図１１ｆ、図１３ｆ、図１４ｆ参照
次に公知のエッチング法で、レジストパターン３２をマスクとして多結晶シリコン膜３１を選択的に除去して、第一のワードライン電極３３を形成した後、レジストパターン３２を除去する。第一のワードライン電極３３は、最小加工可能寸法に形成される。
【００５９】
図１１ｇ参照
次に、公知の熱酸化法によって、第一のワードライン電極３３の上部及び側壁を例えば１００nm(0.1μm)程度酸化して、酸化膜置換層３４を形成する。
【００６０】
図１１ｈ、図１５ｈ参照
次に、公知のCVD法で、シリコン酸化膜を１００nm程度全面に形成し、公知のエッチング法でエッチバックすることにより、酸化膜置換層３４の両側に、例えば片側0.09μm幅のサイドウォール酸化膜３５を形成する。そして、そのエッチバック工程により同時に、第一のワードライン電極３３と酸化膜置換層３４とサイドウォール酸化膜３５とフィールド酸化膜２６以外の領域で、半導体基板２１の表面を露出させる。
【００６１】
図１１ｉ、図１３ｉ参照
続いて、露出した半導体基板上２１に、公知の熱酸化法によりシリコン酸化膜を１５nm程度、公知のCVD法によりシリコン窒化膜を１０nm程度形成し、更に、公知の熱酸化法の酸素雰囲気中で、９００〜９５０℃、３０〜６０min程度の熱処理を加えて、前記シリコン窒化膜の上部を６nm程度酸化する。これにより、シリコン酸化膜３６、シリコン窒化膜３７、シリコン酸化膜３８からなる三層構造の第二のゲート絶縁膜３９を形成する。この場合、シリコン窒化膜３７が第二のキャリアトラップ膜となる。なおこの時、半導体基板２１上以外の領域には、シリコン窒化膜３７、シリコン酸化膜３８が形成される。
【００６２】
また、サイドウォール酸化膜３５形成後または第二のゲート絶縁膜３９形成後に、工程ｃに代えて、公知のイオン注入法で、チャネル濃度調整用の不純物イオンを半導体基板２１中に注入してもよい。イオン注入の条件は、工程ｃの場合と同じである。
【００６３】
図１１ｊ、図１３ｊ、図１３ｊ’（Ｂ２−Ｂ２’断面）、図１５ｊ参照
続けて、全面に、公知のCVD法で燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜４１を５００nm程度形成した後、公知のCMP法またはエッチバック法で、サイドウォール酸化膜３５と、第二のゲート絶縁膜３９に囲まれた溝以外の前記多結晶シリコン膜４１を除去する。この結果、第二のワードライン電極４１が第一のワードライン電極３３の間に自己整合的に形成される。
【００６４】
この時、第一のワードライン３３上の酸化膜置換層３４はCMPのポリッシング・ストップ層またはエッチング・ストップとして機能し、終点検出を容易にして、多結晶シリコン膜４１の加工時において第一のワードラインの削れを防止する。また、第一及び第二のワードライン形成後の結果、表面が平坦なため、その後のメタル配線のための平坦化処理が不要である
然る後、図示しない層間絶縁膜の形成、コンタクト孔の開孔、メタル配線の形成等を行い、不揮発性半導体メモリセルを製造する。
【００６５】
各ワードラインの寸法は例えば以下のようになる。第一のワードライン電極３３のゲート幅４２を例えば0.4μm(=F)とし、酸化膜置換層３４の膜厚を100nm(0.1μm)としたので、結果的に第一のワードラインのゲート幅４２は、0.2μmとなる。また、サイドウォール酸化膜３５、シリコン窒化膜３７およびシリコン酸化膜３８からなる絶縁膜の合計膜厚４５をαとすると、サイドウォール酸化膜３５の幅は0.09μm、シリコン窒化膜３７とシリコン酸化膜３８の膜厚を約10nm(=0.01μm)としたので、この場合はα＝0.09+0.01μm=約0.10μmとなり、第二のワードライン電極４１のゲート幅２０は、F-2α=0.2μmとなる。
【００６６】
以上の通り、第二の実施の形態例では、酸化膜置換層３４膜厚と上記αを調整することにより、メモリセルサイズを変えずに第一及び第二のワードライン３３，４１の線幅を同じにすることができる。また、このように構成された不揮発性半導体メモリの動作は、最初に説明したものと同じである。
【００６７】
以上のように第二の実施の形態例によれば、サイドウォール酸化膜３５、シリコン窒化膜３７、シリコン酸化膜３８、更に酸化膜置換層３４を介して、第一のワードライン電極３３と第二のワードライン電極４１が自己整合的に高密度に且つ同一線幅で形成される。更に、平坦性に優れたSONOS型不揮発性メモリセルを得ることができる。
【００６８】
また、本実施の形態例では、各ワードラインの線幅を同一にしたが、第一のワードライン電極３３の幅を酸化膜置換層３４の膜厚で、第二のワードライン電極４１の幅をサイドウォール酸化膜３５でそれぞれ独立に制御して形成することが可能である。従って、同じ線幅で第一および第二のワードラインを形成することも、異なる幅で形成することも容易に可能となる。
【００６９】
また、第一及び第二のワードライン電極間にサイドウォール酸化膜３５に加えて絶縁膜である酸化膜置換層３４があるため、従来に比べて電極間ショートやリークによる不良が起きにくい構造となっている。
【００７０】
図１６は、第二の実施の形態の変形例の工程断面図である。図１６の工程ｄ〜ｇは、図１０，１１の工程ｄ〜ｇに代わる断面図である。第二の実施の形態例では、第一のワードライン電極３３を酸化処理することにより、側壁及び上部に酸化膜置換層３４を形成したが、第一のワードライン電極３３上部を覆う絶縁膜は、CVD法により形成されるシリコン酸化膜またはシリコン窒化膜等の絶縁膜でもよい。
【００７１】
この変形例において、工程ａ〜ｃまでは上述の工程と同じである。即ち、シリコン窒化膜２３をマスクとして公知の熱酸化法で２００nm程度でフィールド酸化膜２６を形成した後、公知のウエットエッチング法でシリコン窒化膜２３を除去し、同時にフィールド酸化膜２６以外の領域のP型半導体基板１表面を露出させ、続いて、露出した半導体基板上２１に、第一のゲート絶縁膜３０を形成する。
【００７２】
次に、図１６ｄに示される通り、次に公知のCVD法で、燐を2〜6E20［atoms/cm3］程度含有した多結晶シリコン膜３１を７００nm程度の膜厚で形成した後、公知のCMP法で、多結晶シリコン膜３１の上部を３００nm程度ポリッシングすることにより、表面を平坦化する。そして、多結晶シリコン膜３１上に、公知のCVD法でシリコン酸化膜４６を１００nm程度形成する。
【００７３】
次に、図１６ｅに示す通り、公知のフォトリソグラフィ法で、シリコン酸化膜４６上の第一のワードライン電極の位置にレジストパターン３２を形成する。このレジストパターン３２の線幅と間隔は、最小線幅Ｆに設定される。
【００７４】
そして、図１６ｆに示す通り、レジストパターン３２をマスクとして、公知のエッチング法で露出したシリコン酸化膜４６、続けて多結晶シリコン膜３１を選択的に除去する。または、レジストパターン３２をマスクとして、公知のエッチング法で露出したシリコン酸化膜４６を選択的に除去した後、レジストパターン３２を除去し、残存したシリコン酸化膜４６をマスクとして多結晶シリコン膜３１を選択的に除去してもよい。
【００７５】
次に、図１６ｇに示す通り、公知の熱酸化法によって、露出した第一のワードライン電極３３の側壁を例えば１００nm(0.1μm)酸化して、酸化膜置換層３４を形成する。その結果、第一のワードライン電極３３の線幅は、最小線幅Ｆよりも細くなる。これ以降の工程は、上記の第二の実施の形態例と同じである。
【００７６】
上記のように、第一のワードライン３３上の絶縁膜（シリコン酸化膜４６）と酸化膜置換層３４を別々に形成することにより、シリコン酸化膜４６には、CMP法のポリッシング・ストップ層またはエッチバックのエッチング・ストップ層としての機能を与える。また、酸化膜置換層３４には、第二のワードライン４１との間の絶縁及び第一のワードライン３３の線幅制御の機能を与える。従って、シリコン酸化膜４６と酸化膜置換層３４とを、それぞれの役割に応じて別々の膜厚に設定することが可能になる。
【００７７】
例えば、上記の例でシリコン酸化膜４６のみを２００nm(0.2um)に厚くして、第二のワードライン加工時のマージンを増やすことが可能となる。
【００７８】
図１８は、更に第２の実施の形態例における別の変形例の工程断面図である。この変形例では、図１１の工程ｈ，ｉ，ｊに代えて、図１８の工程ｈ，ｉ，ｊが採用される。従って、この変形例では、工程ａ〜ｇは図１０，１１に示した工程ａ〜ｇと同じである。図１８の変形例では、第２のワード線４１の幅を制御するために利用したサイドウオール絶縁膜３５が設けられていない。
【００７９】
図１８の工程ｆ、ｇは、図１１と同じである。その後、図１８の工程ｈに示される通り、酸化膜置換層３４をマスクにして、公知のドライエッチングまたはウエットエッチング法により、露出している第１のゲート絶縁膜３０を除去する。そして、図１８の工程ｉに示される通り、第２のゲート絶縁膜３９を全面に形成する。その後、図１８の工程ｊに示される通り、公知にCVD法で燐を含有した多結晶シリコン層を全面に形成し、公知のCMP法またはエッチバック法で、酸化膜置換層３４と第２のゲート絶縁膜３９に挟まれた溝以外の多結晶シリコン層を除去し、第２のワードライン電極４１を形成する。従って、図１８の工程ｉ，ｊは、図１１の工程ｉ，ｊと同じである。このように、変形例ではサイドウオール酸化膜３５を省略することができる。
【００８０】
更に、変形例として、図１８の工程ｇにおいて形成されている第１のゲート絶縁膜３０を除去することなく、工程ｊの全面に多結晶シリコン層を形成し、公知のCMP法またはエッチバック法で、酸化膜置換層３４で挟まれた溝以外の多結晶シリコン層を除去し、第２のワードライン電極４１を形成することもできる。その結果、図１８の工程ｊ２に示される通り、最初に形成したゲート絶縁膜３０が、第１及び第２のゲート絶縁膜としてそのまま利用される。
【００８１】
以上の通り、本実施の形態例では、絶縁性のトラップゲートを有する不揮発性メモリセルを、セルフアラインメントにより高密度にコントロールゲートとして機能するワードライン電極を形成することができる。
【００８２】
図１９は、本実施の形態例におけるワードライン電極とロウデコーダとの関係を示す回路図である。本実施の形態の製造方法で形成される半導体メモリでは、第１及び第２のワードライン電極とが、サイドウオール絶縁膜を介して絶縁され、高密度に配置される。従って、これら高密度の電極群を、ワードライン電極を選択して駆動するロウデコーダとどのように接続するかが問題になる。
【００８３】
図１９に示される通り、第１のワードライン電極に対応する奇数番目のワード線ＷＬ１、ＷＬ３、ＷＬ５は、メモリセルアレイの右側に配置された第１のロウデコーダＲＤ１に接続される。一方、第２のワードライン電極に対応する偶数番目のワード線ＷＬ２，ＷＬ４，ＷＬ６は、メモリセルアレイの左側に配置された第２のロウデコーダＲＤ２に接続される。このように、第１、第２のワードライン電極を、互い違いに両側に配置したロウデコーダＲＤ１，ＲＤ２に接続することで、高密度に配置された第１及び第２のワードライン電極を適切にロウデコーダに接続することができる。
【００８４】
図２０〜図２３は、第２のワードライン電極のパターニング工程を説明する平面図である。図２０は、第１の実施の形態例では図４、６、９の工程ｋが終了した状態、第２の実施の形態例では図１１，１３，１５の工程ｊが終了した状態をそれぞれ示す。図２０では、第１のワードライン電極３３（１５）の側壁にサイドウオール絶縁膜３４，３５（９）が形成され、それ以外の領域に第２のワードライン電極４１（１６）が埋め込まれている。尚、図２０以下では、図１９と異なり、ワードライン電極が縦方向に延びている。そして、領域５０がメモリセルアレイ領域、領域５２が第１のワードライン用ロウデコーダＲＤ１が設けられる領域、領域５４が第２のワードライン用ロウデコーダＲＤ２が設けられる領域をそれぞれ示す。
【００８５】
図２１は、第１の実施の形態例における第２のワードライン電極１６をエッチングするマスクパターン６０を示す。このマスクパターン６０は、フォトレジストからなる。マスクパターン６０は、第１のロウデコーダRD1側では、第１のワードライン電極１５上を被覆し、第２のワードライン電極１６上を露出する。一方、マスクパターン６０は、第２のロウデコーダRD2側では、第１のワードライン電極１５間の領域を被覆し、第１のワードライン電極１５から延びる領域を露出する。更に、マスクパターン６０は、第１のワードライン電極１５の上下方向の位置合わせずれを考慮して、図示される通り、第１のワードライン電極１５の上下端が露出されている。これにより、マスクパターン６０が上下方向にずれても、エッチング後に分離されるべき第２のワードライン電極どうしがつながることが防止される。
【００８６】
図２２は、図２１のマスクパターン６０をマスクにして、第２のワードライン電極１６をエッチングした後の平面図である。図示される通り、第１のロウデコーダRD1側には第１のワードライン電極１５が延びて形成され、第２のロウデコーダRD2側には第２のワード欄電極１６が延びて形成される。そして、図示しない接続手段により、第１のワードライン電極１５は、図中上側に配置される第１のロウデコーダRD1に接続され、第２のワードライン電極は、図中下側に配置される第２のロウデコーダRD2に接続される。従って、第１及び第２のワードライン電極１５，１６が高密度に配置されていても、ロウデコーダRD1,RD2と容易に接続することができる。尚、第１のワードライン電極１５の上下端は、位置ずれを考慮して露出されていたので、部分的に除去されている。
【００８７】
図２３は、第２の実施の形態例における第２のワードライン電極４１をエッチングするマスクパターン６２を示す。このマスクパターン６２も、フォトレジストからなる。マスクパターン６２は、第１のロウデコーダRD1側では、第１のワードライン電極３３及び第２のワードライン電極４１上を露出する。一方、マスクパターン６２は、第２のロウデコーダRD2側では、第１のワードライン電極３３間の領域を被覆し、第１のワードライン電極３３から延びる領域を露出する。更に、マスクパターン６２は、第１のワードライン電極３３の上下方向の位置合わせずれを考慮して、図示される通り、第１のワードライン電極３３の下端が露出されている。これにより、マスクずれが生じても、分離されるべき第２のワードライン電極どうしがつながることが防止される。
【００８８】
図１１ｊに示される通り、第２の実施の形態例では、第１のワードライン電極３３は、シリコン酸化膜３４で覆われている。一方、第２のワードライン電極４１は、覆われることなく露出している。従って、公知のエッチング工程によれば、酸化膜３４で被覆された第１のワードライン電極３３をエッチングせずに、多結晶シリコンからなる第２のワードライン電極４１を選択的にエッチングすることができる。従って、第１のロウデコーダRD1側のマスクパターン６２は、第１のワードライン電極３３上を被覆する必要はない。
【００８９】
図２３に示されたマスクパターン６２を利用して、第２のワードライン電極４１をエッチングすると、図２２に示した第２のワードライン電極パターンを形成することができる。第２の実施の形態例の場合は、第１のワードライン電極３３の上下が一部エッチング除去されることはない。
【００９０】
上記以外にも、第１のワードライン電極を第１のロウデコーダRD1側に延在させ、第２のワードライン電極を第２のロウデコーダRD2側に延在させて、それぞれの端部を櫛歯状に形成することができる。いずれにしても、互い違いに延在させることで、高密度に配置されたワードライン電極を、それぞれのロウデコーダＲＤ１，ＲＤ２に比較的容易に接続することができる。
【００９１】
以上の実施の形態は、次の付記の通りまとめられる。
【００９２】
（付記１）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にワード線方向に延びるストライプパターンを形成する工程と、
前記ストライプパターン上に絶縁膜を形成した後全面エッチングにより該ストライプパターンの両側側壁にサイドウオール絶縁膜を形成する工程と、
前記ストライプパターンを選択的に除去する工程と、
その後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、
全面に導電層を形成して前記サイドウオール絶縁膜間を除いて前記導電層上部を除去する工程とを有し、
前記サイドウオール絶縁膜により分離されたゲート絶縁膜と導電層からなるメモリセルを形成することを特徴とする不揮発性半導体メモリの製造方法。
【００９３】
（付記２）付記１において、
前記ストライプパターンとサイドウオール絶縁膜は、一方がシリコン酸化膜で他方がシリコン窒化膜であることを特徴とする不揮発性半導体メモリの製造方法。
【００９４】
（付記３）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にトラップゲート絶縁膜を含む第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上にワード線方向に延びる導電性ストライプパターンを形成する工程と、
前記導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成する工程と、
前記サイドウオール絶縁膜間の露出した基板上にトラップゲート絶縁膜を含む第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上を含む全面に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程とを有し、
前記導電性ストライプパターンを第１のワード線、サイドウオール絶縁膜の間の前記導電層を第２のワード線とするメモリセルアレイ構造を形成することを特徴とする不揮発性半導体メモリの製造方法。
【００９５】
（付記４）付記３において、
前記サイドウオール絶縁膜を形成する前に前記導電性ストライプパターンの上面に上部絶縁膜を形成する工程を有し、
前記導電層上部を除去する工程を、前記上部絶縁膜をストッパ層として利用するポリッシング法により行うことを特徴とする不揮発性半導体メモリの製造方法。
【００９６】
（付記５）付記４において、
前記サイドウオール絶縁膜を形成する工程は、前記導電性ストライプパターンの表面を酸化して、側壁と上部に前記サイドウオール絶縁膜と前記上部絶縁膜とを同時に形成する工程を有することを特徴とする不揮発性半導体メモリの製造方法。
【００９７】
（付記６）付記１または３において、
前記ストライプパターンを形成する前に、前記基板表面を選択的に酸化して、前記ワード線方向と交差するビット線方向にフィールド絶縁膜を形成する工程を有することを特徴とする不揮発性半導体メモリの製造方法。
【００９８】
（付記７）付記１または３において、
前記ゲート絶縁膜を形成する工程は、前記基板表面を酸化して第一のゲート酸化膜を形成し、更に、その上にトラップゲート絶縁膜を形成し、そして、当該トラップゲート絶縁膜の表面を酸化して第二のゲート酸化膜を形成する工程を含むことを特徴とする不揮発性半導体メモリの製造方法。
【００９９】
（付記８）付記１または３において、
前記導電層上部を除去する工程は、全面に形成された当該導電層の表面をポリッシングにより除去し、表面を平坦にする工程を含むことを特徴とする不揮発性半導体メモリの製造方法。
【０１００】
（付記９）付記３において、
前記サイドウオール絶縁膜を形成した後、全面に絶縁膜を形成して後全面エッチングにより前記サイドウオール絶縁膜の上に第２のサイドウオール絶縁膜を更に形成し、その後前記第２のゲート絶縁膜を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１０１】
（付記１０）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリにおいて、
基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成されワード線方向に延びる導電性の第１のワード線とを有する第１のメモリセル列と、
前記第１のワード線の両側に設けられた分離用のサイドウオール絶縁膜と、
前記基板上に形成され前記トラップゲート絶縁膜を有するゲート酸化膜と、該ゲート酸化膜上に形成され導電性の第２のワード線とを有する第２のメモリセル列とを有し、
前記第２のワード線が、前記第１のワード線の両側に設けられたサイドウオール絶縁膜の間に埋め込まれて形成されていることを特徴とする不揮発性半導体メモリ。
【０１０２】
（付記１１）付記１０において、
前記メモリセル列の前記ワード線方向の両側に前記ワード線を選択する第１及び第２のローデコーダが設けられ、
前記第１のワード線は前記第１のローデコーダに接続され、前記第２のワード線は前記第２のローデコーダに接続されたことを特徴とする不揮発性半導体メモリ。
【０１０３】
（付記１２）付記１１において、
前記第１のローデコーダ側において、前記第１のワード線が当該第１のローデコーダ側に延在し、
前記第２のローデコーダ側において、前記第２のワード線が当該第２のローデコーダ側に延在することを特徴とする不揮発性半導体メモリ。
【０１０４】
（付記１３）絶縁性のトラップゲートを持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にワード線方向に延びる導電性ストライプパターンを形成する工程と、
前記導電性ストライプパターンの側壁を酸化してサイドウオール絶縁膜を形成する工程と、
前記サイドウオール絶縁膜間の前記ゲート絶縁膜上を含む全面に導電層を形成してサイドウオール絶縁膜の間を除いて導電層上部を除去する工程とを有し、
前記導電性ストライプパターンを第１のワード線、サイドウオール絶縁膜の間の前記導電層を第２のワード線とするメモリセルアレイ構造を形成することを特徴とする不揮発性半導体メモリの製造方法。
【０１０５】
【発明の効果】
以上、本発明によれば、絶縁性のトラップゲートを有する不揮発性メモリセルを、セルフアライン工程により、高密度に且つ再現性良く形成することができる。そして、高密度に形成されたワードライン電極をロウデコーダに適切に接続することができる。
【０１０６】
以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【図面の簡単な説明】
【図１】不揮発性メモリの回路図である。
【図２】不揮発性メモリの動作を示す図表である。
【図３】第一の実施の形態例における製造工程の断面図である。
【図４】第一の実施の形態例における製造工程の断面図である。
【図５】第一の実施の形態例における製造工程の断面図である。
【図６】第一の実施の形態例における製造工程の断面図である。
【図７】第一の実施の形態例における製造工程の平面図である。
【図８】第一の実施の形態例における製造工程の平面図である。
【図９】第一の実施の形態例における製造工程の平面図である。
【図１０】第二の実施の形態例における製造工程の断面図である。
【図１１】第二の実施の形態例における製造工程の断面図である。
【図１２】第二の実施の形態例における製造工程の断面図である。
【図１３】第二の実施の形態例における製造工程の断面図である。
【図１４】第二の実施の形態例における製造工程の平面図である。
【図１５】第二の実施の形態例における製造工程の平面図である。
【図１６】第二の実施の形態における変形例の工程断面図である。
【図１７】第一の実施の形態における一部の製造工程の斜視図である。
【図１８】第二の実施の形態例における別の変形例の工程断面図である。
【図１９】本実施の形態例におけるワードライン電極とロウデコーダとの関係を示す回路図である。
【図２０】第２のワードライン電極のパターニング工程を説明する平面図である。
【図２１】第一の実施の形態例における第２のワードライン電極のパターニング工程を説明する平面図である。
【図２２】第２のワードライン電極のパターニング工程を説明する平面図である。
【図２３】第二の実施の形態例における第２のワードライン電極のパターニング工程を説明する平面図である。
【符号の説明】
１、２１ Ｐ型半導体シリコン基板
７ ストライプパターン
９ サイドウォール酸化膜
１０ シリコン酸化膜
１１ シリコン窒化膜（キャリアトラップ膜）、
１２ シリコン酸化膜
１３ ゲート絶縁膜
１４ 多結晶シリコン膜、
１５、１６ ワードライン電極
２７ シリコン酸化膜
２８ シリコン窒化膜（第一のキャリアトラップ膜）
２９ シリコン酸化膜
３０ 第一のゲート絶縁膜
３３ 第一のワードライン電極
３４ シリコン酸化膜（酸化膜置換層）
３５ サイドウォール酸化膜、
３６ シリコン酸化膜
３７ シリコン窒化膜（第二のキャリアトラップ膜）、
３８ シリコン酸化膜
３９ 第二のゲート絶縁膜
４１ 第二のワードライン電極
Claims (2)
- トラップゲート絶縁膜を持つメモリセルを複数有する不揮発性半導体メモリの製造方法において、
基板上にワード線方向に延びるストライプパターンを形成する工程と、
前記ストライプパターン上に絶縁膜を形成した後全面エッチングにより該ストライプパターンの両側側壁にサイドウオール絶縁膜を形成する工程と、
前記ストライプパターンを選択的に除去する工程と、
その後に、露出した基板上にトラップゲート絶縁膜を含むゲート絶縁膜を形成する工程と、
全面に導電層を形成して前記サイドウオール絶縁膜間を除いて前記導電層上部を除去する工程とを有し、
前記サイドウオール絶縁膜により分離されたゲート絶縁膜と導電層からなるメモリセルを形成することを特徴とする不揮発性半導体メモリの製造方法。 - 前記ストライプパターンとサイドウオール絶縁膜は、一方がシリコン酸化膜で他方がシリコン窒化膜であることを特徴とする、請求項１に記載の不揮発性半導体メモリの製造方法。
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