JP4707841B2

JP4707841B2 - 電圧レギュレータ回路および半導体メモリ装置

Info

Publication number: JP4707841B2
Application number: JP2001009503A
Authority: JP
Inventors: 炳勳李; 昇根李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-02-03
Filing date: 2001-01-17
Publication date: 2011-06-22
Anticipated expiration: 2021-01-17
Also published as: US20010012219A1; KR20010077519A; US6442079B2; KR100362700B1; JP2001229687A

Description

【０００１】
【発明の属する技術分野】
本発明は電圧レギュレータ回路に関し、さらにはその回路をワードライン電圧発生回路に用いた半導体メモリ装置、詳細には、電気的に消去及びプログラム可能な不揮発性メモリ装置に関するものである。
【０００２】
【従来の技術】
周知のように、不揮発性メモリ装置としてのフラッシュメモリ装置は、メモリセルのアレイを含み、各メモリセルは浮遊ゲート（floating gate）と呼ばれ、チャンネル領域上に位置したゲート電極を備えたMOSトランジスタで構成される。浮遊ゲート電極は同一のセルの全ての他の電極及びメモリセルが連結される回路に対して高ＤＣインピーダンス（high ＤＣ impedance）を有する。この上に、メモリセルは制御ゲート電極と呼ばれる第２電極を含み、第２電極は特定制御電圧によって作動される。メモリセルトランジスタの他の電極はソース、ドレイン及びバルク端子として知られている。
【０００３】
セル端子に特定電圧値を印加することによって、浮遊ゲート上に存在する電荷量はFowler-Nordheim's TunnelingまたはChannel Hot Electron Injectionのような現象によって変化する。その結果、メモリセルトランジスタは２ロジック状態、即ち“高”しきい値電圧（６V〜７Ｖのしきい値電圧）の第１ロジック状態（“オフ状態”と呼ばれる）と、“低”しきい値電圧（１V〜３Ｖのしきい値電圧）の第２ロジック状態（“オン状態”と呼ばれる）のうち、いずれか一つを有する。
【０００４】
浮遊ゲートがメモリセルの他の端子に対して高インピーダンスを有するので、貯蔵電荷は電源遮断の時にも浮遊ゲート内に残っている。だから、メモリセルは不揮発性メモリの特性を有する。
【０００５】
メモリセルがオフ状態及びオン状態のうちいずれか一つを有するかは、読み出し動作によって判別される。各セルの読み出し動作は制御ゲートに特定電圧（例えば４．５Ｖ）、ビットラインに連結されたドレインに適当なレベルの電圧（例えば１Ｖ）そして、ソースに接地電圧を印加することによって遂行される。もし、メモリセルがオフ状態であると、ドレインからソースへ電流が流れない。これによってビットライン上の電圧は増加し、その結果、メモリセルは当業者に周知のような感知増幅器（図示しない）によってオフ状態に判別される。もし、メモリセルがオン状態であると、ドレインからソースへ電流が流れる。これによってビットライン上の電圧は減少し、その結果、メモリセルは感知増幅器によってオン状態に判別される。
【０００６】
図１は、一般的な電圧レギュレータを備えたNOR型フラッシュメモリ装置の概略的な構成を示す構成図である。図１のメモリ装置は行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）のマトリックスに配列されたメモリセルのアレイ１０を含む。ワードライン電圧発生回路３０から供給される電圧VPPiはワードライン電圧（又は読み出し電圧）としてデコーダ２０を通じてワードラインWLiに供給される。ワードライン電圧発生回路３０は、制御信号としてのブーストイネーブル信号ENに応じて電源電圧より高い高電圧VPPを発生させる高電圧発生器３２（例えば当業者に周知のようなブースト回路）と、高電圧VPPを要求されるレベルの電圧ＶPPiに調整する電圧レギュレータ３４で構成される。高電圧VPPはブーストイネーブル信号ENが非活性化状態である時、電源電圧に維持される。図２は図１の電圧レギュレータ３４を示す回路図である。
【０００７】
図２に示されたように、一般的な電圧レギュレータ３４は、コンパレータCOMP、ドライバとして使用されるPMOSトランジスタMP1、そしてデバイダとして使用される抵抗R1、R2で構成され、図示されたように連結されている。コンパレータCOMPはデバイダの出力電圧Vdivが基準電圧Vrefより低いかを判別し、PMOSトランジスタMP1はコンパレータCOMPの判別結果に従って動作する。例えば、電圧レギュレータ３４によって調整された電圧ＶPPiが要求されるレベルより低い（Vref ＞Vdiv）と、電圧VPPiが要求されるレベルより高くなるようにPMOSトランジスタMP1を通じて電流が供給される。これに対して、電圧ＶPPiが要求されるレベルより高い（Vref ＜Vdiv）と、電圧VPPiが要求されるレベルより低くなるようにPMOSトランジスタMP1による電流供給が遮断される。
【０００８】
【発明が解決しようとする課題】
前述のように、高電圧発生器３２の出力電圧VPPは、ブーストイネーブル信号ＥＮが非活性化状態の時、電源電圧Vccに維持される。これに対して、ブーストイネーブル信号ＥＮが活性化状態の時（t1、図３参照）、高電圧発生器３２は短時間（例えばナノ秒）内に、電源電圧Vccから速く昇圧される高電圧ＶPPを発生させる。そのようにして生成された高電圧ＶPPは電圧レギュレータ３４を通じて要求されるレベルの電圧ＶPPi、即ちワードライン電圧V_WLに調整される。しかし、図２に示されたように、フィードバックスキームを備えた一般的な電圧レギュレータ３４は次のような問題がある。
【０００９】
電圧レギュレータ３４によって調整された電圧ＶPPiが常に感知されるので、高電圧ＶPPと接地電圧の間にＤＣ電流通路が生じ、ＤＣ電流が消耗される。一般的に、デバイダを構成する抵抗R1、R2が大きな値を有するように設計されることによって、高電圧ＶPPと接地電圧の間に生じるＤＣ電流を少なくし得る。しかし、抵抗値を大に設定することによって、電圧レギュレータ３４の応答速度が低下する。応答速度低下の主な原因は、大作動能力を備えたPMOSトランジスタの容量成分とデバイダの抵抗成分によるＲＣ遅延である。これによって、図３に示されたように、電圧レギュレータ３４によって調整された電圧ＶPPiは要求されるレベルで正確にクランプされない。即ち、電圧VPPiは、図３に示されたように、時間t2、t3の間で、要求されるレベル以上にオーバシュートされ（オーバシュートされる電圧レベルはRC遅延時間によって決定される）、オーバシュートされた電圧ＶPPiはワードライン電圧V_WLとしてデコーダを通じてワードラインＷＬに印加される。結果的に、ワードライン電圧V_WLが要求されるレベルより高くなるので、読み出し失敗（特に、オフ状態のメモリセルに対する読み出し失敗）が発生する。なぜならば、ワードライン電圧V_WLがオフ状態のしきい値電圧分布内に存在するためであったり、オフ状態のメモリセルに対する感知マージンが減少するためである。だから、オーバシュート（図３で点線Aで表示される部分）なしに、要求されるレベルで電圧ＶPPiを正確にクランプさせることが望ましい。
【００１０】
本発明は上記の点に鑑みなされたもので、その目的は、要求されるレベルで正確にクランプされる電圧を発生し、かつＤＣ電流消耗を防止し得る電圧レギュレータ回路を提供することにある。
【００１１】
さらに、本発明は、上記電圧レギュレータ回路をワードライン電圧発生回路に用いた半導体メモリ装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の特徴によると、不揮発性半導体メモリ装置、特にフラッシュメモリ装置は電源電圧より高いワードライン電圧を発生させる回路を含む。ワードライン電圧発生回路は電源電圧より高い高電圧を発生させる高電圧発生器に連結され、調整された出力電圧を出力するための出力端子を備えた電圧レギュレータ回路を含む。電圧レギュレータ回路は、高電圧を調整して、調整された出力電圧より低い定電圧を出力する第１レギュレータと、前記定電圧に従って高電圧を調整して、調整された出力電圧を出力する第２レギュレータとで構成される。第２レギュレータは高電圧に連結されたドレイン、出力端子に連結されたソース及び定電圧を受け入れるように連結されたゲートを備えた空乏型NMOSトランジスタで構成される。
【００１３】
【発明の実施の形態】
以下、本発明の望ましい実施形態を添付した図面を参照して詳細に説明する。
【００１４】
本発明の半導体メモリ装置によると、ワードライン電圧発生回路に使用される電圧レギュレータ回路が提供される。電圧レギュレータ回路は高電圧を調整して、調整された出力電圧を発生させる直列連結された２段のレギュレータで構成される。前段のレギュレータは高電圧を十分に一定の電圧に調整し、十分に一定の電圧は要求されるレベルの調整された出力電圧より低い。後段のレギュレータは前段のレギュレータによって調整された電圧を利用して、高電圧を、要求されるレベルの電圧に調整する。さらに、後段のレギュレータはマイナスのしきい値電圧を有する空乏型トランジスタで構成される。このような構造によると、本発明の電圧レギュレータ回路の出力電圧は、要求されるレベル以上へのオーバシュートなしに空乏型トランジスタのしきい値電圧の絶対値と前段のレギュレータによって調整された電圧値とを足した電圧レベルで正確にクランプされる。
【００１５】
図４は、本発明の電圧レギュレータ回路を備えた不揮発性メモリ装置としてのフラッシュメモリ装置の概略的な構成を示す構成図である。図４のメモリ装置は行（ワードラインWL0〜WLi）と列（ビットラインBL0〜BLj）のマトリックスに配列されたメモリセルのアレイ１００を含む。ワードライン電圧発生回路１３０から供給される電圧VPPiはワードライン電圧（又は読み出し電圧）としてデコーダ１２０を通じてワードラインWLiに供給される。ワードライン電圧発生回路１３０は、ブーストイネーブル信号ENに応じて電源電圧より高い高電圧VPPを発生させる高電圧発生器１３２（例えばブースト回路）と、高電圧VPPを要求されるレベルの電圧ＶPPiに調整する電圧レギュレータ回路１３４で構成される。高電圧VPPはブーストイネーブル信号ENの非活性化状態の時、電源電圧に維持される。
【００１６】
電圧レギュレータ回路１３４は直列連結された２段レギュレータ構造を備える。即ち、本発明の電圧レギュレータ回路１３４は直列連結された第１レギュレータ１３６と第２レギュレータ１３８で構成される。第１レギュレータ１３６は高電圧発生器１３２の出力電圧ＶPPを要求されるレベルのワードライン電圧V_WLより低い定電圧Ｖ１に調整し、第２レギュレータ１３８は定電圧Ｖ１を利用して高電圧ＶPPを要求されるレベルの電圧ＶPPiに調整する。図４の電圧レギュレータ回路１３４の実施形態が図５に示されている。
【００１７】
図５を参照すると、電圧レギュレータ回路１３４は、第１レギュレータ１３６を構成する空乏型NMOSトランジスタDMN1、ロードＬ１及びNMOSトランジスタMN1と、第２レギュレータ１３８を構成する空乏型NMOSトランジスタDMN２とを含む。ゲートが基準電圧Vrefに連結された空乏型NMOSトランジスタDMN1は、高電圧発生器１３２の出力電圧、即ち高電圧VPPに連結されたドレイン（又は第１電流電極と呼ばれる）を有する。空乏型NMOSトランジスタDMN1のソース（第２電流電極と呼ばれる）は、ロードＬ１及びNMOSトランジスタMN1を通じて接地される。空乏型NMOSトランジスタDMN２のゲート電極（又は制御ゲート電極と呼ばれる）は、空乏型NMOSトランジスタDMN1のソース（又は接地電圧の反対側に位置したロードＬ１の一端子）に連結される。そして、空乏型NMOSトランジスタDMN２のドレインは高電圧ＶPPに連結され、空乏型NMOSトランジスタDMN２のソースは電圧VPPiの出力端子１３９に連結される。第１レギュレータ１３６のNMOSトランジスタMN１はブーストイネーブル信号ENに従ってターンオン/オフされる。即ち、NMOSトランジスタMN１は高電圧発生器１３２が動作する時、ターンオンし、高電圧発生器１３２が動作しない時、ターンオフされる。だから、高電圧発生器１３２が動作しないとき、高電圧VPPと接地電圧間のＤＣ電流経路はNMOSトランジスタMN１によって遮断される。
【００１８】
図５に示されたように、第１レギュレータ１３６のロードＬ１はトランジスタDMN１、MN１の間に直列連結された複数のNMOSトランジスタで構成され得る。しかし、ロードＬ１が抵抗として動作する他の集積回路素子を利用して構成され得ることは勿論である。
【００１９】
当業者に周知のように、空乏型NMOSトランジスタDMN1、DMN２の各々はマイナスのしきい値電圧−Vthd（−Vthdは空乏型NMOSトランジスタのしきい値電圧を示す）を有し、ドレイン―ソース電圧VdsがVg−(−Vthd)と同一であったり、これより大きくなったりするとき（Vds≧Vg−(−Vthd)）、飽和領域で動作する。即ち、空乏型NMOSトランジスタDMN1、DMN２はこのような条件（Vds≧Vg−(−Vthd)）でシャットオフされる。このようなトランジスタの特性によると、電圧レギュレータ回路１３４によって調整される電圧VPPiはV１−(−Vthd２)（−Vthd２は第２レギュレータ１３８を構成する空乏型NMOSトランジスタDMN２のしきい値電圧を示す）に正確に調整され（又はクランプされ）、これに関する動作は図６を参照して以下詳細に説明する。
【００２０】
図６に示されたように、高電圧発生器１３２が動作しない時（ブーストイネーブル信号ＥＮが非活性化状態のロジックローレベルに維持される時）即ち、区間t0〜t1のとき、高電圧発生器１３２の出力電圧VPPは電源電圧Vccに維持される。ブーストイネーブル信号ENが活性化状態のロジックハイレベルになる時t1、高電圧発生器１３２の出力電圧VPPは短時間内に（例えばナノ秒内に）電源電圧Vccから次第にそして速く高くなる。すると、高電圧VPPが高くなることによって、空乏型NMOSトランジスタDMN２のゲート電圧（又はトランジスタDMN１のソース電圧）もやはり高くなる。
【００２１】
以降、空乏型NMOSトランジスタDMN１のドレイン―ソース電圧VdsがVref−(−Vthd1)（−Vthd1は空乏型NMOSトランジスタDMN１のしきい値電圧を示す）に到達する時t2'、空乏型NMOSトランジスタDMN１はシャットオフされる。だから、空乏型NMOSトランジスタDMN２のゲート電圧V1はVref＋Vthd1になる。即ち、空乏型NMOSトランジスタDMN１は高電圧VPPをVref＋Vthd1に調整する（又はクランプする）。ここで、電圧Vref＋Vthd1は電源電圧Vccより高く、要求されるレベルのワードライン電圧V_WLより低い。
【００２２】
第１レギュレータ１３６のロードＬ１及びNMOSトランジスタMN１は、空乏型NMOSトランジスタDMN１のソースがフローティングされることを防止するために使用される。もし、ロードL1及びNMOSトランジスタMN１が設けられないと、空乏型NMOSトランジスタDMN２のゲート電圧は、空乏型NMOSトランジスタDMN１のソース電圧がVref＋Vthd1になる時（又は空乏型NMOSトランジスタDMN１がシャットオフされる時）、ブースティングされる。これは電圧VPPiを要求されるレベルより高く設定させる。
【００２３】
その次に、高電圧発生器１３２の出力電圧VPPが要求されるレベルのワードライン電圧V_WLに到達する時t2、空乏型NMOSトランジスタDMN２はシャットオフされ、その結果、電圧VPPiは要求されるレベルのワードライン電圧V_WLで正確にクランプされる。より詳細に説明すると、次のようである。高電圧VPPが電圧V1以上に高くなることによって、空乏型NMOSトランジスタDMN２のソース電圧もやはり高くなる。この時、空乏型NMOSトランジスタDMN１はシャットオフされ、空乏型NMOSトランジスタDMN１のソース電圧V1はVref＋Vthd1に固定されている。以降、空乏型NMOSトランジスタDMN２のドレイン―ソース電圧VdsがV１−(−Vthd２)（−Vthd２は空乏型NMOSトランジスタDMN２のしきい値電圧を示す）に到達する時t2、空乏型NMOSトランジスタDMN２はシャットオフされる。だから、電圧レギュレータ回路１３４によって調整された電圧VPPiは、空乏型NMOSトランジスタDMN２によって電圧Vref＋Vthd2に調整される（クランプされる）。電圧VPPiは、基準電圧Vref及びしきい値電圧−Vthd１、−Vthd２を調整することによって変化させ得ることは当業者には周知のことである。
【００２４】
以上のように、２段レギュレータを備えた本発明の電圧レギュレータ回路１３４によると、高電圧VPPが要求されるレベルのワードライン電圧V_WLに到達する時、第２レギュレータ１３８の空乏型NMOSトランジスタDMN２はシャットオフされる。これに従って、電圧レギュレータ回路１３４によって調整された電圧VPPiは、時間t2で要求されるレベル以上へのオーバシュートなしに、正確にクランプされる。だから、電圧VPPiのオーバシュートによる問題点（ワードライン電圧の上昇による感知マージンの減少及び読み出し失敗）を防止し得る。さらに、本発明の電圧レギュレータ回路１３４によれば、図２に示された電圧レギュレータ回路で生じた高電圧VPPと接地電圧の間のＤＣ電流経路が遮断され、ＤＣ電流消耗を防止し得る。
【００２５】
図４に示された第１レギュレータ１３６の他の実施形態が図７（Ａ）及び図７（Ｂ）に示されている。図７（Ａ）を参照すると、第１レギュレータ１３６は、高電圧VPPに連結された第１電流電極、共通接続された第２電流電極及び制御電極を備えた第１PMOSトランジスタＭＰ２と、前記高電圧VPPに連結された第１電流電極、前記第１PMOSトランジスタＭＰ２の制御電極に連結された制御電極及び第２電流電極を備えた第２PMOSトランジスタＭＰ３と、前記第１PMOSトランジスタＭＰ２の第２電流電極に連結された第１電流電極、第１ＮMOSトランジスタＭＮ３を通じて接地された第２電流電極及び基準電圧Vrefを受け入れるように連結された制御電極を備えた第２NMOSトランジスタＭＮ２と、前記第２PMOSトランジスタＭＰ３の第２電流電極に一端が接続され、前記第１NMOSトランジスタＭＮ３を通じて接地電圧に他端が連結された抵抗Ｒ３とを含み、前記第１NMOSトランジスタＭＮ３は制御信号（ブーストイネーブル信号ＥＮ）に従ってスイッチされ、十分に一定の電圧Ｖ１は前記第２PMOSトランジスタＭＰ３の第２電流電極から出力される。
【００２６】
このような第１レギュレータ１３６はブーストイネーブル信号ENがロジックハイレベルの時、高電圧VPPを電圧V1にクランプする。電圧V1は電源電圧Vccより高く、要求されるレベルのワードライン電圧V_WLより低い。図５と同様に、第２レギュレータ１３８は空乏型NMOSトランジスタDMN２で構成されるので、電圧VPPiはオーバシュートなしに電圧V1＋Vthd２に正確にクランプされる。これに関する動作は図５と同一であるので、説明は省略する。
【００２７】
図７（Ｂ）の第１レギュレータ１３６は図７（Ａ）の抵抗Ｒ３がダイオード結線のNMOSトランジスタMN４、すなわち第２PMOSトランジスタＭＰ３の第２電流電極に共通連結された第１電流電極及び制御電極と、第１NMOSトランジスタＭＮ３を通じて接地された第２電流電極とを備えた第３NMOSトランジスタＭＮ４に代替されたことを除くと、図７（Ａ）と同一であるので、説明は省略する。
【００２８】
本発明による回路の構成及び動作を説明及び図面に従って説明したが、これらは一例にすぎない。本発明は、本発明の技術的な思想及び範囲を外れない限り、多様な変化及び変更ができる。
【００２９】
【発明の効果】
前述のように、本発明によれば、高電圧発生器の出力電圧が要求されるレベルのワードライン電圧に到達する時、第２レギュレータの空乏型NMOSトランジスタはシャットオフされる。これに従って、電圧レギュレータ回路によって調整された電圧VPPiはオーバシュートなしに、要求されるレベルで正確にクランプされる。だから、電圧VPPi即ち、ワードライン電圧のオーバシュートによる問題点（ワードライン電圧の上昇による感知マージンの減少及び読み出し失敗）を防止し得るだけでなく、高電圧発生器の出力電圧と接地電圧間のDC電流経路を遮断でき、ＤＣ電流消耗を防止し得る。
【図面の簡単な説明】
【図１】一般的な電圧レギュレータを備えたフラッシュメモリ装置の概略的な構成を示す構成図。
【図２】図１に示された電圧レギュレータを示す回路図。
【図３】図２の電圧レギュレータの出力電圧変化を示す特性図。
【図４】本発明の電圧レギュレータ回路を備えたフラッシュメモリ装置を示す構成図。
【図５】図４に示された電圧レギュレータ回路の実施形態を示す回路図。
【図６】図５の電圧レギュレータ回路の出力電圧変化を示す特性図。
【図７】図４に示された電圧レギュレータ回路の他の実施形態を示す回路図。
【符号の説明】
１００メモリセルアレイ
１２０行デコーダ
１３０ワードライン電圧発生回路
１３２高電圧発生器
１３４電圧レギュレータ回路
１３６第１レギュレータ
１３８第２レギュレータ
ＤＭＮ１，ＤＭＮ２空乏型ＮＭＯＳトランジスタ
Ｌ１ロード
ＭＮ１〜ＭＮ４ＮＭＯＳトランジスタ
ＭＰ２，ＭＰ３ＰＭＯＳトランジスタ
Ｒ３抵抗

Claims

高電圧VPPを発生させる高電圧発生器に連結され、調整された出力電圧VPPiを出力する出力端子を備えた電圧レギュレータ回路において、
前記高電圧VPPを受け入れて十分に一定の電圧V1を発生させる第１手段と、
前記高電圧VPPと前記出力端子の間に連結されたドライバを有する第２手段とを含み、
前記ドライバは第１空乏型MOSトランジスタを含み、このトランジスタは前記高電圧VPPに連結された第１電流電極、前記出力端子に連結された第２電流電極及び前記十分に一定の電圧V1を受け入れるように連結された制御電極を含み、この第１空乏型MOSトランジスタは前記調整された出力電圧VPPiが前記電圧V1と前記第１空乏型ＭＯＳトランジスタのしきい値電圧−Vthの絶対値との和の値に到達する時、シャットオフされ、
前記第１手段は、
前記高電圧VPPに連結された第１電流電極、共通接続された第２電流電極及び制御電極を備えた第１PMOSトランジスタと、前記高電圧VPPに連結された第１電流電極、前記第１PMOSトランジスタの制御電極に連結された制御電極及び第２電流電極を備えた第２PMOSトランジスタと、前記第１PMOSトランジスタの第２電流電極に連結された第１電流電極、第１ＮMOSトランジスタを通じて接地された第２電流電極及び基準電圧Vrefを受け入れるように連結された制御電極を備えた第２NMOSトランジスタと、前記第２PMOSトランジスタの第２電流電極に共通連結された第１電流電極及び制御電極、前記第１NMOSトランジスタを通じて接地された第２電流電極を備えた第３NMOSトランジスタとを含み、第１NMOSトランジスタは制御信号に従ってスイッチされ、前記十分に一定の電圧Ｖ１は前記第２PMOSトランジスタの第２電流電極から出力されることを特徴とする電圧レギュレータ回路。
前記第１手段は、
前記高電圧VPPを受け入れるように連結された第１電流電極、前記第１空乏型MOSトランジスタの制御電極に連結された第２電流電極及び基準電圧Vrefを受け入れるように連結された制御電極を備えた第２空乏型MOSトランジスタと、
この第２空乏型MOSトランジスタと接地電圧の間に連結され、制御信号に従ってスイッチされるスイッチとを含むことを特徴とする請求項１に記載の電圧レギュレータ回路。
前記第１手段は、前記第２空乏型MOSトランジスタとスイッチとの間に連結されたロードを付加的に含むことを特徴とする請求項２に記載の電圧レギュレータ回路。
高電圧VPPを発生させる高電圧発生器に連結され、調整された出力電圧VPPiを出力する出力端子を備えた電圧レギュレータ回路において、
前記高電圧VPPを受け入れて十分に一定の電圧V1を発生させる第１手段と、
前記高電圧VPPと前記出力端子の間に連結されたドライバを有する第２手段とを含み、
前記ドライバは第１空乏型MOSトランジスタを含み、このトランジスタは前記高電圧VPPに連結された第１電流電極、前記出力端子に連結された第２電流電極及び前記十分に一定の電圧V1を受け入れるように連結された制御電極を含み、この第１空乏型MOSトランジスタは前記調整された出力電圧VPPiが前記電圧V1と前記第１空乏型ＭＯＳトランジスタのしきい値電圧−Vthの絶対値との和の値に到達する時、シャットオフされ、
前記第１手段は、
前記高電圧VPPに連結された第１電流電極、共通接続された第２電流電極及び制御電極を備えた第１PMOSトランジスタと、前記高電圧VPPに連結された第１電流電極、前記第１PMOSトランジスタの制御電極に連結された制御電極及び第２電流電極を備えた第２PMOSトランジスタと、前記第１PMOSトランジスタの第２電流電極に連結された第１電流電極、第１ＮMOSトランジスタを通じて接地された第２電流電極及び基準電圧Vrefを受け入れるように連結された制御電極を備えた第２NMOSトランジスタと、前記第２PMOSトランジスタの第２電流電極に一端が接続され、前記第１NMOSトランジスタを通じて接地電圧に他端が連結された抵抗とを含み、前記第１NMOSトランジスタは制御信号に従ってスイッチされ、前記十分に一定の電圧Ｖ１は前記第２PMOSトランジスタの第２電流電極から出力されることを特徴とする電圧レギュレータ回路。