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JP4798237B2 - Ｉｃ搭載基板、及び多層プリント配線板 - Google Patents

Ｉｃ搭載基板、及び多層プリント配線板 Download PDF

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JP4798237B2
JP4798237B2 JP2009055533A JP2009055533A JP4798237B2 JP 4798237 B2 JP4798237 B2 JP 4798237B2 JP 2009055533 A JP2009055533 A JP 2009055533A JP 2009055533 A JP2009055533 A JP 2009055533A JP 4798237 B2 JP4798237 B2 JP 4798237B2
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Denso Corp
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Description

絶縁層と配線パターンとからなるプリント配線板にＩＣのベアチップが搭載された構造を有するＩＣ搭載基板、このＩＣ搭載基板を構成する多層プリント配線板に関する。
従来より、各種用途に応じて予め選定された絶縁材からなる絶縁層上に、銅等の導電線からなる配線パターンが形成されたプリント配線板に、シリコン等の半導体からなるＩＣのベアチップが搭載された構造を有するＩＣ搭載基板が知られている。
一般的に、このＩＣ搭載基板の製造過程では、ベアチップのパッド部と配線パターンの電極部とを導体ワイヤを介してボンディングするワイヤボンディング接続や、ベアチップのパッド部に形成されたバンプを介してＩＣをプリント配線板上にボンディングするフリップチップ接続が行われる。
具体的に、これら接続では、導体ワイヤあるいはバンプ（以下、接続用媒体という）にその材質として金が用いられる場合、通常１５０〜２００℃程度に加熱されたヒートステージ（セラミックや金属等）にプリント配線板を載置し、そのプリント配線板上の接続用媒体に対して超音波振動を用いる熱圧着方式（超音波熱圧着方式）が採用される。
また、ＩＣ搭載基板では、ガラスエポキシ樹脂や紙フェノールといった絶縁材が用いられることが多いが、その用途がミリ波等の高周波信号を扱うものである場合、これら絶縁材に比べて誘電正接の低い四フッ化エチレン樹脂（ＰＴＦＥ）等のフッ素樹脂が用いられることが多い（例えば、特許文献１参照）。つまり、このように誘電正接が低い絶縁材を選定することにより、信号周波数と誘電正接とに比例するエネルギー損失（誘電体損失）を抑制することが可能となる。
特開平７−３２３５０１号公報
ところで、ＰＴＦＥ等のフッ素樹脂や液晶ポリマー（ＬＣＰ）といった高周波用途に適した絶縁材は、一般的に１５０〜２００℃程度の高温時に弾性率が著しく低下することが知られている。
このため、ＩＣ搭載基板の製造過程において、ワイヤボンディング接続やフリップチップ接続を行う際に、ヒートステージ上のプリント配線板に含まれる絶縁材が、接続用媒体に与えられた超音波および荷重を分散させてしまうことにより、これら接続が適切になされず、ひいてはＩＣ搭載基板の信頼性を損なう可能性があるという問題があった。
本発明は、上記問題点を解決するために、絶縁材の材質にかかわらず、ＩＣのベアチップをプリント配線板に良好に接続することが可能な構造を有するＩＣ搭載基板、このＩＣ搭載基板を構成する多層プリント配線板を提供することを目的とする。
上記目的を達成するためになされた第一発明である請求項１に記載のＩＣ搭載基板は、絶縁材からなる絶縁層上に配線パターンが形成され、これら絶縁層および配線パターンが複数積層されることにより構成された多層プリント配線板と、ＩＣのベアチップとが電気的に接続された構造を有する。なお、多層プリント配線板において、配線パターンとベアチップとが電気的に接続される部位を電極部とし、複数の絶縁層のうち、この電極部が形成された絶縁層を一層目、その一層目の絶縁層に電極部の反対側から積層された絶縁層を二層目とする。また、多層プリント配線板は、一層目の絶縁層において電極部を含む側の第一面上、一層目と二層目とが重なる第二面上、及び、二層目の絶縁層において一層目に対する反対側の第三面上に配線パターンがそれぞれ形成されている。
ここで、多層プリント配線板における複数の絶縁層は、一層目を除き、且つ二層目を含む複数の絶縁層に渡って電極部に対向する領域（以下、直下領域という）に、少なくとも絶縁材に比べて剛性の高い強化材、及び、第二面上の配線パターンと第三面上の配線パターンとを接続するビアが埋設される。そして、上記複数の配線パターンは、線路パターンとグランドパターンとの組合せからなるマイクロストリップ線路により形成され、上記の複数絶縁層は、第一面上に線路パターンが形成されるとともに、第二面上及び第三面上にグランドパターンがそれぞれ形成され、且つ、第二面上のグランドパターンが直下領域に相当する領域にのみ形成されていることを要旨とする。なお、絶縁層の直下領域とは、絶縁層の厚み方向をＺ軸として、配線パターンの電極部（ＩＣチップが電気的に接続される部位）からＺ軸方向に直下した絶縁層内の所定領域をいう。
このように構成されたＩＣ搭載基板では、絶縁層のうち直下領域の剛性が強化材により補強された構造を有するため、その製造過程において、導体ワイヤやバンプ等の接続用媒体を介してベアチップと配線パターンとを接続する際に、プリント配線板側に与えられる超音波や荷重がＺ軸方向に伝わりやすくすることができる。
つまり、本発明のＩＣ搭載基板は、絶縁層を形成する絶縁材の材質にかかわらず、その絶縁材よりも剛性の高い材料が強化材として予め選定されることで、導体ワイヤやバンプ等の接続用媒体を電極部に適切に熱融着させることができ、ひいてはＩＣのベアチップをプリント配線板に良好に接続することが可能な構造を有することになる。
また、本発明のＩＣ搭載基板は、絶縁層および配線パターンが複数積層された構造を有するので、多層プリント配線板の面積を小さくすることができる。
また、多層プリント配線板における強化材は、複数の絶縁層のうち、電極部が形成された絶縁層を一層目、その一層目の絶縁層に電極部の反対側から積層された絶縁層を二層目
として、このうち一層目を除き、二層目を含む複数の絶縁層に渡って埋設されているので以下の効果を有する。即ち、ＩＣ搭載基板の製造過程において、一層目の絶縁層に直下領域（凹部）を形成する必要がないため、強化材が電極部に接しないように加工する技術を用いずに済む。例えば二層目以下の複数の絶縁層（以下、対象絶縁層群という）を貫通させることで直下領域（貫通孔）を形成し、その大きさに合致する強化材を貫通孔に挿入し、第一層の絶縁層と他の絶縁層（又は絶縁層群）とで対象絶縁層群を挟み込むことにより、容易に強化材を埋設させることができる。
さらに、本発明のＩＣ搭載基板によれば、第二面上の配線パターンが直下領域に相当する領域にのみ形成されているので、実質的に一層目の絶縁層のうち直下領域に相当する部分のみを薄くすることに等しく、ベアチップをプリント配線板に適切に接続することができると共に、他の絶縁層の厚みを充分に確保することにより、信号線幅を不要に狭めることなく、線路の導体損を抑制することができる。
ところで、プリント配線板の特性インピーダンスを所定値（例えば５０Ω）に合わせるためには、例えば配線パターンがマイクロストリップ線路で形成される場合、絶縁層の厚みを小さくするほど、信号線幅を狭くする必要がある。ここで、信号線幅を狭くしすぎると、線路の導体損が増加して、回路全体の損失が増加してしまうことが指摘される。
よって、本発明のＩＣ搭載器版によれば、第一面上の配線が線路パターン、第三面上の配線がグランドパターン、電極部に対向する直下領域に相当する領域のみ存在する第二面上の配線がグランドパターンであるので、マイクロストリップ線路において、絶縁層の厚みを充分に確保することができ、信号線幅を不要に狭めることなく、導体損失の悪化を好適に抑制することができる。
ここで、絶縁層を形成する絶縁材は、例えばＰＴＦＥ等のフッ素樹脂や、ＰＥＥＫ（ポリエーテルエーテルケトン）等のプラスチック樹脂、ＬＣＰ（液晶ポリマー）等のように、一般的に用いられるガラスエポキシや紙フェノール等の絶縁樹脂に比べて誘電正接が低い樹脂や、プリント配線板の多層化に適した絶縁樹脂が熱可塑性を有するものが多いため、請求項２に記載のように、熱可塑性樹脂が採用され得る。
このように構成されたＩＣ搭載基板によれば、信号周波数と誘電正接とに比例するエネルギー損失（誘電体損失）を抑制することにより、ミリ波等の高周波信号を扱う機器に好適に使用することができる。
なお、絶縁層内の直下領域は、配線パターン上の電極部全てを網羅するように一つだけ設けられてもよいが、請求項３に記載のように、電極部に対応して複数設けられていることが望ましい。
このように構成されたＩＣ搭載基板によれば、絶縁層のうち強化材の占める割合を小さくすることができ、絶縁層内に配線パターンが複数設けられたり、配線パターンがマイクロストリップ線路で形成されたりする場合、その配線密度を高くすることができる。
ところで、ＩＣ搭載基板の製造工程において、熱融着時の超音波と荷重の分散を抑制するために、絶縁層の厚みを極力小さくすることが考えられる。
そこで、多層プリント配線板は、請求項４に記載のように、複数の絶縁層のうち、一層目の絶縁層の厚みが、他の絶縁層の厚みに比べて小さくなるように構成されることが望ましい。
この場合、一層目の絶縁層を薄くすることにより、ＩＣ搭載基板の製造工程において、熱融着時の超音波と荷重の分散を抑制し、ひいてはベアチップをプリント配線板に適切に接続することができる。
また、請求項５に記載のように、絶縁層を形成する絶縁材に、配線パターンと同じ線膨張係数となるように予め補填材が含まれている場合、絶縁層内の強化材は、配線パターンと同じ線膨張係数を有する材質（例えば配線パターンと同じ材質）であることが望ましい。なお、補填材は、例えばガラスクロス等のように、線膨張係数が低い絶縁材料であればよく、この補填材を含む絶縁層、及び配線パターンの線膨張係数が厳密に等しいことを要求されるわけではない。
このように構成されたＩＣ搭載基板によれば、強化材からの絶縁層の剥離、及びその付随効果として、絶縁層からの絶縁層からの配線パターンの剥離を防止できる。
次に、第二発明である多層プリント配線板は、請求項６に記載のように、絶縁材からなる絶縁層上に配線パターンが形成され、これら絶縁層および配線パターンが複数積層されてなる多層プリント配線板であって、配線パターンとＩＣのベアチップとを電気的に接続するための電極部を備えている。そして、複数の絶縁層のうち、電極部が形成された絶縁層を一層目、その一層目の絶縁層に電極部の反対側から積層された絶縁層を二層目として、一層目の絶縁層において電極部を含む側の第一面上、一層目と二層目とが重なる第二面上、及び、二層目の絶縁層において一層目に対する反対側の第三面上に配線パターンがそれぞれ形成されている。
ここで、多層プリント配線板における複数の絶縁層は、一層目を除き、且つ二層目を含む複数の絶縁層に渡って電極部に対向する直下領域に、少なくとも絶縁材に比べて剛性の高い強化材、及び、第二面上の配線パターンと第三面上の配線パターンとを接続するビアが埋設される。そして、上記複数の配線パターンは、線路パターンとグランドパターンとの組合せからなるマイクロストリップ線路により形成され、上記複数の絶縁層は、第一面上に線路パターンが形成されるとともに、第二面上及び第三面上にグランドパターンがそれぞれ形成され、且つ、第二面上のグランドパターンが直下領域に相当する領域にのみ形成されていることを要旨とする。
このように構成された多層プリント配線板によれば、請求項１に記載のＩＣ搭載基板に好適に用いることができる。
第一実施形態におけるＩＣ搭載基板の構成を示す構成図。 第一実施形態のＩＣ搭載基板の製造方法Ａにおける主要な行程を示す行程図。 第二実施形態におけるＩＣ搭載基板の構成を示す構成図 第二実施形態のＩＣ搭載基板の製造方法Ｂにおける主要な行程を示す行程図。 第三実施形態におけるＩＣ搭載基板の構成を示す構成図。 第三実施形態のＩＣ搭載基板の製造方法における主要な行程を示す行程図。 他の実施形態におけるＩＣ搭載基板の構成を示す構成図。
以下に、本発明の第一実施形態を図面と共に説明する。
［第一実施形態］
図１は、第一実施形態におけるＩＣ搭載基板の構成を断面視で示す構成図、図２は、その製造方法における主要な行程を断面視で示す行程図である。
＜全体構成＞
図１に示すように、ＩＣ搭載基板１は、銅薄膜を加工して形成された複数の配線パターン１０が多層化された構造を有する多層プリント配線板２と、シリコン等の半導体からなるＩＣのベアチップ３と、コンデンサーや抵抗等のチップ部品４とを備え、多層プリント配線板２の表面に、ベアチップ３及びチップ部品４が実装されている。なお、ベアチップ３と多層プリント配線板２の表面とは、金や銅等の導体ワイヤ５を介して電気的に接続されている。また、チップ部品４は、多層プリント配線板２に内蔵されてもよい。
ベアチップ３は、パッケージされていない半導体素子であり、いわゆるＡｇエポキシ樹脂やシリコン樹脂等の接着剤を介して、多層プリント配線板２の凹部２ａに載置されている。また、ベアチップ３におけるパッド部３ａ，３ｂには、導体ワイヤ５がボンディング接続されている。
多層プリント配線板２は、複数の絶縁材からなる絶縁層２０上に配線パターン１０が形成された構造を有する。なお、配線パターン１０のうち、導体ワイヤ５がボンディング接続された複数の部位（以下、電極部という）１０ａ，１０ｂが、信号線上に設けられている。
絶縁層２０は、七層がビルドアップされた絶縁層群を構成し、その厚み方向に沿って、電極部１０ａ，１０ｂ側から順にＮ層目（Ｎ＝１〜７）とすると、２層目および３層目の絶縁層２０において、電極部１０ａ，１０ｂに対向する所定領域（直下領域に相当する）に、絶縁層２０に比べて剛性の高い銅部材（強化材に相当する）６が埋設されている。
なお、絶縁層２０の直下領域は、電極部１０ａ，１０ｂ毎に設けられている。さらに、絶縁層２０の層間には、異なる絶縁層２０上に形成された信号線どうし、あるいはグランド線どうしを電気的に接続するビア７が適宜配置されている。
＜製造方法Ａ＞
次に、本実施形態のＩＣ搭載基板１の製造方法Ａにおける主要な行程を説明する。
図２に示すように、ＩＣ搭載基板１の製造方法Ａでは、絶縁層２０と配線パターン１０とを一層毎に順次積み上げて作製されたベース基板８の上に、絶縁層２０及び銅部材６をさらに積み上げてプレス基板９を作製するシーケンシャル積層法が用いられる。
まず、ベース基板８の作製行程ｉ）では、レーザ装置などを用いてプリプレグに貫通孔を設け、その貫通孔に導電ペーストを充填することにより、ビア７付のプリプレグ（絶縁層２０に相当する）を形成する。そして、このビア７付のプリプレグの両面に銅薄膜を、積層プレス又はロールラミネータ等を用いた加熱加圧により接着させ、銅薄膜のエッチングにより絶縁層２０上の配線パターン１０を形成する。最後に、この配線パターン１０が形成された絶縁層２０を、二つのビア７付のプリプレグ、さらに二つの銅薄膜で挟み込むように配置し、これらを加熱加圧により接着させ、その両方の外側面上に配線パターン１０を形成することにより、三層の絶縁層２０及び四層の配線パターン１０からなるベース基板８を作製する。
なお、ベース基板８の作製方法は、これに限らず、例えば片面銅張り板をエッチングでパターニングした後、ビア７を充填し、それを積層して一括プレスで作製してもよいし、その他のビルトアップ手法を使用してもよい。また、ベース基板８は、三層の絶縁層２０及び四層の配線パターン１０に限らず、より多くの層を形成するようにしてもよい。
次に、プレス基板９の作製行程ｉｉ），ｉｉｉ）では、レーザ装置などを用いて、二層分のプリプレグ（絶縁層２０に相当する）の二箇所にキャビティを設け、そのキャビティに銅部材６を挿入した二つの絶縁層２０が２層目と３層目、ベース基板８を構成する三つの絶縁層２０が４層目〜６層目、これらを挟み込む二つの絶縁層２０が１層目と７層目になるように、これら全てを加熱加圧により接着させる。このようにして、七層の絶縁層２０及び四層の配線パターン１０からなるプレス基板９を作製する。
そして、多層プリント配線板２の作製行程ｉｖ）〜ｖｉ）では、レーザ装置などを用いて、プレス基板９の所定位置に１層目から３層目までビアホールを設け、ベース基板８に埋め込まれた所定のビア７に接続するように、ビアホールに導電ペーストを充填する。さらに、プレス基板９における両方の外側面上に配線パターンを形成し、レーザ装置などを用いて、多層プリント配線板２の所定位置に１層目から３層目まで凹部２ａを設けることにより、七層の絶縁層２０及び六層の配線パターン１０からなる多層プリント配線板２を作製する。
最後に、ＩＣ搭載基板１の作製行程ｖｉｉ），ｖｉｉｉ）では、Ａｇエポキシ樹脂またはシリコン樹脂等の接着剤により、ベアチップ３を凹部２ａに接着（ダイボンド）させる。また、コンデンサーや抵抗等のチップ部品４等を、多層プリント配線板２の表面における信号線およびグランド上の所定位置にはんだ付けする。そして、１５０〜２００℃程度に加熱されたヒートステージ上に、ベアチップ３付の多層プリント配線板２を載置し、ボンディングツールを用いて、金や銅等の導体ワイヤ５により、ベアチップ３のパッド部３ａ，３ｂと、多層プリント配線板２の表面（１層目の絶縁層２０側）の電極部１０ａ，１０ｂとをボンディング接続する。
＜効果＞
このＩＣ搭載基板１の製造方法Ａでは、ワイヤボンディング接続により、ベアチップ３のパッド部３ａ，３ｂと、多層プリント配線板２の電極部１０ａ，１０ｂとを接続する際に、多層プリント配線板２側に超音波および荷重が与えられても、絶縁層２０の直下位置に設けられた銅部材６により、その超音波および荷重が分散されずに済むため、電極部１０ａ，１０ｂに導体ワイヤ５を適切に熱融着させることができる。
したがって、このように製造されたＩＣ搭載基板１は、ベアチップ３が多層プリント配線板２に良好に接続された構造を有するため、その信頼性を向上させることができる。
また、ＩＣ搭載基板１によれば、配線パターン１０と同じ線膨張係数となるように、銅部材６と配線パターン１０との材質を同じにすることにより、銅部材６からの絶縁層２０の剥離、及びその付随効果として、絶縁層２０からの配線パターン１０の剥離を防止することができる。
［第二実施形態］
次に、本発明の第二実施形態を図面と共に説明する。
図３は、第二実施形態におけるＩＣ搭載基板の構成を断面視で示す構成図、図４は、その製造方法における主要な行程を断面視で示す行程図である。
＜全体構成＞
図３に示すように、本実施形態のＩＣ搭載基板１は、第一実施形態と比較して、多層プリント配線板２の構成が主に異なるため、この相違点を中心に説明し、その他の共通する部分については説明を省略する。
多層プリント配線板２は、ガラスクロス（補填材に相当する）に四フッ化エチレン樹脂（ＰＴＦＥ）を含浸して形成された複数のプリプレグ（即ち、絶縁層）２０を備え、複数の絶縁層２０上に配線パターン１０が形成された構造を有している。なお、ガラスクロスは、絶縁層２０と配線パターン１０（銅薄膜）との線膨張係数が等しくなるように、ＰＴＦＥの含浸量に応じた比率で絶縁層２０に含まれている。
なお、配線パターン１０には、導体ワイヤ５が接続される部位として、信号線上の電極１０ａ，１０ｂ、及びグランドパッド１０ｃ〜１１ｆが設けられている。つまり、本実施形態の電極１０ａ，１０ｂ、及びグランドパッド１０ｃ〜１０ｆが電極部に相当する。
＜製造方法Ｂ＞
次に、本実施形態のＩＣ搭載基板１の製造方法Ｂにおける主要な行程を説明する。
なお、この製造方法Ｂは、前述した製造方法Ａと比較して、プレス基板９の作製行程でチップ部品４等を内蔵させる点が主に異なるため、この相違点を中心に説明し、その他の共通する部分については説明を省略する。
図４に示すように、ＩＣ搭載基板１の製造方法Ｂでは、七層の絶縁層２０と八層の配線パターン１０とを一括して積層する一括積層法が用いられる。
具体的にプレス基板９の作製行程ｉ），ｉｉ）では、レーザ装置などを用いて、２層目および３層目の絶縁層２０に第一のキャビティを、３層目〜５層目の絶縁層２０に第二のキャビティをそれぞれ設け、第一のキャビティに銅部材６を、第二のキャビティにチップ部品４を挿入するようにして、配線パターン１０が形成された七層分の各絶縁層２０を、積層プレス等により加熱加圧しにより接着させる。なお、６層目の絶縁層のうちチップ部品４の実装位置に対応する領域には、チップ部品４を電気的に接続するためのビア７が少なくとも設けられている。
＜効果＞
以上、説明したように、本実施形態のＩＣ搭載基板１によれば、多層プリント配線板２の絶縁層２０にＰＴＦＥが用いられているため、一般的に用いられるガラスエポキシ樹脂に比べて誘電正接が小さく、誘電体損失を抑制することができるため、ミリ波等の高周波信号を扱う機器に好適に使用することができる。
さらに、ＩＣ搭載基板１によれば、配線パターン１０と同じ線膨張係数となるように、ＰＴＦＥに予めガラスクロスが含まれているため、絶縁層２０からの配線パターン１０の剥離を防止することができる。
［第三実施形態］
次に、本発明の第三実施形態を図面と共に説明する。
図５は、第三実施形態におけるＩＣ搭載基板の構成を断面視で示す構成図、図６は、その製造方法における主要な行程を断面視で示す行程図である。
＜全体構成＞
図５に示すように、本実施形態のＩＣ搭載基板１は、第一実施形態と比較して、ベアチップ３と多層プリント配線板２との接続方法が主に異なるため、この相違点を中心に説明し、その他の共通する部分については説明を省略する。
具体的にＩＣ搭載基板１は、多層プリント配線板２、ＩＣのベアチップ３、及びコンデンサーや抵抗等のチップ部品４を備え、ベアチップ３と多層プリント配線板２の表面（電極部１０ａ，１０ｂ）とが、ベアチップ３のパッド部３ａ，３ｂに形成されたバンプ（金または銅）を介して電気的に接続されている。
また、多層プリント配線板２は、配線パターン１０が周知のコプレーナ線路により形成され、その信号線幅が、信号線と同一面にあるグランドとの間隔を加味して、当該多層プリント配線板２の特性インピーダンスが所定値（例えば、５０Ω）となるように設計されている。
＜製造方法＞
また、図６に示すように、本実施形態のＩＣ搭載基板１の製造方法は、第一実施形態の製造方法Ａと比較して、プレス基板９の作製行程でキャビティを一箇所のみ設ける点、及びＩＣ搭載基板１の作製行程でフリップチップ接続する点が異なるため、この相違点を中心に説明し、その他の共通する部分については説明を省略する。
具体的にプレス基板９の作製行程ｉｉ），ｉｉｉ）では、レーザ装置などを用いて、二層分のプリプレグ（絶縁層２０に相当する）の一箇所にキャビティを設け、そのキャビティに銅部材６を挿入した二つの絶縁層２０が２層目と３層目、ベース基板８を構成する三つの絶縁層２０が４層目〜６層目、これらを挟み込む二つの絶縁層２０が１層目と７層目になるように、これら全てを加熱加圧により接着させる。なお、銅部材６は、ベアチップ３の実装面積と同程度の面積を有して、ベアチップ３の実装位置に対向する位置に埋設される。
また、ＩＣ搭載基板１の作製行程ｖｉ），ｖｉｉ）では、コンデンサーや抵抗等のチップ部品４等を、多層プリント配線板２の表面における信号線上の所定位置にはんだ付けする。そして、１５０〜２００℃程度に加熱されたヒートステージ上に、多層プリント配線板２を載置し、ベアチップ３をフェイスダウンさせて、パッド部３ａ，３ｂに形成されたバンプをダイレクトに多層プリント配線板２の表面（１層目の絶縁層２０側）の電極部１０ａ，１０ｂに融着させる。
＜効果＞
このＩＣ搭載基板１の製造方法によれば、導体ワイヤ５を介することなくベアチップ３を多層プリント配線板２に接続するため、ベアチップ３の実装面積を小さくすることができると共に、両者の接続部の長さを必要最小限に抑えることにより、この方法で製造されたＩＣ搭載基板１の電気的特性を向上させることができる。
［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において、様々な態様にて実施することが可能である。
例えば、上記実施形態のＩＣ搭載基板１において、配線パターン１０が、マイクロストリップ線路またはコプレーナ線路により形成されているが、これに限定されるものではなく、周知のグランドコプレーナ線路により形成されてもよい。
また、配線パターン１０がマイクロストリップ線路の場合の一例として、１層目の絶縁層２０において電極部１０ａ，１０ｂを含む側の面（第一面に相当する）上には線路パターン、１層目と２層目とが重なる面（第二面に相当する）上には、銅部材６及びビア７に対して必要な面積に相当する領域（直下領域）にのみグランドパターン、２層目の絶縁層において１層目に対する反対側の面（第三面に相当する）上には、直下領域を除く領域にグランドパターンが形成される。そして、第二面上および第三面上のグランドパターンが、２層目の絶縁層２０に設けられたビア７を介在して接続される。
ここで、二層分の絶縁層２０の厚みｈは、マイクロストリップ線路の線路幅をＷ、絶縁層２０の比誘電率をεｒ、多層プリント配線板２の特性インピーダンスをＺとして、次式（１）
Ｚ＝（１２０π／εeff1/2）／｛Ｗ／ｈ＋１．３９３＋ｌｎ（Ｗ／ｈ＋１．４４４）｝ ・・・（１）
但し、εeff＝（εｒ＋１）／２＋（εｒ−１）／２（１＋１２ｈ／Ｗ）1/2
に基づいて設定されればよい。例えば、Ｚ＝５０Ω、εｒ＝３．５、Ｗ＝３００μｍである場合、ｈ≒１３５μｍとなるため、各絶縁層２０の厚みを約６７．５μｍとすることが考えられる。
このように構成されたＩＣ搭載基板１では、図７に示すように、絶縁層２０のうち電極部１０ａ，１０ｂに対する直下領域の厚みを薄くすることにより、ＩＣ搭載基板１の作製行程において、電極部１０ａ，１０ｂの熱融着時に超音波および荷重の分散を抑制し、ひいてはベアチップ３を多層プリント配線板２に適切に接続することができる。さらに、直下領域を除く絶縁層２０の厚みを充分に確保することにより、線路を適用な幅で確保できるため、導体損失の悪化を抑制することができる。
ところで、上記実施形態のＩＣ搭載基板１では、一つのベアチップ３が搭載された構造を有するが、これに限定されるものではなく、複数のベアチップ３が搭載されたいわゆるマルチチップモジュールであってもよい。さらに言えば、ＩＣ搭載基板１は、多層プリント配線板２の代わりに、単層プリント配線板により構成されてもよい。
１…ＩＣ搭載基板、２…多層プリント配線板、２ａ…凹部、３…ベアチップ、３ａ，３ｂ…パッド部、４…チップ部品、５…導体ワイヤ、６…銅部材、７…ビア、８…ベース基板、９…プレス基板、１０…配線パターン、１０ａ〜１０ｆ…電極部、２０…絶縁層。

Claims (6)

  1. 絶縁材からなる絶縁層上に配線パターンが形成され、前記絶縁層および前記配線パターンが複数積層されてなる多層プリント配線板と、ＩＣのベアチップとが電気的に接続されたＩＣ搭載基板であって、
    前記多層プリント配線板は、前記配線パターンと前記ベアチップとを電気的に接続するための部位を電極部とし、複数の前記絶縁層のうち、前記電極部が形成された絶縁層を一層目、該一層目の絶縁層に前記電極部の反対側から積層された絶縁層を二層目として、前記一層目の絶縁層において前記電極部を含む側の第一面上、前記一層目と前記二層目とが重なる第二面上、及び、前記二層目の絶縁層において前記一層目に対する反対側の第三面上に前記配線パターンがそれぞれ形成され、
    前記複数の絶縁層は、前記一層目を除き、且つ前記二層目を含む複数の絶縁層に渡って前記電極部に対向する直下領域に、少なくとも前記絶縁材に比べて剛性の高い強化材、及び、前記第二面上の配線パターンと前記第三面上の配線パターンとを接続するビアが埋設され、
    前記複数の配線パターンは、線路パターンとグランドパターンとの組合せからなるマイクロストリップ線路により形成され、
    前記複数の絶縁層は、前記第一面上に前記線路パターンが形成されるとともに、前記第二面上及び前記第三面上に前記グランドパターンがそれぞれ形成され、
    前記第二面上のグランドパターンは、前記直下領域に相当する領域にのみ形成されていることを特徴とするＩＣ搭載基板。
  2. 前記絶縁材は、熱可塑性樹脂であることを特徴とする請求項１に記載のＩＣ搭載基板。
  3. 前記直下領域は、前記電極部に対応して複数設けられていることを特徴とする請求項１または請求項２に記載のＩＣ搭載基板。
  4. 前記多層プリント配線板は、複数の前記絶縁層のうち、前記一層目の絶縁層の厚みが、他の絶縁層の厚みに比べて小さいことを特徴とする請求項１ないし請求項３のいずれかに記載のＩＣ搭載基板。
  5. 前記絶縁材は、前記配線パターンと同じ線膨張係数となるように予め補填材が含まれ、
    前記強化材は、前記配線パターンと同じ線膨張係数を有する材質であることを特徴とする請求項１ないし請求項４のいずれかに記載のＩＣ搭載基板。
  6. 絶縁材からなる絶縁層上に配線パターンが形成され、前記絶縁層および前記配線パターンが複数積層されてなる多層プリント配線板であって、
    前記配線パターンとＩＣのベアチップとを電気的に接続するための電極部を備え、
    複数の前記絶縁層のうち、前記電極部が形成された絶縁層を一層目、該一層目の絶縁層に前記電極部の反対側から積層された絶縁層を二層目として、前記一層目の絶縁層において前記電極部を含む側の第一面上、前記一層目と前記二層目とが重なる第二面上、及び、前記二層目の絶縁層において前記一層目に対する反対側の第三面上に前記配線パターンがそれぞれ形成され、
    前記複数の絶縁層は、前記一層目を除き、且つ前記二層目を含む複数の絶縁層に渡って前記電極部に対向する直下領域に、少なくとも前記絶縁材に比べて剛性の高い強化材、及び、前記第二面上の配線パターンと前記第三面上の配線パターンとを接続するビアが埋設され、
    前記複数の配線パターンは、線路パターンとグランドパターンとの組合せからなるマイクロストリップ線路により形成され、
    前記複数の絶縁層は、前記第一面上に前記線路パターンが形成されるとともに、前記第二面上及び前記第三面上に前記グランドパターンがそれぞれ形成され、
    前記第二面上のグランドパターンは、前記直下領域に相当する領域にのみ形成されていることを特徴とする多層プリント配線板。
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US12/660,824 US20100226110A1 (en) 2009-03-09 2010-03-04 Printed wiring board, printed IC board having the printed wiring board, and method of manufacturing the same
CN201010129308A CN101835343A (zh) 2009-03-09 2010-03-09 印刷布线板、包含其的印刷集成电路板及其制造方法

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9713258B2 (en) * 2006-04-27 2017-07-18 International Business Machines Corporation Integrated circuit chip packaging
FR2982116B1 (fr) * 2011-10-28 2014-09-26 Thales Sa Circuit hyperfrequences multicouches et procede de fabrication d'un tel circuit.
KR101921258B1 (ko) 2012-05-09 2018-11-22 삼성전자주식회사 배선 기판 및 이를 포함하는 반도체 패키지
JP6102106B2 (ja) 2012-07-20 2017-03-29 株式会社デンソー レーダ装置
US9006901B2 (en) * 2013-07-19 2015-04-14 Alpha & Omega Semiconductor, Inc. Thin power device and preparation method thereof
JP6068649B2 (ja) * 2014-04-23 2017-01-25 京セラ株式会社 電子素子実装用基板および電子装置
US10818567B2 (en) * 2018-12-07 2020-10-27 Google Llc Integrated circuit substrate for containing liquid adhesive bleed-out
CN112349695B (zh) * 2020-09-28 2022-04-19 中国电子科技集团公司第二十九研究所 一种四层布线lcp封装基板、制造方法及多芯片系统级封装结构

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60140897A (ja) * 1983-12-28 1985-07-25 日本電気株式会社 樹脂絶縁多層基板
JPS62108593A (ja) * 1985-11-06 1987-05-19 日本電気株式会社 多層配線基板
JPH064579Y2 (ja) * 1987-10-15 1994-02-02 株式会社フジクラ フレキシブルプリント配線板
US5031821A (en) * 1988-08-19 1991-07-16 Hitachi, Ltd. Semiconductor integrated circuit device, method for producing or assembling same, and producing or assembling apparatus for use in the method
JPH0629428A (ja) * 1992-07-07 1994-02-04 Mitsubishi Electric Corp 半導体装置
JP2614190B2 (ja) 1994-06-01 1997-05-28 日本ピラー工業株式会社 多層板用プリプレグ、積層板、多層プリント回路基板およびその製造方法
JP2967697B2 (ja) * 1994-11-22 1999-10-25 ソニー株式会社 リードフレームの製造方法と半導体装置の製造方法
JP3175673B2 (ja) * 1997-11-27 2001-06-11 日本電気株式会社 半導体素子を実装したフレキシブル回路基板ユニットの製造方法
JP3886712B2 (ja) * 2000-09-08 2007-02-28 シャープ株式会社 半導体装置の製造方法
JP2003046301A (ja) * 2001-07-27 2003-02-14 Kyocera Corp 高周波用配線基板
JP2003133653A (ja) * 2001-10-25 2003-05-09 Hitachi Ltd 配線基板およびそれを用いた半導体装置の実装構造体
JP3982479B2 (ja) * 2003-10-28 2007-09-26 松下電工株式会社 電気部品内蔵回路板及びその製造方法
JP4182016B2 (ja) * 2004-03-11 2008-11-19 日本電気株式会社 伝送線路型素子及びその作製方法
JP4718890B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体
JPWO2006118141A1 (ja) * 2005-04-28 2008-12-18 松下電器産業株式会社 多層配線基板およびその製造方法
JP2007059699A (ja) * 2005-08-25 2007-03-08 Fujitsu Ltd プリント配線基板
JP5195422B2 (ja) * 2006-03-31 2013-05-08 日本電気株式会社 配線基板、実装基板及び電子装置
US7687722B2 (en) * 2006-10-03 2010-03-30 Endicott Interconnect Technologies, Inc. Halogen-free circuitized substrate with reduced thermal expansion, method of making same, multilayered substrate structure utilizing same, and information handling system utilizing same
JP4802162B2 (ja) 2007-08-29 2011-10-26 株式会社東芝 無線通信装置および無線通信システム
TWI349994B (en) * 2008-01-30 2011-10-01 Advanced Semiconductor Eng Package process for embedded semiconductor device

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