JP4788825B2 - ジッタ抑圧回路及びジッタ抑圧方法 - Google Patents
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Description
本発明は、ジッタ抑圧回路及びジッタ抑圧方法に関する。
ディジタル伝送網においては、非同期信号の多重化にスタッフ同期方式を用いる。スタッフ同期方式では、受信側においてデスタッフ処理が必要となる。デスタッフ処理された信号は大きなジッタを持つため、これを抑圧する必要がある。
従来、デスタッフジッタの抑圧手段として、特許文献１に開示されているように、メモリとディジタル位相同期ループ（ＤＰＬＬ）とを用いる方法が考案されている。この方法では、入力データを一旦メモリに書込み、ジッタの少ない出力クロックでメモリからデータを読み出して出力することで、入力クロックおよびデータに含まれるジッタを抑圧することができる。また、メモリのオーバーフロー・アンダーフローによるデータ不連続が発生しないように、入力クロックと出力クロックとは、ＤＰＬＬにより周波数同期が保持されている。
一般的にＰＬＬ（Phase Locked Loop）では、引込み時間を短くするためには、ループ帯域幅を広げる必要がある。その一方で、入力信号のジッタ成分を抑圧するためには、出力クロックが入力クロックのジッタに追従しないように、ループ帯域幅を狭める必要がある。ループ帯域幅は、主にループフィルタの帯域幅によって決定される。
従って、従来のジッタ抑圧回路においては、高いジッタ抑圧効果を得るために、ループフィルタの帯域幅を狭める必要があり、その結果、引込み時間が長くなるという問題がある。
また、ＰＬＬにおいては、特許文献２に開示されているように、引き込み時間の短縮と同期時の安定性の向上とを目的として、入力信号と出力信号との位相差が所定値以上であるか否かを検出し、その検出結果により、ループフィルタのパラメータを切り替える手段が提案されている。
一般的に、ＰＬＬは入力信号に出力信号を位相同期させるために使用するため、同期状態においては、入力信号と出力信号との位相誤差は小さい。従って、位相誤差が所定値以上であるか否かにより、パラメータ切り替えを行う手段は、引き込み時間の短縮と同期時の安定性向上に有効である。
この他関連する技術としては、例えば、特許文献３〜７が挙げられる。
特開平４−２４６９３９号公報
特開平９−２０００４９号公報
特開２０００−０３１９５３号公報
特開２００３−０２３３５３号公報
特開２００７−０３６３６６号公報
特開平０５−３２７７８２号公報
特開平０６−０５３８２１号公報
この他関連する技術としては、例えば、特許文献３〜７が挙げられる。
しかしながら、ジッタ抑圧回路におけるＰＬＬでは、入力クロックは大きなジッタ成分を持ち、出力クロックがそのジッタ成分に追従しないようにする必要がある。従って、同期状態においても、入力クロックと出力クロックとの位相差は、瞬間的に大きな値となることがあり、上記の方法をそのまま適用した場合、同期状態であるにも関わらず、非同期状態であると誤判定される結果、不要なパラメータの切り替えが発生し、ジッタ抑圧特性が劣化してしまう。それゆえ、引き込み時間の短縮と高いジッタ抑圧特性の両立が困難であるという問題があった。
そこで、本発明の目的は、引き込み時間の短縮と高いジッタ抑圧特性の両立を図ったジッタ抑圧回路及びジッタ抑圧方法を提供することにある。
本発明のジッタ抑圧回路は、ディジタル位相同期ループを使用したジッタ抑圧回路であって、入力データをリタイミングするクロック載せ換え部と、ディジタル位相同期ループとを備え、クロック載せ換え部は、入力データをパラレルデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路からのパラレルデータのタイミングを変更するフリップフロップ回路と、該フリップフロップ回路からのパラレルデータをシリアルデータに変換して出力データとして出力するパラレル／シリアル変換回路とを備え、ディジタル位相同期ループは、出力クロックを出力する数値制御発振器と、クロック載せ換え部の入力クロックを分周した入力側位相比較信号と出力クロックを分周した出力側位相比較信号との位相誤差を検出する位相比較器と、位相比較器と数値制御発振器との間に挿入されたループフィルタと、位相誤差に応じてループフィルタのパラメータを選択して変更するパラメータ選択回路とを備え、数値制御発振器は、出力クロックをフリップフロップ回路及びパラレル／シリアル変換回路に供給し、パラメータ選択回路は、位相誤差に基づいてディジタル位相同期ループが同期状態にあるか否かを判定し、判定の結果に応じて、ループフィルタの特性を変化させることで、引込み時間の短縮とクロック載せ換え部の出力データ及び出力クロックのジッタの抑圧とを行う。
本発明のジッタ抑圧方法は、ディジタル位相同期ループで用いられるジッタ抑圧方法であって、クロック載せ換え部が入力データをリタイミングするステップ、及びディジタル位相同期ループがループが同期状態にあるか否かの判定結果に応じてループフィルタの特性を変化させるステップを備え、入力データをリタイミングするステップは、入力データをパラレルデータに変換し、パラレルデータに変換されたパラレルデータのタイミングを変更し、及びタイミングを変更されたパラレルデータをシリアルデータに変換して出力データとして出力し、ループフィルタの特性を変化させるステップは、クロック載せ換え部の入力クロックを分周した入力側位相比較信号と、パラレルデータのタイミングの変更及びシリアルデータへの変換に用いられるクロック信号を供給する数値制御発振器の出力クロックを分周した出力側位相比較信号の位相誤差を検出し、数値制御発振器と位相比較器との間に挿入されたループフィルタのパラメータを位相誤差に基づいて選択して変更し、位相誤差に基づいてディジタル位相同期ループが同期状態にあるか否かを判定し、判定の結果に応じて、ループフィルタの特性を変化させることで、引込み時間の短縮と出力データ及び出力クロックのジッタの抑圧とを行う。
本発明によれば、ディジタル位相同期ループを使用したジッタ抑圧回路において、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。
本発明に係るジッタ抑圧回路の一実施の形態は、ディジタル位相同期ループを使用したジッタ抑圧回路において、入力クロックと出力クロックとの位相差から、ループが同期状態にあるか否かを判定し、判定結果に応じて、ループフィルタの特性を変化させることで、引込み時間の短縮とジッタの抑圧とを行うことを特徴とする。
上記構成によれば、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。また、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができるので、コストを下げられる。さらに、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できる。
本発明に係るジッタ抑圧回路の他の実施の形態は、上記構成に加え、入力データをリタイミングするクロック載せ換え部と、ループが同期状態にあるか否かの判定結果に応じてループフィルタの特性を変化させることでクロック載せ換え部の出力データ及びディジタル位相同期ループから出力される出力クロックのジッタの抑圧を行うディジタル位相同期ループとを備えたことを特徴とする。
上記構成によれば、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。また、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができるので、コストを下げられる。さらに、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できる。
本発明に係るジッタ抑圧回路の他の実施の形態は、上記構成に加え、クロック載せ換え部は、入力データをシリアル／パラレル変換するシリアル／パラレル変換回路と、シリアル／パラレル変換回路からのパラレルデータのタイミングを変更するフリップフロップ回路と、フリップフロップ回路からのデータをパラレル／シリアル変換するパラレル／シリアル変換回路とを備え、ディジタル位相同期ループは、クロック載せ換え部の入力クロックと出力クロックとの位相差を比較する位相比較器と、フリップフロップ回路及びパラレル／シリアル変換回路にクロック信号を供給する数値制御発振器と、位相比較器と数値制御発振器との間に挿入されたループフィルタと、位相比較器の出力に応じてループフィルタのパラメータを選択して変更するパラメータ選択回路とを備えたことを特徴とする。
上記構成によれば、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。また、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができるので、コストを下げられる。さらに、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できる。
本発明に係るジッタ抑圧回路の他の実施の形態は、上記構成に加え、位相比較器は、入力クロックを分周した入力側位相比較信号の立ち上がりエッジを検出する入力側立ち上がりエッジ検出回路と、出力信号を分周した出力側位相比較信号の立ち上がりエッジを検出する出力側立ち上がりエッジ検出回路と、入力側位相比較信号の立ち上がりエッジと出力側位相比較信号の立ち上がりエッジまでの間をサンプリングクロックでカウントすることにより、位相差を検出するカウンタとを備えたことを特徴とする。
上記構成によれば、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。また、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができるので、コストを下げられる。さらに、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できる。
本発明に係るジッタ抑圧方法の一実施の形態は、ディジタル位相同期ループを使用したジッタ抑圧方法において、入力クロックと出力クロックとの位相差から、ループが同期状態にあるか否かを判定し、判定結果に応じて、ループフィルタの特性を変化させることで、引込み時間の短縮とジッタの抑圧とを行うことを特徴とする。
上記構成によれば、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるか否かを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができる。また、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができるので、コストを下げられる。さらに、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できる。
本発明に係るジッタ抑圧方法の他の実施の形態は、上記構成に加え、クロック載せ換え部で入力データをリタイミングし、ディジタル位相同期ループでループが同期状態にあるか否かの判定結果に応じてループフィルタの特性を変化させることでクロック載せ換え部の出力データ及びディジタル位相同期ループから出力される出力クロックのジッタの抑圧を行うことを特徴とする。
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
以下実施例につき本発明を詳細に説明する。
以下実施例につき本発明を詳細に説明する。
〔実施例の構成〕
図１は本発明に係るジッタ抑圧回路の一実施例を示すブロック図である。
図１に示すジッタ抑圧回路は、大きく分けてクロック載せ換え部１とディジタル位相同期ループ（ＤＰＬＬ）２とから構成される。
クロック載せ換え部1は、シリアル／パラレル変換回路４、入力側タイミング信号生成回路５および出力側タイミング信号生成回路１１、Ｄフリップフロップ１０、パラレル／シリアル変換回路１４から構成される。ＤＰＬＬ２は、入力側分周器６および出力側分周器１２、位相比較器７、パラメータ選択回路８、ループフィルタ９、数値制御発振器１３から構成される。以下に、クロック載せ換え部１およびＤＰＬＬ２の各構成要素について説明する。
図１は本発明に係るジッタ抑圧回路の一実施例を示すブロック図である。
図１に示すジッタ抑圧回路は、大きく分けてクロック載せ換え部１とディジタル位相同期ループ（ＤＰＬＬ）２とから構成される。
クロック載せ換え部1は、シリアル／パラレル変換回路４、入力側タイミング信号生成回路５および出力側タイミング信号生成回路１１、Ｄフリップフロップ１０、パラレル／シリアル変換回路１４から構成される。ＤＰＬＬ２は、入力側分周器６および出力側分周器１２、位相比較器７、パラメータ選択回路８、ループフィルタ９、数値制御発振器１３から構成される。以下に、クロック載せ換え部１およびＤＰＬＬ２の各構成要素について説明する。
まず、「クロック載せ換え」とは、「データをリタイミングするフリップフロップの動作クロックを変更すること」を意味する。図１では、シリアル／パラレル変換回路４までは、入力クロックで内部のＤフリップフロップ１０を動作させているが、Ｄフリップフロップ１０においては、出力クロックで動作させている。従って、Ｄフリップフロップ１０において、入力クロックから出力クロックに載せ換えられたことになる。Ｄフリップフロップ１０の出力データは、最終的にパラレル／シリアル変換回路１４から外部に出力されるが、パラレル／シリアル変換回路１４の中のフリップフロップも出力クロックで動作する。
シリアル／パラレル変換回路４は、入力側タイミング信号生成回路５から入力されるタイミング信号に基づき、入力データをパラレルデータに変換する。
入力側分周器６は、入力クロックを分周して、その出力を入力側タイミング信号生成回路５および位相比較器７に出力する。
入力側タイミング信号生成回路５では、入力側分周器６から入力される分周クロックをもとに、シリアル／パラレル変換を行うためのタイミング信号を生成し、シリアル／パラレル変換回路４に供給する。
位相比較器７は、入力側の位相比較信号と出力側の位相比較信号との位相誤差を検出し、位相誤差情報としてパラメータ選択回路８およびループフィルタ９に出力する。
パラメータ選択回路８は、位相誤差情報として入力された位相誤差の絶対値を求め、予め設定された位相誤差閾値と比較を行う。比較結果が所定の前方保護段数回連続して、位相誤差閾値以上であれば、ループが非同期状態にあると判定し、広帯域に対応するパラメータα１、β１をループフィルタ９に出力する。
入力側分周器６は、入力クロックを分周して、その出力を入力側タイミング信号生成回路５および位相比較器７に出力する。
入力側タイミング信号生成回路５では、入力側分周器６から入力される分周クロックをもとに、シリアル／パラレル変換を行うためのタイミング信号を生成し、シリアル／パラレル変換回路４に供給する。
位相比較器７は、入力側の位相比較信号と出力側の位相比較信号との位相誤差を検出し、位相誤差情報としてパラメータ選択回路８およびループフィルタ９に出力する。
パラメータ選択回路８は、位相誤差情報として入力された位相誤差の絶対値を求め、予め設定された位相誤差閾値と比較を行う。比較結果が所定の前方保護段数回連続して、位相誤差閾値以上であれば、ループが非同期状態にあると判定し、広帯域に対応するパラメータα１、β１をループフィルタ９に出力する。
ここで、「所定の前方保護段数回連続」は図４のカウンタ８３および比較器８５に対応する。「前方保護」とは同期状態から非同期状態への遷移を判定する場合の保護動作のことであるが、動作自体は後方保護と同様であるので、説明を割愛する。
また、後方保護段数回連続して、位相誤差閾値未満であれば、狭帯域に対応するパラメータα２、β２の値を出力する。
ループフィルタ９は、パラメータ選択回路８から供給される係数α、βを用いて、位相誤差を平均化し、位相制御値を出力する。数値制御発振器１３は、ループフィルタ９から供給される位相制御値に応じて、出力クロックの位相を制御する。出力側分周器１２は、出力クロックを分周して、分周クロックを出力側タイミング信号生成回路１１および位相比較器７に出力する。
出力側タイミング信号生成回路１１では、シリアル／パラレル変換回路４の出力をＤフリップフロップ１０で取り込むためのタイミング信号を生成する。パラレル／シリアル変換回路１４では、Ｄフリップフロップ１０出力のパラレルデータをシリアルデータに戻して、外部に出力する。
また、後方保護段数回連続して、位相誤差閾値未満であれば、狭帯域に対応するパラメータα２、β２の値を出力する。
ループフィルタ９は、パラメータ選択回路８から供給される係数α、βを用いて、位相誤差を平均化し、位相制御値を出力する。数値制御発振器１３は、ループフィルタ９から供給される位相制御値に応じて、出力クロックの位相を制御する。出力側分周器１２は、出力クロックを分周して、分周クロックを出力側タイミング信号生成回路１１および位相比較器７に出力する。
出力側タイミング信号生成回路１１では、シリアル／パラレル変換回路４の出力をＤフリップフロップ１０で取り込むためのタイミング信号を生成する。パラレル／シリアル変換回路１４では、Ｄフリップフロップ１０出力のパラレルデータをシリアルデータに戻して、外部に出力する。
図２は、図１に示したジッタ抑圧回路に用いられるシリアル／パラレル変換回路４の一実施例を示すブロック図である。
図２に示すように、シリアル／パラレル変換回路４は、Ｄフリップフロップ４０〜４２を直列に接続したシフトレジスタと、その出力をタイミング信号に基づいてラッチするイネーブル付Ｄフリップフロップ４３〜４６の組み合わせにより実現する。シリアル／パラレル変換の比率は、入力クロックのジッタ量および必要な抑圧量によって決定する。入力クロックのジッタが大きい場合、十分なタイミングマージンを確保するため、変換比率を大きくする必要がある。図２は、入力データを４ビットごとに、４並列のパラレルデータに変換する例である。
図２に示すように、シリアル／パラレル変換回路４は、Ｄフリップフロップ４０〜４２を直列に接続したシフトレジスタと、その出力をタイミング信号に基づいてラッチするイネーブル付Ｄフリップフロップ４３〜４６の組み合わせにより実現する。シリアル／パラレル変換の比率は、入力クロックのジッタ量および必要な抑圧量によって決定する。入力クロックのジッタが大きい場合、十分なタイミングマージンを確保するため、変換比率を大きくする必要がある。図２は、入力データを４ビットごとに、４並列のパラレルデータに変換する例である。
図３は、図１に示したジッタ抑圧回路に用いられる位相比較器7の一実施例を示すブロック図である。
図３において、立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１は、それぞれ入力側位相比較信号および出力側位相比較信号の立ち上がりエッジを検出してパルスを生成し、カウンタ７２に出力する。立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１から出力されるパルスは、カウンタ７２において、それぞれカウント開始信号およびカウント停止信号として用いられる。また、カウント停止信号は、Ｄフリップフロップ７３によりリタイミングされ、同期判定タイミング信号として、パラメータ選択回路８に出力される。カウンタ７２は、カウント開始信号が入力されてから、カウント停止信号が入力されるまでをサンプリングクロックでカウントし、カウント停止信号が入力された時点のカウント値を出力する。
図３において、立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１は、それぞれ入力側位相比較信号および出力側位相比較信号の立ち上がりエッジを検出してパルスを生成し、カウンタ７２に出力する。立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１から出力されるパルスは、カウンタ７２において、それぞれカウント開始信号およびカウント停止信号として用いられる。また、カウント停止信号は、Ｄフリップフロップ７３によりリタイミングされ、同期判定タイミング信号として、パラメータ選択回路８に出力される。カウンタ７２は、カウント開始信号が入力されてから、カウント停止信号が入力されるまでをサンプリングクロックでカウントし、カウント停止信号が入力された時点のカウント値を出力する。
サンプリングクロックは、発振器３から出力されるクロックであり、入出力クロックよりも十分高い周波数である。加算器７４は、カウンタ７２の出力から予め設定された位相オフセット値を減算し、その結果を位相誤差情報として、パラメータ選択回路８およびループフィルタ９に出力する。位相オフセット値は、ループが同期状態にある場合の入力側と出力側との間の位相差を規定するためのものである。通常、パラレル変換されたデータを出力クロックに載せ換えるときに、ちょうどデータの中心を取り込むように、位相オフセット値を設定する。これにより、入力クロックのジッタに対するマージンが最大となる。
図４は、図１に示したジッタ抑圧回路に用いられるパラメータ選択回路８の一実施例を示すブロック図である。
図４において、絶対値変換器８０は、位相比較器７から位相誤差情報として入力された位相誤差を絶対値に変換する。
比較器８１は、位相誤差絶対値と予め設定された位相誤差閾値（図４では２）とを比較し、比較結果をカウンタ８４および、反転ゲート８２を通してカウンタ８３に出力する。
カウンタ８３では、位相比較器７から入力される同期判定タイミング信号に基づき、サンプリングクロックでカウントアップする。また、反転ゲート８２の出力が‘１’である場合は、カウント値をクリアする。
比較器８５は、カウンタ８３のカウント値と所定の前方保護段数（図４では３）とを比較し、その結果をセット／リセットフリップフロップ（Ｓ／Ｒフリップフロップ）８７のセット端子に入力する。カウンタ８４も同様に同期判定タイミング信号に基づき、サンプリングクロックでカウントアップを行う。
また、比較器８１の出力が‘１’である場合は、カウント値をクリアする。比較器８６では、カウント値と所定の後方保護段数（図４では２）とを比較し、その比較結果をＳ／Ｒフリップフロップ８７のリセット端子に入力する。Ｓ／Ｒフリップフロップ８７では、比較器８５および比較器８６からの入力に従って、パラメータ選択信号を生成し、セレクタ８８に出力する。
セレクタ８８では、Ｓ／Ｒフリップフロップ８７から供給されるパラメータ選択信号に基づき、広帯域に対応する係数α１、β１と狭帯域に対応する係数α２、β２とのいずれか一方を選択して、ループフィルタ９に出力する。
図４において、絶対値変換器８０は、位相比較器７から位相誤差情報として入力された位相誤差を絶対値に変換する。
比較器８１は、位相誤差絶対値と予め設定された位相誤差閾値（図４では２）とを比較し、比較結果をカウンタ８４および、反転ゲート８２を通してカウンタ８３に出力する。
カウンタ８３では、位相比較器７から入力される同期判定タイミング信号に基づき、サンプリングクロックでカウントアップする。また、反転ゲート８２の出力が‘１’である場合は、カウント値をクリアする。
比較器８５は、カウンタ８３のカウント値と所定の前方保護段数（図４では３）とを比較し、その結果をセット／リセットフリップフロップ（Ｓ／Ｒフリップフロップ）８７のセット端子に入力する。カウンタ８４も同様に同期判定タイミング信号に基づき、サンプリングクロックでカウントアップを行う。
また、比較器８１の出力が‘１’である場合は、カウント値をクリアする。比較器８６では、カウント値と所定の後方保護段数（図４では２）とを比較し、その比較結果をＳ／Ｒフリップフロップ８７のリセット端子に入力する。Ｓ／Ｒフリップフロップ８７では、比較器８５および比較器８６からの入力に従って、パラメータ選択信号を生成し、セレクタ８８に出力する。
セレクタ８８では、Ｓ／Ｒフリップフロップ８７から供給されるパラメータ選択信号に基づき、広帯域に対応する係数α１、β１と狭帯域に対応する係数α２、β２とのいずれか一方を選択して、ループフィルタ９に出力する。
図５は、図１に示したジッタ抑圧回路に用いられるループフィルタ９の一実施例を示すブロック図である。
図５において、位相誤差は、乗算器９０および乗算器９１により、それぞれパラメータ選択回路８から供給される係数α、βと乗算される。加算器９２は、位相誤差と係数αとの乗算結果と、Ｄフリップフロップ９３の出力を加算する。Ｄフリップフロップ９３は加算器９２の出力を保持することにより、乗算器９１出力の累積加算を行う。加算器９４は、乗算器９０の出力と加算器９２の出力とを加算し、位相制御値として、数値制御発振器１３に出力する。
図５において、位相誤差は、乗算器９０および乗算器９１により、それぞれパラメータ選択回路８から供給される係数α、βと乗算される。加算器９２は、位相誤差と係数αとの乗算結果と、Ｄフリップフロップ９３の出力を加算する。Ｄフリップフロップ９３は加算器９２の出力を保持することにより、乗算器９１出力の累積加算を行う。加算器９４は、乗算器９０の出力と加算器９２の出力とを加算し、位相制御値として、数値制御発振器１３に出力する。
図６は、図１に示したジッタ抑圧回路に用いられる数値制御発振器１３の一実施例を示すブロック図である。
図６において、加算器１３０は、入力された位相制御値と予め設定された周波数オフセット値、およびＤフリップフロップ１３２の出力を加算し、モジュロ８演算器１３１に出力する。モジュロ８演算器１３１では、加算器１３０から入力された値が８以上である場合、入力値から８だけ差し引いた余りを出力する。比較器１３３は、モジュロ８演算器１３１の出力値と予め定められた閾値とを比較し、閾値未満であれば‘０’、閾値以上であれば‘１’を出力する。Ｄフリップフロップ１３４は、比較器１３３の出力をリタイミングして、Ｄフリップフロップ１０、パラレル／シリアル変換回路１４、出力側タイミング信号生成回路１１、出力側分周器１２に動作クロックとして供給する。また、出力クロックとして外部に出力する。
図６において、加算器１３０は、入力された位相制御値と予め設定された周波数オフセット値、およびＤフリップフロップ１３２の出力を加算し、モジュロ８演算器１３１に出力する。モジュロ８演算器１３１では、加算器１３０から入力された値が８以上である場合、入力値から８だけ差し引いた余りを出力する。比較器１３３は、モジュロ８演算器１３１の出力値と予め定められた閾値とを比較し、閾値未満であれば‘０’、閾値以上であれば‘１’を出力する。Ｄフリップフロップ１３４は、比較器１３３の出力をリタイミングして、Ｄフリップフロップ１０、パラレル／シリアル変換回路１４、出力側タイミング信号生成回路１１、出力側分周器１２に動作クロックとして供給する。また、出力クロックとして外部に出力する。
図７は、図１に示したジッタ抑圧回路に用いられるパラレル／シリアル変換回路１４の一実施例を示すブロック図である。
図７において、選択信号生成回路１４０は、出力側タイミング信号生成回路１１から入力されるタイミング信号を基準に選択信号を生成する。セレクタ１４１は、選択信号生成回路１４０から入力される選択信号に基づき、４本の入力パラレルデータから出力するデータを選択してＤフリップフロップ１４２へ出力する。Ｄフリップフロップ１４２では、セレクタ１４１から入力されたデータを出力クロックでリタイミングして、外部へ出力する。
図７において、選択信号生成回路１４０は、出力側タイミング信号生成回路１１から入力されるタイミング信号を基準に選択信号を生成する。セレクタ１４１は、選択信号生成回路１４０から入力される選択信号に基づき、４本の入力パラレルデータから出力するデータを選択してＤフリップフロップ１４２へ出力する。Ｄフリップフロップ１４２では、セレクタ１４１から入力されたデータを出力クロックでリタイミングして、外部へ出力する。
〔実施例の動作の説明〕
図１を用いて、本発明の実施例の動作について説明する。
入力データは入力クロックに同期して入力される。また、入力クロックはジッタ成分を含んでいるが、平均的には一定の周波数であるものとする。
クロック載せ換え部１は、入力データをパラレルデータに変換することにより、時間幅を引き伸ばし、ジッタを吸収するためのタイミングマージンを確保した上で、ジッタの少ない出力クロックへの載せ換えを行う。その後、パラレルデータを元のシリアルデータに逆変換して出力する。以下にクロック載せ換え部１の詳細な動作について、図８のタイミングチャートを用いて説明する。
図１を用いて、本発明の実施例の動作について説明する。
入力データは入力クロックに同期して入力される。また、入力クロックはジッタ成分を含んでいるが、平均的には一定の周波数であるものとする。
クロック載せ換え部１は、入力データをパラレルデータに変換することにより、時間幅を引き伸ばし、ジッタを吸収するためのタイミングマージンを確保した上で、ジッタの少ない出力クロックへの載せ換えを行う。その後、パラレルデータを元のシリアルデータに逆変換して出力する。以下にクロック載せ換え部１の詳細な動作について、図８のタイミングチャートを用いて説明する。
図８は、図１に示したジッタ抑圧回路のタイミングチャートの一例である。
入力データは、シリアル／パラレル変換回路４に入力され、Ｄフリップフロップ４０〜４２で構成されるシフトレジスタに順次格納される。入力データおよびＤフリップフロップ４０〜４２の各出力は、入力側の入力側タイミング信号生成回路５から供給されるタイミング信号が‘１’のときに、入力クロックの立ち上がりエッジでイネーブル付Ｄフリップフロップ４３〜４６に取り込まれ、パラレルデータに変換される。
入力データは、シリアル／パラレル変換回路４に入力され、Ｄフリップフロップ４０〜４２で構成されるシフトレジスタに順次格納される。入力データおよびＤフリップフロップ４０〜４２の各出力は、入力側の入力側タイミング信号生成回路５から供給されるタイミング信号が‘１’のときに、入力クロックの立ち上がりエッジでイネーブル付Ｄフリップフロップ４３〜４６に取り込まれ、パラレルデータに変換される。
Ｄフリップフロップ１０は、出力側の出力側タイミング信号生成回路１１から入力されるタイミング信号が‘１’のときに、出力クロックの立ち上がりエッジで、シリアル／パラレル変換回路４から出力されるパラレルデータをリタイミングして、出力クロックに載せ換える。
Ｄフリップフロップ１０において、出力クロックに載せ換えられたパラレルデータは、パラレル／シリアル変換回路１４において、もとのシリアルデータに逆変換される。
図８に示すように、選択信号生成回路１４０は、０〜３までカウントするカウンタであり、出力側タイミング信号が‘１’のときに、出力クロックの立ち上がりエッジでカウント値を０に初期化する。セレクタ１４１では、選択信号生成回路１４０の出力値に対応する入力データを選択して出力する。セレクタ出力はＤフリップフロップ１４２により、出力クロックでリタイミングされて外部回路に出力される。
図８に示すように、選択信号生成回路１４０は、０〜３までカウントするカウンタであり、出力側タイミング信号が‘１’のときに、出力クロックの立ち上がりエッジでカウント値を０に初期化する。セレクタ１４１では、選択信号生成回路１４０の出力値に対応する入力データを選択して出力する。セレクタ出力はＤフリップフロップ１４２により、出力クロックでリタイミングされて外部回路に出力される。
図９に図１に示したジッタ抑圧回路に用いられる入力側タイミング信号生成回路５および出力側タイミング信号生成回路１１のタイミングチャートの一例を示す。
入力側タイミング信号生成回路５および出力側タイミング信号生成回路１１では、２分周クロックが‘１’かつ４分周クロックが‘０’の場合に、クロックの立ち上がりエッジで出力を‘１’にする。また、入力側分周器６および出力側分周器１１は、それぞれ入力側および出力側の位相比較信号として、４分周クロックを位相比較器７に出力する。ＤＰＬＬ２は同期状態において、入力側と出力側との位相比較信号が１８０°の位相差になるように、出力クロックの位相を制御する。従って、入力側と出力側とのタイミング信号の位相差も１８０°となり、Ｄフリップフロップ１０において、クロック載せ換えのタイミングマージンを最大にすることが出来る。
入力側タイミング信号生成回路５および出力側タイミング信号生成回路１１では、２分周クロックが‘１’かつ４分周クロックが‘０’の場合に、クロックの立ち上がりエッジで出力を‘１’にする。また、入力側分周器６および出力側分周器１１は、それぞれ入力側および出力側の位相比較信号として、４分周クロックを位相比較器７に出力する。ＤＰＬＬ２は同期状態において、入力側と出力側との位相比較信号が１８０°の位相差になるように、出力クロックの位相を制御する。従って、入力側と出力側とのタイミング信号の位相差も１８０°となり、Ｄフリップフロップ１０において、クロック載せ換えのタイミングマージンを最大にすることが出来る。
次に、ＤＰＬＬ２の動作について説明する。
ＤＰＬＬ２では、入力クロックおよび出力クロックをそれぞれ分周して位相比較信号を生成し、それらの位相比較を行う。さらに、位相比較結果を平均化して位相制御値を生成し、それを用いて、入出力の位相比較信号の位相差が１８０°になるように出力クロックの位相を制御する。これにより、クロック載せ換え部１において、必ずタイミングマージン内でクロックが載せ換えられる構成となっている。以下にＤＰＬＬ２の詳細な動作について、図を用いて説明する。
ＤＰＬＬ２では、入力クロックおよび出力クロックをそれぞれ分周して位相比較信号を生成し、それらの位相比較を行う。さらに、位相比較結果を平均化して位相制御値を生成し、それを用いて、入出力の位相比較信号の位相差が１８０°になるように出力クロックの位相を制御する。これにより、クロック載せ換え部１において、必ずタイミングマージン内でクロックが載せ換えられる構成となっている。以下にＤＰＬＬ２の詳細な動作について、図を用いて説明する。
入力側分周器６および出力側分周器１２で生成された４分周クロックは、入力側および出力側の位相比較信号として、位相比較器７に入力される。位相比較器７では、これらの位相誤差を検出し、位相誤差情報としてパラメータ選択回路8およびループフィルタ９に供給する。
図１０に図１に示したジッタ抑圧回路に用いられる位相比較器７のタイミングチャートの一例を示す。
立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１では、発振器３から入力されるサンプリングクロックを用いて、入力側および出力側の位相比較信号をサンプリングして、立ち上がりエッジを検出する。エッジを検出したら‘１’パルスを生成し、カウンタ５２に出力する。カウンタ５２では、立ち上がりエッジ検出回路５０からパルスが入力されるとカウントを開始し、立ち上がりエッジ検出回路５１からパルスが入力されるとカウントを停止し、カウント値を０に初期化する。そして、パルスが入力された時点のカウント値を出力する。
立ち上がりエッジ検出回路７０および立ち上がりエッジ検出回路７１では、発振器３から入力されるサンプリングクロックを用いて、入力側および出力側の位相比較信号をサンプリングして、立ち上がりエッジを検出する。エッジを検出したら‘１’パルスを生成し、カウンタ５２に出力する。カウンタ５２では、立ち上がりエッジ検出回路５０からパルスが入力されるとカウントを開始し、立ち上がりエッジ検出回路５１からパルスが入力されるとカウントを停止し、カウント値を０に初期化する。そして、パルスが入力された時点のカウント値を出力する。
加算器５３では、カウント値と位相オフセット値とを加算し、最終的な位相誤差情報として、パラメータ選択回路８およびループフィルタ９に出力する。位相オフセット値は、ループが同期状態にある場合の入力側と出力側との間の位相差を規定するためのものである。ＤＰＬＬ２では、位相誤差が０になるように制御されるため、位相オフセット値を変えることにより、同期状態での位相差を設定出来る。
図３に示す場合、位相比較信号の周期は、サンプリングクロックで３２クロックである。従って、位相オフセット値を１６と設定すれば、入力側と出力側との間の位相差が１８０°（半周期）ずれのところで同期させることができる。また、Ｄフリップフロップ７３は、カウント停止信号をリタイミングし、同期判定タイミング信号として、パラメータ選択回路８に出力する。
図１０に示すように、同期判定タイミング信号は、位相誤差情報の先頭で‘１’となる。これにより、パラメータ選択回路８において、位相誤差情報を同期判定に使用するまでの時間を最小限にしている。
図３に示す場合、位相比較信号の周期は、サンプリングクロックで３２クロックである。従って、位相オフセット値を１６と設定すれば、入力側と出力側との間の位相差が１８０°（半周期）ずれのところで同期させることができる。また、Ｄフリップフロップ７３は、カウント停止信号をリタイミングし、同期判定タイミング信号として、パラメータ選択回路８に出力する。
図１０に示すように、同期判定タイミング信号は、位相誤差情報の先頭で‘１’となる。これにより、パラメータ選択回路８において、位相誤差情報を同期判定に使用するまでの時間を最小限にしている。
パラメータ選択回路８では、入力された位相誤差情報から、ループの同期判定を行い、その結果に応じて、ループフィルタ９に出力するパラメータを切り替える。
図１１に図１に示したジッタ抑圧回路に用いられるパラメータ選択回路８のタイミングチャートの一例を示す。
図４および１１を用いて、パラメータ選択回路８の動作を説明する。
絶対値変換器８０は、位相誤差情報として入力された位相誤差を絶対値に変換し、比較器８１に出力する。比較器８１は、位相誤差絶対値が２以上であれば、‘１’を出力し、２未満であれば‘０’を出力する。カウンタ８３は、位相比較器7から入力される同期判定タイミング信号が‘１’のときに、サンプリングクロックの立ち上がりエッジでカウントアップを行う。このとき、反転ゲート８２の出力が‘１’、すなわち位相誤差が２未満であれば、カウント値をクリアする。
図４および１１を用いて、パラメータ選択回路８の動作を説明する。
絶対値変換器８０は、位相誤差情報として入力された位相誤差を絶対値に変換し、比較器８１に出力する。比較器８１は、位相誤差絶対値が２以上であれば、‘１’を出力し、２未満であれば‘０’を出力する。カウンタ８３は、位相比較器7から入力される同期判定タイミング信号が‘１’のときに、サンプリングクロックの立ち上がりエッジでカウントアップを行う。このとき、反転ゲート８２の出力が‘１’、すなわち位相誤差が２未満であれば、カウント値をクリアする。
比較器８５は、カウンタ８３の出力が３以上であれば、‘１’を出力し、３未満であれば、‘０’を出力する。カウンタ８４も同様に、同期判定タイミング信号が‘１’のときに、サンプリングクロックの立ち上がりエッジでカウントアップを行う。また、カウンタ８３とは逆に、比較器８１の出力が‘１’、すなわち位相誤差が３以上のときにカウント値をクリアする。
比較器８６は、カウンタ８４の出力が２以上であれば、‘１’を出力し、２未満であれば、‘０’を出力する。Ｓ／Ｒフリップフロップ８７は、比較器８５の出力が‘１’になったときに‘１’を出力し、比較器８６の出力が‘１’になったときに‘０’を出力する。セレクタ８８は、Ｓ／Ｒフリップフロップ８７の出力が‘１’の場合に、広帯域に対応するパラメータα１、β１をループフィルタ９に出力する。また、Ｓ／Ｒフリップフロップ８７の出力が‘０’の場合に、狭帯域に対応するパラメータα２、β２を出力する。
以上説明したように、パラメータ選択回路８においては、所定の前方保護段数回だけ連続して、位相誤差が位相誤差閾値以上であった場合、ループが非同期状態にあると判定して、引き込み時間を短縮するために、ループフィルタ９の帯域を広げるパラメータα１およびβ１を出力する。逆に、所定の後方保護段数回だけ連続して、位相誤差が位相誤差閾値未満であった場合は、ループが同期状態にあると判定して、ジッタ抑圧特性を高めるために、ループフィルタ９の帯域を狭めるパラメータα２およびβ２を出力する。
ループフィルタ９は、図５に示すようなディジタル低域通過フィルタである。その周波数特性は式１で表されるように、αおよびβによって決まる。数式（１）から、帯域を広げるには、αおよびβの値を大きくすればよい。
Ｈ（ｊω）＝β＋α／（１−ｅｘｐ-jω） …（１）
位相誤差情報として入力された位相誤差は、ループフィルタ９により平均化され、最終的に位相制御値として、数値制御発振器１３に出力される。
Ｈ（ｊω）＝β＋α／（１−ｅｘｐ-jω） …（１）
位相誤差情報として入力された位相誤差は、ループフィルタ９により平均化され、最終的に位相制御値として、数値制御発振器１３に出力される。
図６および図１２をもとに、数値制御発振器１３の動作を説明する。
図１２は、図６に示した数値制御発振器１３のタイミングチャートの一例である。
加算器１３０は、ループフィルタ９から入力された位相制御値と、予め設定された周波数オフセット値と、Ｄフリップフロップ１３２の出力とを加算し、モジュロ８演算器１３１に出力する。Ｄフリップフロップ１３２は、１クロック前のモジュロ８演算器出力を保持している。同期状態の場合、位相制御値はほぼ０に近い値であるから、加算器１３０の出力は、１クロックごとに１（周波数オフセット値）ずつ増加していく。
モジュロ８演算器１３１では、加算器出力が８（モジュロ演算器の設定値）まで増加すると、加算器出力から８を減算した余りをＤフリップフロップ１３２および比較器１３３に出力する。
以上の動作を繰り返すことにより、モジュロ８演算器の出力は、０〜７の値を繰り返す。
図１２は、図６に示した数値制御発振器１３のタイミングチャートの一例である。
加算器１３０は、ループフィルタ９から入力された位相制御値と、予め設定された周波数オフセット値と、Ｄフリップフロップ１３２の出力とを加算し、モジュロ８演算器１３１に出力する。Ｄフリップフロップ１３２は、１クロック前のモジュロ８演算器出力を保持している。同期状態の場合、位相制御値はほぼ０に近い値であるから、加算器１３０の出力は、１クロックごとに１（周波数オフセット値）ずつ増加していく。
モジュロ８演算器１３１では、加算器出力が８（モジュロ演算器の設定値）まで増加すると、加算器出力から８を減算した余りをＤフリップフロップ１３２および比較器１３３に出力する。
以上の動作を繰り返すことにより、モジュロ８演算器の出力は、０〜７の値を繰り返す。
比較器１３３では、モジュロ８演算器の出力と予め設定された閾値（図６では４）とを比較し、閾値以上であれば‘１’、閾値未満であれば‘０’を出力する。この閾値は、モジュロ演算の１／２の値を設定する。これにより、比較器１３３の出力は、‘１’と‘０’の割合が等しくなる。Ｄフリップフロップ１３４は、比較器１３３の出力をリタイミングした後、出力クロックとしてＤフリップフロップ１０、出力側タイミング信号生成回路１１、出力側分周器１２、パラレル／シリアル変換回路１４、および外部に出力する。
図１０に示すように、入力側位相比較信号と出力側位相比較信号の位相差が１８０°よりも小さい場合、位相制御値は負の値となる。図１２に示すように、数値制御発振器１３では、負の位相制御値が入力されると、出力クロックの位相が遅れるように制御する。逆に、１８０°よりも大きい場合、位相制御値は正の値となり、出力クロックの位相が進むように制御する。このように、ＤＰＬＬ２は入力側位相比較信号と出力側位相比較信号の位相差が常に１８０°に保たれるように制御を行う。
図１３に本発明に係るジッタ抑圧回路の他の実施例のブロック図を示す。
図１３では、パラメータ選択回路８において、同期判定のための位相誤差情報をループフィルタ９の出力としている。図１に示したジッタ抑圧回路のように、位相比較器７の出力を同期判定に使用する場合と比較して、平均化された位相誤差を位相誤差情報として用いているため、素早いパラメータ切替を行うことはできないが、より正確な同期判定を行うことができる。
図１３では、パラメータ選択回路８において、同期判定のための位相誤差情報をループフィルタ９の出力としている。図１に示したジッタ抑圧回路のように、位相比較器７の出力を同期判定に使用する場合と比較して、平均化された位相誤差を位相誤差情報として用いているため、素早いパラメータ切替を行うことはできないが、より正確な同期判定を行うことができる。
図１４に図１に示したジッタ抑圧回路に用いられるループフィルタ９の変形例を示す。
図５に示した場合と同様に低域通過特性をもつディジタルフィルタであり、その周波数特性は数式（２）で表される。数式（２）より、図１４の構成を用いても、α、βの値を変化させることにより、帯域幅を設定できることが分かる。
Ｈ（ｊω）＝β／（１−α・ｅｘｐ-jω） …（２）
図５に示した場合と同様に低域通過特性をもつディジタルフィルタであり、その周波数特性は数式（２）で表される。数式（２）より、図１４の構成を用いても、α、βの値を変化させることにより、帯域幅を設定できることが分かる。
Ｈ（ｊω）＝β／（１−α・ｅｘｐ-jω） …（２）
すなわち、本発明によれば、ディジタル位相同期ループ（ＤＰＬＬ）を使用したジッタ抑圧回路において、入力クロックと出力クロックの位相差から、ループが同期状態にあるかどうかを判定し、判定結果に応じて、ループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させるものである。
図１において、位相比較器7は入力側位相比較信号と出力側位相比較信号の位相誤差を検出し、位相誤差情報としてパラメータ選択回路８およびループフィルタ９に出力する。パラメータ選択回路８は、位相誤差情報として入力された位相誤差の絶対値と予め設定された位相誤差閾値を比較する。そして、所定の前方保護段数回連続して、位相誤差が位相誤差閾値以上になった場合、ループが非同期にあると判定して、ループフィルタ９の帯域幅を広くする係数α１およびβ１の値を出力する。
また、所定の後方保護段数回連続して、位相誤差閾値未満の場合は、ループが同期状態にあると判定して、帯域幅を狭くする係数α２およびβ２の値を出力する。
また、所定の後方保護段数回連続して、位相誤差閾値未満の場合は、ループが同期状態にあると判定して、帯域幅を狭くする係数α２およびβ２の値を出力する。
ここで、「所定の後方保護段数回連続」に対応する部分は、図４のカウンタ８４および比較器８６である。「後方保護」とは、同期判定（非同期状態から同期状態への遷移の判定）を行う際に、判定の信頼度を高めるためのものである。図４で説明すると、比較器８１において、位相誤差情報として入力された位相誤差が位相誤差閾値よりも小さいか否かにより、仮の同期判定を行うが、この位相誤差は絶対的に信頼できる情報ではない（非同期状態であるにも関わらず、位相誤差が位相誤差閾値よりも小さい場合もあり、大きい場合もある。）。従って、カウンタ８４において連続して位相誤差閾値を下回った回数をカウントする。そして比較器８６において、そのカウント値と所定の保護段数値（例えば、３回等）とを比較し、保護段数以上になった場合に、初めて同期状態になったと判定する。
このように、ループが非同期状態にあると判断した場合は、ループフィルタ９の帯域幅を広げて引き込み時間の短縮を図ると共に、同期状態にある場合は、ループフィルタ９の帯域幅を狭くすることにより、ジッタ抑圧効果を高める。
このように、ループが非同期状態にあると判断した場合は、ループフィルタ９の帯域幅を広げて引き込み時間の短縮を図ると共に、同期状態にある場合は、ループフィルタ９の帯域幅を狭くすることにより、ジッタ抑圧効果を高める。
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。例えば、上述した実施例では図３に示した位相比較器で説明したが、本発明はこれに限定されるものではなく、ＥＯＲ（排他的論理和）型の位相比較器を用いてもよい。
〔効果の説明〕
以上説明したように、本発明においては、以下に記載するような効果を奏する。
第１の効果は、ＤＰＬＬを使用したジッタ抑圧回路において、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるかどうかを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができることである。
〔効果の説明〕
以上説明したように、本発明においては、以下に記載するような効果を奏する。
第１の効果は、ＤＰＬＬを使用したジッタ抑圧回路において、入力クロックと出力クロックの位相差を用いて、ループが同期状態にあるかどうかを判定し、その結果によりループフィルタの特性を変化させることで、引込み時間の短縮と高いジッタ抑圧効果を両立させることができることである。
第２の効果は、ＤＰＬＬを使用することにより、高価な電圧制御発振器やその他のアナログ部品を必要とせず、容易に集積化することができ、コストを下げられることである。
第３の効果は、ＤＰＬＬを使用することにより、経時変化や温度変化に影響されることなく、一定のジッタ抑圧特性を実現できることである。
この出願は、２００７年９月１２日に出願された日本出願特願２００７−２３６５６３を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明は、ＤＰＬＬを用いるディジタル通信装置やディジタル機器などに利用することができ、産業上の利用可能性を有する。
１ クロック載せ換え部
２ ディジタル位相同期ループ（ＤＰＬＬ）
３ 発振器
４ シリアル／パラレル変換回路
５ 入力側タイミング信号生成回路
６ 入力側分周器
７ 位相比較器
８ パラメータ選択回路
９ ループフィルタ
１０ Ｄフリップフロップ
１１ 出力側タイミング信号生成回路
１２ 出力側分周器
１３ 数値制御発振器
１４ パラレル／シリアル変換回路
２ ディジタル位相同期ループ（ＤＰＬＬ）
３ 発振器
４ シリアル／パラレル変換回路
５ 入力側タイミング信号生成回路
６ 入力側分周器
７ 位相比較器
８ パラメータ選択回路
９ ループフィルタ
１０ Ｄフリップフロップ
１１ 出力側タイミング信号生成回路
１２ 出力側分周器
１３ 数値制御発振器
１４ パラレル／シリアル変換回路
Claims (4)
- ディジタル位相同期ループを使用したジッタ抑圧回路において、
入力データをリタイミングするクロック載せ換え部と、
ディジタル位相同期ループとを備え、
前記クロック載せ換え部は、入力データをパラレルデータに変換するシリアル／パラレル変換回路と、該シリアル／パラレル変換回路からのパラレルデータのタイミングを変更するフリップフロップ回路と、該フリップフロップ回路からのパラレルデータをシリアルデータに変換して出力データとして出力するパラレル／シリアル変換回路とを備え、
前記ディジタル位相同期ループは、出力クロックを出力する数値制御発振器と、前記クロック載せ換え部の入力クロックを分周した入力側位相比較信号と前記出力クロックを分周した出力側位相比較信号との位相誤差を検出する位相比較器と、前記位相比較器と前記数値制御発振器との間に挿入されたループフィルタと、前記位相誤差に応じて前記ループフィルタのパラメータを選択して変更するパラメータ選択回路とを備え、
前記数値制御発振器は、前記出力クロックを前記フリップフロップ回路及び前記パラレル／シリアル変換回路に供給し、
前記パラメータ選択回路は、前記位相誤差に基づいて前記ディジタル位相同期ループが同期状態にあるか否かを判定し、判定の結果に応じて、前記ループフィルタの特性を変化させることで、引込み時間の短縮と前記クロック載せ換え部の出力データ及び前記出力クロックのジッタの抑圧とを行うことを特徴とするジッタ抑圧回路。 - 前記位相比較器は、前記入力側位相比較信号の立ち上がりエッジを検出する入力側立ち上がりエッジ検出回路と、前記出力側位相比較信号の立ち上がりエッジを検出する出力側立ち上がりエッジ検出回路と、前記入力側位相比較信号の立ち上がりエッジと前記出力側位相比較信号の立ち上がりエッジまでの間をサンプリングクロックでカウントすることにより前記入力側位相比較信号と前記出力側位相比較信号との位相差を検出するカウンタと、を備えたことを特徴とする請求項１記載のジッタ抑圧回路。
- ディジタル位相同期ループで用いられるジッタ抑圧方法において、
クロック載せ換え部が入力データをリタイミングするステップ、及びディジタル位相同期ループがループが同期状態にあるか否かの判定結果に応じてループフィルタの特性を変化させるステップを備え、
前記入力データをリタイミングするステップは、入力データをパラレルデータに変換し、前記パラレルデータに変換されたパラレルデータのタイミングを変更し、及び前記タイミングを変更された前記パラレルデータをシリアルデータに変換して出力データとして出力し、
前記ループフィルタの特性を変化させるステップは、前記クロック載せ換え部の入力クロックを分周した入力側位相比較信号と、前記パラレルデータのタイミングの変更及び前記シリアルデータへの変換に用いられるクロック信号を供給する数値制御発振器の出力クロックを分周した出力側位相比較信号との位相誤差を位相比較器で検出し、前記数値制御発振器と前記位相比較器との間に挿入されたループフィルタのパラメータを前記位相誤差に基づいて選択して変更し、
前記位相誤差に基づいて前記ディジタル位相同期ループが同期状態にあるか否かを判定し、判定の結果に応じて、前記ループフィルタの特性を変化させることで、引込み時間の短縮と前記出力データ及び前記出力クロックのジッタの抑圧とを行う、ジッタ抑圧方法。 - 前記位相比較器は、前記入力側位相比較信号の立ち上がりエッジを検出し、前記出力側位相比較信号の立ち上がりエッジを検出し、前記入力側位相比較信号の立ち上がりエッジと前記出力側位相比較信号の立ち上がりエッジまでの間をサンプリングクロックでカウントすることにより前記入力側位相比較信号と前記出力側位相比較信号との位相差を検出する、請求項３記載のジッタ抑圧方法。
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| EP2445138B1 (fr) * | 2010-10-22 | 2015-07-15 | The Swatch Group Research and Development Ltd. | Unité de traitement de données, et récepteur de signaux comprenant l'unité de traitement de données |
| CN103493377B (zh) * | 2011-06-01 | 2017-04-26 | 华为技术有限公司 | 锁相环中的杂散抑制 |
| US9257998B2 (en) * | 2013-10-10 | 2016-02-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Phase locked loop |
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| US8970276B1 (en) * | 2013-12-17 | 2015-03-03 | Analog Devices, Inc. | Clock signal synchronization |
| JP6289110B2 (ja) * | 2014-01-17 | 2018-03-07 | 三菱電機株式会社 | 集積回路 |
| US9348358B2 (en) * | 2014-04-18 | 2016-05-24 | Fujitsu Limited | Clock multiplication and distribution |
| CN104901657A (zh) * | 2015-05-22 | 2015-09-09 | 浙江大学 | 一种全数字去抖动电路及方法 |
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| CN109150488B (zh) * | 2018-08-01 | 2020-12-15 | 清华大学 | 基于双边沿检测的低复杂度定时同步处理方法及装置 |
| KR20220094480A (ko) * | 2020-12-29 | 2022-07-06 | 에스케이하이닉스 주식회사 | I/o 인터페이스 회로의 옵션 설정을 위한 반도체 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327782A (ja) * | 1992-05-26 | 1993-12-10 | Nec Corp | 速度変換回路 |
| JPH0730415A (ja) * | 1993-07-12 | 1995-01-31 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
| JP2003133965A (ja) * | 2001-08-10 | 2003-05-09 | Sharp Corp | シリアル・パラレル変換装置、及び半導体装置 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248863A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | ディジタルビデオ信号処理回路 |
| JPH04246939A (ja) | 1991-02-01 | 1992-09-02 | Nec Corp | スタッフジッタ抑圧回路 |
| US5166642A (en) * | 1992-02-18 | 1992-11-24 | Motorola, Inc. | Multiple accumulator fractional N synthesis with series recombination |
| JPH0653821A (ja) | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | ディジタルｐｌｌ回路 |
| US5497126A (en) * | 1993-11-09 | 1996-03-05 | Motorola, Inc. | Phase synchronization circuit and method therefor for a phase locked loop |
| JPH09200049A (ja) | 1996-01-23 | 1997-07-31 | Kawasaki Steel Corp | Ｐｌｌ回路 |
| US5909149A (en) * | 1997-08-29 | 1999-06-01 | Lucent Technologies, Inc. | Multiband phase locked loop using a switched voltage controlled oscillator |
| JP2000031953A (ja) | 1998-07-16 | 2000-01-28 | Mitsubishi Electric Corp | ディジタル位相同期回路及びクロック再生回路 |
| US6650721B1 (en) * | 1999-08-05 | 2003-11-18 | Agere Systems Inc. | Phase locked loop with numerically controlled oscillator divider in feedback loop |
| US7366270B2 (en) * | 2000-12-20 | 2008-04-29 | Primarion, Inc. | PLL/DLL dual loop data synchronization utilizing a granular FIFO fill level indicator |
| US6538518B1 (en) * | 2000-12-26 | 2003-03-25 | Juniper Networks, Inc. | Multi-loop phase lock loop for controlling jitter in a high frequency redundant system |
| JP2003023353A (ja) | 2001-07-09 | 2003-01-24 | Matsushita Electric Ind Co Ltd | Ｐｌｌ回路 |
| US7042972B2 (en) * | 2003-04-09 | 2006-05-09 | Qualcomm Inc | Compact, low-power low-jitter digital phase-locked loop |
| RU2267860C2 (ru) * | 2003-09-01 | 2006-01-10 | Корпорация "Самсунг Электроникс" | Синтезатор частот с переменными усилением и полосой пропускания кольца фазовой автоподстройки |
| US7304498B2 (en) * | 2005-07-20 | 2007-12-04 | Altera Corporation | Clock circuitry for programmable logic devices |
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Patent Citations (3)
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|---|---|---|---|---|
| JPH05327782A (ja) * | 1992-05-26 | 1993-12-10 | Nec Corp | 速度変換回路 |
| JPH0730415A (ja) * | 1993-07-12 | 1995-01-31 | Oki Electric Ind Co Ltd | Ｐｌｌ回路 |
| JP2003133965A (ja) * | 2001-08-10 | 2003-05-09 | Sharp Corp | シリアル・パラレル変換装置、及び半導体装置 |
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