JP4779615B2 - 積層型電子部品およびその製造方法 - Google Patents

Description

本発明は、積層セラミックコンデンサなどの積層型電子部品およびその製造方法に係り、さらに詳しくは、誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラック、およびショート不良が有効に防止された積層型電子部品およびその製造方法に関する。

積層型電子部品としての積層セラミックコンデンサは、小型、大容量、高信頼性の電子部品として広く利用されており、１台の電子機器の中で使用される個数も多数にのぼる。

このような積層セラミックコンデンサは、通常、次のような方法で製造される。すなわち、まず誘電体粉末、バインダ、有機溶剤を含むセラミック塗料を準備する。次に、このセラミック塗料を、ドクターブレード法などを用いてＰＥＴ製フィルム上に塗布し、加熱乾燥させた後、ＰＥＴ製フィルムを剥離してセラミックグリーンシートを得る。次に、このセラミックグリーンシート上に内部電極を印刷して乾燥させ、これらを積層したものをチップ状に切断してグリーンチップとし、このグリーンチップを焼成後、端子電極を形成することにより製造される。

積層セラミックコンデンサを製造する場合には、コンデンサとして必要とされる所望の静電容量に基づき、内部電極が形成されるシートの層間厚みは、約１μｍ〜１００μｍ程度の範囲に設定される。また、積層セラミックコンデンサでは、コンデンサチップの積層方向における外側部分には、内部電極が形成されない外層部分が形成される。この内部電極が形成されない部分に対応する誘電体層の厚みは、数十μｍ〜数百μｍ程度であり、通常、コンデンサ素子内部を保護するために形成される。

また、内部電極の導電材として、一般にＰｄやＰｄ合金が用いられているが、Ｐｄは高価であるため、比較的安価なＮｉやＮｉ合金等の卑金属が使用されるようになってきている。内部電極の導電材として卑金属を用いる場合、大気中で焼成を行なうと内部電極が酸化してしまうという問題があるため、誘電体層と内部電極との同時焼成を、還元性雰囲気中で行なう必要がある。しかしながら、還元性雰囲気中で焼成すると、誘電体層が還元されてしまい、比抵抗が低くなってしまうという問題がある。このため、非還元性の誘電体材料が開発されている。

一方で、Ｎｉなどの卑金属は、誘電体層を構成する誘電体粉末よりも低い温度で焼結してしまうという性質を有しているため、焼結温度の差異により、クラックや層間剥離現象（デラミネーション）などの構造欠陥が発生してしまい、そのため、信頼性が低下してしまうという問題があった。

これに対して、たとえば特許文献１，２では、内部電極層を形成するための電極ペースト中に、所定の粒径を有する誘電体粒子を含有させ、内部電極層と誘電体層との間の密着性を向上させ、構造欠陥を防止する方法が開示されている。具体的には、特許文献１では、内部電極層厚みの０．５〜３．０倍の粒径に造粒した誘電体粒子を含有させた電極ペーストを使用する方法が、また、特許文献２では、焼成前の内部電極厚みの１／２以上の粒径を有する誘電体粒子を含有させた電極ペーストを使用する方法が、それぞれ開示されている。

しかしながら、これらの文献によると、内部電極層と誘電体層との間の密着性は向上するものの、電極ペースト中に上記したような大きな誘電体粒子が含有されているため、この大きな誘電体粒子が原因となり、ショート不良が発生してしまうという問題があった。

また、これらの文献では、内部電極を構成するＮｉの影響により、内部電極が形成されたシートが多数積層された部分（内層部）と、内部電極が形成されない部分（外層部）とで、焼成時の収縮挙動が異なってしまうこととなり、図４（Ａ）および図４（Ｂ）に示すような平面（上面または底面）から側面にかけてクラック（平側クラック）が発生してしまうという問題があった。なお、この図４（Ａ）および図４（Ｂ）は、積層セラミックコンデンサの長さ方向（すなわち、端子電極が形成されている端面と平行な面）における切断面を示す図である。特に、誘電体層を３μｍ以下とし、さらなる薄層、多層化を進めた場合には、内層部と外層部との間における焼成時の収縮挙動の差に基づく構造の歪みがさらに大きくなってしまい、このような問題が顕著になる傾向にあった。

特開２００５−１２９５９１号公報 特開平１０−１７２８５５号公報

本発明は、このような実状に鑑みてなされ、誘電体層を薄層、多層化した場合においても、平面から側面にかけて発生する平側クラック、およびショート不良が有効に防止され、信頼性の高い積層型電子部品およびその製造方法を提供することを目的とする。

本発明者等は、上記目的を達成するために、鋭意検討を行った結果、外層部付近における内部電極層と、素子本体中心部付近における内部電極層とにおいて、誘電体からなり、特定の幅を有する電極途切れ部分の存在率を、それぞれ所定の範囲内とすることにより、上記目的を達成できることを見出し、本発明を完成させるに至った。

すなわち、本発明に係る積層型電子部品は、
内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
前記層間誘電体層の積層数をｎ（ただし、ｎ≧１００）、
前記内部電極層の厚みをＴ、
前記切断面における各内部電極層の長さ方向の中心から、全電極長さに対し８０％の長さを占める部分を電極中央部とした場合に、
前記内部電極層形成部分に存在し、誘電体からなる電極途切れ部分であって、前記内部電極層の長さ方向における幅が０．５Ｔ〜２Ｔの範囲にある電極途切れ部分に関し、
前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層において、電極中央部における長さ全体１００％に対する、電極中央部における前記電極途切れ部分の幅の合計長さの比率が１．０〜１０％の範囲であり、
前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層において、電極中央部における長さ全体１００％に対する、電極中央部における前記電極途切れ部分の幅の合計長さの比率が０％より高く、１．０％未満の範囲であることを特徴とする。

本発明の積層型電子部品において、好ましくは、前記層間誘電体層の厚みが３μｍ以下である。

本発明の積層型電子部品において、好ましくは、前記内部電極層の厚みが２μｍ以下である。

本発明に係る積層型電子部品の製造方法は、
内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品を製造する方法であって、
焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
前記層間グリーンシートの表面に、電極層用ペーストを用いて、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がｎ（ただし、ｎ≧１００）層となるように積層し、内層部用積層体を得る工程と、
前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
前記グリーンチップを焼成する工程と、を有し、
焼成後における前記内部電極層の厚みをＴとした場合に、
前記内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは、２以上、３０以下）までに位置することとなる電極ペースト膜を形成するための電極層用ペーストとして、導電性粉末と、平均粒径Ｒｃである誘電体粉末（ただし、Ｒｃ≦０．５Ｔ）と、有機ビヒクルと、を含有する電極層用ペーストであって、前記電極層用ペーストに含有されることとなる前記誘電体粉末のうち、全含有量の５０〜９５重量％を主たる混練工程の前に添加し、残部を主たる混練工程の後に添加することにより製造された電極層用ペーストを用いることを特徴とする。

本発明の製造方法において、好ましくは、前記主たる混練工程が、前記導電性粉末と、主たる混練工程の前に添加した前記誘電体粉末と、有機ビヒクルと、を三本ロールまたは衝突分散機により混練する工程である。

本発明に係る積層型電子部品としては、特に限定されないが、積層セラミックコンデンサ、圧電素子、チップインダクタ、チップバリスタ、チップサーミスタ、チップ抵抗、その他の表面実装チップ型電子部品（ＳＭＤ）などが例示される。

また、本発明における電極途切れ部分とは、内部電極層を構成している導電体成分が実質的に含有されていない部分、すなわち電極層が不連続に途切れている部分を意味し、電極層に形成されている貫通孔や、切欠きなどが含まれる。本発明においては、前記途切れ部分が形成されるため、ある断面では電極層が不連続に途切れていることとなるが、他の位置では電極層は連続しているため、電極層の導通は問題なく確保することができる。すなわち、積層方向と垂直な方向から見た場合には、内部電極層の一部に電極層の途切れている部分が存在することとなるが、内部電極層全体としては、連続していることとなる。

本発明の積層型電子部品においては、内部電極層の厚みをＴとした場合に、誘電体からなり、かつ、内部電極層の長さ方向における幅が０．５Ｔ〜２Ｔの範囲にある電極途切れ部分に関し、外層部付近における内部電極層の電極途切れ部分の幅の合計長さの比率が１．０〜１０％、素子本体中心部付近における内部電極層の電極途切れ部分の幅の合計長さの比率が０％より高く、１．０％未満となっている。そのため、層間誘電体層の厚みを、たとえば３μｍ以下と薄層化し、その積層数を１００層以上とした場合においても、ショート不良を抑制しつつ、しかも、平面から側面にかけて発生する平側クラックを有効に防止することができ、信頼性の高い積層型電子部品を提供することができる。

さらに、本発明の製造方法においては、外層部付近に位置することとなる電極ペースト膜を製造するための電極層用ペーストとして、特定の平均粒径を有する誘電体粉末を含有し、かつ、その一部を主たる混練工程の前に添加し、次いで、残りを主たる混練工程の後に添加することにより調製された電極層用ペーストを使用する。そのため、ショート不良を発生させることなく、焼成時における、内層部と外層部との界面の熱膨張差を緩和することができる。そして、その結果、平面から側面にかけて発生する平側クラックを有効に防止することができ、信頼性の高い積層型電子部品を提供することができる。

以下、本発明を、図面に示す実施形態に基づき説明する。
図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図２は図１に示すII−II線に沿う積層セラミックコンデンサの概略断面図、
図３は内部電極層の微細構造を示す概略図、
図４（Ａ）、図４（Ｂ）は積層セラミックコンデンサの平側クラックを説明するための図である。

積層セラミックコンデンサ
図１に示すように、本発明の一実施形態に係る積層セラミックコンデンサ１は、層間誘電体層２と内部電極層３とが交互に積層された構成のコンデンサ素子本体１０を有する。このコンデンサ素子本体１０の両側端部には、素子本体１０の内部で交互に配置された内部電極層３と各々導通する一対の端子電極４，４が形成してある。内部電極層３は、各側端面がコンデンサ素子本体１０の対向する２端部の表面に交互に露出するように積層してある。一対の端子電極４，４は、コンデンサ素子本体１０の両端部に形成され、交互に配置された内部電極層３の露出端面に接続されて、コンデンサ回路を構成する。

そして、コンデンサ素子本体１０において、内部電極層３および層間誘電体層２の積層方向の上端部および下端部には、それぞれ外側誘電体層２０が配置してあり、素子本体１０の内部を保護している。すなわち、コンデンサ素子本体１０は、複数の内部電極層３および層間誘電体層２が積層された内層部１００と、この内層部１００の上下面に位置し、外側誘電体層２０から形成される一対の外層部２００とからなる。

コンデンサ素子本体１０の形状に特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて適当な寸法とすればよいが、通常、長さＬ（０．６〜５．６ｍｍ、好ましくは０．６〜３．２ｍｍ）×幅Ｗ（０．３〜５．０ｍｍ、好ましくは０．３〜１．６ｍｍ）×厚みＴ（０．１〜１．９ｍｍ、好ましくは０．３〜１．６ｍｍ）程度である。

誘電体層２および２０
層間誘電体層２および外側誘電体層２０は、誘電体磁器組成物で構成される。誘電体層２，２０を構成する誘電体磁器組成物の組成は、特に限定されないが、たとえば、｛（Ｂａ_{（１−ｘ−ｙ）} Ｃａ_ｘ Ｓｒ_ｙ ）Ｏ｝_Ａ （Ｔｉ_{（１−ｚ）} Ｚｒ_ｚ ）_Ｂ Ｏ_２ で表される誘電体酸化物を含む主成分を有するものが挙げられる。なお、Ａ，Ｂ，ｘ，ｙ，ｚは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Ｓｒ，Ｙ，Ｇｄ，Ｔｂ，Ｄｙ，Ｖ，Ｍｏ，Ｈｏ，Ｙｂ，Ｚｎ，Ｃｄ，Ｔｉ，Ｓｎ，Ｗ，Ｂａ，Ｃａ，Ｍｎ，Ｍｇ，Ｃｒ，Ｓｉ，およびＰの酸化物から選ばれる１種類以上を含む副成分が例示される。

副成分を添加することにより、主成分の誘電特性を劣化させることなく低温焼成が可能となり、層間誘電体層２を薄層化した場合の信頼性不良を低減することができ、長寿命化を図ることができる。ただし、本発明では、各誘電体層２，２０を構成するセラミック粒子の組成は、上記に限定されるものではない。

層間誘電体層２の積層数や厚み等の諸条件は、目的や用途に応じ適宜決定すればよいが、本実施形態では、層間誘電体層２の厚みは、好ましくは３μｍ以下、より好ましくは０．５〜２．５μｍ、さらに好ましくは０．５〜２．０μｍである。内部電極層３に挟まれた層間誘電体層２の積層数は、１００層以上であり、好ましくは１５０層以上と多層化されている。また、外側誘電体層２０の厚みは、たとえば３０μｍ〜数百μｍ程度である。

内部電極層３
内部電極層３に含有される導電材は特に限定されないが、誘電体層２，２０の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ｎｉ、Ｃｕ、Ｎｉ合金またはＣｕ合金が好ましい。内部電極層３の主成分をＮｉなどの卑金属にした場合には、誘電体が還元されないように、低酸素分圧（還元雰囲気）で焼成するという方法がとられている。
内部電極層３の厚みは、好ましくは２μｍ以下であり、より好ましくは１．０μｍ以下である。

内部電極層３の微細構造
次いで、内部電極層３の微細構造について、図２および図３を使用して説明する。図２は、図１に示すII−II線に沿う概略断面図（長さ方向の断面図）であり、図３は、内部電極層３の微細構造を示す概略図である。なお、図２においては、図１と比較して、素子本体１０の内部の構造を簡素化して表してある。また、図２に示す断面においては、内部電極層３は各側端面に露出することなく、両側面に配置された側面余白部２２により保護された構成となっている。この側面余白部２２は、層間誘電体層２や外側誘電体層２０と同様に誘電体磁器組成物で構成されている。

本実施形態では、図２に示す外層側に位置する内部電極層、および素子本体１０の中心部に位置する内部電極層の微細構造を次のような構成とする。
すなわち、内部電極層の厚みをＴとした場合に、内部電極層形成部分に存在し、誘電体からなる電極途切れ部分のうち、幅方向（Ｗ方向）における途切れ幅の大きさが０．５Ｔ〜２Ｔの範囲にある電極途切れ部分の幅の合計の長さを所定の範囲とする。具体的には、図３に示すように、電極中央部（電極中央部については後述する。）における、途切れ幅の大きさが０．５Ｔ〜２Ｔの範囲にあるｂ１，ｂ２，・・・，ｂｉの幅の合計の長さ（ｂ１＋ｂ２＋・・・＋ｂｉ）の、電極中央部の長さ全体１００％に対する比率を、電極途切れ部分存在比率とした場合に、この比率を次のような範囲とする。すなわち、電極途切れ部分存在比率を、外層側に位置する内部電極層については１．０〜１０％の範囲、素子本体１０の中心部に位置する内部電極層については０％より高く、１．０％未満の範囲とする。

本実施形態において、外層側に位置する内部電極層とは、素子本体１０の下側に配置された外層部２００、および上側に配置された外層部２００から、それぞれ１５層目まで（合計３０層）の内部電極層を意味し、上記した電極途切れ部分存在比率は、これら３０層の各内部電極層の比率を平均したものである。

また、素子本体１０の中心部に位置する内部電極層とは、層間誘電体層２の積層数をｎとした場合に、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層２を中心とした上下１５層（合計３０層）の内部電極層を意味し、上記した電極途切れ部分存在比率は、これら３０層の各内部電極層の比率を平均したものである。たとえば、層間誘電体層２の積層数が２００層（すなわち、ｎ＝２００）の場合、素子本体１０の中心部に位置する内部電極層は、１００層目の層間誘電体層２を挟んでいる一対の内部電極層、およびこれと連続する上下１４層の各内部電極層となる。

電極中央部とは、各内部電極層の図２に示す幅方向（Ｗ方向）において、中心部から、電極長さ全体に対して、８０％の長さを占める部分である。

本実施形態では、図２に示す外層側に位置する内部電極層の電極途切れ部分存在比率は、１．０〜１０％の範囲、好ましくは１．５〜９．０％の範囲、より好ましくは１．５〜８．０％の範囲である。外層側における電極途切れ部分存在比率を上記範囲とすることにより、この電極途切れ部分に存在する誘電体の効果により、焼成時における、内層部１００と外層部２００との界面に掛かる応力を緩和することができ、その結果、平面から側面にかけて発生する平側クラックを有効に防止することができる。外層側における電極途切れ部分存在比率が低すぎると、応力の緩和効果が得られなくなってしまう。一方、高すぎると、ショート不良が増加してしまう。

さらに、図２に示す素子本体１０の中心部に位置する内部電極層の電極途切れ部分存在比率は、０％より高く、１．０％未満の範囲、好ましくは０％より高く、０．８％以下の範囲、より好ましくは０．１〜０．７％の範囲である。中心部における電極途切れ部分存在比率を上記範囲とすることにより、ショート不良を有効に防止することができる。中心部における電極途切れ部分存在比率が高すぎると、ショート不良が増加してしまう。

なお、本実施形態においては、上記した電極途切れ部分存在比率を算出する際には、途切れ幅の大きさが０．５Ｔ〜２Ｔの範囲から外れる電極途切れ部分については算入しない。すなわち、図３に示す電極途切れ部分ｂ’については、電極長さ方向における幅が０．５Ｔ未満であり、また、電極途切れ部分ｂ’’については、電極長さ方向における幅が２Ｔを超えるため、上記した電極途切れ部分存在比率を算出する際には、これらの幅は算入しない。途切れ幅の大きさが０．５Ｔ未満の場合には、内層部１００と外層部２００との界面にかかる応力の緩和効果が期待できないからである。また、途切れ幅の大きさが２Ｔを超えるものは、容量の低下の原因となる場合があるため、極力少ないほうが好ましい。

また、電極途切れ部分としては、誘電体から構成されているものの他、単に空隙となっているものもあるが、単に空隙となっている途切れ部分については、上記した電極途切れ部分存在比率を算出する際には、これらは算入しない。単に空隙となっている場合（すなわち、誘電体から構成されていない場合）には、内層部１００と外層部２００との界面にかかる応力の緩和効果が期待できないからである。
なお、各電極途切れ部分存在比率は、素子本体の長さを１００％とした場合に、長さ方向（Ｌ方向）の１５〜８５％の深さにおける断面において、上記範囲となっていることが好ましい。

端子電極４
端子電極４に含有される導電材は特に限定されないが、通常、ＣｕやＣｕ合金あるいはＮｉやＮｉ合金等を用いる。なお、ＡｇやＡｇ−Ｐｄ合金等も、もちろん使用可能である。なお、本実施形態では、安価なＮｉ，Ｃｕや、これらの合金を用いることができる。
端子電極４の厚さは用途等に応じて適宜決定されればよいが、通常、１０〜５０μｍ程度であることが好ましい。

積層セラミックコンデンサの製造方法
次に、本発明の一実施形態に係る積層セラミックコンデンサの製造方法について説明する。
（１）まず、焼成後に図１に示す層間誘電体層２を構成することになるセラミックグリーンシート（層間グリーンシート）を製造するために、層間グリーンシート用ペーストを準備する。
層間グリーンシート用ペーストは、誘電体磁器組成物原料を塗料化することにより調製される。層間グリーンシート用ペーストは、誘電体磁器組成物原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。

誘電体磁器組成物原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。誘電体磁器組成物原料は、通常、平均粒径が０．４μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、層間グリーンシートをきわめて薄いものとするためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

また、層間グリーンシート用ペーストを水系の塗料とする場合には、水溶性のバインダや分散剤などを水に溶解させた水系ビヒクルと、誘電体磁器組成物原料とを混練すればよい。水系ビヒクルに用いる水溶性バインダは特に限定されず、たとえば、ポリビニルアルコール、セルロース、水溶性アクリル樹脂などを用いればよい。

（２）次いで、焼成後に内部電極層３となる電極ペースト膜を形成するための電極層用ペーストを準備する。本実施形態では、焼成後に内層部１００となる内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは２以上、３０以下であり、好ましくは５以上、２５以下）までに位置することとなる電極ペースト膜（以下、外側電極ペースト膜とする）を形成するための電極層用ペーストと、それ以外の部分に位置することとなる電極ペースト膜（以下、内側電極ペースト膜とする）を形成するための電極層用ペーストとで異なるペーストを使用する。
すなわち、本実施形態では、外側電極ペースト膜と、内側電極ペースト膜と、をそれぞれ異なる電極層用ペーストで形成する。

内側電極ペースト膜を形成するための電極層用ペースト（以下、内側電極層用ペーストとする）は、導電性粉末と、共材としての誘電体粉末と、有機ビヒクルと、を混練して調製する。

導電性粉末は、上記した各種導電性金属や合金からなる導電材の他、焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等が挙げられる。

共材としての誘電体粉末は、焼成過程における導電性粉末の焼結を抑制する効果を奏する。共材として含有させる誘電体粉末の組成は、特に限定されないが、たとえば、上記した層間グリーンシート用ペーストに用いた誘電体磁器組成物原料と同じ組成とすれば良い。また、その平均粒径も特に限定されないが、ショート不良を防止するという観点より、０．０５〜１．０μｍ程度のものを用いることが好ましい。

有機ビヒクルとしては、層間グリーンシート用ペーストと同様のものを用いれば良い。

内側電極層用ペーストを調製する際には、たとえば、三本ロールや、衝突分散機などにより、導電性粉末と、共材としての誘電体粉末と、有機ビヒクルと、を混練して調製すれば良い。特に、内側電極層用ペーストを調製する際には、共材としての誘電体粉末の全量を、三本ロールや衝突分散機により、十分に粉砕した状態とすることが好ましい。共材としての誘電体粉末を粉砕して用いることにより、内側電極層用ペーストにより形成した内部電極層３の電極途切れ部分存在率を低くすることができ、その結果、静電容量の向上を図ることができる。

一方、外側電極ペースト膜を形成するための電極層用ペースト（以下、外側電極層用ペーストとする）は、導電性粉末と、共材としての誘電体粉末と、有機ビヒクルと、を含有する点では、上記した内側電極層用ペーストと同様であるが、共材として特定の平均粒径を有する誘電体粉末を用いる点、およびペーストを調製する際に誘電体粉末を分割添加する点で、内側電極層用ペーストと異なる。

すなわち、外側電極層用ペーストにおいては、共材としての誘電体粉末として、その平均粒径をＲｃとした場合に、焼成後の内部電極層３の厚みＴに対して、Ｒｃ≦０．５Ｔ、好ましくは０．０５Ｔ≦Ｒｃ≦０．５Ｔ、より好ましくは０．０７Ｔ≦Ｒｃ≦０．４７Ｔである誘電体粉末を使用する。このような誘電体粉末を使用することにより、ショート不良の発生を防止しつつ、図２に示す外層側の電極途切れ部分存在比率の制御が可能となる。

そして、外側電極層用ペーストの調製は、以下のような方法により行う。
すなわち、まず、外側電極層用ペーストに含有させる誘電体粉末の全量のうち一部を、導電性粉末および有機ビヒクルに添加し、次いで、主たる混練工程により、これらを混練する。主たる混練工程における混練方法としては、導電性粉末と有機ビヒクルと予め添加した誘電体粉末とを均一に混練でき、さらには、予め添加した誘電体粉末を十分に粉砕できる方法なら何でも良く、特に限定されない。このような混練方法としては、たとえば、三本ロールによる方法や、衝突分散機による方法などが挙げられる。主たる混練工程の前に添加する誘電体粉末の添加量は、外側電極層用ペーストに含有させることとなる誘電体粉末全量に対し、５０〜９５重量％、好ましくは７０〜９０重量％の範囲とする。

次いで、主たる混練工程により得られたペーストに、残りの誘電体粉末を添加し、この添加した誘電体粉末をペースト中に均一に分散させることにより、外側電極層用ペーストを得る。なお、残りの誘電体粉末を添加した後においては、誘電体粉末があまり粉砕されない方法にて分散を行う。このような方法としては、たとえば、ミキサーにより混合する方法や、ボールミルにより混合する方法などが挙げられる。

このように、本実施形態では、外側電極層用ペーストを、共材として特定の平均粒径を有する誘電体粉末を使用し、かつ、共材としての誘電体粉末を分割添加することにより調製する。具体的には、主たる混練工程により誘電体粉末の一部を粉砕するとともに、残りの誘電体粉末を実質的に粉砕することなく外側電極層用ペーストを調製する。そして、この外側電極層用ペーストを使用して外側電極ペースト膜を形成することにより、ショート不良の発生を抑制しつつ、外層側の電極途切れ部分存在比率の制御が可能となる。

なお、共材としての誘電体粉末の含有量は、導電性粉末１００重量部に対して、好ましくは５〜５０重量部、より好ましくは１０〜４０重量部である。

（３）次いで、上記にて調製した層間グリーンシート用ペースト、内側電極層用ペーストおよび外側電極層用ペーストを使用して、焼成後に層間誘電体層２となる層間グリーンシートと、焼成後に内部電極層３となる電極ペースト膜と、を交互に積層し、焼成後に内層部１００となる内層部用積層体を製造する。

具体的には、まず、ドクターブレード法などにより、支持体としてのキャリアシート上に、層間グリーンシートを形成する。層間グリーンシートは、キャリアシート上に形成された後に乾燥される。層間グリーンシートの乾燥温度は、好ましくは５０〜１００℃であり、乾燥時間は、好ましくは１〜２０分である。

次いで、上記にて形成した層間グリーンシートの表面に、内側電極層用ペーストを用いて、電極パターンを形成し、内側電極ペースト膜を有する層間グリーンシートを得る。一方、これとは別に、上記にて形成した層間グリーンシートの表面に、外側電極層用ペーストを用いて、電極パターンを形成し、外側電極ペースト膜を有する層間グリーンシートを得る。各電極ペースト膜の形成方法としては、特に限定されないが、印刷法、転写法などが例示される。また、必要に応じて、電極ペースト膜が形成されていない部分に、余白パターン膜を形成しても良い。余白パターン膜は、上記した層間グリーンシート用ペーストを用いて、印刷法や転写法などで形成すれば良い。

そして、得られた各電極ペースト膜を有する層間グリーンシートを交互に積層し、内層部用積層体を得る。なお、本実施形態では、外側電極ペースト膜が、内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは２以上、３０以下であり、好ましくは５以上、２５以下）に、内側電極ペースト膜がそれ以外の部分に、それぞれ位置するように積層を行う。

（４）次いで、上記にて得られた内層部用積層体の積層方向の上端部および下端部に、焼成後に外側誘電体層２０となる外側グリーンシートを単層または複層で積層する。外側グリーンシートは、外側グリーンシート用ペーストを用いて、支持体としてのキャリアシート上に形成したのちに、キャリアシートを剥離することにより製造される。外側グリーンシートは、好ましくは３〜１００μｍ、より好ましくは６〜３０μｍ程度の厚みで形成される。外側グリーンシート用ペーストは、上述した層間グリーンシート用ペーストと同様にして製造すれば良い。

そして、このようにして得られた積層体を、所定のサイズに切断し、グリーンチップとした後、脱バインダ処理および焼成を行い、さらに、層間誘電体層２および外側誘電体層２０を再酸化させるため熱処理することにより、図１に示すコンデンサ素子本体１０を得る。

脱バインダ処理は、内部電極層３を形成するための電極層用ペースト中の導電材の種類に応じて適宜決定すれば良いが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、脱バインダ雰囲気中の酸素分圧を１０^−４５ 〜１０^５ Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、脱バインダ効果が低下する。また酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、それ以外の脱バインダ条件としては、昇温速度を好ましくは５〜３００℃／時間、より好ましくは１０〜１００℃／時間、保持温度を好ましくは１８０〜４００℃、より好ましくは２００〜３５０℃、温度保持時間を好ましくは０．５〜２４時間、より好ましくは２〜２０時間とする。また、焼成雰囲気は、空気もしくは還元性雰囲気とすることが好ましく、還元性雰囲気における雰囲気ガスとしては、たとえばＮ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

グリーンチップ焼成時の雰囲気は、電極層用ペースト中の導電材の種類に応じて適宜決定されればよいが、導電材としてＮｉやＮｉ合金等の卑金属を用いる場合、焼成雰囲気中の酸素分圧は、１０^−７〜１０^−３Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると、内部電極層の導電材が異常焼結を起こし、途切れてしまうことがある。また、酸素分圧が前記範囲を超えると、内部電極層が酸化する傾向にある。

また、焼成時の保持温度は、好ましくは１１００〜１４００℃、より好ましくは１１２５〜１３７５℃、さらに好ましくは１１５０〜１３５０℃である。保持温度が前記範囲未満であると緻密化が不十分となり、前記範囲を超えると、内部電極層の異常焼結による電極の途切れや、内部電極層構成材料の拡散による容量温度特性の悪化、誘電体磁器組成物の還元が生じやすくなる。

これ以外の焼成条件としては、昇温速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間、温度保持時間を好ましくは０．５〜８時間、より好ましくは１〜３時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは２００〜３００℃／時間とする。また、焼成雰囲気は還元性雰囲気とすることが好ましく、雰囲気ガスとしてはたとえば、Ｎ_２ とＨ_２ との混合ガスを加湿して用いることが好ましい。

還元性雰囲気中で焼成した場合、コンデンサ素子本体にはアニールを施すことが好ましい。アニールは、誘電体層を再酸化するための処理であり、これによりＩＲ寿命を著しく長くすることができるので、信頼性が向上する。

アニール雰囲気中の酸素分圧は、０．１Ｐａ以上、特に０．１〜１０Ｐａとすることが好ましい。酸素分圧が前記範囲未満であると誘電体層の再酸化が困難であり、前記範囲を超えると内部電極層が酸化する傾向にある。

アニールの際の保持温度は、１１００℃以下、特に５００〜１１００℃とすることが好ましい。保持温度が前記範囲未満であると誘電体層の酸化が不十分となるので、ＩＲが低く、また、ＩＲ寿命が短くなりやすい。一方、保持温度が前記範囲を超えると、内部電極層が酸化して容量が低下するだけでなく、内部電極層が誘電体素地と反応してしまい、容量温度特性の悪化、ＩＲの低下、ＩＲ寿命の低下が生じやすくなる。なお、アニールは昇温過程および降温過程だけから構成してもよい。すなわち、温度保持時間を零としてもよい。この場合、保持温度は最高温度と同義である。

これ以外のアニール条件としては、温度保持時間を好ましくは０〜２０時間、より好ましくは２〜１０時間、冷却速度を好ましくは５０〜５００℃／時間、より好ましくは１００〜３００℃／時間とする。また、アニールの雰囲気ガスとしては、たとえば、加湿したＮ_２ ガス等を用いることが好ましい。

上記した脱バインダ処理、焼成およびアニールにおいて、Ｎ_２ ガスや混合ガス等を加湿するには、例えばウェッター等を使用すればよい。この場合、水温は５〜７５℃程度が好ましい。

脱バインダ処理、焼成およびアニールは、連続して行なっても、独立に行なってもよい。これらを連続して行なう場合、脱バインダ処理後、冷却せずに雰囲気を変更し、続いて焼成の際の保持温度まで昇温して焼成を行ない、次いで冷却し、アニールの保持温度に達したときに雰囲気を変更してアニールを行なうことが好ましい。一方、これらを独立して行なう場合、焼成に際しては、脱バインダ処理時の保持温度までＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気下で昇温した後、雰囲気を変更してさらに昇温を続けることが好ましく、アニール時の保持温度まで冷却した後は、再びＮ_２ ガスあるいは加湿したＮ_２ ガス雰囲気に変更して冷却を続けることが好ましい。また、アニールに際しては、Ｎ_２ ガス雰囲気下で保持温度まで昇温した後、雰囲気を変更してもよく、アニールの全過程を加湿したＮ_２ ガス雰囲気としてもよい。

このようにして得られた焼結体（素子本体１０）には、例えばバレル研磨、サンドブラスト等にて端面研磨を施し、その後、端子電極用ペーストを焼きつけて端子電極４が形成される。端子電極用ペーストの焼成条件は、たとえば、加湿したＮ_２ とＨ_２ との混合ガス中で６００〜８００℃にて１０分間〜１時間程度とすることが好ましい。そして、必要に応じ、端子電極４上にめっき等を行うことによりパッド層を形成する。なお、端子電極用ペーストは、上記した電極層用ペーストと同様にして調製すればよい。
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
たとえば、上述した実施形態では、本発明に係る積層型電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

実施例１
層間グリーンシート用ペースト、外側グリーンシート用ペーストの作製
まず、出発原料として、主成分原料としてのＢａＴｉＯ_３ 粉末と、副成分原料としてのＭｇＯ、ＭｎＯ、Ｙ_２ Ｏ_３ 、Ｖ_２ Ｏ_５ 、ＳｉＯ_２ およびＣｒ_２ Ｏ_３ とを準備した。そして、これらの出発原料をボールミルにより１６時間湿式混合することにより、誘電体磁器組成物原料を調製した。

次いで、上記にて調製した誘電体磁器組成物原料：１００重量部と、アクリル樹脂：４．８重量部と、酢酸エチル：１００重量部と、ミネラルスピリット：６重量部と、トルエン：４重量部とをボールミルで混合して塗料化し、層間グリーンシート用ペーストおよび外側グリーンシート用ペーストを作製した。

内側電極層用ペーストの作製
Ｎｉ粒子：４４．６重量部と、平均粒径０．１μｍのＢａＴｉＯ_３ 粉末：８重量部と、テルピネオール：５２重量部と、エチルセルロース：３重量部と、ベンゾトリアゾール：０．４重量部とを、３本ロールにより混練し、スラリー化して内側電極層用ペーストを作製した。

外側電極層用ペーストの作製
まず、Ｎｉ粒子：４４．６重量部と、平均粒径０．１μｍのＢａＴｉＯ_３ 粉末：６．４重量部と、テルピネオール：５２重量部と、エチルセルロース：３重量部と、ベンゾトリアゾール：０．４重量部とを、３本ロールにより混練し、スラリー化した。
次いで、上記にて得られたスラリーに、平均粒径０．１μｍのＢａＴｉＯ_３ 粉末：１．６重量部をさらに添加して、ミキサーによりＢａＴｉＯ_３ 粉末をスラリー中に分散させて、外側電極層用ペーストを作製した。
すなわち、本実施例では、主たる混練（３本ロールによる混練）の前に添加したＢａＴｉＯ_３ 粉末（前添加ＢａＴｉＯ_３ ）と、主たる混練の後に添加したＢａＴｉＯ_３ 粉末（後添加ＢａＴｉＯ_３ ）と、の比率を重量比（重量％）で、前添加ＢａＴｉＯ_３ ：後添加ＢａＴｉＯ_３ ＝８０：２０として、外側電極層用ペーストを作製した。

グリーンチップの形成
次いで、上記にて調製した各ペーストを使用して、以下の方法により、グリーンチップを形成した。
まず、層間グリーンシート用ペーストを用いて、ＰＥＴフィルム上に、乾燥後の厚みが２．５μｍとなるように層間グリーンシートを形成した。
そして、この上に内側電極層用ペーストを用いて、電極ペースト膜を所定パターンで印刷した後、ＰＥＴフィルムからシートを剥離することにより、内側電極ペースト膜を有する層間グリーンシートを得た。
一方、これとは別に、外側電極層用ペーストを用いて、電極ペースト膜を所定パターンで印刷した後、ＰＥＴフィルムからシートを剥離することにより、外側電極ペースト膜を有する層間グリーンシートを得た。

さらに、外側グリーンシート用ペーストを用いて、ＰＥＴフィルム上に、乾燥後の厚みが１０μｍとなるように外側グリーンシートを形成した後、ＰＥＴフィルムからシートを剥離した。

次いで、各電極ペースト膜を形成した層間グリーンシートを複数積層して、焼成後に内層部１００を構成することとなる内層部用積層体を形成し、この積層体の積層方向の上端面および下端面に、外側グリーンシートを複数積層することにより、グリーンチップを得た。なお、本実施例では、外側電極ペースト膜を有する層間グリーンシートの積層数を、内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは表１に示す各値とした。）までとして、外側電極ペースト膜の積層数が異なる複数の試料（表１に示す試料番号１〜６）を調製した。

次いで、グリーンチップを所定サイズに切断し、脱バインダ処理、焼成およびアニールを下記条件にて行って、積層セラミック焼成体を得た。
脱バインダ処理条件は、昇温速度：３０℃／時間、保持温度：２５０℃、温度保持時間：８時間、雰囲気：空気中とした。
焼成条件は、昇温速度：２００℃／時間、保持温度：１２５０℃、温度保持時間：２時間、冷却速度：３００℃／時間、雰囲気ガス：加湿したＮ_２ ＋Ｈ_２ 混合ガス（酸素分圧：１０^−２Ｐａ）とした。
アニール条件は、昇温速度：２００℃／時間、保持温度：１０００℃、温度保持時間：２時間、冷却速度：３００℃／時間、雰囲気ガス：加湿したＮ_２ ガス（酸素分圧：１０^−１Ｐａ）とした。
なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を５〜７５℃としたウエッターを用いた。

次いで、得られた積層セラミック焼成体の端面をサンドブラストにて研磨した後、端子電極としてＣｕペーストを塗布し、その後、焼付けを行い、その上にめっき処理を施すことにより、図１に示す積層セラミックコンデンサの試料を得た。

得られたコンデンサ試料のサイズは、１．０ｍｍ×０．５ｍｍ×０．５ｍｍであり、内部電極層に挟まれた層間誘電体層の数は１５０とし、１層あたりの層間誘電体層の厚みは２．０μｍとした。

次いで、得られた各コンデンサ試料について、次の方法により、焼成後の内部電極層厚みＴ、外層側および中心部の電極途切れ部分存在比率、ショート不良数、ならびに平側クラック発生数を、それぞれ測定した。

焼成後の内部電極層厚みＴ
得られたコンデンサ試料を、その切断面が、図２に示す断面（端子電極４を形成した端面に平行な面）となるように切断し、その切断面を研磨した。そして、その研磨面について、顕微鏡により観察を行い、内部電極層厚みＴを測定した。測定は１５本の内部電極層について行い、得られた結果を平均することにより、内部電極層厚みＴ［μｍ］を求めた。結果を表１に示す。

外層側および中心部の電極途切れ部分存在比率
得られたコンデンサ試料を、その切断面が、図２に示す断面（端子電極４を形成した端面に平行な面）となるように切断し、その切断面を研磨した。そして、その研磨面について、顕微鏡により観察を行い、上述した実施形態に記載した方法に従い、図２に示す外層側に位置する内部電極層の電極途切れ部分存在比率［％］と、素子本体１０の中心部に位置する内部電極層の電極途切れ部分存在比率［％］と、をそれぞれ測定した。結果を表１に示す。

ショート不良数
ショート不良数は、５０個のコンデンササンプルを準備し、ショート不良が発生した個数を調べることにより測定した。具体的には、絶縁抵抗計（ＨＥＷＬＥＴＴ ＰＡＣＫＡＲＤ社製Ｅ２３７７Ａマルチメーター）を使用して、抵抗値を測定し、抵抗値が１００ｋΩ以下となったサンプルをショート不良サンプルとし、５０個のコンデンサ試料に対する、ショート不良の発生した試料の数を求めた。結果を表１に示す。

平側クラック発生数
得られた各コンデンサ試料について、焼上げ素地を研磨し、図２に示す断面（端子電極４を形成した端面に平行な面）を目視にて観察することにより、平側クラックの発生の有無を確認した。本実施例では、図４（Ａ）または図４（Ｂ）に示すような、平面（上面または下面）から、素子本体内部を経て、側面（端子電極４を形成していない端面）にかけて発生したクラックを平側クラックとし、その発生の有無を確認した。平側クラックの有無の確認は、１００個のコンデンサ試料について行った。外観検査の結果、１００個のコンデンサ試料に対する、平側クラックの発生した試料の数を求めた。結果を表１に示す。

表１中、試料番号１は、全ての電極ペースト膜を同様の厚みで形成した試料である。また、外側電極層用ペーストを用いて形成した外側電極ペースト膜の層数は、上端面および下端面からの層数を、それぞれ表１に示す数とした。すなわち、たとえば試料番号３においては、それぞれ上端面からの層数を２、下端面からの層数を２とし合計で４層とした。

表１に示すように、外側電極層用ペーストを作製する際に、共材として、平均粒径Ｒｃが内部電極層の厚みＴに対してＲｃ≦０．５ＴであるＢａＴｉＯ_３ を使用し、かつ、ＢａＴｉＯ_３ を分割添加して調製した外側電極層用ペーストを用い、外側電極ペースト膜を、それぞれ２層、１５層および３０層形成した試料番号３〜５においては、次のような結果となった。すなわち、これらの試料においては、図２に示す外層側に位置する内部電極層の電極途切れ部分存在比率が１．０〜１０％の範囲、素子本体１０の中心部に位置する内部電極層の電極途切れ部分存在比率が０％より高く、１．０％未満の範囲となり、ショート不良および平側クラックのいずれも確認されず、良好な結果となった。

これに対し、全ての電極ペースト膜を同じ厚みで形成した試料番号１、および外側電極ペースト膜の層数を１層とした試料番号２においては、外層側に位置する内部電極層の電極途切れ部分存在比率が本発明所定の範囲外となり、平側クラックが発生してしまい、信頼性に劣る結果となった。また、外側電極ペースト膜の層数を４５層とした試料番号６においては、素子本体１０の中心部に位置する内部電極層の電極途切れ部分存在比率が本発明所定の範囲外となり、ショート不良が発生してしまい、信頼性に劣る結果となった。

実施例２
外側電極層用ペーストを作製する際に、主たる混練（３本ロールによる混練）の前に添加するＢａＴｉＯ_３ 粉末（前添加ＢａＴｉＯ_３ ）と、主たる混練の後に添加するＢａＴｉＯ_３ 粉末（後添加ＢａＴｉＯ_３ ）と、の比率を重量比（重量％）で、表２に示すように変化させた以外は、実施例１の試料番号４と同様にして、積層セラミックコンデンサの試料（試料番号７〜１０）を作製した。そして、得られたコンデンサ試料について、実施例１と同様にして評価を行った。結果を表２に示す。

表２中、試料番号４は、実施例１の試料番号４と同じ試料である。また、試料番号１０は、外側電極層用ペーストに含有させる全てのＢａＴｉＯ_３ 粉末を、主たる混練の後に添加した試料である。

表２より、主たる混練の前に添加するＢａＴｉＯ_３ 粉末（前添加ＢａＴｉＯ_３ ）の添加量を５０〜９５重量％の範囲とした（すなわち、前添加ＢａＴｉＯ_３ ：後添加ＢａＴｉＯ_３ ＝５０：５０〜９５：５の範囲とした）試料番号４，７，８は、実施例１と同様に、いずれも良好な結果となった。これに対して、主たる混練の前に添加するＢａＴｉＯ_３ 粉末（前添加ＢａＴｉＯ_３ ）の添加量を５０重量％未満とした試料番号９，１０においては、外層側に位置する内部電極層の電極途切れ部分存在比率が高くなり過ぎてしまい、ショート不良が発生する結果となった。

実施例３
共材として、表３に示すような平均粒径を有するＢａＴｉＯ_３ 粉末を使用した以外は、実施例１の試料番号４と同様にして、積層セラミックコンデンサの試料（試料番号１１〜１５）を作製した。そして、得られたコンデンサ試料について、実施例１と同様にして評価を行った。結果を表３に示す。

表３中、試料番号４は、実施例１の試料番号４と同じ試料である。また、試料番号１３，１５は、主たる混練の前に添加するＢａＴｉＯ_３ 粉末（前添加ＢａＴｉＯ_３ ）と、主たる混練の後に添加するＢａＴｉＯ_３ 粉末（後添加ＢａＴｉＯ_３ ）とで、平均粒径の異なるＢａＴｉＯ_３ 粉末を使用した試料である。

表３より、共材としてのＢａＴｉＯ_３ 粉末の平均粒径ＲｃをＲｃ≦０．５Ｔの範囲で変化させた試料番号１２〜１５においても、実施例１と同様に、良好な結果が得られることが確認できる。これに対して、平均粒径ＲｃがＲｃ＞０．５ＴであるＢａＴｉＯ_３ 粉末を使用した試料番号１１においては、外層側に位置する内部電極層の電極途切れ部分存在比率が高くなり過ぎてしまい、ショート不良が発生する結果となった。

図１は本発明の一実施形態に係る積層セラミックコンデンサの断面図である。 図２は図１に示すII−II線に沿う積層セラミックコンデンサの概略断面図である。 図３は内部電極層の微細構造を示す概略図である。 図４（Ａ）、図４（Ｂ）は積層セラミックコンデンサの平側クラックを説明するための図である。

符号の説明

１… 積層セラミックコンデンサ
１０… コンデンサ素子本体
２… 層間誘電体層
２０… 外側誘電体層
２２… 側面余白部
３… 内部電極層
４… 端子電極
１００… 内層部
２００… 外層部

Claims (5)

1. 内部電極層と層間誘電体層とが交互に積層された内層部と、
   前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
   前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
   一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
   前記層間誘電体層の積層数をｎ（ただし、ｎ≧１００）、
   前記内部電極層の厚みをＴ、
   前記切断面における各内部電極層の長さ方向の中心から、全電極長さに対し８０％の長さを占める部分を電極中央部とした場合に、
   前記内部電極層形成部分に存在し、誘電体からなる電極途切れ部分であって、前記内部電極層の長さ方向における幅が０．５Ｔ〜２Ｔの範囲にある電極途切れ部分に関し、
   前記下側外層部側および前記上側外層部側から、それぞれ１５層目までの合計３０層の各内部電極層において、電極中央部における長さ全体１００％に対する、電極中央部における前記電極途切れ部分の幅の合計長さの比率が１．０〜１０％の範囲であり、
   前記下側外層部側から、ｎ／２層目（ただし、ｎが奇数の場合には、ｎ／２＋０．５層目）の層間誘電体層を中心とした上下１５層の合計３０層の各内部電極層において、電極中央部における長さ全体１００％に対する、電極中央部における前記電極途切れ部分の幅の合計長さの比率が０％より高く、０．８％以下の範囲であることを特徴とする積層型電子部品。
2. 前記層間誘電体層の厚みが３μｍ以下である請求項１に記載の積層型電子部品。
3. 前記内部電極層の厚みが２μｍ以下である請求項１または２に記載の積層型電子部品。
4. 内部電極層と層間誘電体層とが交互に積層された内層部と、
   前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品を製造する方法であって、
   焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
   焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
   前記層間グリーンシートの表面に、電極層用ペーストを用いて、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
   前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がｎ（ただし、ｎ≧１００）層となるように積層し、内層部用積層体を得る工程と、
   前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
   前記グリーンチップを焼成する工程と、を有し、
   焼成後における前記内部電極層の厚みをＴとした場合に、
   前記内層部用積層体の積層方向の上端面および下端面から、それぞれｍ層目（ただし、ｍは、２以上、３０以下）までに位置することとなる外側電極ペースト膜を形成するための外側電極層用ペーストとして、導電性粉末と、平均粒径Ｒｃである誘電体粉末（ただし、Ｒｃ≦０．５Ｔ）と、有機ビヒクルと、を含有する外側電極層用ペーストであって、前記外側電極層用ペーストに含有されることとなる前記誘電体粉末のうち、全含有量の５０〜９５重量％を主たる混練工程の前に添加し、残部を主たる混練工程の後に添加することにより製造された外側電極層用ペーストを用い、
   前記Ｔは２μｍ以下であり、
   前記外側電極ペースト膜以外の電極ペースト膜である内側電極ペースト膜を形成するための内側電極層用ペーストとして、導電性粉末と、平均粒径が０．０５〜１．０μｍである誘電体粉末と、有機ビヒクルと、を含有する内側電極層用ペーストであって、
   前記内側電極層用ペーストに含有されることとなる前記誘電体粉末のうち、全含有量の１００重量％を主たる混練工程の前に添加することにより製造された内側電極層用ペーストを用いることを特徴とする積層型電子部品の製造方法。
5. 前記主たる混練工程が、前記導電性粉末と、主たる混練工程の前に添加した前記誘電体粉末と、有機ビヒクルと、を三本ロールまたは衝突分散機により混練する工程である請求項４に記載の積層型電子部品の製造方法。

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